【課題】
供給される基準電圧に応答して、入力されるアナログ信号をＡＤ変換してデジタルデータを出力する半導体装置において、その基準電圧が変動するときでも、その電圧変動の影響を受けることのないデジタルデータを生成する半導体装置を提供する。
【解決手段】
基準電圧を生成する基準電圧生成回路と、その基準電圧に応答して、センサから出力される出力電圧をＡＤ変換するＡＤ変換回路とを具備する半導体装置を構成する。そして、その基準電圧生成回路は、基準電圧に対応するセンサ用電圧を生成して、そのセンサ用電圧をセンサ用電圧出力端子を介してセンサに供給する。 （もっと読む）

【課題】アナログ／デジタル変換器によるクリッピングの発生頻度を抑えることが可能な受信装置を提供する。
【解決手段】クリッピング検出部２１５は、アナログ／デジタル変換器２０１，２０２の出力信号からクリッピングの発生状況を検出し、発生頻度が高くなると、制御部２０３は、ＧＣＡ(Gain Control Amplifier)１０４を制御し、アナログ／デジタル変換器２０１，２０２への入力信号の振幅を低減させる。 （もっと読む）

【課題】比較的小規模なプログラムにより多種類の点滅パターンを実現することができる電流出力型駆動回路および電子機器を提供する。
【解決手段】制御レジスタ１４に格納され、論理回路１３により論理演算が行われた基準電流設定データに基づいて基準電流発生回路１２の可変電流源ＶＩＳ−ｉにより可変の基準電流ＩＲＥＦを出力し、電流出力型ＤＡＣ２−ｉの基準抵抗回路Ｒｒｅｆに発生した基準電圧Ｖｒｅｆに基づいて誤差増幅回路３−ｉにより電流出力型ＤＡＣ２−ｉの出力電流を制御してＬＥＤ１−ｉを駆動する。 （もっと読む）

【課題】 精度が高いアナログ／デジタル変換を行なうことが可能なアナログ／デジタル変換装置を提供する。
【解決手段】 マイクロコンピュータ１０００のＲｅｆ−Ａ／Ｄ用端子と、電源電極Ｖｃｃとに接続された定電圧回路４００との間にダイオードＤが接続されている。これにより、定電圧回路４００の出力値Ｖｒｉｎに比較してダイオードＤの降下電圧ΔＶの分だけ低い値の電圧情報（Ｖｒｉｎ−ΔＶ）がＲｅｆ−Ａ／Ｄ変換回路に入力される。このダイオードＤの降下電圧ΔＶの値と前述の電圧情報（Ｖｒｉｎ−ΔＶ）とを用いて、Ｍ−Ａ／Ｄ変換回路において、アナログ／デジタル変換を行なう。 （もっと読む）

【課題】 アナログ電圧信号に関するサンプリング回路において、電圧をサンプリングするコンデンサの充電を、複数のサンプリング期間にて間欠的に行うと、合間のリーク電流による放電により、コンデンサの充電が平衡状態に達しない。
【解決手段】 サンプリング期間では充放電回路１０が入力電圧Ｖinと出力電圧Ｖoutとの差に応じた電流でコンデンサＣを充放電する。電圧ストア回路１８は、サンプリング期間の終了時のＶoutをＡ／Ｄ変換した基準電圧値を保持する。次のサンプリング期間の開始に先立って、リチャージ回路１２は電圧ストア回路１８から基準電圧値をＤ／Ａ変換した電圧とＶoutとの差に応じた電流でコンデンサＣを充電し、コンデンサＣのサンプリング期間の合間での放電量を補い、前回のサンプリング期間の終了時の充電量を回復する。これにより、Ｖoutが速やかに目的サンプリング電圧に近づく。 （もっと読む）

【課題】 高精度化と高速化を維持しつつ低消費電力化の実現可能なパイプライン型Ａ／Ｄ変換器を提供する。
【解決手段】 アナログ入力信号をリファレンス電圧に基づいてＡ／Ｄ変換する第１のサブＡ／Ｄ変換器と、該Ａ／Ｄ変換器からの信号をリファレンス電圧に基づいてＤ／Ａ変換するサブＤ／Ａ変換器と、アナログ入力信号とサブＤ／Ａ変換器からの信号との差分を増幅して次段のアナログ入力信号として出力する誤差増幅器を有する複数段の処理ステージ21，22，・・・を、縦続接続すると共に、最終段に第２のサブＡ／Ｄ変換器26を接続したパイプライン型Ａ／Ｄ変換器において、第２段の処理ステージ22の誤差増幅器７の増幅率を後行する処理ステージ23の誤差増幅器10よりも低い第１の増幅率に設定すると共に、後行する処理ステージ及び第２のサブＡ／Ｄ変換器のリファレンス電圧を第１の増幅率に応じたリファレンス電圧に調整する第１の調整回路12を設ける。 （もっと読む）

【課題】 基準電圧の変動を減少させることができる基準電圧変動補償回路を提供する。
【解決手段】 第１入力端子、第２入力端子、及び少なくとも一つの出力端子を有する差動増幅器を含む集積回路装置が開示される。第２入力端子は、時間変動入力信号を受信するように構成される。正常状態で常にオン状態であるＣＭＯＳ伝送ゲートも含まれる。ＣＭＯＳ伝送ゲートは、基準電圧を受信する入力端子及び差動増幅器の第１入力端子に電気的に接続されている出力端子を有する。ＣＭＯＳ伝送ゲートは、差動増幅器の第１入力に寄生キャパシタンスを追加することによって、キックバックノイズによる基準電圧の変動を減少させる。 （もっと読む）

【課題】 デジタル−アナログ変換回路に相対的バラツキがあっても、出力信号レベルにバラツキがないようにすることを目的とする。
【解決手段】 メモリ１６Ｒ，１６Ｇ，１６Ｂよりの誤差信号を第２デジタルーアナログ変換回路に供給すると共にこの第２のデジタルーアナログ変換回路のリファレンス端子に第１の基準電位Ｖ１を供給し、この第２のデジタルーアナログ変換回路の出力信号をこの第１のデジタルーアナログ変換回路１３Ｒ，１３Ｇ，１３Ｂのリファレンス端子に供給するようにすると共に前段信号処理デバイスに出荷検査信号を入力したときの出力信号レベルＶＲ，ＶＧ，ＶＢと出荷検査装置２０の第２の基準電位Ｖ２とを比較し、この出力信号レベルＶＲ，ＶＧ，ＶＢとこの第２の基準電位Ｖ２とが一致する誤差信号をこのメモリ１６Ｒ，１６Ｇ，１６Ｂに記憶するようにしたものである。 （もっと読む）

【課題】 Ａ／Ｄ変換回路を半導体チップに内蔵させる場合に基準電圧を生成する基準電圧生成回路の出力端子に接続する安定化容量の容量値を減らし、チップに内蔵させることができ、外部端子数の増加、チップサイズの増大を回避することが可能なＡ／Ｄ変換回路を内蔵した半導体集積回路を提供する。
【解決手段】 ローカルＡ／Ｄ変換回路（１５）とローカルＤ／Ａ変換回路（１７，１８）を有するＡ／Ｄ変換回路を内蔵した半導体集積回路において、ローカルＡ／Ｄ変換回路に必要な基準電圧を生成する基準電圧生成回路（２１ａ，２１ｂ，２１ｃ）とローカルＤ／Ａ変換回路に必要な基準電圧を生成する基準電圧生成回路（２２ａ，２２ｂ，２２ｃ）とを別個に設けるようにした。 （もっと読む）

アナログ／ディジタル変換に使用するためのスイッチキャパシタ回路は、電荷再分布を使用することによって、基準電圧に対して入力信号を、その基準電圧を生成する必要なしにサンプリングする。スイッチキャパシタ回路は、基準電圧を生成する間の、電力の消費を不要にする。スイッチキャパシタ回路は、コンパレータおよび論理回路に接続され、この論理回路はスイッチングのための制御信号を提供する。スイッチキャパシタ回路は、いくつかの態様に応じて配設される複数のキャパシタを含む。
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アナログ信号を精度良く確実に変換するためにパルス幅変調を使用するアナログデジタル変換方法及び装置が提供される。この方法及び装置によれば、最も厳しい環境における要求を満たすアナログデジタル変換器(ＡＤＣ)が実現可能である。さらに、多くの用途で求められる高精度を満たすＡＤＣが実現可能である。この方法及び装置に係るＡＤＣは、受け取ったアナログ入力をアナログ信号入力に応じたデューティサイクルのパルス幅変調信号に変換する。パルス幅変調信号はデューティサイクル機構に送られてパルス幅変調信号のデューティサイクルが決定される。決定されたデューティサイクルにより、アナログ信号に比例したデジタル値が生成される。この好適な方法及び装置により、広範囲の環境で使用可能な正確且つ高信頼性のＡＤＣが得られる。
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【課題】高精度の検査を短時間で実施する安価なＡ／Ｄ変換器の検査装置及び検査方法を提供する。
【解決手段】本発明のＡ／Ｄ変換器の検査装置は、第１のクロックでテストデータを発生する入力コード発生器と、テストデータをＤ／Ａ変換し被測定Ａ／Ｄ変換器に入力するＤ／Ａ変換器と、被測定Ａ／Ｄ変換器を駆動する、第１のクロックのｎ倍（ｎは２以上の正整数）の周波数の第２のクロックを発生する第２のクロック発生器と、被測定Ａ／Ｄ変換器の出力データを第２のクロックで取り込み、ｎ個の測定データの平均値を算出する平均値算出部と、第１のクロックで平均値算出部の出力データを入力し、被測定Ａ／Ｄ変換器の良否を判断する判断部と、を有する。 （もっと読む）

【課題】 同期パイプライン・セグメントと、そのセグメントを含む集積回路（ＩＣ）を提供することにある。
【解決手段】 このセグメントは、入力ステージと、出力ステージと、少なくとも１つの中間ステージとを含む。各ステージに関連するプレースホルダ・ラッチは、有効ステージ・データがそのステージに入っているかどうかを示す。ローカル・クロック・バッファは、対応するステージをゲート制御するローカル・クロックを提供する。入力ステージと出力ステージは通常非透過的であり、中間ステージは通常透過的である。データ項目は、入力ステージと出力ステージとの間をローカルに非同期式に通過し、非透過的にゲート制御された中間ステージによって分離される。 （もっと読む）

回路（２００）は、マルチプレクサ（２０４）、アナログ・デジタル変換器（２０８）およびアナログ・デジタル変換器からのデジタル出力のシーケンス（ＤＭ）を、デジタル出力と対応する正常範囲のシーケンス（２１７）と比較し、デジタル出力の一つが正常範囲外にあるときにエラー出力（２１９）を供給するためのプロセッサ（２１６）を含む。
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双対残差パイプライン型ＡＤ変換器は、第１および第２の残差入力信号から１ビット以上のデジタルビットと、カスケード中の次のステージへ供給するための第１および第２の残差出力信号とを生成する、好ましくは平衡型である、カスケード型のスイッチドキャパシタ双対残差変換器ステージを備えている。好ましくは、第１および第２の残差入力信号は入力キャパシタを充電し、その電荷はその後に演算増幅器によって出力キャパシタへ転送される。スイッチドキャパシタアーキテクチャは演算増幅器のＤＣオフセット電圧の補償を可能にする。スイッチドキャパシタアーキテクチャは１．５ビット変換器ステージの実施もまた可能にする。
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センサ（１０）は、第１の比較器入力端に結合される出力端を有する。制御回路（１８）は、上方向追跡モードから、下方向相対レベル検出モード、下方向追跡モード、上方向相対レベル検出モード、そして再び上方向追跡モードに、次々に切り換わるように構成される。第１および第２のディジタル・アナログ変換回路（１４ａ、ｂ）は、制御回路（１８）からそれぞれ第１および第２のディジタル制御値を受け取る。制御可能コンバイナ回路（１６）は、第１および第２のディジタル・アナログ変換回路（１４ａ、ｂ）の出力端に結合された入力端と、第２の比較器入力端に結合された出力端とを有し、制御回路（１８）は、コンバイナ回路（１６）が、上方向および下方向追跡モードではそれぞれ第１および第２のディジタル・アナログ変換回路（１４ａ、ｂ）によって決まる第１および第２のコンバイナ出力信号を第２の比較器入力端に供給し、相対レベル検出モードでは第１および第２のコンバイナ出力信号の平均値に対応する第３のコンバイナ出力信号を第２の比較器入力端に供給させるために、制御可能コンバイナ回路（１６）に結合された、第１の出力端を有する。制御回路（１８）は比較器（１２）の出力端に結合された入力端を有し、制御回路（１８）は、上方向追跡モードでは、第１のディジタル・アナログ変換回路（１４ａ）による、センシング信号の上方向変化に対する一方向性の上方向追跡を制御し、上方向追跡モードでは、第２のディジタル・アナログ変換回路（１４ｂ）による、センシング信号の下方向変化に対する一方向性の下方向追跡を制御する。
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