【課題】サンプルホールド回路のオペアンプのオフセット電圧をキャンセルする。
【解決手段】第１のクロックで入力信号をサンプリングする第１の容量と、第２のクロックで第１の容量に蓄積された電荷が供給される第２の容量と、第２のクロックで帰還用スイッチを介して入力信号を上記第１と第２の容量比で増幅して出力する増幅器と、第１のクロックに対して所定の位相でリセットスイッチが駆動されリセットスイッチを介して増幅器の入出力間を容量接続する第３の容量と、第１のクロックで基準電圧を第１と第２の容量に供給し、上記第２のクロックで基準電圧を上記第３の容量に供給する基準電位発生回路と、第１のクロックで第２の容量にコモン電圧を供給するコモン電圧供給回路と、第１のクロックで増幅器から出力されたオフセットを含む信号を増幅し、第２の容量にプリチャージするオフセットキャンセル回路とを有する。 （もっと読む）

【課題】低電圧動作の初段増幅器の出力端子の一端がグランドに接続されたオペアンプを有するサンプルホールド回路のスイッチのリーク電流の発生または耐圧オーバーを回避する。
【解決手段】第１のクロックが入力したとき、上記増幅器の出力をリセット容量を介して入力に供給すると共に入力信号と基準電圧との差を入力容量に充電し、第２のクロックが入力したときリセット容量が増幅器から分離されて該リセット容量に基準電圧と出力基準電圧が充電されると共に、回路の動作点を決める参照電圧がスイッチを介して入力容量に入力され、入力容量に充電された入力電圧と参照電圧との差の電荷が上記フィードバック容量に転送され、入力信号が入力容量とフィードバック容量との比によって増幅される。 （もっと読む）

【課題】複数の入力チャネルの全てについてのＡＤＣの精度テスト時間を短縮するための技術を提供する。
【解決手段】ＡＤＣ（３１２）と、複数のアナログ信号入力部（入力チャネル０〜３のＩ／Ｏ）と、上記アナログ信号入力部を介して取り込まれたアナログ信号を選択的に上記ＡＤＣに伝達可能なセレクタ（３１４）とを設ける。そして、ＤＡＣ（３０８，３１３）とラダー抵抗回路（３１５）とを設ける。上記ラダー抵抗回路は、互いに隣接する入力チャネル間毎に、抵抗素子とスイッチ素子との直列接続回路が配置され、上記スイッチがオンされた状態で、上記ＤＡＣの出力信号が上記ラダー抵抗回路に供給された場合の上記抵抗素子による分圧電圧が上記セレクタを介して選択的に上記ＡＤＣに伝達可能にされて成る。全入力チャネルに同時にアナログ信号を入力可能とし、ＤＡＣの出力の整定時間の短縮を図る。 （もっと読む）

【課題】補正用容量を増やすことなく補正範囲を広げる。
【解決手段】共通接続ノード（１０）に一端が接続される容量アレイ（６）と、補正用容量アレイ（７）とを具備する逐次型ＡＤ変換器を構成する。その逐次型ＡＤ変換器に、さらに、共通接続ノード（１０）の電圧を検出する電圧比較器（１１）と、電圧比較器（１１）の出力に基づいて、値が設定される逐次比較レジスタ（１４）と、逐次比較レジスタ（１４）の値に基づいて容量アレイ（６）と補正用容量アレイ（７）を構成する容量素子（ＣＣ_００〜ＣＣ_５）への印加電圧を切り替える第１の制御回路（１７）と、制御信号に基づいて、容量アレイ（６）の他の一端を入力アナログ信号あるいは第１の所定の電圧に切り替え、補正用容量アレイ（７）の一端を共通接続ノード（１０）あるいは第２の所定の電圧に切り替える第２の制御回路（３４）とを構成する。 （もっと読む）

【課題】複雑な演算処理を要することなく、Ａ／Ｄ変換出力の直線性を向上し得るＡ／Ｄ変換回路を提供する。
【解決手段】
Ａ／Ｄ変換回路２０では、第１リングディレイライン３１内のＮＡＮＤ回路３１ａ、ＩＮＶ回路３１ｂ等の電源電圧として入力電圧Ｖinを用い、第１リングディレイライン３１内を周回するパルス信号の周回回数を第１カウンタ３３によりカウントしカウント値である現在データから、１周期前にラッチ３５によりラッチしたカウント値の前回データを、デジタル演算回路３７により減算し第１デジタルデータを求める。また、第１デジタルデータが電源電圧の変化に対してほぼ一定に変動する電源電圧の範囲のほぼ中心の基準電圧Ｖref を基準に入力電圧Ｖinを増減方向に反転アンプ５０により反転し反転入力電圧¬Ｖinとして第１変換部３０と同一の構成からなる第２変換部４０の第２リングディレイライン４１に入力し第２デジタルデータを求める。 （もっと読む）

【課題】ＤＡコンバータの分解能をＡＤコンバータの分解能よりも低くし、ブリッジ型センサーのオフセットに対してＡＤコンバータの出力を精度よく調整する。
【解決手段】ブリッジ型センサーの出力電圧が印加される差動増幅回路と、前記差動増幅回路の出力電圧を第１デジタル信号に変換するＡＤコンバータと、前記ブリッジ型センサーのオフセットに応じて発生する前記第１デジタル信号を調整するための第２デジタル信号を保持する保持回路と、前記第１デジタル信号及び前記第２デジタル信号を加算する演算回路と、前記ブリッジ型センサーのオフセットに応じて発生する前記差動増幅回路の出力電圧を調整するための第３デジタル信号をアナログ電圧に変換する、前記ＡＤコンバータの分解能より低い分解能のＤＡコンバータと、を有する。 （もっと読む）

【課題】電源電圧に対して逆極性のオフセットが発生していた場合でも正確なオフセット誤差を検出して補正すること。
【解決手段】このＡ／Ｄ変換回路１は、入力電圧Ｖ_１，…，Ｖ_ｎ−１をそれぞれ入力する入力端子ＩＮ_１，…，ＩＮ_ｎ−１と、基準電圧Ｖ_０を分圧抵抗によって分圧した基準電圧Ｖ_ｒｅｆを生成する基準電圧入力部３と、入力電圧Ｖ_１，…，Ｖ_ｎ−１及び基準電圧Ｖ_０，Ｖ_ｒｅｆが入力されて、それらの電圧信号のうちからいずれかを選択して出力するマルチプレクサ４と、マルチプレクサ４によって出力された電圧信号をＡＤ変換してデジタル値を生成する信号処理部９とを備え、信号処理部９は、基準電圧Ｖ_０，Ｖ_ｒｅｆをもとに得られたデジタル値と分圧抵抗の比とに基づいてオフセット誤差を算出した後、オフセット誤差に基づいて入力電圧Ｖ_１，…，Ｖ_ｎ−１に対応するデジタル値を補正する。 （もっと読む）

【課題】ＲＦ信号のオフセット電圧を補償できる復調器及び復調方法を提供する。
【解決手段】復調器は、オフセット電圧を含むＲＦ信号とアナログ基準信号との差に相当する第１アナログ信号を第１デジタル信号に変換するアナログ‐デジタル変換部と、第１デジタル信号をオフセット補償電圧に変換する補償電圧発生部３６と、を含み、アナログ‐デジタル変換部は、オフセット電圧を含むＲＦ信号とオフセット補償電圧との差に相当する第２アナログ信号を第２デジタル信号に変換して、ＲＦ信号に含まれたオフセットを補償することで、ＲＦ信号の歪曲及び信号対雑音比（ＳＮＲ）を減らしてＲＦ受信器の受信感度を向上させる。 （もっと読む）

【課題】Ａ−Ｄ変換を提供すること。
【解決手段】高い周波数信号のＡ−Ｄ変換に関する改善を開示する。複数のＡ−Ｄ変換器（ＡＤＣ）と分布サンプリング・システム（分布ＳＳ）の使用によって達成される。この組合せによって従来デバイスの使用が可能になり、非常に高い周波数の正確なサンプリングも可能になる。分布ＳＳは、複数のサンプリングに複数のＡＤＣを使用して複数のサンプリングを行い、各サンプリングは一定時間量だけ連続してずれている。各ＡＤＣはＣＰＵを有する。デジタル出力値はすべて同じまたは異なる周波数でのサンプリング結果とすることができる。分布ＳＳの型には、直列接続の複数の細長い配線パターン、直列接続の複数のインバータ対、特定誘電率材料デバイス、及びシーケンサ又はマルチプライヤがある。また、可変サイズ・アパーチャ・ウィンドウ（ＶＳＡＷ）を含み、サンプル・パルスの幅が可変クロック機構により制御される。 （もっと読む）

【課題】基準電圧を分圧する電圧分割抵抗が接続された基準電圧発生回路において、静止時には抵抗の電流消費を低減しつつ、高精度の分圧電圧の出力が可能で配置や面積に制約の少ない基準電圧発生回路とそれを用いたＡ／ＤコンバータおよびＤ／Ａコンバータを提供する。
【解決手段】基準電圧発生回路１１は、電圧Ｖ１を出力する基準電圧源１２とバッファ１３から構成され、基準電圧VREFを出力する。基準電圧VREFにはラダー抵抗部１４が接続される。ラダー抵抗部１４の分圧出力は、コンパレータ部１５に入力され、入力電圧VINとの比較結果が出力信号Ｓ１〜ＳＮとして出力される。バッファ１３は、信号SLEEPによって制御され、信号SLEEPがオフのときには電圧Ｖ１と等しい基準電圧VREFを出力するとともにコンパレータ部１５を動作させる。信号SLEEPがオンのときは基準電圧VREFを低下させるとともにコンパレータ部１５を停止させる。 （もっと読む）

【課題】入力電圧領域の全域に亘り、より高い精度で補正を行なうことができるＡ／Ｄ変換回路の出力データ補正装置を提供する。
【解決手段】並列比較回路４が、パルス位相差符号化回路１０１に入力される電圧Ｖinにつき、予め想定される最大入力範囲０〜５Ｖを分割した８つの領域の何れに属するかを判定し、制御ロジック部８及びＤＡＣ部７は、各領域に対応する少なくとも３点以上の基準電圧Ｎ１〜Ｎ３を選択して出力する。補正演算回路１２は、マルチプレクサ１が基準電圧側を選択した場合、基準電圧を縦軸，Ａ／Ｄ変換データを横軸にした２次元座標上で、３点の基準電圧Ｎ１〜Ｎ３に対応する座標点を通過する２次関数式を演算して決定し、マルチプレクサ１が入力電圧側を選択した場合にＡ／Ｄ変換されたデジタルデータを、その入力電圧Ｖinにつき判定された領域に対応する２次関数式を用いて補正する。 （もっと読む）

本特許出願は、電流源に接続されるキャパシタと、キャパシタの正端子をＤＡＣ回路の正入力端子に電気的に接続する第１のスイッチに接続されるキャパシタの正端子と、キャパシタの負端子をＤＡＣ回路の負入力端子に電気的に接続する第２のスイッチに接続されるキャパシタの負端子とを具備する、デジタル−アナログ変換器基準回路を備える。別の例において、本特許出願は、基準電圧レベルまで貯蔵キャパシタを充電することと、貯蔵キャパシタからＤＡＣフィードバックキャパシタへ保存された電荷を移動させることと、ＤＡＣフィードバックキャパシタからＤＡＣ出力端子へ保存された電荷を移動させることとを具備する、デジタルコードをアナログ信号に変換するための方法を備える。
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【課題】フラッシュ型のＡ／Ｄ変換器において回路規模および消費電力の低減を図る。
【解決手段】閾値電圧を異ならせた複数の比較用トランジスタＮ_０〜Ｎ_ｎを並列に並べて、複数の比較用トランジスタＮ_０〜Ｎ_ｎの各ゲートにアナログ入力信号Ｖ_ｉｎを供給し、各比較用トランジスタＮ_０〜Ｎ_ｎの出力をラッチした各ラッチ回路Ｌ_０〜Ｌ_ｎの出力信号をエンコードすることによってデジタル出力信号を得ることにより、少なくとも２つのトランジスタから成るコンパレータを並列に接続する従来例に比べて、トランジスタの使用数が半分で済むようにし、しかも基準電圧発生回路を設ける必要もなくす。 （もっと読む）

【課題】カウントモードを切替可能な非同期カウンタ回路において、カウントモードの切替時にカウント値の連続性が保たれるようにする。
【解決手段】各フリップフロップ４１０間に、各フリップフロップ４１０の非反転出力Ｑと反転出力ＮＱと電源（Ｖｄｄ）レベルの３値を切り替える３入力−１出力型の３値切替部４２０（４２２，４２４，４２６）を設ける。３値切替部４２０は、２ビットの制御信号ＳＷ１，ＳＷ２に従って３つの入力信号を切り替えて、選択した１つの信号を後段のフリップフロップ４１０のクロック端子ＣＫに入力する。制御信号ＳＷ１，ＳＷ２により、カウントモードの切替え時に、モード切替直前のカウント値を初期設定してからモード切替え後のカウント処理が開始されるようにする。 （もっと読む）

【課題】アナログ信号経路、サンプリング用クロック信号の信号経路、各Ａ／Ｄ変換器の動作遅延等のバラツキがあっても、高精度な信号変換処理を行えるようにする。
【解決手段】基準信号発生器２１から出力された基準信号Ｒを信号分岐部２３に入力したときのＡ／Ｄ変換器２５（１）〜２５（４）の出力値を瞬時振幅とする信号の位相差を位相差算出手段３１により求め、その算出した位相差の誤差を誤差算出手段３２で求める。制御部３５は、算出された位相差の誤差が小さくなるように、クロック信号Ｃ１〜Ｃ４を受ける可変遅延器３４（１）〜３４（４）の遅延量を制御してから、スイッチ２２を変換対象のアナログの入力信号Ｘ（ｔ）側に切り替える。 （もっと読む）

本発明は、高速アナログデジタル変換器に関し、特に、「フラッシュ」タイプの少なくとも１つの変換段を有する高速アナログデジタル変換器に関する。本発明による変換器は、４つの入力部を備えたＮ個の差動増幅器を用いる。ランクｊの増幅器は、変換される入力電圧Ｖ_ｅｐ−Ｖ_ｅｎを２つの第１の入力部で受信し、２つの他の入力部で基準電位差を受信する。基準電位差は、並列で動作する同一の、かつ高電圧源と低電流源との間で電力を供給される抵抗器ネットワークにおける２つのタップ間で得られる。増幅器用のタップは、それぞれ、第１のネットワークにおけるランクｊのタップＰ_ｊおよびおよび第２のネットワークにおけるランクＮ−ｊ＋１のタップＰ’_{Ｎ−ｊ＋１}である。これは、差動増幅器が、抵抗器ネットワークから取り出された入力電流を消費するという事実による一次および二次非線形効果を低減する。非常に高解像度（１２〜１４ビット）の高速変換器に適用される。 （もっと読む）

【課題】階調電圧選択回路におけるトランジスタのＤＳ（ドレイン−ソース）間のリーク電流を測定する。
【解決手段】Ｄ／Ａコンバータにおける第一の階調電圧選択回路１４３は、第一の表示データ（Ｄ２，Ｄ１）に基づいて、第一群のトランジスタＭｐ１〜Ｍｐ６を制御し、第一極性の所望の階調電圧を選択する。第二の階調電圧選択回路１４５は、第二の表示データ（Ｄ２，Ｄ１）に基づいて、第二群のトランジスタＭｎ１〜Ｍｎ６を制御し、第二極性の所望の階調電圧を選択する。テストスイッチ回路２４は、テスト信号がオンになったときに、第一の階調電圧信号線と、第二の階調電圧信号線とを短絡させることによって、第一群のトランジスタＭｐ１〜Ｍｐ６、若しくは、第二群のトランジスタＭｎ１〜Ｍｎ６における特定のトランジスタについて、そのドレイン−ソース間のリーク電流を測定することを可能とする。 （もっと読む）

【課題】本発明は、ＡＤ変換回路及びマイクロコントローラに関し、アナログ信号源のインピーダンスに応じて変換期間及び消費電力を最適に設定可能とすることを目的とする。
【解決手段】アナログ入力信号とＤＡ変換器の出力アナログ信号との大小関係をコンパレータにより比較判定し、この比較判定に基づいて出力したデジタル信号をＤＡ変換器に入力し、ＤＡ変換器の出力アナログ信号がアナログ入力信号と等しくなるときのデジタル信号をＡＤ変換出力とする逐次比較型ＡＤ変換回路において、アナログ入力信号をサンプリングするサンプリング期間と、サンプリングしたアナログ入力信号とＤＡ変換器の出力アナログ信号の大小関係をコンパレータで比較判定する比較判定期間の２つの期間に基づいてアナログ入力信号をＡＤ変換するＡＤ変換器を備え、サンプリング期間を規定する第１のクロック信号のサイクル時間と、比較判定期間を規定する第２のクロック信号のサイクル時間を独立に設定するように構成する。 （もっと読む）

【課題】低消費電力化を図り、従来技術（ＦＳＰＩ）のように、入出力端子間の極性を入れ替えることなくエラー電圧を低減するパイプライン型ＡＤＣの提供。
【解決手段】ｎ番目のステージとｎ＋１番目のステージのローカルＡ／Ｄを構成する回路ブロック４、５間で増幅器（ｏｐ ａｍｐ）を共有し、ｎ番目のステージのサンプリング容量を複数に分割し、複数に分割したｎステージのサンプリング容量の一部（Ｃｆ１２）をｎ＋１番目のステージのサンプリング容量とする。 （もっと読む）

【課題】単純な回路構成を維持しつつ、ダイナミックレンジを拡大した積分型Ａ／Ｄ変換器を提供する。
【解決手段】積分器の基準電位を可変とする。具体的には、入力電位に比例する基準電位を積分器に供給する。入力電位に応じて積分器の動作点を変えるので、ダイナミックレンジの拡大が可能となる。更には、放電時に積分器に入力する参照電位を可変とする。具体的には、基準電位との差が一定に保たれた参照電位を積分器に入力する。これにより、放電に要する時間と入力電位は比例関係となり、積分型ＡＤＣの特徴である単純な回路構成を維持できる。 （もっと読む）