低い入力信号周波数で動作することができる、追跡および保持ピーク検出器回路は、入力信号のピーク電圧を保持するコンデンサと、コンデンサへのまたはコンデンサからの漏れ電流の影響を低減する論理回路とを含み、その結果、ピーク検出器回路の出力信号の自己スイッチングに対する防護を提供する。
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【課題】 内部回路が逓倍クロック信号に基づいて動作することによる電源変動の影響が、クロック信号出力回路に及ぶことを極力回避できる集積回路を提供する。
【解決手段】 電源配線１４がデジタル回路群１７を経由してクロック信号出力回路１１に電源供給を行う経路中にローパスフィルタ２２を配置し、電源配線１４を伝搬しようとするノイズ成分をアナロググランド側に逃がして除去する。そして、クロック信号出力回路１１による逓倍クロック信号ｆｍの発振精度を向上させ、その逓倍クロック信号ｆｍに同期して動作するデジタル回路群１７における通信ブロック１６の通信精度等を向上させる。 （もっと読む）

【課題】 電源電圧が変動する場合でも、逓倍クロック信号の出力精度を極力維持することができるクロック信号出力回路を提供する。
【解決手段】 周期カウンタ４では、基準クロック信号ｆｓの周期をリングオシレータ１より出力される高速クロック信号ｆｒでカウントし、周期カウンタ２４ではＮ分周された基準クロック信号ｆｓの周期をＮ分周した高速クロック信号ｆｒでカウントする。そして、有効判定回路２５は、周波数逓倍動作を開始した直後はマルチプレクサ２６により周期カウンタ４側の周期データＤ１を選択して逓倍クロック信号ｆｍを迅速に出力し、それ以降、周期カウンタ２４によってカウントされた周期データＤ１’が有効になる時間が経過すると、当該周期データＤ１’を選択するようにマルチプレクサ２６を切替えて周波数逓倍演算処理の対象とする。 （もっと読む）

【課題】１桁以上時間分解能を向上させることができる微小時間差回路及び時間測定回路を提供する。
【解決手段】所定の基準クロック信号を受け、第１発振周波数を発生する電圧制御発振回路を具える第１位相同期ループ回路と、前記第１位相同期ループ回路と同じ基準クロック信号を受け、前記第１発振周波数と異なる第２発振周波数を発生する電圧制御発振回路を具える第２位相同期ループ回路とを具え、前記第１位相同期ループ回路と前記第２位相同期ループ回路の出力信号の遅延時間差から微小時間を得る。 （もっと読む）

【課題】 ＰＷＭ信号の量子化処理時の量子化精度を向上した量子化装置及び量子化方法を提供する。
【解決手段】 量子化装置（１）は、ＰＷＭ信号を入力し、入力したＰＷＭ信号を時間軸方向に所定数倍した信号を生成する増幅器（１６）と、増幅器（１６）からの出力信号を受け、出力信号の”Ｈ”または”Ｌ”区間の時間幅を量子化し、デジタル信号として出力する量子化回路（６）とを備える。 （もっと読む）

位相周波数検出器（ＰＦＤ）と、チャージポンプと、電圧制御発振器とを含むシグマデルタベースのフェーズロックループ・デバイスが提供される。ＰＤＦは、基準信号とフィードバック信号とを受信し、基準信号とフィードバック信号との比較に基づく信号を出力する。チャージポンプは、ＰＦＤからの出力信号に基づくチャージを出力する。チャージポンプは、固定量の電流を流す第１の電流源と、可変量の電流を流す第２の電流源とを含む。電源制御発振器は、チャージポンプからの受け取ったチャージに基づくクロック信号を出力する。
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【課題】パラレルデータを、シリアルデータに正確に変換して所定のデータ伝送路に出力するデータ伝送装置、および、パラレルデータを、シリアルデータに正確に変換して所定のデータ伝送路に出力するデータ伝送方法を提供する。
【解決手段】伝送されてくるパラレルデータが同期している第１の基準クロックとは別の第２の基準クロックを生成するクロック生成部１３１１と、上記パラレルデータを、上記第２の基準クロックに基づく第２のパラレルデータに変換するＡＳＩＣ１３１３と、このＡＳＩＣ１３１３から出力された第２のパラレルデータを、上記第２の基準クロックに基づくシリアルデータに変換するシリアライザ１３１５とを、全て同一基板上に備えた。 （もっと読む）

【課題】半導体集積回路装置の制御対象回路に与える制御信号が製造プロセスや電源電圧、周囲温度などの変動によって変動するのを抑制すること。
【解決手段】外部クロックｅｘｔＣＬＫに基づき基準信号ａｃｔＣＬＫを生成する中央制御回路２側に、遅延値を制御するディジタル値ＤＣＴＲＬ［ｎ：０］からなる遅延制御信号を生成する遅延制御回路６を設け、中央制御回路２からローカル制御回路３に対して基準信号と遅延制御信号とを供給する。ローカル制御回路３に設けた可変遅延回路７は、遅延値がディジタル値で制御される単位遅延回路を多段に接続して構成され、メモリセルアレイ１に供給する各種の制御信号を、前記基準信号を前記遅延制御信号のディジタル値が示す所定の遅延値だけ遅延したタイミングで生成する。 （もっと読む）

【課題】 DIデータの取りこぼしの発生を防止する。
【解決手段】 水晶振動子２３のクロック周波数を分周回路３１で分周し、パルス信号を生成する。一方、STB信号検出部回路３３は、STB DI更新信号を検出し、この検出部回路３３の出力には、STB LOCK信号が送出される。カウンタ３４は、STB信号検出後、一定時間の間“High”状態で、その後、次のSTB信号が到来するまで“Low”状態の信号を生成する。この “Low”状態の信号の後のSTB LOCK信号と分周回路３１で生成されたパルス信号は、ダブルラッチ信号発生回路３２に入力されると、ダブルラッチ信号発生回路３２は、DIオン／オフ時間比選択信号によるDIオン時間の間にダブルラッチ信号を２回発生する。このラッチ信号が入力データラッチ回路３５に与えられると、その出力にはデータ取りこぼしが回避されたデータ得られる。
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【課題】
所望の分数逓倍、分周クロックを出力し、面積、電力の増大を抑止するクロック生成回路の提供。
【解決手段】
複数段の遅延回路１０Ａ_１〜１０Ａ_４を備え、入力される信号の遅延を測定する第１の遅延回路列と、第１の遅延回路列に対し信号伝播方向が逆向きに配置され、複数段の遅延回路１０Ｂ_１〜１０Ｂ_４を備えた遅延再現用の第２の遅延回路列と、を備え、第１の遅延回路列で遅延が検出された位置の遅延回路から出力される信号に基づき、前記遅延が検出された位置に対応する、前記第２の遅延回路列の遅延回路において、遅延回路の出力端子が入力端子に帰還されて閉ループを構成しリング発振回路を構成し、リング発振回路の発振出力が、第２の遅延回路列の出力端子から取り出される。第１の遅延回路列の前段には、制御信号に基づき、入力信号に対する出力信号の位相が可変に制御する位相補間器２０_１、２０_２を備え、第１の遅延回路列は、位相補間器２０_１、２０_２の出力信号の位相差を測定する。 （もっと読む）

【課題】交流駆動される被駆動体の駆動状態を検出する駆動状態検出回路に関し、付加的な回路を設けることなく、簡単な構成で被駆動体の状態を検出できる駆動状態検出回路を目的とする。
【解決手段】交流駆動される複数の被駆動手段（２１、２２）の駆動状態検出回路において、該被駆動手段に流れる交流電流を各々検出する電流検出手段（Ｒs1、Ｒs2、Ｒs3、Ｒs4、Ｄ1、Ｄ2）と、該電流検出手段で検出された複数の交流検出信号のうち最大検出出力する最大値出力手段（９１）と、該出力手段の出力信号に係数乗算する係数乗算手段（９４）と、電流検出された複数の交流検出信号を各々係数乗算手段（９４）の出力信号とを比較し、各被駆動手段（２１、２２）の状態に応じた状態信号を出力する比較手段（９５、９６）と、この複数の状態信号を論理合成する論理合成手段（９９）と、この出力に基づいて駆動状態検出信号生成する出力手段（１００）とを有する。 （もっと読む）

【課題】 装置の小型化を図り、しかも、クロック信号に同期し、且つ入力信号に重畳されたノイズを除去する。
【解決手段】 入力信号は第１フリップフロップF/F1の入力端D、正入力論理積回路AND1と負入力論理積回路AND2の第１入力端に供給される。第１フリップフロップF/F1の出力信号は、正入力論理積回路AND1と負入力論理積回路AND2の第２入力端に供給される。正入力論理積回路AND1と負入力論理積回路AND2の出力信号は、マルチプレクサMUXの選択信号端S1,S0に入力され、この選択信号でマルチプレクサMUXのデータ入力を切り替えて、マルチプレクサMUXの出力信号を第２フリップフロップF/F2に入力し、第１、第２フリップフロップF/F1,F/F2のクロック信号入力端CLKに供給される基準内部クロック信号発生部OSCからの内部クロック信号により第２フリップフロップF/F2に出力信号を得る。
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【課題】広帯域、高分解能、大振幅の位相ジッタ成分を、クロック信号に容易に印加することができるジッタ印加回路を提供する。
【解決部】与えられるジッタデータに応じた位相ジッタ成分を含むクロック信号を生成するジッタ印加回路であって、与えられる基準信号に応じて発振信号を生成するＰＬＬ回路と、発振信号を遅延させたクロック信号を出力する可変遅延回路と、ジッタデータの低周波成分に基づいてＰＬＬ回路の発振周波数を制御し、発振信号に位相ジッタ成分の低周波成分を印加する低周波印加部と、ジッタデータの高周波成分に基づいて可変遅延回路における遅延量を制御し、クロック信号に位相ジッタ成分の高周波成分を印加する高周波印加部とを備えるジッタ印加回路を提供する。 （もっと読む）

【課題】製造バラツキ、電源電圧、使用温度、使用周波数が変化しても所望の変調度の周波数変調クロックを供給可能とするスプレッドスペクトラムクロック生成回路を提供する。
【解決手段】制御信号に応じて制御周期間隔で発振周期を可変に制御する第１の遅延制御型発振回路１０４と、第１の遅延制御型発振回路の出力を分周したクロック信号ｆｏ１と、位相比較結果に基づき周波数制御信号Ｃを出力する制御回路１０３と、変調最大値Ａを決定する変調最大値決定回路１０６と、変調最大値Ａ内で変調制御信号αを生成する変調信号発生回路１０７と、出力クロック信号の発振周期を制御信号に応じ制御周期間隔に可変に制御する第２の遅延制御型発振回路１０８を備えている。 （もっと読む）

フェーズ・ロック・ループは、入力クロック信号から出力クロック信号を生成する。出力クロック信号は、クロック・ツリーを通して結合されて、出力クロック信号の位相を入力クロック信号の位相と比較する位相検出器にフィード・バックされる。出力クロック信号は、位相検出器から出力を受け取るように結合された制御入力を有する電圧制御発振器と、電圧制御発振器の出力に結合された周波数逓倍器とによって生成される。を持っている電圧制御発振器によって生成される。結果として、電圧制御発振器が相対的に低い周波数で動作することによって相対的に小さな電力を使用する一方、周波数逓倍器により生成されたＣＬＫ_OUT信号は、相対的に高い周波数を持っている。
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多重データレートＲＡＭメモリモジュールのメモリコントローラを備える。前記コントローラは、参照クロック（ｒｅｆ ｃｌｋ）から異なるクロック位相（ｃｌｋ、ｃｌｋ９０、ｃｌｋ１８０）を生成するためのＰＬＬユニット（ＰＬＬ）を含む。さらに、ストローブ信号（ｄｑｓ）を遅延させるための制御可能な遅延ユニット（ＣＤＵ）を備える。
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本明細書で説明され、図示される多数の発明がある。１態様で、本発明は、出力信号を生成する微細電気機械共振器と、微細電気機械共振器の出力信号を受け取り、値のセットに応答して第２周波数を有する出力信号を生成するために微細電気機械共振器に結合された周波数調整回路構成と、を有する、補償された微細電気機械共振器を対象とする。１実施形態で、値を、微細電気機械共振器の動作温度および／または微細電気機械共振器の製造変動に依存する、微細電気機械共振器の出力信号の周波数を使用して、決定することができる。１実施形態で、周波数調整回路構成に、周波数逓倍器回路構成（たとえば、ＰＬＬ、ＤＬＬ、ディジタル／周波数シンセサイザ、および／またはＦＬＬならびにこれらの任意の組合せおよびその組み合わせの変更）を含めることができる。周波数調整回路構成に、それに加えてまたはその代わりに、周波数分周器回路構成（たとえば、ＤＬＬ、ディジタル／周波数シンセサイザ（たとえば、ＤＤＳ）、および／またはＦＬＬ、ならびにこれらの任意の組合せおよびその組み合わせの変更）を含めることができる。
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複数のブロック３１、３２により構成され、各ブロック３１、３２が独立したクロック回路４１、４２を有し、可変電源１０１により動作する多電源半導体装置において、クロック生成回路１０から複数のブロック３２に供給されるクロック信号に、可変電源１０１の電圧値に基づいて遅延量が変化する可変遅延回路２０を設ける。このことにより、可変電源１０１の電源電圧を変化させた場合でも、ブロック間のクロックスキューが低減される。 （もっと読む）