【課題】クロック同期システムにおいて、ＬＳＩチップの大規模化・高集積化・高密度化に因る物理現象の複雑化に伴いギガ・ヘルツ級の高い周波数を持つ被分周クロックあるいは分周クロックをＬＳＩチップ全面に渡り長距離配線を分配し且つシグナルインテグリティを確保することが困難である。
【解決手段】基準クロックに基づき逓倍クロックを生成する位相同期回路と、逓倍クロックに基づき分周クロックを生成する分周回路と、基準クロックを分周してフレームパルスを生成するフレームパルス生成回路とを備え、前記分周クロックは前記フレームパルスにより位相同期化がなされることを特徴とする。 （もっと読む）

【課題】 アイドル時の消費電力の削減化が図られた通信仲介デバイスを提供する。
【解決手段】 内部クロック生成回路１５が、ＨＳアイドル検出回路１０による、第１の間隔である１２５μｓよりも短い時間間隔で第２のパケットが到着したことの検出を受けて、４８０ＭＨｚの周波数のクロックＣＬＫ１の生成を開始して、ＨＳＤＬＬ１６，エラスティシティバッファ１７，Ｒｘデータデシリアライザ１８，Ｔｘデータシリアライザ２１に供給し、第１のパケットの到着の時間間隔が１２５μｓに戻ったことの検出を受けて、４８０ＭＨｚの周波数のクロックＣＬＫ１の生成を停止する。 （もっと読む）

【課題】集積回路のクロック信号を柔軟に発生するためのクロック信号発生器を実現する。
【解決手段】集積回路のクロック信号を発生するためのクロック信号発生器（１）である。クロック信号発生器は、基準クロック信号に基づいて複数の相互に遅延したクロック位相を発生するようになった遅延同期ループ（３）を備える。遅延同期ループはさらに、第１の制御信号に応答して、複数のクロック位相のうち１つを、遅延同期ループ（３）の出力信号として選択するようになっており、この出力信号は第１のクロック信号である。クロック信号発生器はさらに、出力信号の逆を発生するように配置したインバータ（１１）と、クロック反転信号に応答して、出力信号かまたは出力信号の逆かのいずれかを第２のクロック信号として転送するように配置したマルチプレクサユニット（１２）とを備える。 （もっと読む）

【課題】システムクロック供給装置及び基準発振器の周波数ずれ判定方法に関し、装置内の基準発振器自身の周波数ずれを、測定用の発振器を用いずに判定し、周波数異常箇所を特定し、異常周波数クロックの送出を防ぐ。
【解決手段】二重化構成（Ｎ系及びＥ系）のシステムクロック供給装置内にそれぞれ備えられたＯＣＸＯ等の基準発振器（＃Ｎ，＃Ｅ）９−１の出力クロックと、システム同期用に通常入力されるリファレンスクロック（例えば８ＫＨｚ）とを、周波数ずれ測定部（＃Ｎ，＃Ｅ）１−１でそれぞれ比較し、所定回数の周波数ずれの発生を誤検出保護回路（＃Ｎ，＃Ｅ）１−２で測定し、該両系の測定結果を基に異常個所判定部（＃Ｎ，＃Ｅ）１−３で、自系若しくは他系の基準発振器（＃Ｎ，＃Ｅ）９−１の出力クロックの周波数ずれ又はリファレンスクロックの異常を判定して異常箇所を特定し、異常箇所を他系に切り替えるよう選択信号を送出する。 （もっと読む）

【課題】スキューおよびジッター等が低減されたクロック信号の分配システムおよび方法を提供する。
【解決手段】クロック信号を必要とするコンポーネントを含む電子システム用のクロック回路は、光クロック出力（６）において光クロック信号を発生するための光電気発振器（４）と、光クロック出力（６）を光電気発振器（４）に結合し戻すフィードバックループ（８）とを備える。 （もっと読む）

【課題】本発明は、Ｓｅｒ／Ｄｅｓ回路において、休眠ステートからパワーアップの状態へ遷移した際の受信エラーを減少できるようにする。
【解決手段】たとえば、受信機２１が、休眠ステートＰ１からパワーアップの状態Ｐ０に遷移したとする。すると、リセット制御回路２１ｍは、ディレイ回路２１ｍ-1によって、ＰＬＬ３１からのシステムクロックのカウントを開始する。そして、ディレイ回路２１ｍ-1がＸサイクルをカウントした後に、リセット制御回路２１ｍは、ディジタルフィルタ２１ｅおよびＰＩ制御回路２１ｆのリセットを解除するように構成されている。 （もっと読む）

【課題】アナログのコンパレータを用いて高速なクロック信号を取り出すことが可能な発振回路を提供すること。
【解決手段】コンパレータ４のプラス端子に印加される上限電圧と下限電圧が可変となっており、スイッチングボックス１を利用して上限電圧と下限電圧を設定することができる。これにより、ユーザーはスイッチングボックス１のスイッチＳ１〜Ｓ２を操作して、電源電圧ＶＤＤと上限電圧との差分電圧である第１差分電圧と、接地電圧ＧＮＤと下限電圧との差分電圧である第２差分電圧とが一致するように、入力端子Ｉ１〜Ｉ２を出力端子Ｔ１〜Ｔ６と接続することができる。その結果として、本発振回路から取り出されるクロック信号のデューティ比を変化させずに周波数を調節することができる。その結果として、デューティ比を保った高速なクロック信号を取り出すことができる。 （もっと読む）

【課題】 従来技術のマルチクロックドメインを有するＬＳＩのスキャンクロック分配システムではＬＳＩテスタ装置から外部端子を介しクロックドメイン毎にスキャンクロック信号を供給する構成でありＬＳＩテスタ装置が発生する信号間のスキューにより正確な遷移遅延故障テストが不可能である。
【解決手段】 外部端子から供給するスキャンクロック信号を一本化し、マルチドメインに供給する通常動作モード時のクロック信号の根源となるノード（以下、「ルートノード」と言う）と、スキャンモードのスキャンクロック信号のルートノードを共通の分岐点とすると共に、クロックドメイン毎にスキャンクロック信号を分周する分周比をスキャンモードに応じ切り替える分周器を設けた。 （もっと読む）

【課題】従来の多相クロック生成回路では、出力クロック信号に任意の周波数プロファイルを設定することができなかった。
【解決手段】本発明にかかる多相クロック生成回路１は、基準クロック信号に基づき多相クロック信号を生成する位相ロックループ回路１０と、多相クロック信号の周波数プロファイルを保持し、開始信号に基づき周波数プロファイルの出力を開始し、基準クロック信号に基づき任意の周期で周波数プロファイルを更新する周波数プロファイル保持回路２０と、周波数プロファイルに基づいて多相クロック信号のうち任意の位相のクロック信号を選択し、選択したクロック信号を位相ロックループ回路１０に帰還させるクロック選択回路３０とを有することを特徴とするものである。 （もっと読む）

【課題】自己診断装置が正常か異常かを判断する際に、ステータス情報発生用クロック信号が一時的に変化しただけでは、自己診断装置が異常であると判断したくない場合にも柔軟に対応できるステータス情報通信システムを得る。
【解決手段】自己の故障診断を行う自己診断装置に設け、自己の故障診断結果であるステータス情報として、正常時にクロック信号を出力し、異常時に前記クロック信号を停止させるステータス情報発生回路と、ステータス情報発生回路のクロック信号を正弦波に変換して出力するトランスと、トランスの出力する正弦波を整流する整流回路と、予め設定した閾値と整流回路の出力とを比較する比較器と、ステータス情報に基づく信号を受信する診断情報受信装置に設け、比較器の出力が入力され、自己診断装置が正常時か異常時かを認識するステータス情報受信回路とを備え、自己診断装置が正常か異常かを判定するものである。 （もっと読む）

【課題】低消費電力を実現することができるチャージポンプ回路を提供することを主たる目的とする。
【解決手段】第１のクロック信号Φが、発振回路１０からチャージポンプ回路を構成する容量素子Ｃ_１〜Ｃ_Ｍに供給される。電流発生回路３０は、ＰＭＯＳ２５ａ〜２５ｘ及びＮＭＯＳ２６ａ〜２６ｘの動作を制御することで各インバータ２１ａ〜２１ｘに流れる電流Ｉを制御し、その結果として第１のクロック信号Φの周波数制御を行う。ＰＭＯＳ３１のゲートとドレインは短絡しており、当該接続点と接地端子ＧＮＤとの間に定電流発生回路３４と抵抗３５が並列に接続されている。定電流発生回路３４は、インバータ２１ａ〜２１ｘに流れる電流Ｉを、電源電圧の変化に対して一定に保つように作用する。そのため、電源電圧ＶＣＣの増加に対してクロック信号Φの周波数ｆ_Φが減少する。 （もっと読む）

【課題】リングオシレータが出力するクロック信号の周波数がより高くなった場合でも、逓倍クロック信号の周波数を安定した状態で出力できる逓倍クロック信号出力回路を提供する。
【解決手段】ＤＰＬＬ回路１において、データラッチ回路５２より出力され、１１ビットのダウンカウンタ５４ｄに本来セットすべきデータ値のサイズが１２ビット以上になると、オーバーフロー防止回路３が前記データ値を１１ビットデータに置換する。 （もっと読む）

【課題】パルス波形の立ち上がり時間と立ち下がり時間とを独立して測定することが可能な半導体集積回路装置を提供することを目的とする。
【解決手段】被測定セルＭＣと波形整形セルＷＣとが直列に接続された回路部が複数リング状に接続されたリングオシレータを備え、各々の波形整形セルは同一のリセットノードＮＤに共通接続されており、リセットノードが第１のレベルにあるとき全ての波形整形セルはリセット状態になり、リセットノードが第２のレベルにあるとき波形整形セルはそれぞれ前段の被測定セルからの出力を後段に伝播する伝播状態になり、リセット状態と伝播状態とが交互に切り替わることを特徴とする。 （もっと読む）

【課題】所望の周波数帯域におけるノイズスペクトルを平坦化することができる電力変換装置および電力変換方法を提供することにある。
【解決手段】
インバータシステム１は、入力される電力を所望の形態に変換するスイッチング素子の開閉動作をデジタル制御する、演算装置を有する制御装置１０は、スイッチング素子を開閉するための制御信号を生成する比較器８ａ、８ｂ、８ｃに出力するキャリア信号の周波数ｆｃを、離散的かつ周期的に時間変化させるキャリア周波数生成部９を備えている。キャリア周波数生成部９は、キャリア周波数ｆｃの値ｆｃ１１におけるｍ１１次高調波の周波数ｍ１１×ｆｃ１１と、キャリア周波数ｆｃの他の値ｆｃ１２におけるｍ１２次高調波の周波数ｍ１２×ｆｃ１２とが、演算装置のクロック周波数Ｆより低い周波数で重畳しないように、キャリア周波数ｆｃの各値ｆｃ１１およびｆｃ１２を選択した。 （もっと読む）

【課題】 中心周波数と周波数可変範囲を自在に設定できる高安定、高精度な電圧制御発振器を提供すること。
【解決手段】 第１の水晶発振器の第１の周波数成分と、第２の水晶発振器の第２の周波数成分とを加算器等で加算する等して、所望の中心周波数および所望の可変周波数範囲を作る。 （もっと読む）

拡散周期クロック発生器ＳＰＣは、基本クロックパルスＸＫをカウントして様々な周期を有する出力パルスＥＱを生成し、基本クロックパルスＣＫの立ち上がりエッジに応答してカウント動作が実行される第１のモードと、基本クロックパルスＣＫの立ち下がりエッジに応答してカウント動作が実行される第２のモードとを切り替える手段（信号ＱＳによって制御される）を備える。したがって、カウント動作中にモード切り替え（信号ＱＳ）が実行される場合には、基本クロック周期ＣＫの一部に相当する分だけカウント動作の周期が変更される。これにより、出力パルスの異なる周期の数を、基本クロック周波数（入力ＷＣ、信号ＬＫ、ＣＫ）を高めることなく増やすことができる。
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【課題】複数のメモリ素子のための信号バッファリングおよびリタイミング回路を提供する。
【解決手段】複数のメモリ素子のための信号バッファリングおよびリタイミング（ＳＢＲ）回路である。ＰＬＬをベースとするクロック発生器によって、受け取ったホスト・クロック信号から１組の位相シフト・クロック信号セットが生成される。複数の位相選択器の各々によって、前記１組の位相シフト・クロック信号セットからサブセットの連続クロック信号が個々に選択される。個々のサブセットの連続クロック信号が、異なる組の１つまたは複数のバーニヤに印加され、個々のバーニヤによって、複数の連続クロック信号の中から１つのクロック信号が個々に選択される。ＳＢＲ回路は、スキューおよび遅延に関連する比較的厳格な信号タイミング要求事項を満足するように設計することができる。 （もっと読む）

【課題】
一般に、発振回路は、何れの電位でも発振を停止する可能性がある。ところが、従来技術に係る発振停止検出回路では、クロックの発振停止電位によっては、発振停止が検出されなかった。
【解決手段】
本発明に係る発振停止検出回路では、微分回路５、及びダイオードＤを備える。このため、クロックＣＬＫの立ち上がりの周期に基づき、発振回路の発振状態を監視できる。この結果、発振回路が、クロックＣＬＫを何れの電位レベルで発振停止しても、発振停止が検出される。 （もっと読む）

【課題】 どの場所にどれだけスキューを付けられるかを検証して、消費電流が流れるタイミングを時間軸上で分散させることで、ＥＭＩのいずのピークを低減することができる同期回路の設計方法を提供すること。
【解決手段】 本発明に係る同期回路の設計方法は、ネットリストを含む所与の条件を入力して、自動配置配線ツールを用いて同期回路の一次配置配線を実施する第１工程と、配置配線された同期回路のクロックツリーに従って、クロックソースから各末端経路までのクロックの到達時間差であるスキューを解析する第２工程と、解析されたスキューがセットアップ／ホールドタイムに対してマージンを有する複数のモジュールＩ，II，III，IVに分割する第３工程と、分割された複数のモジュールＩ，II，III，IVの少なくとも一つにクロックスキュー設定回路１０を追加挿入する第４工程と、クロックスキュー設定回路１０を追加して、二次配置配線を実施する第５工程と、を有する。 （もっと読む）

【課題】クロック逓倍してクロック信号を発生するクロック発生回路のロックインタイムを短縮する。
【解決手段】ロックイン状態において、２つの数値データＣｉ，Ｃ（ｉ＋１）を積和演算器が出力し、各数値データに従って発振器１１の発振周期を設定して、その出力クロック信号のパルス数をカウントして第１および第２のカウント値を生成する。これらの２つの数値データと２つのカウント値と周期目標データとに従って、発振器の発振周期を設定する第３の数値データを生成して、発振器の発振周期を設定する。 （もっと読む）