拡散周期クロック発生器
拡散周期クロック発生器SPCは、基本クロックパルスXKをカウントして様々な周期を有する出力パルスEQを生成し、基本クロックパルスCKの立ち上がりエッジに応答してカウント動作が実行される第1のモードと、基本クロックパルスCKの立ち下がりエッジに応答してカウント動作が実行される第2のモードとを切り替える手段(信号QSによって制御される)を備える。したがって、カウント動作中にモード切り替え(信号QS)が実行される場合には、基本クロック周期CKの一部に相当する分だけカウント動作の周期が変更される。これにより、出力パルスの異なる周期の数を、基本クロック周波数(入力WC、信号LK、CK)を高めることなく増やすことができる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、パルス間間隔が可変であるパルス列を生成するための方法及び装置に関する。この方法及び装置は、たとえばマルチユーザアクティブセンサシステム、詳細には、限定はしないが、障害物検出及び/又は衝突回避の機能を実現するために設計された自動車レーダシステムにおいて利用される適切な波形発生器を駆動するために用いられる。
【背景技術】
【0002】
マルチユーザ環境では、複数のアクティブセンサが呼掛け信号を同時且つ非同期に送信する場合がある。そのため、各受信機は、自らが送信した信号への応答を認識及び検出しなければならないだけでなく、他の全ての送信信号が存在する状況下でそれを行うことができなければならない。
【0003】
たとえば、自動車の用途では、多数の類似の障害物検出システムが同じ領域内で動作可能でなければならない上に、同じ周波数帯域を共用可能でなければならない。相互干渉を避けるために、各センサシステムは、好ましくは他の全てのシステムで用いられる信号と相関がない別個の信号を使用するべきである。特定の環境において、多数の類似するシステムのうちのどのシステムが動作することになるかを予測することはできないので、システム毎に別個の波形を割り当てることは実用的ではない。
【0004】
基礎を成す単一の「テンプレート」波形から別個の波形の大きなセットを構成する問題は、少なくとも部分的には、波形構成の過程においてランダム又は擬似ランダムな機構を巧みに利用することによって解決することができる。
【0005】
1つの実用的な手法は、ランダム(又は擬似ランダム)なパラメータを有するクロックパルスによってディジタル波形発生器を駆動するという原理を利用することである。
【0006】
複数の波形を生成するために同じディジタル波形発生器が用いられるにもかかわらず、各波形は異なる特性を有するクロックパルス列から生成されるので別個のものとなる。この状況では、波形発生器そのものは、異なる具現化がなされているランダム化されたパルス列のセットを、対応する別個の波形のセットに変換するために用いられるマッピングデバイスと見なすことができる。
【0007】
そのようにして得られた波形がマルチユーザの用途に適しているかどうかは、基礎を成す「テンプレート」波形の自己相関特性、及び用いられるクロック発生器の周波数(又は周期)の統計的分布に依存する。それゆえ、適切にランダム化された周波数又は周期を有するクロック発生器を利用できることは、マルチユーザセンサ環境において実用上重要である。
【0008】
市販のいわゆる「スペクトル拡散」クロック発振器は、均一な周波数ジッタを有するクロックパルスを供給することができる。市販の製品のうちのいくつかを以下に列挙する。
Dallas Maxim社製 DS1086 Spread−Spectrum EconOscillator
Linear Technology社製 LTC6902 スペクトル拡散変調を有する多相発振器(Multiphase Oscillator with Spread Spectrum Modulation)
Epson社製 SG−9001CA スペクトル拡散を有する高周波水晶発振器(High-Frequency Crystal Oscillator with Spread Spectrum)
【0009】
しかしながら、2005年10月24日に出願の欧州特許出願第05256583.5号において開示されているようないくつかの用途では、均一に拡散されるべきであるのは周期であって、周波数ではない。それゆえ、周期が均一に拡散されるクロックパルスを生成するための技法を開発することが好都合であろう。
【0010】
拡散周期クロック発生器の1つの可能な構成は、電圧レベルを時間間隔に変換するというよく知られた技法に基づく。この技法では、一方の入力が一連の電圧ランプによって駆動されると共に、他方の(基準)入力がランプごとに変化する閾値レベルに保持されるコンパレータを用いる。ランプ系列において、先行するランプが閾値レベルを超える度に、新たな電圧ランプが生成される。結果として、時間と共に変化する一連の間隔が生成され、各間隔はコンパレータの2つの入力が同じレベルを有する時点において生じる2つの連続したタイムマークによって決定される。
【0011】
図1は、欧州特許出願第05256583.5号において開示されている拡散周期クロック発生器SPCのブロック図である。この発生器は、適切なマスタークロック発生器CKGによって駆動される同期(K+1)ビット2進カウンタSBCと、Kビット擬似ランダム2値ワード発生器BWGと、制御ユニットCTUと、遷移行列回路TMXと、コンパレータCMPとを備えている。カウンタSBCの各状態は、数を符号/大きさで表現したものと見なすことができ、最上位ビット(MSB)は符号を表し、残りのKビットは大きさの2値表現を構成する。
【0012】
発生器SPCは、各動作サイクル全体の間に各間隔値が一度だけ生じるようにして、パルス間間隔の均一な分布を有するパルスSPを生成する。しかしながら、個別のサイクルにおいては、遷移行列回路TMXによって実現される適切な置換によって、間隔値が異なる順序で現れることができる。
【0013】
1つの時間間隔を生成するために拡散周期クロック発生器SPCによって実行される動作は以下のとおりである。
1.各間隔の開始時に、擬似ランダム2値ワード発生器BWGは、入力CKにおけるパルスに応答して非負のKビットワード{IK,...,I2,I1}を供給する。このKビットワードは、遷移行列回路TMXによって、値RNである別の非負のKビットワード{OK,...,O2,O1}に変換される。それゆえ、RNは、値:0,1,...,2K−1のうちの1つをとることができる。
2.カウンタSBCの初期状態は、或る負の値−NVに設定される。この値−NVは、必要とされる最短のパルス間間隔Tmin=(NV)Tcに対応する。ただし、Tcは、CKGによって供給されるクロックパルスの周期である。最長のパルス間間隔Tmaxは、Tmax=Tmin+(2K−1)Tcによって決定される。
3.(K+1)ビット2進カウンタSBCは、マスタークロック発生器CKGから得られるクロックパルスを「カウントアップ」していく。それゆえ、その連続した状態は、値:−NV,−NV+1,−NV+2,...によって表される。最後に、カウンタの現在の状態が非負の値RNに達すると直ぐに、コンパレータCMRは短いパルスSPを生成する。この短いパルスSPは、
− 入力RSを介して、カウンタSBCを初期状態−NVにリセットする;
− 入力CKを介して、擬似ランダム2値ワード発生器BWGに新たなKビットワードを供給するように促す。
【0014】
拡散周期クロック発生器SPCは連続して動作し、生成される各時間間隔の持続時間は2つの連続したパルスSPが生じた時点によって決定される。
【0015】
カウンタSBCの連続した状態は、線形に上昇するランプをディジタル形式で近似する。また、擬似ランダム2値ワード発生器BWGによって供給される2値ワードは均一に分布する。そのため、コンパレータCMPによって生成される連続したパルスSP間の時間間隔の分布も均一になる。
【0016】
擬似ランダム2値ワード発生器BWGは、たとえば、線形フィードバックを有する従来のK段シフトレジスタとすることができ、これは当業者にはよく知られた構成である。そのような場合、許容される範囲にある各ワードは、各動作サイクル中に一度だけ生じることになる。ワードが現れる順序は用いられるフィードバックの形に依存する。新たなワードは入力CKにおいて現れるパルスに応答して供給される。
【0017】
回路TMXの動作は、図2に示される一例によって説明することができる。8×8の行列内の8ドット(K=8)のパターンは、回路TMXによって実現される入力−出力接続に対応する。それゆえ、この場合には、O1=I7、O2=I1、...、O7=I2、及びO8=I5である。行列の各列及び各行が正確に1つのドットを含まなければならないことは明らかである。
【0018】
この用途のために、数多くの異なるドットパターンを考案することができるが、図2に示されるドットパターンのような、「K攻撃不能クイーン(K non−attacking queens)」と呼ばれるパターンの種類に属するドットパターンを利用することが好都合であり得る。また、コスタス配列に基づく設計のような他のよく知られている設計も、或る特定の用途において非常に有用であることがわかっている。
【0019】
上記の開示によれば、2値ワード発生器BWGの異なるサイクル毎に、異なるドットパターンを用いることができる。所定のパターンのセットから、特定のドットパターンを決定論的に又は非決定論的に選択することができる。パターン選択タスクは、制御ユニットCTUによって実行される。
【0020】
TMX内の入力−出力接続行列を変更することから得られる置換に加えて、発生器BWGによって用いられるフィードバックの形も変更することができる。所定の関数のセットから、特定のフィードバック関数を決定論的に又は非決定論的に選択することができる。フィードバック選択タスクも、制御ユニットCTUによって実行される。
【0021】
以前に提案された拡散周期クロック発生器は、マスタークロック周期の整数倍のみをとるパルス間時間間隔を生成することができる。たとえば、マスタークロック周波数が100MHzに等しいとき、生成されるパルス間の間隔は、値:10ns、20ns、30ns等のみをとることができる。
【0022】
しかしながら、実用的な用途では、元と同じスイッチング速度で動作しているフリップフロップを依然として利用しながら、マスタークロック周期の分数(たとえば、半分)の整数倍である持続時間の時間間隔を生成することが好都合であり得る。
【発明の概要】
【0023】
本発明の複数の態様が、添付の特許請求の範囲において記載される。
【0024】
本発明による拡散周期クロック発生器は、様々な周期を有する出力パルスを生成するために基本クロックパルスをカウントする。そして、基本クロックパルスの立ち上がりエッジに応答してカウント動作が実行される第1のモードと、基本クロックパルスの立ち下がりエッジに応答してカウント動作が実行される第2のモードとを切り替える手段を有する。したがって、カウント動作中にモード切り替えが実行された場合には、基本クロック周期の一部に相当する分だけカウント動作周期が変更される。これにより、基本クロック周波数を上げることなく、且つ出力においてグリッチを生じることなく、出力パルスの異なる周期の数を増やすことができる。
【0025】
ここで、本発明を具現化する構成を、例として添付の図面を参照しながら説明する。
【図面の簡単な説明】
【0026】
【図1】特許文献1において開示されている拡散周期クロック発生器SPCのブロック図である。
【図2】図1の発生器において用いられる遷移行列の一例を示す図である。
【図3】本発明による拡散周期クロック発生器のブロック図である。
【図4a】図3の拡散周期クロック発生器のクロック波形分解/再合成器の回路図である。
【図4b】図4aのクロック波形分解/再合成器において生成される波形を示す図である。
【図5】図3の拡散周期クロック発生器のタイミング/制御ユニットの図である。
【図6】図3の拡散周期クロック発生器によって用いられる擬似ランダム時間間隔発生器の一例を示す図である。
【図7】図6の時間間隔発生器のレジスタの15個の許容される状態を示す図である。
【図8a】図6の時間間隔発生器の複数の部分における波形を示す図である。
【図8b】図6の時間間隔発生器の複数の構成要素の一連の状態を示す図である。
【図9】図3の拡散周期クロック発生器の完全な図である。
【図10】図3の拡散周期クロック発生器によって生成される時間間隔の周期的な系列を示す図である。
【図11】本発明に従って構成される拡散周期クロック発生器から実験的に得られるパルス列の1つの完全なサイクルを示す図である。
【発明を実施するための形態】
【0027】
本発明に従って動作するように構成された拡散周期クロック発生器が図3に示されており、これは3つの機能ブロックを含む。
1.クロック波形分解/再合成器 − ブロック100;
2.4分周回路を有するタイミング/制御ユニット − ブロック102;
3.擬似ランダム時間間隔発生器 − ブロック104。
【0028】
図3には、機能ブロック間の相互依存を示すために、機能ブロック間のタイミング信号及び制御信号の流れが示されている。参照のために、機能ブロックを表す各ボックスは、そのブロックによって用いられるフリップフロップ、論理ゲート、及び他の回路等の主な構成要素を特定する記号を含んでいる。
【0029】
擬似ランダム時間間隔発生器104
ブロック104は、擬似ランダム時間間隔発生器を実現するように構成されている。擬似ランダム時間間隔発生器は、本実施形態において可変時間間隔発生器を構成するために用いられる。以下では、主に本発明の理解を容易にするために、ブロック104の1つの特定の実施態様だけが詳細に説明される。しかしながら、適切な改変、変更、及び変形を加えても、機能的に等価なシステムになることは当業者には明らかであろう。たとえば、図1を参照しながら説明したように機能する構成を代わりに用いることもできる。
【0030】
図6は、本実施形態によって用いることができる擬似ランダム時間間隔発生器の一例である。発生器104は、4段線形フィードバックシフトレジスタLFSRと、5ビット同期2進カウンタSBCと、コンパレータCMPとを備えている。
【0031】
レジスタLFSRは、シフトレジスタを形成する4つのDタイプフリップフロップを備え、このシフトレジスタは、パルスQ0によってトリガされる。シフトレジスタの入力は、以下の論理関数を実現するフィードバック回路FBLによって駆動される。
【0032】
【数1】
【0033】
ここで、この論理関数の第2項は、自己始動動作(self-start operation)を確保するために用いられる。レジスタLFSRの15個の許容される状態{S3,S2,S1,S0}は、図7に示される周期系列の1つの完全な周期を形成する。
【0034】
同期2進カウンタSBCは、従来の同期5ビット2進カウンタとして実現することができる。しかしながら、同等の機能を、4ビット同期2進カウンタと、それに続く最上位ビットC4を受け持つ単一のトグルフリップフロップによって行うこともできる。カウンタSBCは、カウンタクロックパルスXKによって駆動される。
【0035】
また、カウンタSBCは、プリセット入力PTを用いて初期状態を所定の状態{C0}={C4,C3,C2,C1,C0}に設定する。ここで、C4は最上位ビット(MSB)であり、C0は最下位ビット(LSB)である。初期状態{C0}は、「プリセット選択」入力PSに加えられる適切な2値ワードに応じて、「負」の状態(すなわち、C4=1を有する状態)のセットから選択される。プリセット動作は、入力PTに現れるパルスQ0の立ち上がりエッジにおいて生じるものと仮定される。
【0036】
コンパレータCMRは、以下の論理関数を実現する組み合わせ回路である。
【0037】
【数2】
【0038】
コンパレータは、レジスタLFSRから4つの入力値{S3,S2,S1,S0}を受け取り、カウンタSBCから別の5つの入力値{C4,C3,C2,C1,C0}を受け取る。出力パルス(論理)信号EQは、タイミング/制御ユニットに供給される。
【0039】
変化する時間間隔は以下のように生成される。
【0040】
レジスタLFSRが15個の許容される状態のうちの1つにある間、カウンタSBCはクロックパルスXKを「カウントアップ」しており、そのような各パルスに応答して状態を変化させる。カウント過程は、選択された初期SBC状態{C0}から開始される。その後動作し続けて、現在のカウンタ状態{C}が{S*}によって表されるLFSR状態に達すると終了する。ここで、{S*}はカウント過程全体を通して一定のままである。この時点において、すなわち{C}≡{S*}であるときに、コンパレータCMRは自身の論理状態を「0」から「1」に変更し、この遷移に対応するパルスが出力EQを介してタイミング/制御ユニット104に送られる。
【0041】
次に、レジスタLFSRは、パルスQ0によって次の定常状態{S*}に進められ、カウンタSBCは、入力PTを介して初期の「負」の状態{C0}にプリセットされる。そして、先の手順全体が繰り返される。
【0042】
拡散周期クロック発生器は連続して動作し、生成される各時間間隔の持続時間は、出力VCにおいて2つの連続したパルスQ0が発生する時点によって決定される。
【0043】
タイミング/制御ユニット102
ブロック102の回路図が図5に示される。ブロック102は、4つのDタイプフリップフロップ(FF0、FF1、FC0、FC1)と、反転バッファIBと、ANDゲート(AND)と、補助遅延部Aとを含む。
【0044】
フリップフロップFF0及びFF1は、信号Q0及びQ1を供給する。これら信号Q0及びQ1は、ブロック104から得られるパルスEQに同期して追従するパルスPPを生成するためにANDゲートによって用いられる。一連のパルスPPは、フリップフロップFC0及びFC1を含む4分周回路のクロック信号として用いられる。分周器回路の出力波形SIを用いて、カウンタクロック発生器の動作モードが制御される(以下を参照)。
【0045】
また、ブロック102は、「プリセット」及び「クロック」機能を実行するためにブロック104において用いられるパルスQ0を供給する。
【0046】
クロック波形分解/再合成器100
図4aは、クロック波形分解/再合成器100の回路図である。図4bには、全ての関連する波形が示されている。
【0047】
ブロック100は、マスター(又は基本)クロック発生器MCを備えている。カウンタクロック発生器は、反転バッファBI、非反転バッファBN、3つのDタイプフリップフロップ(FZ1、FZ2、FFS)、及び3つの排他的論理和ゲート(XR1、XR2、XR3)によって形成されている。
【0048】
フリップフロップFZ1は、自身の反転出力に接続されるデータ入力を有する。フリップフロップFZ2は、フリップフロップFZ1の出力に接続されるデータ入力を有する。マスタークロック波形CK及びその反転波形を用いて、フリップフロップFZ1及びFZ2にそれぞれクロックが供給され、マスタークロック波形の半分の周波数の「ディジタル余弦/正弦」成分と見なすことができる2値波形Z1及びZ2が生成される。波形Z1は基本クロック波形CKの立ち上がりエッジに応答して生成されるエッジを有し、それがフリップフロップFZ1のクロック入力に加えられる。フリップフロップFZ2のクロック入力は、反転クロックパルス
【0049】
【数3】
【0050】
を受け取るので、波形Z2のエッジは基本クロックパルスCKの立ち下がりエッジに応答して生成される。
【0051】
波形Z1及びZ2は、2つの排他的論理和ゲートXR1及びXR2にそれぞれ通されて、対応する成分Z1M及びZ2Dが生成される。排他的論理和ゲートXR2は論理0レベルを受け取る別の入力を有するので、成分Z2Dは単に、Z2のわずかに遅延したコピーである。排他的論理和ゲートXR1は信号QSを受け取る別の入力を有するので、成分Z1Mは、Z1に対してわずかに遅延しているZ1のコピーであるか(QS=0であるとき)、又はZ1に対してわずかに遅延しているZ1の反転した(否定)コピーであるか(QS=1であるとき)のいずれかとなる。
【0052】
2つの波形Z1M及びZ2Dは、排他的論理和ゲートXR3によって合成され、波形XKが生成される。ゲートXR3の出力において得られる再構成された波形XKは、マスタークロック波形CKか、又はその反転のいずれかを「忠実に再現する」であろう。こうして、信号QSの状態によって制御される動作モードに応じて、基本クロックCKの立ち上がりエッジに応答して、又は立ち下がりエッジに応答して、カウンタクロックパルスXKの立ち上がりエッジが生成される。そのような動作を用いて、XKの連続した立ち上がりエッジ間に一定の遅延ステップを導入することができる。図4bに、それらのエッジを一連のインパルスXK*として記号で示す。波形XKは、ブロック102及び104によって、ステップ状の遅延(stepped delay)を有するカウンタクロックパルス列として用いられる。
【0053】
マスタークロック波形CKが対称である(すなわち、波形CKのマーク/スペース比が1である)とき、波形Z1は、波形Z2のπ/2位相が遅れた波形である。また、パルス列XK*に導入される一定の遅延ステップの値は、マスタークロックMCの周期の半分に等しい。たとえば、100MHzのマスタークロック周波数の場合、遅延ステップは5nsに等しくなる。
【0054】
ゲートXR2の主な役割は、成分Z1のパスにおいてゲートXR1によってもたらされる伝搬遅延を補償することである。しかしながら、ゲートXR2を用いて成分Z2を独立して反転させることもできる。
【0055】
波形QSがその状態を変更する度に、再構成された波形XKに一定の遅延ステップが導入される。波形QSは、クロックCKに同期してフリップフロップFFSによって供給される。フリップフロップFFSは、タイミング/制御ユニット102の4分周回路から得られる信号SIによって駆動される。
【0056】
図9において完全に示される上記拡散周期発生器は、以下のように動作する。
【0057】
カウンタSBCがレジスタLFSRによって確立された現在の設定カウントに達したことをコンパレータCMRが確認する度に、信号EQがタイミング/制御ユニット102に送られる。この信号は、カウンタクロック信号XKによってクロックが供給されるとフリップフロップFF0の中に取り込まれる。フリップフロップFF0の出力は、上記のように新たなカウント動作サイクルを開始するために用いられる信号Q0を形成する。新たなカウント動作サイクルにおいて、カウンタはレジスタLFSRによって設定された新たなカウントまでカウントアップする。
【0058】
また、信号Q0はフリップフロップFF1にも送られる。このフリップフロップFF1は、カウンタクロック信号XKを反転した信号によってクロックが供給される。このフリップフロップFF1の出力は信号Q1であり、ANDゲートにおいて信号Q0と合成されて出力信号PPが与えられる。信号PPは、各カウント動作サイクル後に一度だけ現われるパルスである。このパルスはフリップフロップFC0及びFC1を用いて4分周され、その後、遅延部Aによって遅延されて信号SIが形成される。上記のように、信号SIは基本クロックパルスCKによってクロックが供給されるとフリップフロップFFSに取り込まれ、カウンタクロック信号発生器100のモードを切り替えるために用いられる信号QSが形成される。信号SIは、フリップフロップFFSに適した設定時間を確保するために、補助遅延Aによってわずかに遅延される。
【0059】
この構成のおかげで、信号QSの単一サイクルが、カウンタSBCの4つの完全なカウント動作、すなわちサイクルに及ぶ。信号QSの各状態変化は、新たなカウントサイクルの開始直後に生じる。この状態変化は1つ置きのカウントサイクルにおいて生じ、その間のカウントサイクルでは状態変化は生じない(図4を参照)。
【0060】
したがって、レジスタLFSRの定常状態{S*}毎に、2つの異なる時間間隔が生成されることになる。そのうちの一方では、カウンタクロックパルスXKが信号QSの状態の変化によって遅延され、もう一方では、そのような遅延は生じない。結果として、線形フィードバックシフトレジスタLFSRの1つの完全な周期は15個の異なる状態を含むが、システムによって生成される異なる時間間隔の数は30に等しくなる(なぜなら、15及び2は互いに素であるためである)。
【0061】
実施形態の動作を理解するのを容易にするために、ここで1つの具体例を検討する。
【0062】
例
カウンタSBCの初期の「負」の状態{C0}が以下のように選択されているものと仮定する。
{C0}={11101}
最初の4つの「非正」のカウンタ状態
{11101}、{11110}、{11111}、{00000}
はいずれも、許容される「正」のLFSR状態のうちの1つに対応しない。それゆえ、{S*}={0001}であるときに、最短の時間間隔が得られるであろう。上記の4つの状態は、選択された初期SBC状態{C0}と関連付けられる「プリアンブル」を形成することになり、それは最短の時間間隔の持続時間を決定することになる。
【0063】
たとえば、マスタークロックMCの周波数が100MHzに等しい場合には、最短の時間間隔は、40ns(パルス列XK内に遅延がない場合)、又は45ns(パルス列XK内に遅延ステップが導入されている場合)のいずれかになる。
【0064】
同様に、許容されるLFSR状態{S*}によって表される最も大きな値は
{S*}={1111}
であるので、システムによって生成される最長の時間間隔は、180ns(パルス列XK内に遅延がない場合)、又は185ns(パルス列XK内に遅延ステップが導入されている場合)のいずれかになる。
【0065】
図8aは、シフトレジスタLFSR、カウンタSBC、及びコンパレータCMRによって生成される波形である。参照のために、図8bではカウンタSBC及びレジスタLFSRの両方の状態の系列を示す。
【0066】
図10は、拡散周期発生器によって生成される間隔値の周期的な系列を示す(参照のために、対応するLFSR状態も示されている)。図10に示される図を精査することによって、拡散周期クロック発生器によって生成される時間間隔の全ての特性が明らかになるであろう。レジスタLFSRによって次々に確立される設定カウントは外側の円において示されており、時計回りの順序で提示される。出力クロック間の間隔は内側の2つの円によって示される。一方の内側の円における間隔が次々に生じ、その後、他方の内側の円内の間隔が生じる。15個の設定カウント毎に、5ナノ秒だけ異なる2つの間隔が存在する。
【0067】
図11は、本発明に従って構成される拡散周期クロック発生器から実験的に得られたパルス列の1つの完全なサイクルを示す。1つのサイクル内で観測されるナノ秒単位で測った時間間隔の系列{40,115,70,55,...,185,100,65}は、図10に示される間隔値の系列に従う。
【0068】
視覚化する目的から、全ての間隔値を適切なメビウスの帯の上に置いて、それらの値の「二重周期性」と、その相互依存性との両方を見えるようにすることができる。
【0069】
最短の間隔及び最長の間隔はいずれも、カウンタSBCの初期の「負」の状態{C0}を変更し、それによってプリアンブル持続時間(図8bに示される状態表から推定することができる)を変更することによって、同じ量だけ増減させることができる。「負」の状態(すなわち、C4=1を有する状態)のセットから選択される初期状態{C0}は、「プリセット選択」入力PSに加えられる適切な2値ワードによって決定されることになる。
【0070】
出力クロック間の間隔の分布は、上記の実施形態の場合のように均一であることが望ましいが、これは不可欠ではない。また、それらの間隔は、ランダム又は擬似ランダムに順序付け或いは選択してもよい。
【0071】
上記の構成では、基本クロック信号CKは対称である。しかしながら、これは不可欠ではない。したがって、波形Z1とZ2との間の位相差はπ/2でなくてもよい。その場合、導入される遅延の大きさは、信号QSがハイ状態に変化するか又はロー状態に変化するかに依存することになる。
【0072】
上記の構成では、各カウントサイクル中において、付加的な遅延も単一の遅延も導入されていない。代わりに、各サイクル中において様々な数の多数の遅延を導入してもよい。また、可能な設定カウント毎に2つ以上の異なるパルス間遅延を引き起こすことは不可欠ではない。
【0073】
本発明の好ましい実施形態のこれまでの説明は、例示及び説明するために提示されてきた。それは、本発明を包括的に述べること、又は本発明を開示されるのと全く同じ形に限定することは意図していない。これまでの説明の観点から、数多くの改変、変更、及び変形によって、当業者が本発明を意図した特定の用途に適した種々の実施形態において利用できるようになることは明らかである。
【技術分野】
【0001】
本発明は、パルス間間隔が可変であるパルス列を生成するための方法及び装置に関する。この方法及び装置は、たとえばマルチユーザアクティブセンサシステム、詳細には、限定はしないが、障害物検出及び/又は衝突回避の機能を実現するために設計された自動車レーダシステムにおいて利用される適切な波形発生器を駆動するために用いられる。
【背景技術】
【0002】
マルチユーザ環境では、複数のアクティブセンサが呼掛け信号を同時且つ非同期に送信する場合がある。そのため、各受信機は、自らが送信した信号への応答を認識及び検出しなければならないだけでなく、他の全ての送信信号が存在する状況下でそれを行うことができなければならない。
【0003】
たとえば、自動車の用途では、多数の類似の障害物検出システムが同じ領域内で動作可能でなければならない上に、同じ周波数帯域を共用可能でなければならない。相互干渉を避けるために、各センサシステムは、好ましくは他の全てのシステムで用いられる信号と相関がない別個の信号を使用するべきである。特定の環境において、多数の類似するシステムのうちのどのシステムが動作することになるかを予測することはできないので、システム毎に別個の波形を割り当てることは実用的ではない。
【0004】
基礎を成す単一の「テンプレート」波形から別個の波形の大きなセットを構成する問題は、少なくとも部分的には、波形構成の過程においてランダム又は擬似ランダムな機構を巧みに利用することによって解決することができる。
【0005】
1つの実用的な手法は、ランダム(又は擬似ランダム)なパラメータを有するクロックパルスによってディジタル波形発生器を駆動するという原理を利用することである。
【0006】
複数の波形を生成するために同じディジタル波形発生器が用いられるにもかかわらず、各波形は異なる特性を有するクロックパルス列から生成されるので別個のものとなる。この状況では、波形発生器そのものは、異なる具現化がなされているランダム化されたパルス列のセットを、対応する別個の波形のセットに変換するために用いられるマッピングデバイスと見なすことができる。
【0007】
そのようにして得られた波形がマルチユーザの用途に適しているかどうかは、基礎を成す「テンプレート」波形の自己相関特性、及び用いられるクロック発生器の周波数(又は周期)の統計的分布に依存する。それゆえ、適切にランダム化された周波数又は周期を有するクロック発生器を利用できることは、マルチユーザセンサ環境において実用上重要である。
【0008】
市販のいわゆる「スペクトル拡散」クロック発振器は、均一な周波数ジッタを有するクロックパルスを供給することができる。市販の製品のうちのいくつかを以下に列挙する。
Dallas Maxim社製 DS1086 Spread−Spectrum EconOscillator
Linear Technology社製 LTC6902 スペクトル拡散変調を有する多相発振器(Multiphase Oscillator with Spread Spectrum Modulation)
Epson社製 SG−9001CA スペクトル拡散を有する高周波水晶発振器(High-Frequency Crystal Oscillator with Spread Spectrum)
【0009】
しかしながら、2005年10月24日に出願の欧州特許出願第05256583.5号において開示されているようないくつかの用途では、均一に拡散されるべきであるのは周期であって、周波数ではない。それゆえ、周期が均一に拡散されるクロックパルスを生成するための技法を開発することが好都合であろう。
【0010】
拡散周期クロック発生器の1つの可能な構成は、電圧レベルを時間間隔に変換するというよく知られた技法に基づく。この技法では、一方の入力が一連の電圧ランプによって駆動されると共に、他方の(基準)入力がランプごとに変化する閾値レベルに保持されるコンパレータを用いる。ランプ系列において、先行するランプが閾値レベルを超える度に、新たな電圧ランプが生成される。結果として、時間と共に変化する一連の間隔が生成され、各間隔はコンパレータの2つの入力が同じレベルを有する時点において生じる2つの連続したタイムマークによって決定される。
【0011】
図1は、欧州特許出願第05256583.5号において開示されている拡散周期クロック発生器SPCのブロック図である。この発生器は、適切なマスタークロック発生器CKGによって駆動される同期(K+1)ビット2進カウンタSBCと、Kビット擬似ランダム2値ワード発生器BWGと、制御ユニットCTUと、遷移行列回路TMXと、コンパレータCMPとを備えている。カウンタSBCの各状態は、数を符号/大きさで表現したものと見なすことができ、最上位ビット(MSB)は符号を表し、残りのKビットは大きさの2値表現を構成する。
【0012】
発生器SPCは、各動作サイクル全体の間に各間隔値が一度だけ生じるようにして、パルス間間隔の均一な分布を有するパルスSPを生成する。しかしながら、個別のサイクルにおいては、遷移行列回路TMXによって実現される適切な置換によって、間隔値が異なる順序で現れることができる。
【0013】
1つの時間間隔を生成するために拡散周期クロック発生器SPCによって実行される動作は以下のとおりである。
1.各間隔の開始時に、擬似ランダム2値ワード発生器BWGは、入力CKにおけるパルスに応答して非負のKビットワード{IK,...,I2,I1}を供給する。このKビットワードは、遷移行列回路TMXによって、値RNである別の非負のKビットワード{OK,...,O2,O1}に変換される。それゆえ、RNは、値:0,1,...,2K−1のうちの1つをとることができる。
2.カウンタSBCの初期状態は、或る負の値−NVに設定される。この値−NVは、必要とされる最短のパルス間間隔Tmin=(NV)Tcに対応する。ただし、Tcは、CKGによって供給されるクロックパルスの周期である。最長のパルス間間隔Tmaxは、Tmax=Tmin+(2K−1)Tcによって決定される。
3.(K+1)ビット2進カウンタSBCは、マスタークロック発生器CKGから得られるクロックパルスを「カウントアップ」していく。それゆえ、その連続した状態は、値:−NV,−NV+1,−NV+2,...によって表される。最後に、カウンタの現在の状態が非負の値RNに達すると直ぐに、コンパレータCMRは短いパルスSPを生成する。この短いパルスSPは、
− 入力RSを介して、カウンタSBCを初期状態−NVにリセットする;
− 入力CKを介して、擬似ランダム2値ワード発生器BWGに新たなKビットワードを供給するように促す。
【0014】
拡散周期クロック発生器SPCは連続して動作し、生成される各時間間隔の持続時間は2つの連続したパルスSPが生じた時点によって決定される。
【0015】
カウンタSBCの連続した状態は、線形に上昇するランプをディジタル形式で近似する。また、擬似ランダム2値ワード発生器BWGによって供給される2値ワードは均一に分布する。そのため、コンパレータCMPによって生成される連続したパルスSP間の時間間隔の分布も均一になる。
【0016】
擬似ランダム2値ワード発生器BWGは、たとえば、線形フィードバックを有する従来のK段シフトレジスタとすることができ、これは当業者にはよく知られた構成である。そのような場合、許容される範囲にある各ワードは、各動作サイクル中に一度だけ生じることになる。ワードが現れる順序は用いられるフィードバックの形に依存する。新たなワードは入力CKにおいて現れるパルスに応答して供給される。
【0017】
回路TMXの動作は、図2に示される一例によって説明することができる。8×8の行列内の8ドット(K=8)のパターンは、回路TMXによって実現される入力−出力接続に対応する。それゆえ、この場合には、O1=I7、O2=I1、...、O7=I2、及びO8=I5である。行列の各列及び各行が正確に1つのドットを含まなければならないことは明らかである。
【0018】
この用途のために、数多くの異なるドットパターンを考案することができるが、図2に示されるドットパターンのような、「K攻撃不能クイーン(K non−attacking queens)」と呼ばれるパターンの種類に属するドットパターンを利用することが好都合であり得る。また、コスタス配列に基づく設計のような他のよく知られている設計も、或る特定の用途において非常に有用であることがわかっている。
【0019】
上記の開示によれば、2値ワード発生器BWGの異なるサイクル毎に、異なるドットパターンを用いることができる。所定のパターンのセットから、特定のドットパターンを決定論的に又は非決定論的に選択することができる。パターン選択タスクは、制御ユニットCTUによって実行される。
【0020】
TMX内の入力−出力接続行列を変更することから得られる置換に加えて、発生器BWGによって用いられるフィードバックの形も変更することができる。所定の関数のセットから、特定のフィードバック関数を決定論的に又は非決定論的に選択することができる。フィードバック選択タスクも、制御ユニットCTUによって実行される。
【0021】
以前に提案された拡散周期クロック発生器は、マスタークロック周期の整数倍のみをとるパルス間時間間隔を生成することができる。たとえば、マスタークロック周波数が100MHzに等しいとき、生成されるパルス間の間隔は、値:10ns、20ns、30ns等のみをとることができる。
【0022】
しかしながら、実用的な用途では、元と同じスイッチング速度で動作しているフリップフロップを依然として利用しながら、マスタークロック周期の分数(たとえば、半分)の整数倍である持続時間の時間間隔を生成することが好都合であり得る。
【発明の概要】
【0023】
本発明の複数の態様が、添付の特許請求の範囲において記載される。
【0024】
本発明による拡散周期クロック発生器は、様々な周期を有する出力パルスを生成するために基本クロックパルスをカウントする。そして、基本クロックパルスの立ち上がりエッジに応答してカウント動作が実行される第1のモードと、基本クロックパルスの立ち下がりエッジに応答してカウント動作が実行される第2のモードとを切り替える手段を有する。したがって、カウント動作中にモード切り替えが実行された場合には、基本クロック周期の一部に相当する分だけカウント動作周期が変更される。これにより、基本クロック周波数を上げることなく、且つ出力においてグリッチを生じることなく、出力パルスの異なる周期の数を増やすことができる。
【0025】
ここで、本発明を具現化する構成を、例として添付の図面を参照しながら説明する。
【図面の簡単な説明】
【0026】
【図1】特許文献1において開示されている拡散周期クロック発生器SPCのブロック図である。
【図2】図1の発生器において用いられる遷移行列の一例を示す図である。
【図3】本発明による拡散周期クロック発生器のブロック図である。
【図4a】図3の拡散周期クロック発生器のクロック波形分解/再合成器の回路図である。
【図4b】図4aのクロック波形分解/再合成器において生成される波形を示す図である。
【図5】図3の拡散周期クロック発生器のタイミング/制御ユニットの図である。
【図6】図3の拡散周期クロック発生器によって用いられる擬似ランダム時間間隔発生器の一例を示す図である。
【図7】図6の時間間隔発生器のレジスタの15個の許容される状態を示す図である。
【図8a】図6の時間間隔発生器の複数の部分における波形を示す図である。
【図8b】図6の時間間隔発生器の複数の構成要素の一連の状態を示す図である。
【図9】図3の拡散周期クロック発生器の完全な図である。
【図10】図3の拡散周期クロック発生器によって生成される時間間隔の周期的な系列を示す図である。
【図11】本発明に従って構成される拡散周期クロック発生器から実験的に得られるパルス列の1つの完全なサイクルを示す図である。
【発明を実施するための形態】
【0027】
本発明に従って動作するように構成された拡散周期クロック発生器が図3に示されており、これは3つの機能ブロックを含む。
1.クロック波形分解/再合成器 − ブロック100;
2.4分周回路を有するタイミング/制御ユニット − ブロック102;
3.擬似ランダム時間間隔発生器 − ブロック104。
【0028】
図3には、機能ブロック間の相互依存を示すために、機能ブロック間のタイミング信号及び制御信号の流れが示されている。参照のために、機能ブロックを表す各ボックスは、そのブロックによって用いられるフリップフロップ、論理ゲート、及び他の回路等の主な構成要素を特定する記号を含んでいる。
【0029】
擬似ランダム時間間隔発生器104
ブロック104は、擬似ランダム時間間隔発生器を実現するように構成されている。擬似ランダム時間間隔発生器は、本実施形態において可変時間間隔発生器を構成するために用いられる。以下では、主に本発明の理解を容易にするために、ブロック104の1つの特定の実施態様だけが詳細に説明される。しかしながら、適切な改変、変更、及び変形を加えても、機能的に等価なシステムになることは当業者には明らかであろう。たとえば、図1を参照しながら説明したように機能する構成を代わりに用いることもできる。
【0030】
図6は、本実施形態によって用いることができる擬似ランダム時間間隔発生器の一例である。発生器104は、4段線形フィードバックシフトレジスタLFSRと、5ビット同期2進カウンタSBCと、コンパレータCMPとを備えている。
【0031】
レジスタLFSRは、シフトレジスタを形成する4つのDタイプフリップフロップを備え、このシフトレジスタは、パルスQ0によってトリガされる。シフトレジスタの入力は、以下の論理関数を実現するフィードバック回路FBLによって駆動される。
【0032】
【数1】
【0033】
ここで、この論理関数の第2項は、自己始動動作(self-start operation)を確保するために用いられる。レジスタLFSRの15個の許容される状態{S3,S2,S1,S0}は、図7に示される周期系列の1つの完全な周期を形成する。
【0034】
同期2進カウンタSBCは、従来の同期5ビット2進カウンタとして実現することができる。しかしながら、同等の機能を、4ビット同期2進カウンタと、それに続く最上位ビットC4を受け持つ単一のトグルフリップフロップによって行うこともできる。カウンタSBCは、カウンタクロックパルスXKによって駆動される。
【0035】
また、カウンタSBCは、プリセット入力PTを用いて初期状態を所定の状態{C0}={C4,C3,C2,C1,C0}に設定する。ここで、C4は最上位ビット(MSB)であり、C0は最下位ビット(LSB)である。初期状態{C0}は、「プリセット選択」入力PSに加えられる適切な2値ワードに応じて、「負」の状態(すなわち、C4=1を有する状態)のセットから選択される。プリセット動作は、入力PTに現れるパルスQ0の立ち上がりエッジにおいて生じるものと仮定される。
【0036】
コンパレータCMRは、以下の論理関数を実現する組み合わせ回路である。
【0037】
【数2】
【0038】
コンパレータは、レジスタLFSRから4つの入力値{S3,S2,S1,S0}を受け取り、カウンタSBCから別の5つの入力値{C4,C3,C2,C1,C0}を受け取る。出力パルス(論理)信号EQは、タイミング/制御ユニットに供給される。
【0039】
変化する時間間隔は以下のように生成される。
【0040】
レジスタLFSRが15個の許容される状態のうちの1つにある間、カウンタSBCはクロックパルスXKを「カウントアップ」しており、そのような各パルスに応答して状態を変化させる。カウント過程は、選択された初期SBC状態{C0}から開始される。その後動作し続けて、現在のカウンタ状態{C}が{S*}によって表されるLFSR状態に達すると終了する。ここで、{S*}はカウント過程全体を通して一定のままである。この時点において、すなわち{C}≡{S*}であるときに、コンパレータCMRは自身の論理状態を「0」から「1」に変更し、この遷移に対応するパルスが出力EQを介してタイミング/制御ユニット104に送られる。
【0041】
次に、レジスタLFSRは、パルスQ0によって次の定常状態{S*}に進められ、カウンタSBCは、入力PTを介して初期の「負」の状態{C0}にプリセットされる。そして、先の手順全体が繰り返される。
【0042】
拡散周期クロック発生器は連続して動作し、生成される各時間間隔の持続時間は、出力VCにおいて2つの連続したパルスQ0が発生する時点によって決定される。
【0043】
タイミング/制御ユニット102
ブロック102の回路図が図5に示される。ブロック102は、4つのDタイプフリップフロップ(FF0、FF1、FC0、FC1)と、反転バッファIBと、ANDゲート(AND)と、補助遅延部Aとを含む。
【0044】
フリップフロップFF0及びFF1は、信号Q0及びQ1を供給する。これら信号Q0及びQ1は、ブロック104から得られるパルスEQに同期して追従するパルスPPを生成するためにANDゲートによって用いられる。一連のパルスPPは、フリップフロップFC0及びFC1を含む4分周回路のクロック信号として用いられる。分周器回路の出力波形SIを用いて、カウンタクロック発生器の動作モードが制御される(以下を参照)。
【0045】
また、ブロック102は、「プリセット」及び「クロック」機能を実行するためにブロック104において用いられるパルスQ0を供給する。
【0046】
クロック波形分解/再合成器100
図4aは、クロック波形分解/再合成器100の回路図である。図4bには、全ての関連する波形が示されている。
【0047】
ブロック100は、マスター(又は基本)クロック発生器MCを備えている。カウンタクロック発生器は、反転バッファBI、非反転バッファBN、3つのDタイプフリップフロップ(FZ1、FZ2、FFS)、及び3つの排他的論理和ゲート(XR1、XR2、XR3)によって形成されている。
【0048】
フリップフロップFZ1は、自身の反転出力に接続されるデータ入力を有する。フリップフロップFZ2は、フリップフロップFZ1の出力に接続されるデータ入力を有する。マスタークロック波形CK及びその反転波形を用いて、フリップフロップFZ1及びFZ2にそれぞれクロックが供給され、マスタークロック波形の半分の周波数の「ディジタル余弦/正弦」成分と見なすことができる2値波形Z1及びZ2が生成される。波形Z1は基本クロック波形CKの立ち上がりエッジに応答して生成されるエッジを有し、それがフリップフロップFZ1のクロック入力に加えられる。フリップフロップFZ2のクロック入力は、反転クロックパルス
【0049】
【数3】
【0050】
を受け取るので、波形Z2のエッジは基本クロックパルスCKの立ち下がりエッジに応答して生成される。
【0051】
波形Z1及びZ2は、2つの排他的論理和ゲートXR1及びXR2にそれぞれ通されて、対応する成分Z1M及びZ2Dが生成される。排他的論理和ゲートXR2は論理0レベルを受け取る別の入力を有するので、成分Z2Dは単に、Z2のわずかに遅延したコピーである。排他的論理和ゲートXR1は信号QSを受け取る別の入力を有するので、成分Z1Mは、Z1に対してわずかに遅延しているZ1のコピーであるか(QS=0であるとき)、又はZ1に対してわずかに遅延しているZ1の反転した(否定)コピーであるか(QS=1であるとき)のいずれかとなる。
【0052】
2つの波形Z1M及びZ2Dは、排他的論理和ゲートXR3によって合成され、波形XKが生成される。ゲートXR3の出力において得られる再構成された波形XKは、マスタークロック波形CKか、又はその反転のいずれかを「忠実に再現する」であろう。こうして、信号QSの状態によって制御される動作モードに応じて、基本クロックCKの立ち上がりエッジに応答して、又は立ち下がりエッジに応答して、カウンタクロックパルスXKの立ち上がりエッジが生成される。そのような動作を用いて、XKの連続した立ち上がりエッジ間に一定の遅延ステップを導入することができる。図4bに、それらのエッジを一連のインパルスXK*として記号で示す。波形XKは、ブロック102及び104によって、ステップ状の遅延(stepped delay)を有するカウンタクロックパルス列として用いられる。
【0053】
マスタークロック波形CKが対称である(すなわち、波形CKのマーク/スペース比が1である)とき、波形Z1は、波形Z2のπ/2位相が遅れた波形である。また、パルス列XK*に導入される一定の遅延ステップの値は、マスタークロックMCの周期の半分に等しい。たとえば、100MHzのマスタークロック周波数の場合、遅延ステップは5nsに等しくなる。
【0054】
ゲートXR2の主な役割は、成分Z1のパスにおいてゲートXR1によってもたらされる伝搬遅延を補償することである。しかしながら、ゲートXR2を用いて成分Z2を独立して反転させることもできる。
【0055】
波形QSがその状態を変更する度に、再構成された波形XKに一定の遅延ステップが導入される。波形QSは、クロックCKに同期してフリップフロップFFSによって供給される。フリップフロップFFSは、タイミング/制御ユニット102の4分周回路から得られる信号SIによって駆動される。
【0056】
図9において完全に示される上記拡散周期発生器は、以下のように動作する。
【0057】
カウンタSBCがレジスタLFSRによって確立された現在の設定カウントに達したことをコンパレータCMRが確認する度に、信号EQがタイミング/制御ユニット102に送られる。この信号は、カウンタクロック信号XKによってクロックが供給されるとフリップフロップFF0の中に取り込まれる。フリップフロップFF0の出力は、上記のように新たなカウント動作サイクルを開始するために用いられる信号Q0を形成する。新たなカウント動作サイクルにおいて、カウンタはレジスタLFSRによって設定された新たなカウントまでカウントアップする。
【0058】
また、信号Q0はフリップフロップFF1にも送られる。このフリップフロップFF1は、カウンタクロック信号XKを反転した信号によってクロックが供給される。このフリップフロップFF1の出力は信号Q1であり、ANDゲートにおいて信号Q0と合成されて出力信号PPが与えられる。信号PPは、各カウント動作サイクル後に一度だけ現われるパルスである。このパルスはフリップフロップFC0及びFC1を用いて4分周され、その後、遅延部Aによって遅延されて信号SIが形成される。上記のように、信号SIは基本クロックパルスCKによってクロックが供給されるとフリップフロップFFSに取り込まれ、カウンタクロック信号発生器100のモードを切り替えるために用いられる信号QSが形成される。信号SIは、フリップフロップFFSに適した設定時間を確保するために、補助遅延Aによってわずかに遅延される。
【0059】
この構成のおかげで、信号QSの単一サイクルが、カウンタSBCの4つの完全なカウント動作、すなわちサイクルに及ぶ。信号QSの各状態変化は、新たなカウントサイクルの開始直後に生じる。この状態変化は1つ置きのカウントサイクルにおいて生じ、その間のカウントサイクルでは状態変化は生じない(図4を参照)。
【0060】
したがって、レジスタLFSRの定常状態{S*}毎に、2つの異なる時間間隔が生成されることになる。そのうちの一方では、カウンタクロックパルスXKが信号QSの状態の変化によって遅延され、もう一方では、そのような遅延は生じない。結果として、線形フィードバックシフトレジスタLFSRの1つの完全な周期は15個の異なる状態を含むが、システムによって生成される異なる時間間隔の数は30に等しくなる(なぜなら、15及び2は互いに素であるためである)。
【0061】
実施形態の動作を理解するのを容易にするために、ここで1つの具体例を検討する。
【0062】
例
カウンタSBCの初期の「負」の状態{C0}が以下のように選択されているものと仮定する。
{C0}={11101}
最初の4つの「非正」のカウンタ状態
{11101}、{11110}、{11111}、{00000}
はいずれも、許容される「正」のLFSR状態のうちの1つに対応しない。それゆえ、{S*}={0001}であるときに、最短の時間間隔が得られるであろう。上記の4つの状態は、選択された初期SBC状態{C0}と関連付けられる「プリアンブル」を形成することになり、それは最短の時間間隔の持続時間を決定することになる。
【0063】
たとえば、マスタークロックMCの周波数が100MHzに等しい場合には、最短の時間間隔は、40ns(パルス列XK内に遅延がない場合)、又は45ns(パルス列XK内に遅延ステップが導入されている場合)のいずれかになる。
【0064】
同様に、許容されるLFSR状態{S*}によって表される最も大きな値は
{S*}={1111}
であるので、システムによって生成される最長の時間間隔は、180ns(パルス列XK内に遅延がない場合)、又は185ns(パルス列XK内に遅延ステップが導入されている場合)のいずれかになる。
【0065】
図8aは、シフトレジスタLFSR、カウンタSBC、及びコンパレータCMRによって生成される波形である。参照のために、図8bではカウンタSBC及びレジスタLFSRの両方の状態の系列を示す。
【0066】
図10は、拡散周期発生器によって生成される間隔値の周期的な系列を示す(参照のために、対応するLFSR状態も示されている)。図10に示される図を精査することによって、拡散周期クロック発生器によって生成される時間間隔の全ての特性が明らかになるであろう。レジスタLFSRによって次々に確立される設定カウントは外側の円において示されており、時計回りの順序で提示される。出力クロック間の間隔は内側の2つの円によって示される。一方の内側の円における間隔が次々に生じ、その後、他方の内側の円内の間隔が生じる。15個の設定カウント毎に、5ナノ秒だけ異なる2つの間隔が存在する。
【0067】
図11は、本発明に従って構成される拡散周期クロック発生器から実験的に得られたパルス列の1つの完全なサイクルを示す。1つのサイクル内で観測されるナノ秒単位で測った時間間隔の系列{40,115,70,55,...,185,100,65}は、図10に示される間隔値の系列に従う。
【0068】
視覚化する目的から、全ての間隔値を適切なメビウスの帯の上に置いて、それらの値の「二重周期性」と、その相互依存性との両方を見えるようにすることができる。
【0069】
最短の間隔及び最長の間隔はいずれも、カウンタSBCの初期の「負」の状態{C0}を変更し、それによってプリアンブル持続時間(図8bに示される状態表から推定することができる)を変更することによって、同じ量だけ増減させることができる。「負」の状態(すなわち、C4=1を有する状態)のセットから選択される初期状態{C0}は、「プリセット選択」入力PSに加えられる適切な2値ワードによって決定されることになる。
【0070】
出力クロック間の間隔の分布は、上記の実施形態の場合のように均一であることが望ましいが、これは不可欠ではない。また、それらの間隔は、ランダム又は擬似ランダムに順序付け或いは選択してもよい。
【0071】
上記の構成では、基本クロック信号CKは対称である。しかしながら、これは不可欠ではない。したがって、波形Z1とZ2との間の位相差はπ/2でなくてもよい。その場合、導入される遅延の大きさは、信号QSがハイ状態に変化するか又はロー状態に変化するかに依存することになる。
【0072】
上記の構成では、各カウントサイクル中において、付加的な遅延も単一の遅延も導入されていない。代わりに、各サイクル中において様々な数の多数の遅延を導入してもよい。また、可能な設定カウント毎に2つ以上の異なるパルス間遅延を引き起こすことは不可欠ではない。
【0073】
本発明の好ましい実施形態のこれまでの説明は、例示及び説明するために提示されてきた。それは、本発明を包括的に述べること、又は本発明を開示されるのと全く同じ形に限定することは意図していない。これまでの説明の観点から、数多くの改変、変更、及び変形によって、当業者が本発明を意図した特定の用途に適した種々の実施形態において利用できるようになることは明らかである。
【特許請求の範囲】
【請求項1】
様々な周期を有する出力パルスを生成するために基本クロックパルスをカウントする手段を有する拡散周期クロック発生器であって、
前記基本クロックパルスの立ち上がりエッジに応答してカウント動作が実行される第1のモードと、前記基本クロックパルスの立ち下がりエッジに応答してカウント動作が実行される第2のモードとを切り替える手段を備える、拡散周期クロック発生器。
【請求項2】
前記基本クロックパルスを生成する基本クロック発生器と、
前記基本クロックパルスに応答してカウンタクロックパルスを生成するカウンタクロック発生器とを備え、
前記切り替える手段は、前記基本クロックパルスそれぞれの前記立ち上がりエッジに応答して、各カウンタクロックパルスの一方のエッジが生成される前記第1のモードと、前記基本クロックパルスそれぞれの前記立ち下がりエッジに応答して、各カウンタクロックパルスの前記一方のエッジが生成される前記第2のモードとに、前記カウンタクロック発生器を切り替えるように動作することができ、前記モードのうちの一方から前記モードのうちの他方に切り替わることによって、2つの連続したカウンタクロックパルスの前記一方のエッジ間の間隔が変更され、
前記カウントする手段は、各カウンタクロックパルスの前記一方のエッジに応答してカウントを行って設定カウントに達したときに出力パルスを生成する可変時間間隔発生器を備え、
該発生器は、前記出力パルスの周期を変更するために前記設定カウントを変更する手段を備える、
請求項1に記載の拡散周期クロック発生器。
【請求項3】
前記可変時間間隔発生器は、所定の数の異なる設定カウントを設定する手段を有し、
前記拡散周期クロック発生器は、前記カウントパルス生成手段のモードの切り替えを制御する手段を備え、前記出力パルスの異なる周期の数が前記所定の数の少なくとも2倍になるように、設定カウント毎に、異なるカウント動作中に前記モードが異なる回数だけ切り替えられるようにする、
請求項2に記載の拡散周期クロック発生器。
【請求項4】
設定カウント毎に、前記モードは、あるカウント動作中に一度だけ切り替えられ、別のカウント動作中には全く切り替えられない、請求項3に記載の拡散周期クロック発生器。
【請求項5】
前記モードは、連続するカウント動作において、異なる回数だけ切り替えられる、請求項2〜4のいずれか一項に記載の拡散周期クロック発生器。
【請求項6】
前記カウンタクロック発生器は、
前記基本クロック信号に応答して該基本クロック信号の2倍の周期を有すると共に位相が異なる第1の信号及び第2の信号を生成する手段と、
前記第1の信号及び前記第2の信号を排他的論理和で合成して前記カウンタクロック信号を生成する手段とを備え、
前記カウンタクロック発生器は、前記第1の信号及び前記第2の信号が合成される前に該第1の信号及び該第2の信号のうちの一方を選択的に反転するためのモード切り替え手段をさらに備える、
請求項2〜5のいずれか一項に記載の拡散周期クロック発生器。
【請求項1】
様々な周期を有する出力パルスを生成するために基本クロックパルスをカウントする手段を有する拡散周期クロック発生器であって、
前記基本クロックパルスの立ち上がりエッジに応答してカウント動作が実行される第1のモードと、前記基本クロックパルスの立ち下がりエッジに応答してカウント動作が実行される第2のモードとを切り替える手段を備える、拡散周期クロック発生器。
【請求項2】
前記基本クロックパルスを生成する基本クロック発生器と、
前記基本クロックパルスに応答してカウンタクロックパルスを生成するカウンタクロック発生器とを備え、
前記切り替える手段は、前記基本クロックパルスそれぞれの前記立ち上がりエッジに応答して、各カウンタクロックパルスの一方のエッジが生成される前記第1のモードと、前記基本クロックパルスそれぞれの前記立ち下がりエッジに応答して、各カウンタクロックパルスの前記一方のエッジが生成される前記第2のモードとに、前記カウンタクロック発生器を切り替えるように動作することができ、前記モードのうちの一方から前記モードのうちの他方に切り替わることによって、2つの連続したカウンタクロックパルスの前記一方のエッジ間の間隔が変更され、
前記カウントする手段は、各カウンタクロックパルスの前記一方のエッジに応答してカウントを行って設定カウントに達したときに出力パルスを生成する可変時間間隔発生器を備え、
該発生器は、前記出力パルスの周期を変更するために前記設定カウントを変更する手段を備える、
請求項1に記載の拡散周期クロック発生器。
【請求項3】
前記可変時間間隔発生器は、所定の数の異なる設定カウントを設定する手段を有し、
前記拡散周期クロック発生器は、前記カウントパルス生成手段のモードの切り替えを制御する手段を備え、前記出力パルスの異なる周期の数が前記所定の数の少なくとも2倍になるように、設定カウント毎に、異なるカウント動作中に前記モードが異なる回数だけ切り替えられるようにする、
請求項2に記載の拡散周期クロック発生器。
【請求項4】
設定カウント毎に、前記モードは、あるカウント動作中に一度だけ切り替えられ、別のカウント動作中には全く切り替えられない、請求項3に記載の拡散周期クロック発生器。
【請求項5】
前記モードは、連続するカウント動作において、異なる回数だけ切り替えられる、請求項2〜4のいずれか一項に記載の拡散周期クロック発生器。
【請求項6】
前記カウンタクロック発生器は、
前記基本クロック信号に応答して該基本クロック信号の2倍の周期を有すると共に位相が異なる第1の信号及び第2の信号を生成する手段と、
前記第1の信号及び前記第2の信号を排他的論理和で合成して前記カウンタクロック信号を生成する手段とを備え、
前記カウンタクロック発生器は、前記第1の信号及び前記第2の信号が合成される前に該第1の信号及び該第2の信号のうちの一方を選択的に反転するためのモード切り替え手段をさらに備える、
請求項2〜5のいずれか一項に記載の拡散周期クロック発生器。
【図1】
【図2】
【図3】
【図4a】
【図4b】
【図5】
【図6】
【図7】
【図8a】
【図8b】
【図9】
【図10】
【図11】
【図2】
【図3】
【図4a】
【図4b】
【図5】
【図6】
【図7】
【図8a】
【図8b】
【図9】
【図10】
【図11】
【公表番号】特表2010−506188(P2010−506188A)
【公表日】平成22年2月25日(2010.2.25)
【国際特許分類】
【出願番号】特願2009−531909(P2009−531909)
【出願日】平成19年10月10日(2007.10.10)
【国際出願番号】PCT/GB2007/003854
【国際公開番号】WO2008/044023
【国際公開日】平成20年4月17日(2008.4.17)
【出願人】(501253316)ミツビシ・エレクトリック・アールアンドディー・センター・ヨーロッパ・ビーヴィ (77)
【氏名又は名称原語表記】MITSUBISHI ELECTRIC R&D CENTRE EUROPE B.V.
【住所又は居所原語表記】20 Frederick Sanger Road, The Surrey Research Park, Guildford, Surrey GU2 5YD, Great Britain
【Fターム(参考)】
【公表日】平成22年2月25日(2010.2.25)
【国際特許分類】
【出願日】平成19年10月10日(2007.10.10)
【国際出願番号】PCT/GB2007/003854
【国際公開番号】WO2008/044023
【国際公開日】平成20年4月17日(2008.4.17)
【出願人】(501253316)ミツビシ・エレクトリック・アールアンドディー・センター・ヨーロッパ・ビーヴィ (77)
【氏名又は名称原語表記】MITSUBISHI ELECTRIC R&D CENTRE EUROPE B.V.
【住所又は居所原語表記】20 Frederick Sanger Road, The Surrey Research Park, Guildford, Surrey GU2 5YD, Great Britain
【Fターム(参考)】
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