低電力と低いタイミング・ジッタのフェーズ・ロック・ループと方法
フェーズ・ロック・ループは、入力クロック信号から出力クロック信号を生成する。出力クロック信号は、クロック・ツリーを通して結合されて、出力クロック信号の位相を入力クロック信号の位相と比較する位相検出器にフィード・バックされる。出力クロック信号は、位相検出器から出力を受け取るように結合された制御入力を有する電圧制御発振器と、電圧制御発振器の出力に結合された周波数逓倍器とによって生成される。を持っている電圧制御発振器によって生成される。結果として、電圧制御発振器が相対的に低い周波数で動作することによって相対的に小さな電力を使用する一方、周波数逓倍器により生成されたCLKOUT信号は、相対的に高い周波数を持っている。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、入力クロック信号から1つ以上のクロック信号を生成するためのフェーズ・ロック・ループに関する。
【0002】
(関連出願の相互参照)
本願は、ここに参照によって含まれている2004年の6月14日に出願されたLOW POWER AND LOW TIMING JITTER PHASE−LOCK LOOP AND METHODという表題を付けられたU.S.特許出願No.10/868,284の出願日の利益を要求する。
【0003】
(発明のバックグラウンド)
周期的なデジタル信号は一般的にさまざまな電子装置の中で使われる。たぶん最も一般的な周期的なデジタル信号は、一般に、デジタル信号のタイミング、または動作がデジタル信号に行われるタイミング、を確率するために使われるクロック信号である。たとえば、データ信号は、一般に、同期的なダイナミックRAM(”SDRAM”)デバイスなどのメモリ装置に、およびそこから、クロックまたはデータ・ストローブ信号によって同時性を有して、結合される。
【0004】
メモリ装置および他のデバイスのスピードが増大し続けるにつれて、データ信号などのデジタル信号が有効となる「目(eye)」または期間(period)はますます小さくなり、この結果、デジタル信号をキャプチャーするために使われるストローブ信号または他のクロック信号のタイミングを、いっそうよりクリチカルにする。特に、目のサイズがより小さくなるにつれて、ストローブ信号の伝播遅延は、キャプチャーされるデジタル信号(複数)の伝播遅延と異なる可能性がある。結果として、デジタル信号に対するストローブ信号のスキューは、ストローブ信号のトランジションが、キャプチャーされる信号の目の中に存在しない点まで、増大する可能性がある。
【0005】
キャプチャーされデジタル信号に対するストローブ信号の正しいタイミングを保証するために使われる1つの技術は、ストローブ信号を生成するためにフェーズ・ロック・ループ(”PLL”)を使用することである。具体的には、フェーズ・ロック・ループは、ストローブ信号のタイミングが、デジタル信号のストローブ信号と有効な目との間の位相誤差を最小化するために調整されることを可能にする。たとえば、図1に例示するように、従来のフェーズ・ロック・ループ10は入力クロック信号CLKINを受け取り、CLKIN信号から出力クロック信号CLKOUTを生成する。フェーズ・ロック・ループ10は、入力クロックCLKIN信号を受け取り、CLKIN信号の位相を出力クロック信号CLKOUTと比較する位相検出器12を含む。位相検出器12は、CLKIN信号とCLKOUT信号の間で位相誤差を指し示す誤差信号VEを生成する。この誤差信号VEは、通常比較的高い利得を有するループ増幅器14に供給される。ループ増幅器14は、増幅された誤差信号VE+を生成する。
【0006】
VE信号は、CLKINとCLKOUT信号の間の位相誤差を指し示す相対的に低い周波数コンポーネントを持っているけれども、それは普通、CLKIN信号とCLKOUT信号からの高調波も含んでいる。以下に説明されるように、これらの高調波は、CLKOUT信号の位相を高い周波数で周期的に変化させ、この特性は、「位相雑音」として知られている。位相雑音を最小化するために、増幅されたVE信号は、ループ・フィルタ16に供給され、これは、普通、CLKIN信号の周波数をはるかに下回る遮断周波数を持っているローパス・フィルタである。したがって、ループ・フィルタ16は、電圧制御発振器(「VCO」)20に供給される、相対的に低い周波数の制御信号VCONを生成する。演算増幅器(図示せず)などの1つのコンポーネントは、ループ・フィルタ16とループ増幅器14両方のためにしばしば使用される。VCO20は、VCON信号の大きさに比例した周波数を有するCLKOUT信号を生成する。
【0007】
動作時、フェーズ・ロック・ループ10の閉ループの性質は、CLKOUT信号の周波数をCLKIN信号の周波数に等しく維持する大きさにVCON信号に持たせる位相誤差によって、VCO20からのCLKOUT信号の位相が調整され、その結果、CLKOUT信号の位相が、CLKINの位相と異なる。一般論として、与えられた位相誤差がより大きいコントロール電圧VCONを作り出すことになるので、小さな位相誤差が、より大きいゲインを有するループ増幅器14を使用することによって維持されることになる。
【0008】
別の従来のフェーズ・ロック・ループ30が、図2に示される。フェーズ・ロック・ループ30は、図1のフェーズ・ロック・ループ10に構造と動作の点で、実質的に同一である。したがって、簡潔さのために、同一のコンポーネントは同じ参照番号で提供されて、それらの機能と動作の説明は繰り返されない。フェーズ・ロック・ループ30は、周波数分割器34をVCO20から位相検出器12までの信号経路に含めることによって、フェーズ・ロック・ループ10と異なる。したがって、周波数分割器34はCLKOUT信号の周波数を任意の整数値Nで割ることによって、それを低減するようにプログラマブルである。したがって、CLKOUT信号がF0の周波数を持っているならば、位相検出器12にフィード・バックされた信号はF0/Nの周波数を持つことになる。
【0009】
動作時、フェーズ・ロック・ループ30の閉ループの性質は、位相検出器12に供給された信号の周波数が互いに等しいことを保証する値をVCON信号に持たせることになる。したがって、CLKIN信号がFINの周波数を持っているならば、位相検出器12にフィード・バックされた信号の周波数F0/NはFINであり、すなわち、F0/N=FINである。F0に対する方程式を解決することによって、F0=N*FIN、すなわちCLKOUT信号がCLKIN信号の周波数の整数倍の周波数を持つのが理解される。
【0010】
フェーズ・ロック・ループは、デジタル信号が高速で動作するデジタル・デバイスでキャプチャーされることを可能にすることに成功するけれども、それらは欠点がないわけではない。特に、フェーズ・ロック・ループは、たくさんのパワーを消費する可能性があり、それはラップトップコンピュータのようなバッテリ式の、あるアプリケーションでは大きな欠点である可能性がある。フェーズ・ロック・ループによって消費された電力の大きさはいくつかのパラメータの関数である。一般に、フェーズ・ロック・ループによって消費される電力は、トランジスタが2つの論理レベルの間で切り換えられるたびに電力が消費されるので、そのループによって生成された信号の周波数に、直接比例している。あいにく、高い動作周波数は、デジタル機器の速い動作スピードとマッチすることを必要とし、これにより、電力消費量を最小化することを非現実的にする。また、高い動作周波数は、ロックされた条件を達成するのにフェーズ・ロック・ループが必要とする時間を低減する利点を有している。
【0011】
フェーズ・ロック・ループはまた電力消費量と関連したそれら以外の問題をもたらす可能性がある。フェーズ・ロック・ループにより作り出されたクロック信号は、とりわけ、ループ増幅器14が、上述されたように、よい位相制御を提供するのに望ましい高いゲインを持っている場合、許容できない量の位相雑音を有する可能性がある。位相雑音は、ループ・フィルタ16の周波数応答を低減することによって低減させられることができるのに対して、そうすることは、CLKIN信号の周波数変化に応答するループの能力を低下させる可能性があり、ループがロックを達成するのに必要とされる時間を不必要に増大させる可能性がある。
【0012】
位相雑音と他の雑音源の影響は、図3に示されたフェーズ・ロック・ループを参照することによって説明されることができ、この図3は、雑音源θN1、θN2、およびθN3が追加された図2のフェーズ・ロック・ループ30である。また、図3には、KΦとして位相検出器12のゲインが、ZF(S)としてループ増幅器14の伝達関数が、およびKVCO/SとしてのVCO20の伝達関数が、示されている雑音源θN1は。CLKIN信号中の位相雑音であり、それは、たとえば、電源電圧における変動に起因する可能性がある。雑音源θN2は、ループ・フィルタ16内の電気的な雑音であり、それはたとえばループ・フィルタ16中の信号の相互結合に起因する可能性がある。雑音源θN3は電圧制御発振器20内の位相雑音である。フェーズ・ロック・ループ30のオープン・ループ・ゲインG(S)は、数式G(S)=KΦZF(S)KVCO/Sにより与えられて、これらの雑音源のうちのすべてと出力信号CLKOUTの間の伝達関数は、以下の数式で表現することができる。
【0013】
HN1(S)=NG(S)/(1+G(S)) (グラフ1)
HN2(S)=KVCO/S(1+G(S)) (グラフ2)
HN3(S)=1/(1+G(S)) (グラフ3)
これらの数式のグラフが図4に示される。下に説明されるように、本発明の実施形態用の同様なグラフが、都合良くこれらのグラフと比較されることができる。
【0014】
したがって、高い周波数で動作し、しかも相対的に小さな電力を消費し、広い周波数範囲にわたって動作し、ロックされた条件を相対的に迅速に達成することができるフェーズ・ロック・ループを求めるニーズが存在する。
(発明の概要)
フェーズ・ロック・ループとその方法は、入力クロック信号に応答する出力クロック信号を生成するために使われる。フェーズ・ロック・ループは、入力クロック信号の位相と出力クロック信号の位相との間の関係を指し示す位相誤差信号を生成する位相検出器を含む。フェーズ・ロック・ループはまた、位相誤差信号に対応する周波数を有するクロック信号を生成する電圧制御発振器を含む。しかし、電圧制御発振器からのクロック信号は出力クロック信号として使用されない。その代わりに、電圧制御発振器からのクロック信号は、電圧制御発振器によって生成されたクロック信号の周波数の整数倍の周波数で、出力クロック信号を生成する周波数逓倍器(frequency multiplier)に結合される。電圧制御発振器は、リング状に互いに結合され、遅延素子を通して信号の伝播遅延をコントロールするそれぞれの遅延制御端子を有する複数の遅延素子で形成されたリング・オシレータとすることができる。遅延素子のそれぞれの遅延制御端子は、遅延素子のそれぞれの信号の伝播遅延が位相誤差信号と一致するように、位相検出器の出力に結合される。遅延素子のそれぞれは、電圧制御発振器によって生成されたそれぞれの位相のクロック信号を生成する。電圧制御発振器が、複数位相の信号(multi-phased signals)を生成する場合、周波数逓倍器は、クロック並直列変換器(serializer)とすることができ、これは、個々の遅延素子からのクロック信号の位相のトランジションに応答して、2つのレベルの間で出力クロック信号をトランジションさせる。
(詳細な説明)
本発明による入力クロック信号CLKINから出力クロック信号CLKOUTを生成するフェーズ・ロック・ループ回路40の1つの実施形態は図5に示される。フェーズ・ロック・ループ40は、図1のフェーズ・ロック・ループ10に、構造と動作の点で類似している。したがって、簡略化するために、同一のコンポーネントは同じ参照番号で提供され、それらの機能と動作の説明は繰り返されない。フェーズ・ロック・ループ40は、周波数逓倍器44をVCO20から位相検出器12までの信号経路に含めることによって、フェーズ・ロック・ループ10および30と異なる。また、フェーズ・ロック・ループ40によって生成された信号のVOUTは、図2のフェーズ・ロック・ループ30におけるように、VCO20の出力でというよりも周波数逓倍器44の出力で取り出される。したがって、周波数逓倍器44はVCO20の出力での信号の周波数を任意の整数値Nで逓倍するようにプログラム可能である。VCO20の出力の信号がF0の周波数を持っているならば、位相検出器12にフィード・バックされる信号のCLKOUTは、N*F0の周波数を持つことになる。
【0015】
動作時、フェーズ・ロック・ループ40の閉ループ特性は、CLKOUT信号の周波数が、位相検出器12に適用されるCLKIN信号の周波数に等しい周波数を持つように、位相検出器12にフィード・バックされることを保証する値をVCON信号に持たせることになる。したがって、CLKIN信号が、FINの周波数を有する場合、位相検出器12にフィード・バックしたCLKOUT信号の周波数N*Foは、また、FINであり、なわちN*F0=FINである。F0に対してこの式を解くと、F0=FIN/Nとなり、VCO20の出力における信号は、CLKOUT信号はCLKIN信号の周波数に等しい周波数を有することになるけれども、CLKIN信号の周波数が係数Nによって低減された周波数を有することになる。
【0016】
フェーズ・ロック・ループ40の利点は、VCO12の動作周波数が係数Nによって低減され、一方、CLKOUT信号の周波数がCLKIN信号の周波数と同じ高い周波数に維持されていることである。位相検出器12は、なおも、同じ高い周波数信号を受け取り、VCO12がずっと低い周波数で動作していても、その出力に生成されたVE信号の高調波成分は、相対的に高いので、ループ・フィルタ16が高い周波数成分をフィルタすることをより容易にする。また、位相検出器12に適用されたCLKINとCLKOUT信号の高い周波数は、位相検出器12に供給される信号がVCO20の動作周波数と同じ周波数を持っていた場合に達成されることができるよりも、実質的に早く、フェーズ・ロック・ループ40がロックを達成することを可能にする。フェーズ・ロック・ループ40はまた、図6に例示するような入力信号CLKIN中の位相雑音の出力信号CLKOUT上への影響を減じる利点を持っている。図6は、以前に説明された雑音源θN1、θN2、およびθN3が追加された図5のフェーズ・ロック・ループ40を示す。また、すでに述べたように、位相検出器12のゲインはKΦとし示され、そのループ増幅器14の転送関数はZF(S)として示され、VCO20の伝送関数はKVCO/Sとして示される。フェーズ・ロック・ループ40のオープン・ループ・ゲインG(S)は、また、数式G(S)=KΦZF(S)KVCO/Sにより与えられる。これらの雑音源のすべてと出力信号CLKOUTとの間の伝達関数は、以下の数式によって表現されることができる:
HN1(S)=(G(S)/N)/(l+G(S)) (グラフ1)
HN2(S)=KVCO/NS(1+G(S)) (グラフ2)
HN3(S)=1/(1+G(S)) (グラフ3)
これらの数式用のグラフが図7に示される。図7を図4と比較することによって分かるように、VCO雑音を除いた雑音源のすべての出力信号CLKOUTへの影響はかなり低減される。
【0017】
CLKOUT信号は、図5において、周波数逓倍器44の出力から位相検出器12に直接結合されるように示されているが、それは、代案として、図8のフェーズ・ロック・ループ50に示されるように、クロック・ツリーを通して位相検出器12に結合することができる。再び、フェーズ・ロック・ループ50は、図5のフェーズ・ロック・ループ40に構造と動作野点で類似しているので、同一のコンポーネントは同じ参照番号を提供されて、それらの機能と動作の説明は繰り返されない。フェーズ・ロック・ループ50は、CLKOUT信号が結合されるクロック・ツリー52を含む。クロック・ツリー52はブランチ54を含み、これは、CLKOUT信号のトランジションに応答して、データ・ビットDATAを受け取り、データ・ビットDATAをデータ・バス端子58に供給するデータ出力ラッチ56に結合される。クロック・ツリー52から位相検出器12にCLKOUT信号を結合することによって、フェーズ・ロック・ループ50は、DATAビットがCLKIN信号に同期してデータ・バス端末58に結合されることを保証する。
【0018】
本発明の1つの実施形態によるフェーズ・ロック・ループ70が、図9でより詳細に示される。フェーズ・ロック・ループ70は、CLKIN信号とフィードバック・クロック信号CLKFBを受け取る位相検出器72を含む。位相検出器72は、アップ/ダウン制御回路74を含み、これは、クロック・ツリー76から出力されるCLKOUT信号の周波数を減少させる「DOWN」信号、またはクロック・ツリー76から出力されるCLKOUT信号の周波数を増大させる「UP」信号の、どちらか一方を生成する。位相検出器72はまた、チャージ・ポンプ78を含み、これはDOWNとUP信号を受け取る。基本的に、チャージ・ポンプ78は、エラー電圧VEを生成し、これはUP信号に応答して大きさを増大し、DOWN信号に応答して大きさを減少する。
【0019】
アップ/ダウン制御回路74は、CLKFB信号によってクロックされる第1のフリップフロップ回路80とCLKIN信号によってクロックされる第2のフリップフロップ回路82を含む。供給電圧Vccは、フリップフロップ回路80、82の両方に結合される。したがって、CLKFB信号が高くトランジションするときはいつでもDOWN信号が生成されて、CLKIN信号が高くトランジションするときはいつでもUP信号は生成される。しかし、DOWNとUP信号は、ANDゲート84に供給され、これは、ドライバ86を通してフリップフロップ回路80、82のリセット端子にリセット信号を結合する。したがって、UP信号が生成されるまでの間だけ、フリップフロップ80はセットされてDOWN信号を生成し、DOWN信号が生成されるまでの間だけ、フリップフロップ82はセットされてUP信号を生成する。DOWN信号の持続期間は、CLKFB信号の位相がCLKIN信号の位相に先行する時間に実質的に等しく、UP信号の持続期間は、CLKFB信号の位相がCLKIN信号の位相に遅れる時間に実質的に等しい。
【0020】
位相検出器によって生成された誤差信号VEは、ループ・フィルタ90に適用され、これは、周波数の関数として誤差信号VEを次第に弱めるコンデンサ94と、コンデンサ94のインピーダンスが抵抗器96のインピーダンスに実質的に等しくなるまでだけ、周波数の関数として誤差信号VEを次第に弱めるコンデンサ92と抵抗器96からなるシリーズ・コンビネーションとによって形成されたローパス・フィルタによって形成されている。
【0021】
ループ・フィルタ90は、リング・オシレータ102のそれぞれの制御入力に供給される1対のコントロール電圧VCON+とVCON-を生成する、自己バイアス回路100の入力に結合される。リング・オシレータ102は、4つの遅延ステージ104a−dを含み、これらは、非反転入力、反転入力、非反転/反転出力、さらに+と−の制御入力を含む。遅延ステージ104a−dは、互いにシリーズ結合され、および非反転入力に反転出力を、および反転入力に非反転出力を結合する状態で、最後の遅延ステージ104dから第1の遅延ステージ104aに結合される。遅延ステージ104a−d数が偶数である限り、遅延ステージ104a−dは、不安定(unstable)で、それにより、遅延ステージ104a−dのそれぞれを通した伝播遅延のみの関数である周波数で発振する。各ステージのそれぞれを通る伝播遅延は、それぞれ、遅延ステージ104a−dの、+と−の制御入力に供給されるVCON+とVCON-コントロール電圧によりコントロールされる。したがって、遅延ステージ104a−dは、VCON+とVCON-のコントロール電圧によって決定される周波数で動作する。
【0022】
遅延ステージ104a−dのそれぞれの出力は、それぞれのバッファ106a−dに結合される。バッファ106は集合的に、4つのクロック信号とそれらのコンプリメントを生成し、それらはCK0−CK7とラベル付けされる。これらのクロック信号は、クロック・ツリー76に供給される出力クロック信号CLKOUTを生成する8:1の並直列変換器110に供給される。並直列変換器110によって生成されたCLKOUT信号は、実質的に、リング・オシレータ102の動作周波数の4倍の周波数を有している。したがって、この並直列変換器110は、図5および図8の、それぞれフェーズ・ロック・ループ40、50で使用される周波数逓倍器44として機能する。したがって、リング・オシレータ102と並直列変換器110は、相対的に高い周波数クロック信号を生成し、一方、リング・オシレータ102は、相対的に低い周波数のクロック信号を生成することによって、相対的に低い電力を消費する。
【0023】
並直列変換器110によって生成されたCLKOUT信号は、I/Oモデル回路112を通して、好ましくは、クロック・ツリー76中の位置から位相検出器72に結合される。I/Oモデル回路112は遅延回路であり、この遅延回路は、CLKOUT信号、またはCLKOUT信号がクロック・ツリー76から結合される位置からのCLKOUT信号ダウンストリームによってストローブされた信号の遅延を補償(compensate;補正)する。たとえば、I/Oモデル回路は、CLKOUT信号がラッチ56(図8)へのインプットでクロック・ツリー76から結合される場合、それがラッチ56からデータ・バス端子58に結合される際のデータ・ビットの遅延を補償することになる。
【0024】
図9のクロック並直列変換器110として使われることができるクロック並直列変換器120の1つの実施形態は、図10に示される。この並直列変換器は、シリーズに結合された第1と第2のNMOSトランジスタ124、126からなる4つの並列分岐122a−dを含み、これらは、後で明らかになる理由のために奇数の記号表示で示されている。この並直列変換器は、また、シリーズに結合された第1と第2のNMOSトランジスタ132、134からなる4つの並列分岐130a−dを含み、これらは、偶数の記号表示で示されている。トランジスタ・ブランチ122は、第1のPMOSトランジスタ140のドレインに結合されて、トランジスタ・ブランチ130は第2のPMOSトランジスタ142のドレインに結合される。PMOSトランジスタ140、142は、グラウンドに結合されているそれらのゲートによってONにバイアスされている。PMOSトランジスタ140、142のドレインは、中間の相補的な出力クロック信号CLKとCLK*を作成する。
【0025】
CLKとCLK*信号は、ゲインステージ150に結合され、このゲインステージ150は、グラウンドに結合されたゲートを有することによってONにバイアスされている1対のPMOSトランジスタ152、154と、供給電圧Vccに結合されたゲートを持つことによってONにバイアスされた1対のNMOSトランジスタ156、158を含む。CLK信号は、第1のNMOSスイッチング・トランジスタ160のゲートに結合されて、CLK*信号は、そのドレインでCLKOUT信号を生成する第2のNMOSスイッチング・トランジスタ162のゲートに結合される。コンプリメンタリのCLKOUT信号が必要であれば、NMOSトランジスタ160のドレインで生成されることができる。
【0026】
クロック並直列変換器120の動作を、図11のタイムチャートへのリファレンスによって説明する。CK0−CK7信号の各位相は、8つの離散的な時間区間を形成し、これらは、図11に示されるように、ラベル付けされる。これらの時間区間の数は、図10でトランジスタ・ブランチ122、130にラベル付けするのに使用する数に対応する。各番号付けされたブランチ内の各トランジスタは、対応して番号付けされた時間区間の間、共にONであることが理解される。たとえば、ブランチ122a中のトランジスタ124、126は、CK0とCK5信号が共にハイ(high)である時間区間「1」の期間、共にONである。同様に、ブランチ130a中のトランジスタ132、134は、CK1とCK6信号が共にハイである時間区間「2」の期間、共にONである。結果として、図11に例示するように、並直列変換器110からのCLKOUT信号は、それがCK0−CK7信号の4倍の周波数を有するように、CK0−CK7信号のすべてのトランジションでトグルする(切り換える)。
【0027】
本発明によるフェーズ・ロック・ループ170の別の実施形態は、図12に示される。
フェーズ・ロック・ループ170は、図9のフェーズ・ロック・ループ70において使われたコンポーネントの多くを使用するので、それらの機能と動作の説明は繰り返されない。このフェーズ・ロック・ループ170は、4つの位相にされたクロック信号CK0−CK3を、マルチ位相のクロック信号が有益なさまざまな機能のために使われることができるクロック・ツリー76に結合することによって、フェーズ・ロック・ループ70と異なる。たとえば、それらは、4ビットのデータをいくつかのデータ・バス端子のそれぞれに結合するのに使用することができる。いずれの場合であっても、CK0−CK3信号は、クロック・ツリー76から、並直列変換器110に結合され、I/Oモデル回路112に結合されて、図9を参照して上記で説明されたように使用される、1つのCLK信号を生成する。
【0028】
上述したように、本発明のフェーズ・ロック・ループは、メモリ・デバイスにおけるリード・データ・ストローブ(read data strobe)、ライト・データ・ストローブ(write data strobe)を生成するために使用できる。図13を参照して、シンクロナス・ダイナミックRAM(”SDRAM”)200はコマンド・デコーダを含み、このコマンド・デコーダは、入力レシーバ208を通して結合される制御バス206で受け取られた高水準のコマンド信号に応答するSDRAM 200の動作をコントロールする。一般にメモリコントローラ(図3において示されない)により生成されるこれらのハイ・レベル・コマンド信号は、クロック・イネーブル信号CKE*、クロック信号CLK、チップセレクト信号CS*、書き込みイネーブル信号WE*、ロー(row)・アドレス・ストローブ信号RAS*、カラム・アドレス・ストローブ信号CAS*、およびデータ・マスク信号DQMである。ここで、「*」は、アクティブ・ローの信号を示す。コマンド・デコーダ204は、ハイ・レベル・コマンド信号に応答して、コマンド信号のシーケンスを生成し、ハイ・レベル・コマンド信号のうちのそれぞれにより明示された機能(例えば、読み込み、または書き込み)を実行する。これらのコマンド信号と、それらがそれらのそれぞれの機能を遂行する方法は、従来通りである。したがって、簡潔さのために、これらのコマンド信号のこれ以上の説明は省略される。
【0029】
SDRAM 200は、アドレス・バス214を通してロー・アドレスとカラム・アドレスを受け取るアドレス・レジスタ212を含む。アドレス・バス214は、一般に入力レシーバ210を通して結合されて、それからメモリ・コントローラ(図13において示されない)に供給される。ロー・アドレスは、一般に最初にアドレス・レジスタ212によって受け取られて、ロー・アドレス・マルチプレクサ218に供給される。ロー・アドレス・マルチプレクサ218は、ロー・アドレスの一部を成形しているバンク・アドレス・ビットの状態に依存して、2つのメモリ・バンク220、222のうちのどちらか一方に関連づけられた多くのコンポーネントに、ロー・アドレスを結合する。メモリ・バンク220、222それぞれに関連づけられているものは、それそれぞれのロー・アドレス・ラッチ226とロー・デコーダ228であり、前者は、ロー・アドレスを格納し、後者は、ロー・アドレスをデコードし、対応する信号をアレー220または222の1つに供給する。ロー・アドレス・マルチプレクサ218は、また、アレー220、222内のメモリ・セルをリフレッシュするためのロー・アドレスを、ロー・アドレス・ラッチ226に結合する。このロー・アドレスは、リフレッシュ・カウンタ230によってリフレッシュする目的のために生成され、リフレッシュ・カウンタ230は、リフレッシュ・コントローラ232によってコントロールされる。リフレッシュ・コントローラ232もまた、コマンド・デコーダ204によってコントロールされる。
【0030】
ロー・アドレスがアドレス・レジスタ212に供給されて、一つのロー・アドレス・ラッチ226内に格納された後に、カラム・アドレスがアドレス・レジスタ212に供給される。アドレス・レジスタ212は、カラム・アドレスをカラム・アドレス・ラッチ240に結合する。SDRAM200のオペレーティング・モードに依存して、カラム・アドレスは、バースト・カウンタ242を通してカラム・アドレス・バッファ244に結合されるか、あるいはバースト・カウンタ242に結合され、このバースト・カウンタ242は、カラム・アドレスのシーケンスを、アドレス・レジスタ212によって出力されたカラム・アドレスで起動しているカラム・アドレス・バッファ244に供給する。どちらかの場合に、カラム・アドレス・バッファ244は、カラム・アドレスをカラムデコーダ248に供給する。
【0031】
アレー220、222のうちの1つから読み出されるデータは、アレー220、222のうちの1つに対するカラム回路254、255に結合される。データは、次ぎに、データ出力レジスタ256とデータ出力ドライバ257を通してデータ・バス258に結合される。データ出力ドライバ257は、本発明によるフェーズ・ロック・ループ259によって生成されたリード・データ・ストローブに応答して、リード・データをデータ・バス258に供給する。フェーズ・ロック・ループ259は周期的なCLKIN信号を受け取り、上で説明されるように、CLKOUT信号を生成する。CLKOUT信号は、リード・データ・ストローブとして使われ、これにより、リード・データは、実質的にCLKIN信号と位相一致して、データ・バス258に結合されるようになる。
【0032】
アレー220、222のうちの1つに書き込まれるデータは、データ・バス258からデータ入力レシーバ261を通して、データ入力レジスタ260に結合される。書き込みデータは、ライト・データ・ストローブとして使われるCLKOUT信号に応答して、データ・バス258から結合される。結果として、ライト・データは、CLKIN信号と実質的に位相一致して、データ・バス258からSDRAM200に結合される。代わりに、フェーズ・ロック・ループは、CLKIN信号に対応する「データ・アイ(data eye)」のセンターで、書き込みデータがSDRAM200に結合されるように、当業者によく知られた技術を使用して、CLKFB信号がCLKIN信号の直交と一致しているときに、そこに使用される位相検出器が最小の誤差信号を生成するようにデザインできる。どちらのケースにおいても、ライト・データは、カラム回路254、255に結合され、そこで、ライト・データがそれぞれアレー220、222のうちの1つに転送される。マスク・レジスタ264は、データ・マスクDM信号に応答して、たとえば、アレー220、222から読まれるデータを選択的にマスキングするなどにより、カラム回路254、255への、およびそこからのデータのフローを選択的に変更する。
【0033】
図14は、SDRAM200、または上で説明されたフェーズ・ロック・ループの実施形態または本発明の他の実施形態の1つを使用した他のメモリ装置、を使用することができるコンピュータ・システム300の1つの実施形態を示す。コンピュータ・システム300は、特定の演算(calculations)またはタスクを遂行するソフトウェアを実行するなどの、さまざまなコンピューティング機能を遂行するために、プロセッサ302を含む。プロセッサ302はプロセッサ・バス304を含み、これは、通常、アドレス・バス、制御バス、およびデータ・バスを含む。さらに、コンピュータ・システム300は、オペレータがコンピュータ・ステム300とインタフェースすることを可能にするためにプロセッサ302に結合された、キーボードまたはマウスなどの1つ以上の入力装置314を含む。一般に、コンピュータ・システム300は、また、一般にプリンタまたはビデオ端末である出力装置などの、プロセッサ302に結合された1つ以上の出力装置316を含む。1つ以上のデータ記憶装置518が、一般に、外部記憶装置メディア(示されない)でデータを格納したり、またはデータを取り出したりするために、プロセッサ302に結合される。典型的な記憶装置318の例は、ハードディスクで、フロッピィ・ディスク(登録商標)、テープのカセット、およびコンパクト・ディスク読み取り専用記憶装置(CD−ROM)を含む。プロセッサ302は、また、通常、静的なランダム・アクセス・メモリ(”SRAM”)であるキャッシュ・メモリ326に、およびメモリ・コントローラ330を通してSDRAMに、結合される。メモリ・コントローラ330は、ロー・アドレスとカラム・アドレスをSDRAM200に結合するアドレス・バス214(図13)に結合されたアドレス・バスを含む。メモリ制御器330は、また、コマンド信号をSDRAM 200の制御バス206に結合する制御バスを含む。SDRAM200の外部データ・バス258は、直接またはメモリ・コントローラ330を通して、プロセッサ302のデータ・バスに結合される。
【0034】
前述したことから、本発明の特定の実施形態が説明の目的のためにここに記述されたけれども、本発明の精神と範囲を逸脱せずにさまざまな修正をすることができることが理解されよう。したがって、請求の範囲による以外では、本発明は制限されない。
【図面の簡単な説明】
【0035】
【図1】従来のフェーズ・ロック・ループ回路のうちの一つのタイプのブロックを示す図である。
【図2】従来のフェーズ・ロック・ループ回路のうちの別のタイプのブロックを示す図である。
【図3】さまざまな雑音源を示すために注釈が付けられた、図2のフェーズ・ロック・ループのブロック図である。
【図4】図3において示された雑音源の、図2のフェーズ・ロック・ループから出力信号への影響を示しているグラフの図である。
【図5】本発明の1つの実施形態によるフェーズ・ロック・ループ回路のブロック図である。
【図6】さまざまな雑音源を示すため注釈が付けられた、図5のフェーズ・ロック・ループのブロック図である。
【図7】図6において示された雑音源の、図5のフェーズ・ロック・ループから出力信号への影響を示しているグラフである。
【図8】本発明の別の実施形態によるフェーズ・ロック・ループ回路のブロック図である。
【図9】発明の別の実施形態に従ってフェーズ・ロック・ループ回路のブロックの図である。
【図10】図9のフェーズ・ロック・ループ回路内で使用することができるクロック並直列変換器の概略図である。
【図11】図10のクロック並直列変換器に供給される信号およびそれによって生成される信号を示しているタイムチャートである。
【図12】本発明の、さらに別の実施形態によるフェーズ・ロック・ループ回路のブロック図である。
【図13】本発明によるフェーズ・ロック・ループを使用して、メモリ装置への、およびメモリ装置からのデータ・ビットをストローブするための、ライト・データ・ストローブおよびリード・データ・ストローブを生成する、メモリ装置のブロック図である。
【図14】本発明による、図13のメモリ装置、またはメモリ装置の他の実施形態を使用したコンピュータ・システムの1つの実施形態のブロック図である。
【技術分野】
【0001】
本発明は、入力クロック信号から1つ以上のクロック信号を生成するためのフェーズ・ロック・ループに関する。
【0002】
(関連出願の相互参照)
本願は、ここに参照によって含まれている2004年の6月14日に出願されたLOW POWER AND LOW TIMING JITTER PHASE−LOCK LOOP AND METHODという表題を付けられたU.S.特許出願No.10/868,284の出願日の利益を要求する。
【0003】
(発明のバックグラウンド)
周期的なデジタル信号は一般的にさまざまな電子装置の中で使われる。たぶん最も一般的な周期的なデジタル信号は、一般に、デジタル信号のタイミング、または動作がデジタル信号に行われるタイミング、を確率するために使われるクロック信号である。たとえば、データ信号は、一般に、同期的なダイナミックRAM(”SDRAM”)デバイスなどのメモリ装置に、およびそこから、クロックまたはデータ・ストローブ信号によって同時性を有して、結合される。
【0004】
メモリ装置および他のデバイスのスピードが増大し続けるにつれて、データ信号などのデジタル信号が有効となる「目(eye)」または期間(period)はますます小さくなり、この結果、デジタル信号をキャプチャーするために使われるストローブ信号または他のクロック信号のタイミングを、いっそうよりクリチカルにする。特に、目のサイズがより小さくなるにつれて、ストローブ信号の伝播遅延は、キャプチャーされるデジタル信号(複数)の伝播遅延と異なる可能性がある。結果として、デジタル信号に対するストローブ信号のスキューは、ストローブ信号のトランジションが、キャプチャーされる信号の目の中に存在しない点まで、増大する可能性がある。
【0005】
キャプチャーされデジタル信号に対するストローブ信号の正しいタイミングを保証するために使われる1つの技術は、ストローブ信号を生成するためにフェーズ・ロック・ループ(”PLL”)を使用することである。具体的には、フェーズ・ロック・ループは、ストローブ信号のタイミングが、デジタル信号のストローブ信号と有効な目との間の位相誤差を最小化するために調整されることを可能にする。たとえば、図1に例示するように、従来のフェーズ・ロック・ループ10は入力クロック信号CLKINを受け取り、CLKIN信号から出力クロック信号CLKOUTを生成する。フェーズ・ロック・ループ10は、入力クロックCLKIN信号を受け取り、CLKIN信号の位相を出力クロック信号CLKOUTと比較する位相検出器12を含む。位相検出器12は、CLKIN信号とCLKOUT信号の間で位相誤差を指し示す誤差信号VEを生成する。この誤差信号VEは、通常比較的高い利得を有するループ増幅器14に供給される。ループ増幅器14は、増幅された誤差信号VE+を生成する。
【0006】
VE信号は、CLKINとCLKOUT信号の間の位相誤差を指し示す相対的に低い周波数コンポーネントを持っているけれども、それは普通、CLKIN信号とCLKOUT信号からの高調波も含んでいる。以下に説明されるように、これらの高調波は、CLKOUT信号の位相を高い周波数で周期的に変化させ、この特性は、「位相雑音」として知られている。位相雑音を最小化するために、増幅されたVE信号は、ループ・フィルタ16に供給され、これは、普通、CLKIN信号の周波数をはるかに下回る遮断周波数を持っているローパス・フィルタである。したがって、ループ・フィルタ16は、電圧制御発振器(「VCO」)20に供給される、相対的に低い周波数の制御信号VCONを生成する。演算増幅器(図示せず)などの1つのコンポーネントは、ループ・フィルタ16とループ増幅器14両方のためにしばしば使用される。VCO20は、VCON信号の大きさに比例した周波数を有するCLKOUT信号を生成する。
【0007】
動作時、フェーズ・ロック・ループ10の閉ループの性質は、CLKOUT信号の周波数をCLKIN信号の周波数に等しく維持する大きさにVCON信号に持たせる位相誤差によって、VCO20からのCLKOUT信号の位相が調整され、その結果、CLKOUT信号の位相が、CLKINの位相と異なる。一般論として、与えられた位相誤差がより大きいコントロール電圧VCONを作り出すことになるので、小さな位相誤差が、より大きいゲインを有するループ増幅器14を使用することによって維持されることになる。
【0008】
別の従来のフェーズ・ロック・ループ30が、図2に示される。フェーズ・ロック・ループ30は、図1のフェーズ・ロック・ループ10に構造と動作の点で、実質的に同一である。したがって、簡潔さのために、同一のコンポーネントは同じ参照番号で提供されて、それらの機能と動作の説明は繰り返されない。フェーズ・ロック・ループ30は、周波数分割器34をVCO20から位相検出器12までの信号経路に含めることによって、フェーズ・ロック・ループ10と異なる。したがって、周波数分割器34はCLKOUT信号の周波数を任意の整数値Nで割ることによって、それを低減するようにプログラマブルである。したがって、CLKOUT信号がF0の周波数を持っているならば、位相検出器12にフィード・バックされた信号はF0/Nの周波数を持つことになる。
【0009】
動作時、フェーズ・ロック・ループ30の閉ループの性質は、位相検出器12に供給された信号の周波数が互いに等しいことを保証する値をVCON信号に持たせることになる。したがって、CLKIN信号がFINの周波数を持っているならば、位相検出器12にフィード・バックされた信号の周波数F0/NはFINであり、すなわち、F0/N=FINである。F0に対する方程式を解決することによって、F0=N*FIN、すなわちCLKOUT信号がCLKIN信号の周波数の整数倍の周波数を持つのが理解される。
【0010】
フェーズ・ロック・ループは、デジタル信号が高速で動作するデジタル・デバイスでキャプチャーされることを可能にすることに成功するけれども、それらは欠点がないわけではない。特に、フェーズ・ロック・ループは、たくさんのパワーを消費する可能性があり、それはラップトップコンピュータのようなバッテリ式の、あるアプリケーションでは大きな欠点である可能性がある。フェーズ・ロック・ループによって消費された電力の大きさはいくつかのパラメータの関数である。一般に、フェーズ・ロック・ループによって消費される電力は、トランジスタが2つの論理レベルの間で切り換えられるたびに電力が消費されるので、そのループによって生成された信号の周波数に、直接比例している。あいにく、高い動作周波数は、デジタル機器の速い動作スピードとマッチすることを必要とし、これにより、電力消費量を最小化することを非現実的にする。また、高い動作周波数は、ロックされた条件を達成するのにフェーズ・ロック・ループが必要とする時間を低減する利点を有している。
【0011】
フェーズ・ロック・ループはまた電力消費量と関連したそれら以外の問題をもたらす可能性がある。フェーズ・ロック・ループにより作り出されたクロック信号は、とりわけ、ループ増幅器14が、上述されたように、よい位相制御を提供するのに望ましい高いゲインを持っている場合、許容できない量の位相雑音を有する可能性がある。位相雑音は、ループ・フィルタ16の周波数応答を低減することによって低減させられることができるのに対して、そうすることは、CLKIN信号の周波数変化に応答するループの能力を低下させる可能性があり、ループがロックを達成するのに必要とされる時間を不必要に増大させる可能性がある。
【0012】
位相雑音と他の雑音源の影響は、図3に示されたフェーズ・ロック・ループを参照することによって説明されることができ、この図3は、雑音源θN1、θN2、およびθN3が追加された図2のフェーズ・ロック・ループ30である。また、図3には、KΦとして位相検出器12のゲインが、ZF(S)としてループ増幅器14の伝達関数が、およびKVCO/SとしてのVCO20の伝達関数が、示されている雑音源θN1は。CLKIN信号中の位相雑音であり、それは、たとえば、電源電圧における変動に起因する可能性がある。雑音源θN2は、ループ・フィルタ16内の電気的な雑音であり、それはたとえばループ・フィルタ16中の信号の相互結合に起因する可能性がある。雑音源θN3は電圧制御発振器20内の位相雑音である。フェーズ・ロック・ループ30のオープン・ループ・ゲインG(S)は、数式G(S)=KΦZF(S)KVCO/Sにより与えられて、これらの雑音源のうちのすべてと出力信号CLKOUTの間の伝達関数は、以下の数式で表現することができる。
【0013】
HN1(S)=NG(S)/(1+G(S)) (グラフ1)
HN2(S)=KVCO/S(1+G(S)) (グラフ2)
HN3(S)=1/(1+G(S)) (グラフ3)
これらの数式のグラフが図4に示される。下に説明されるように、本発明の実施形態用の同様なグラフが、都合良くこれらのグラフと比較されることができる。
【0014】
したがって、高い周波数で動作し、しかも相対的に小さな電力を消費し、広い周波数範囲にわたって動作し、ロックされた条件を相対的に迅速に達成することができるフェーズ・ロック・ループを求めるニーズが存在する。
(発明の概要)
フェーズ・ロック・ループとその方法は、入力クロック信号に応答する出力クロック信号を生成するために使われる。フェーズ・ロック・ループは、入力クロック信号の位相と出力クロック信号の位相との間の関係を指し示す位相誤差信号を生成する位相検出器を含む。フェーズ・ロック・ループはまた、位相誤差信号に対応する周波数を有するクロック信号を生成する電圧制御発振器を含む。しかし、電圧制御発振器からのクロック信号は出力クロック信号として使用されない。その代わりに、電圧制御発振器からのクロック信号は、電圧制御発振器によって生成されたクロック信号の周波数の整数倍の周波数で、出力クロック信号を生成する周波数逓倍器(frequency multiplier)に結合される。電圧制御発振器は、リング状に互いに結合され、遅延素子を通して信号の伝播遅延をコントロールするそれぞれの遅延制御端子を有する複数の遅延素子で形成されたリング・オシレータとすることができる。遅延素子のそれぞれの遅延制御端子は、遅延素子のそれぞれの信号の伝播遅延が位相誤差信号と一致するように、位相検出器の出力に結合される。遅延素子のそれぞれは、電圧制御発振器によって生成されたそれぞれの位相のクロック信号を生成する。電圧制御発振器が、複数位相の信号(multi-phased signals)を生成する場合、周波数逓倍器は、クロック並直列変換器(serializer)とすることができ、これは、個々の遅延素子からのクロック信号の位相のトランジションに応答して、2つのレベルの間で出力クロック信号をトランジションさせる。
(詳細な説明)
本発明による入力クロック信号CLKINから出力クロック信号CLKOUTを生成するフェーズ・ロック・ループ回路40の1つの実施形態は図5に示される。フェーズ・ロック・ループ40は、図1のフェーズ・ロック・ループ10に、構造と動作の点で類似している。したがって、簡略化するために、同一のコンポーネントは同じ参照番号で提供され、それらの機能と動作の説明は繰り返されない。フェーズ・ロック・ループ40は、周波数逓倍器44をVCO20から位相検出器12までの信号経路に含めることによって、フェーズ・ロック・ループ10および30と異なる。また、フェーズ・ロック・ループ40によって生成された信号のVOUTは、図2のフェーズ・ロック・ループ30におけるように、VCO20の出力でというよりも周波数逓倍器44の出力で取り出される。したがって、周波数逓倍器44はVCO20の出力での信号の周波数を任意の整数値Nで逓倍するようにプログラム可能である。VCO20の出力の信号がF0の周波数を持っているならば、位相検出器12にフィード・バックされる信号のCLKOUTは、N*F0の周波数を持つことになる。
【0015】
動作時、フェーズ・ロック・ループ40の閉ループ特性は、CLKOUT信号の周波数が、位相検出器12に適用されるCLKIN信号の周波数に等しい周波数を持つように、位相検出器12にフィード・バックされることを保証する値をVCON信号に持たせることになる。したがって、CLKIN信号が、FINの周波数を有する場合、位相検出器12にフィード・バックしたCLKOUT信号の周波数N*Foは、また、FINであり、なわちN*F0=FINである。F0に対してこの式を解くと、F0=FIN/Nとなり、VCO20の出力における信号は、CLKOUT信号はCLKIN信号の周波数に等しい周波数を有することになるけれども、CLKIN信号の周波数が係数Nによって低減された周波数を有することになる。
【0016】
フェーズ・ロック・ループ40の利点は、VCO12の動作周波数が係数Nによって低減され、一方、CLKOUT信号の周波数がCLKIN信号の周波数と同じ高い周波数に維持されていることである。位相検出器12は、なおも、同じ高い周波数信号を受け取り、VCO12がずっと低い周波数で動作していても、その出力に生成されたVE信号の高調波成分は、相対的に高いので、ループ・フィルタ16が高い周波数成分をフィルタすることをより容易にする。また、位相検出器12に適用されたCLKINとCLKOUT信号の高い周波数は、位相検出器12に供給される信号がVCO20の動作周波数と同じ周波数を持っていた場合に達成されることができるよりも、実質的に早く、フェーズ・ロック・ループ40がロックを達成することを可能にする。フェーズ・ロック・ループ40はまた、図6に例示するような入力信号CLKIN中の位相雑音の出力信号CLKOUT上への影響を減じる利点を持っている。図6は、以前に説明された雑音源θN1、θN2、およびθN3が追加された図5のフェーズ・ロック・ループ40を示す。また、すでに述べたように、位相検出器12のゲインはKΦとし示され、そのループ増幅器14の転送関数はZF(S)として示され、VCO20の伝送関数はKVCO/Sとして示される。フェーズ・ロック・ループ40のオープン・ループ・ゲインG(S)は、また、数式G(S)=KΦZF(S)KVCO/Sにより与えられる。これらの雑音源のすべてと出力信号CLKOUTとの間の伝達関数は、以下の数式によって表現されることができる:
HN1(S)=(G(S)/N)/(l+G(S)) (グラフ1)
HN2(S)=KVCO/NS(1+G(S)) (グラフ2)
HN3(S)=1/(1+G(S)) (グラフ3)
これらの数式用のグラフが図7に示される。図7を図4と比較することによって分かるように、VCO雑音を除いた雑音源のすべての出力信号CLKOUTへの影響はかなり低減される。
【0017】
CLKOUT信号は、図5において、周波数逓倍器44の出力から位相検出器12に直接結合されるように示されているが、それは、代案として、図8のフェーズ・ロック・ループ50に示されるように、クロック・ツリーを通して位相検出器12に結合することができる。再び、フェーズ・ロック・ループ50は、図5のフェーズ・ロック・ループ40に構造と動作野点で類似しているので、同一のコンポーネントは同じ参照番号を提供されて、それらの機能と動作の説明は繰り返されない。フェーズ・ロック・ループ50は、CLKOUT信号が結合されるクロック・ツリー52を含む。クロック・ツリー52はブランチ54を含み、これは、CLKOUT信号のトランジションに応答して、データ・ビットDATAを受け取り、データ・ビットDATAをデータ・バス端子58に供給するデータ出力ラッチ56に結合される。クロック・ツリー52から位相検出器12にCLKOUT信号を結合することによって、フェーズ・ロック・ループ50は、DATAビットがCLKIN信号に同期してデータ・バス端末58に結合されることを保証する。
【0018】
本発明の1つの実施形態によるフェーズ・ロック・ループ70が、図9でより詳細に示される。フェーズ・ロック・ループ70は、CLKIN信号とフィードバック・クロック信号CLKFBを受け取る位相検出器72を含む。位相検出器72は、アップ/ダウン制御回路74を含み、これは、クロック・ツリー76から出力されるCLKOUT信号の周波数を減少させる「DOWN」信号、またはクロック・ツリー76から出力されるCLKOUT信号の周波数を増大させる「UP」信号の、どちらか一方を生成する。位相検出器72はまた、チャージ・ポンプ78を含み、これはDOWNとUP信号を受け取る。基本的に、チャージ・ポンプ78は、エラー電圧VEを生成し、これはUP信号に応答して大きさを増大し、DOWN信号に応答して大きさを減少する。
【0019】
アップ/ダウン制御回路74は、CLKFB信号によってクロックされる第1のフリップフロップ回路80とCLKIN信号によってクロックされる第2のフリップフロップ回路82を含む。供給電圧Vccは、フリップフロップ回路80、82の両方に結合される。したがって、CLKFB信号が高くトランジションするときはいつでもDOWN信号が生成されて、CLKIN信号が高くトランジションするときはいつでもUP信号は生成される。しかし、DOWNとUP信号は、ANDゲート84に供給され、これは、ドライバ86を通してフリップフロップ回路80、82のリセット端子にリセット信号を結合する。したがって、UP信号が生成されるまでの間だけ、フリップフロップ80はセットされてDOWN信号を生成し、DOWN信号が生成されるまでの間だけ、フリップフロップ82はセットされてUP信号を生成する。DOWN信号の持続期間は、CLKFB信号の位相がCLKIN信号の位相に先行する時間に実質的に等しく、UP信号の持続期間は、CLKFB信号の位相がCLKIN信号の位相に遅れる時間に実質的に等しい。
【0020】
位相検出器によって生成された誤差信号VEは、ループ・フィルタ90に適用され、これは、周波数の関数として誤差信号VEを次第に弱めるコンデンサ94と、コンデンサ94のインピーダンスが抵抗器96のインピーダンスに実質的に等しくなるまでだけ、周波数の関数として誤差信号VEを次第に弱めるコンデンサ92と抵抗器96からなるシリーズ・コンビネーションとによって形成されたローパス・フィルタによって形成されている。
【0021】
ループ・フィルタ90は、リング・オシレータ102のそれぞれの制御入力に供給される1対のコントロール電圧VCON+とVCON-を生成する、自己バイアス回路100の入力に結合される。リング・オシレータ102は、4つの遅延ステージ104a−dを含み、これらは、非反転入力、反転入力、非反転/反転出力、さらに+と−の制御入力を含む。遅延ステージ104a−dは、互いにシリーズ結合され、および非反転入力に反転出力を、および反転入力に非反転出力を結合する状態で、最後の遅延ステージ104dから第1の遅延ステージ104aに結合される。遅延ステージ104a−d数が偶数である限り、遅延ステージ104a−dは、不安定(unstable)で、それにより、遅延ステージ104a−dのそれぞれを通した伝播遅延のみの関数である周波数で発振する。各ステージのそれぞれを通る伝播遅延は、それぞれ、遅延ステージ104a−dの、+と−の制御入力に供給されるVCON+とVCON-コントロール電圧によりコントロールされる。したがって、遅延ステージ104a−dは、VCON+とVCON-のコントロール電圧によって決定される周波数で動作する。
【0022】
遅延ステージ104a−dのそれぞれの出力は、それぞれのバッファ106a−dに結合される。バッファ106は集合的に、4つのクロック信号とそれらのコンプリメントを生成し、それらはCK0−CK7とラベル付けされる。これらのクロック信号は、クロック・ツリー76に供給される出力クロック信号CLKOUTを生成する8:1の並直列変換器110に供給される。並直列変換器110によって生成されたCLKOUT信号は、実質的に、リング・オシレータ102の動作周波数の4倍の周波数を有している。したがって、この並直列変換器110は、図5および図8の、それぞれフェーズ・ロック・ループ40、50で使用される周波数逓倍器44として機能する。したがって、リング・オシレータ102と並直列変換器110は、相対的に高い周波数クロック信号を生成し、一方、リング・オシレータ102は、相対的に低い周波数のクロック信号を生成することによって、相対的に低い電力を消費する。
【0023】
並直列変換器110によって生成されたCLKOUT信号は、I/Oモデル回路112を通して、好ましくは、クロック・ツリー76中の位置から位相検出器72に結合される。I/Oモデル回路112は遅延回路であり、この遅延回路は、CLKOUT信号、またはCLKOUT信号がクロック・ツリー76から結合される位置からのCLKOUT信号ダウンストリームによってストローブされた信号の遅延を補償(compensate;補正)する。たとえば、I/Oモデル回路は、CLKOUT信号がラッチ56(図8)へのインプットでクロック・ツリー76から結合される場合、それがラッチ56からデータ・バス端子58に結合される際のデータ・ビットの遅延を補償することになる。
【0024】
図9のクロック並直列変換器110として使われることができるクロック並直列変換器120の1つの実施形態は、図10に示される。この並直列変換器は、シリーズに結合された第1と第2のNMOSトランジスタ124、126からなる4つの並列分岐122a−dを含み、これらは、後で明らかになる理由のために奇数の記号表示で示されている。この並直列変換器は、また、シリーズに結合された第1と第2のNMOSトランジスタ132、134からなる4つの並列分岐130a−dを含み、これらは、偶数の記号表示で示されている。トランジスタ・ブランチ122は、第1のPMOSトランジスタ140のドレインに結合されて、トランジスタ・ブランチ130は第2のPMOSトランジスタ142のドレインに結合される。PMOSトランジスタ140、142は、グラウンドに結合されているそれらのゲートによってONにバイアスされている。PMOSトランジスタ140、142のドレインは、中間の相補的な出力クロック信号CLKとCLK*を作成する。
【0025】
CLKとCLK*信号は、ゲインステージ150に結合され、このゲインステージ150は、グラウンドに結合されたゲートを有することによってONにバイアスされている1対のPMOSトランジスタ152、154と、供給電圧Vccに結合されたゲートを持つことによってONにバイアスされた1対のNMOSトランジスタ156、158を含む。CLK信号は、第1のNMOSスイッチング・トランジスタ160のゲートに結合されて、CLK*信号は、そのドレインでCLKOUT信号を生成する第2のNMOSスイッチング・トランジスタ162のゲートに結合される。コンプリメンタリのCLKOUT信号が必要であれば、NMOSトランジスタ160のドレインで生成されることができる。
【0026】
クロック並直列変換器120の動作を、図11のタイムチャートへのリファレンスによって説明する。CK0−CK7信号の各位相は、8つの離散的な時間区間を形成し、これらは、図11に示されるように、ラベル付けされる。これらの時間区間の数は、図10でトランジスタ・ブランチ122、130にラベル付けするのに使用する数に対応する。各番号付けされたブランチ内の各トランジスタは、対応して番号付けされた時間区間の間、共にONであることが理解される。たとえば、ブランチ122a中のトランジスタ124、126は、CK0とCK5信号が共にハイ(high)である時間区間「1」の期間、共にONである。同様に、ブランチ130a中のトランジスタ132、134は、CK1とCK6信号が共にハイである時間区間「2」の期間、共にONである。結果として、図11に例示するように、並直列変換器110からのCLKOUT信号は、それがCK0−CK7信号の4倍の周波数を有するように、CK0−CK7信号のすべてのトランジションでトグルする(切り換える)。
【0027】
本発明によるフェーズ・ロック・ループ170の別の実施形態は、図12に示される。
フェーズ・ロック・ループ170は、図9のフェーズ・ロック・ループ70において使われたコンポーネントの多くを使用するので、それらの機能と動作の説明は繰り返されない。このフェーズ・ロック・ループ170は、4つの位相にされたクロック信号CK0−CK3を、マルチ位相のクロック信号が有益なさまざまな機能のために使われることができるクロック・ツリー76に結合することによって、フェーズ・ロック・ループ70と異なる。たとえば、それらは、4ビットのデータをいくつかのデータ・バス端子のそれぞれに結合するのに使用することができる。いずれの場合であっても、CK0−CK3信号は、クロック・ツリー76から、並直列変換器110に結合され、I/Oモデル回路112に結合されて、図9を参照して上記で説明されたように使用される、1つのCLK信号を生成する。
【0028】
上述したように、本発明のフェーズ・ロック・ループは、メモリ・デバイスにおけるリード・データ・ストローブ(read data strobe)、ライト・データ・ストローブ(write data strobe)を生成するために使用できる。図13を参照して、シンクロナス・ダイナミックRAM(”SDRAM”)200はコマンド・デコーダを含み、このコマンド・デコーダは、入力レシーバ208を通して結合される制御バス206で受け取られた高水準のコマンド信号に応答するSDRAM 200の動作をコントロールする。一般にメモリコントローラ(図3において示されない)により生成されるこれらのハイ・レベル・コマンド信号は、クロック・イネーブル信号CKE*、クロック信号CLK、チップセレクト信号CS*、書き込みイネーブル信号WE*、ロー(row)・アドレス・ストローブ信号RAS*、カラム・アドレス・ストローブ信号CAS*、およびデータ・マスク信号DQMである。ここで、「*」は、アクティブ・ローの信号を示す。コマンド・デコーダ204は、ハイ・レベル・コマンド信号に応答して、コマンド信号のシーケンスを生成し、ハイ・レベル・コマンド信号のうちのそれぞれにより明示された機能(例えば、読み込み、または書き込み)を実行する。これらのコマンド信号と、それらがそれらのそれぞれの機能を遂行する方法は、従来通りである。したがって、簡潔さのために、これらのコマンド信号のこれ以上の説明は省略される。
【0029】
SDRAM 200は、アドレス・バス214を通してロー・アドレスとカラム・アドレスを受け取るアドレス・レジスタ212を含む。アドレス・バス214は、一般に入力レシーバ210を通して結合されて、それからメモリ・コントローラ(図13において示されない)に供給される。ロー・アドレスは、一般に最初にアドレス・レジスタ212によって受け取られて、ロー・アドレス・マルチプレクサ218に供給される。ロー・アドレス・マルチプレクサ218は、ロー・アドレスの一部を成形しているバンク・アドレス・ビットの状態に依存して、2つのメモリ・バンク220、222のうちのどちらか一方に関連づけられた多くのコンポーネントに、ロー・アドレスを結合する。メモリ・バンク220、222それぞれに関連づけられているものは、それそれぞれのロー・アドレス・ラッチ226とロー・デコーダ228であり、前者は、ロー・アドレスを格納し、後者は、ロー・アドレスをデコードし、対応する信号をアレー220または222の1つに供給する。ロー・アドレス・マルチプレクサ218は、また、アレー220、222内のメモリ・セルをリフレッシュするためのロー・アドレスを、ロー・アドレス・ラッチ226に結合する。このロー・アドレスは、リフレッシュ・カウンタ230によってリフレッシュする目的のために生成され、リフレッシュ・カウンタ230は、リフレッシュ・コントローラ232によってコントロールされる。リフレッシュ・コントローラ232もまた、コマンド・デコーダ204によってコントロールされる。
【0030】
ロー・アドレスがアドレス・レジスタ212に供給されて、一つのロー・アドレス・ラッチ226内に格納された後に、カラム・アドレスがアドレス・レジスタ212に供給される。アドレス・レジスタ212は、カラム・アドレスをカラム・アドレス・ラッチ240に結合する。SDRAM200のオペレーティング・モードに依存して、カラム・アドレスは、バースト・カウンタ242を通してカラム・アドレス・バッファ244に結合されるか、あるいはバースト・カウンタ242に結合され、このバースト・カウンタ242は、カラム・アドレスのシーケンスを、アドレス・レジスタ212によって出力されたカラム・アドレスで起動しているカラム・アドレス・バッファ244に供給する。どちらかの場合に、カラム・アドレス・バッファ244は、カラム・アドレスをカラムデコーダ248に供給する。
【0031】
アレー220、222のうちの1つから読み出されるデータは、アレー220、222のうちの1つに対するカラム回路254、255に結合される。データは、次ぎに、データ出力レジスタ256とデータ出力ドライバ257を通してデータ・バス258に結合される。データ出力ドライバ257は、本発明によるフェーズ・ロック・ループ259によって生成されたリード・データ・ストローブに応答して、リード・データをデータ・バス258に供給する。フェーズ・ロック・ループ259は周期的なCLKIN信号を受け取り、上で説明されるように、CLKOUT信号を生成する。CLKOUT信号は、リード・データ・ストローブとして使われ、これにより、リード・データは、実質的にCLKIN信号と位相一致して、データ・バス258に結合されるようになる。
【0032】
アレー220、222のうちの1つに書き込まれるデータは、データ・バス258からデータ入力レシーバ261を通して、データ入力レジスタ260に結合される。書き込みデータは、ライト・データ・ストローブとして使われるCLKOUT信号に応答して、データ・バス258から結合される。結果として、ライト・データは、CLKIN信号と実質的に位相一致して、データ・バス258からSDRAM200に結合される。代わりに、フェーズ・ロック・ループは、CLKIN信号に対応する「データ・アイ(data eye)」のセンターで、書き込みデータがSDRAM200に結合されるように、当業者によく知られた技術を使用して、CLKFB信号がCLKIN信号の直交と一致しているときに、そこに使用される位相検出器が最小の誤差信号を生成するようにデザインできる。どちらのケースにおいても、ライト・データは、カラム回路254、255に結合され、そこで、ライト・データがそれぞれアレー220、222のうちの1つに転送される。マスク・レジスタ264は、データ・マスクDM信号に応答して、たとえば、アレー220、222から読まれるデータを選択的にマスキングするなどにより、カラム回路254、255への、およびそこからのデータのフローを選択的に変更する。
【0033】
図14は、SDRAM200、または上で説明されたフェーズ・ロック・ループの実施形態または本発明の他の実施形態の1つを使用した他のメモリ装置、を使用することができるコンピュータ・システム300の1つの実施形態を示す。コンピュータ・システム300は、特定の演算(calculations)またはタスクを遂行するソフトウェアを実行するなどの、さまざまなコンピューティング機能を遂行するために、プロセッサ302を含む。プロセッサ302はプロセッサ・バス304を含み、これは、通常、アドレス・バス、制御バス、およびデータ・バスを含む。さらに、コンピュータ・システム300は、オペレータがコンピュータ・ステム300とインタフェースすることを可能にするためにプロセッサ302に結合された、キーボードまたはマウスなどの1つ以上の入力装置314を含む。一般に、コンピュータ・システム300は、また、一般にプリンタまたはビデオ端末である出力装置などの、プロセッサ302に結合された1つ以上の出力装置316を含む。1つ以上のデータ記憶装置518が、一般に、外部記憶装置メディア(示されない)でデータを格納したり、またはデータを取り出したりするために、プロセッサ302に結合される。典型的な記憶装置318の例は、ハードディスクで、フロッピィ・ディスク(登録商標)、テープのカセット、およびコンパクト・ディスク読み取り専用記憶装置(CD−ROM)を含む。プロセッサ302は、また、通常、静的なランダム・アクセス・メモリ(”SRAM”)であるキャッシュ・メモリ326に、およびメモリ・コントローラ330を通してSDRAMに、結合される。メモリ・コントローラ330は、ロー・アドレスとカラム・アドレスをSDRAM200に結合するアドレス・バス214(図13)に結合されたアドレス・バスを含む。メモリ制御器330は、また、コマンド信号をSDRAM 200の制御バス206に結合する制御バスを含む。SDRAM200の外部データ・バス258は、直接またはメモリ・コントローラ330を通して、プロセッサ302のデータ・バスに結合される。
【0034】
前述したことから、本発明の特定の実施形態が説明の目的のためにここに記述されたけれども、本発明の精神と範囲を逸脱せずにさまざまな修正をすることができることが理解されよう。したがって、請求の範囲による以外では、本発明は制限されない。
【図面の簡単な説明】
【0035】
【図1】従来のフェーズ・ロック・ループ回路のうちの一つのタイプのブロックを示す図である。
【図2】従来のフェーズ・ロック・ループ回路のうちの別のタイプのブロックを示す図である。
【図3】さまざまな雑音源を示すために注釈が付けられた、図2のフェーズ・ロック・ループのブロック図である。
【図4】図3において示された雑音源の、図2のフェーズ・ロック・ループから出力信号への影響を示しているグラフの図である。
【図5】本発明の1つの実施形態によるフェーズ・ロック・ループ回路のブロック図である。
【図6】さまざまな雑音源を示すため注釈が付けられた、図5のフェーズ・ロック・ループのブロック図である。
【図7】図6において示された雑音源の、図5のフェーズ・ロック・ループから出力信号への影響を示しているグラフである。
【図8】本発明の別の実施形態によるフェーズ・ロック・ループ回路のブロック図である。
【図9】発明の別の実施形態に従ってフェーズ・ロック・ループ回路のブロックの図である。
【図10】図9のフェーズ・ロック・ループ回路内で使用することができるクロック並直列変換器の概略図である。
【図11】図10のクロック並直列変換器に供給される信号およびそれによって生成される信号を示しているタイムチャートである。
【図12】本発明の、さらに別の実施形態によるフェーズ・ロック・ループ回路のブロック図である。
【図13】本発明によるフェーズ・ロック・ループを使用して、メモリ装置への、およびメモリ装置からのデータ・ビットをストローブするための、ライト・データ・ストローブおよびリード・データ・ストローブを生成する、メモリ装置のブロック図である。
【図14】本発明による、図13のメモリ装置、またはメモリ装置の他の実施形態を使用したコンピュータ・システムの1つの実施形態のブロック図である。
【特許請求の範囲】
【請求項1】
入力クロック信号に応答して出力クロック信号を生成するフェーズ・ロック・ループであって、
前記入力クロック信号を受ける第1の入力および前記出力クロック信号を受ける第2の入力を有し、出力に、前記入力クロック信号の位相と前記出力クロック信号の位相との間の関係を指し示す位相誤差信号を生成する位相検出器、
前記位相検出器の前記出力に結合された入力を有し、出力に、前記位相誤差信号に対応する周波数を有するクロック信号を生成する電圧制御発振器、および
前記電圧制御発振器の前記出力から前記クロック信号を受けるように結合された入力を有し、出力に、前記電圧制御発振器の前記出力から受けた前記クロック信号の周波数の倍数の周波数を有するクロック信号を生成し、前記出力が前記位相検出器の前記第2の入力に結合されている、周波数逓倍器
を備えることを特徴とするフェーズ・ロック・ループ。
【請求項2】
前記位相誤差信号は、前記入力クロック信号の位相と前記出力クロック信号の位相の差を指し示すことを特徴とする請求項1に記載のフェーズ・ロック・ループ。
【請求項3】
前記位相誤差信号は、前記入力クロック信号の前記位相と、前記出力クロック信号とプラス90度、またはマイナス90度の位相合計との差を指し示すことを特徴とする請求項1に記載のフェーズ・ロック・ループ。
【請求項4】
前記位相検出器の前記出力と前記電圧制御発振器の前記入力の間に結合されたループ・フィルタをさらに備えることを特徴とする請求項1に記載のフェーズ・ロック・ループ。
【請求項5】
前記位相検出器の前記出力と前記電圧制御発振器の前記入力の間に結合されたループ増幅器をさらに備えることを特徴とする請求項1に記載のフェーズ・ロック・ループ。
【請求項6】
前記周波数逓倍器によって生成された前記出力クロック信号は、前記電圧制御発振器の前記出力から受け取られた前記クロック信号の前記周波数の整数倍の周波数を有することを特徴とする請求項1に記載のフェーズ・ロック・ループ。
【請求項7】
前記周波数逓倍器から前記出力クロック信号を受け取るために結合されたクロック・ツリーをさらに備え、前記位相検出器の前記第2の入力が、前記クロック・ツリーを通して前記周波数逓倍器から前記出力クロック信号を受け取るように、前記位相検出器の前記第2の入力は前記クロック・ツリーに結合されていることを特徴とする請求項1に記載のフェーズ・ロック・ループ。
【請求項8】
前記電圧制御発振器は、リング・オシレータを備えることを特徴とする請求項1に記載のフェーズ・ロック・ループ。
【請求項9】
前記リング・オシレータは、不安定な関係(unstable relationship)で、リング状に、互いに結合される複数の遅延素子を備え、前記遅延素子それぞれは、当該遅延素子を通した前記信号伝搬遅延を制御するそれぞれの遅延制御端子を有し、前記遅延素子の前記制御端子は、前記遅延素子それぞれの前記信号伝搬遅延が前記位相誤差信号に対応するように前記位相検出器の前記出力に結合され、前記位相遅延素子それぞれは前記電圧制御発振器によって生成された前記クロック信号からなるそれぞれの位相のクロック信号を生成することを特徴とする請求項8に記載のフェーズ・ロック・ループ。
【請求項10】
前記周波数逓倍器は、前記遅延素子それぞれから前記クロック信号の前記位相のそれぞれを受け取るクロック並直列変換器を備え、当該クロック並直列変換器は、前記遅延素子それぞれから前記クロック信号の前記位相それぞれのトランジションに基づいて前記出力クロック信号をトランジションさせるように動作することを特徴とする請求項9に記載のフェーズ・ロック・ループ。
【請求項11】
前記クロック並直列変換器は、
第1の出力ノードと第1の基準電圧間で互いに並列に結合された第1の複数のトランジスタであって、それぞれが、前記遅延素子の一つおきの一つに結合されている第1の複数のトランジスタ、および
第2の出力ノードと第2の基準電圧間で互いに並列に結合された第2の複数のトランジスタであって、それぞれが、前記第1の複数のトランジスタに接続されていない、前記遅延素子の一つおきの、一つに結合されている第2の複数のトランジスタ
を備えることを特徴とする請求項10に記載のフェーズ・ロック・ループ:
【請求項12】
前記第1と第2の基準電圧は、グラウンド電位であることを特徴とする請求項11に記載のフェーズ・ロック・ループ。
【請求項13】
前記遅延素子それぞれによって生成された前記クロック信号の前記位相を受け取るために前記電圧制御発振器に結合されたクロック・ツリーをさらに備えることを特徴とする請求項9に記載のフェーズ・ロック・ループ。
【請求項14】
前記周波数逓倍器は、前記クロック・ツリーを通して前記遅延素子それぞれから前記クロック信号の前記位相それぞれを受け取るために前記クロック・ツリーに結合されたクロック並直列変換器を備え、前記周波数逓倍器は、前記遅延素子それぞれからの前記クロック信号の前記位相それぞれのトランジションに基づいて前記出力クロック信号をトランジションさせるように動作することを特徴とする請求項13に記載のフェーズ・ロック・ループ。
【請求項15】
前記位相検出器は、
前記入力クロック信号に先行する前記出力クロック信号に応答してダウン信号、前記入力クロック信号に遅れる前記出力クロック信号に応答してアップクロック信号を生成することを可能とするアップ/ダウン制御回路、および
前記アップ/ダウンの制御回路に結合され、前記ダウン信号に応答して前記出力クロック信号の周波数の減少を引き起こす大きさを有する前記誤差信号を生成し、前記アップ信号に応答して前記出力クロック信号の周波数の増加を引き起こす大きさを有する前記誤差信号を生成するチャージ・ポンプ
を備えることを特徴とする請求項1に記載のフェーズ・ロック・ループ。
【請求項16】
前記アップ/ダウンの制御回路は、
前記出力クロック信号を受け取るために結合されたクロック入力を有し、出力で前記ダウン信号を生成し、第1のリセット端子を有する第1のフリップフロップ回路、
前記入力クロック信号を受け取るために結合されたクロック入力を有し、出力で前記アップ信号を生成し、第2のリセット端子を有する第2のフリップフロップ回路、および
前記ダウン信号が生成されるまでの期間だけ前記アップ信号が生成され、前記アップ信号が生成されるまでの期間だけ前記ダウン信号が生成されるように、前記第1のフリップフロップの前記出力に結合された第1の入力、前記第2のフリップフロップの前記出力に結合された第2の入力、および前記第1の第2のリセット端子に結合された出力を有する、論理回路
を備えることを特徴とする請求項15に記載のフェーズ・ロック・ループ:
【請求項17】
入力クロック信号に応答して出力クロック信号を生成するフェーズ・ロック・ループであって、
前記入力クロック信号を受ける第1の入力および前記出力クロック信号を受ける第2の入力を有し、出力に、前記入力クロック信号の位相と前記出力クロック信号の位相との間の関係を指し示す位相誤差信号を生成する位相検出器、
前記位相検出器の前記出力に結合され、フィルタされた誤差信号を生成するループ・フィルタ、
不安定な関係(unstable relationship)で、リング状に互いに結合された複数の遅延素子であって、当該遅延素子それぞれは、当該遅延素子を通した信号の伝搬遅延を制御するそれぞれの遅延制御端子を有し、当該遅延素子それぞれの前記遅延制御端子は、当該遅延素子それぞれの前記信号伝搬遅延が前記位相誤差信号に対応するように、前記位相検出器の前記出力に結合され、それぞれが、それぞれの位相のクロック信号を生成する複数の遅延素子、および
前記複数の遅延素子のそれぞれから、前記それぞれの位相のクロック信号を受けるように結合されたクロック並直列変換器であって、出力を備え、当該出力に、前記複数の遅延素子それぞれから前記それぞれの位相のクロック信号の各トランジションに応答するトランジションをさせるレベルを有する前記出力信号を生成させるクロック並直列変換器
を備えることを特徴とするフェーズ・ロック・ループ。
【請求項18】
前記クロック並直列変換器から前記出力クロック信号を受け取るように結合されたクロック・ツリーをさらに備え、前記位相検出器の第2の入力は、前記クロック・ツリーを通して前記クロック並直列変換器から前記出力クロック信号を受け取るように、クロック・ツリーに結合されていることを特徴とする請求項17に記載のフェーズ・ロック・ループ。
【請求項19】
前記位相誤差信号は、前記入力クロック信号の位相と前記出力クロック信号の位相の差を指し示すことを特徴とする請求項17に記載のフェーズ・ロック・ループ。
【請求項20】
前記位相誤差信号は、前記入力クロック信号の位相と、前記出力クロック信号とプラス90度またはマイナス90度の位相合計との差を指し示すことを特徴とする請求項17に記載のフェーズ・ロック・ループ。
【請求項21】
前記クロック並直列変換器は、
第1の出力ノードと第1の基準電圧間で互いに並列に結合された第1の複数のトランジスタであって、それぞれが、前記遅延素子の一つおきの一つに結合されている第1の複数のトランジスタ、および
第2の出力ノードと第2の基準電圧間で互いに並列に結合された第2の複数のトランジスタであって、それぞれが、前記第1の複数のトランジスタに接続されていない、前記遅延素子の一つおきの、一つに結合されている第2の複数のトランジスタ
を備えることを特徴とする請求項17に記載のフェーズ・ロック・ループ:
【請求項22】
前記第1と第2の基準電圧は、グラウンド電位であることを特徴とする請求項21に記載のフェーズ・ロック・ループ。
【請求項23】
前記遅延素子それぞれによって生成された前記クロック信号の前記位相を受け取るために前記遅延素子に結合されたクロック・ツリーをさらに備えることを特徴とする請求項17に記載のフェーズ・ロック・ループ。
【請求項24】
前記位相検出器は、
前記入力クロック信号に先行する前記出力クロック信号に応答してダウン信号、前記入力クロック信号に遅れる前記出力クロック信号に応答してアップクロック信号を生成することを可能とするアップ/ダウン制御回路、および
前記アップ/ダウンの制御回路に結合され、前記ダウン信号に応答して前記出力クロック信号の周波数の減少を引き起こす大きさを有する前記誤差信号を生成し、前記アップ信号に応答して前記出力クロック信号の周波数の増加を引き起こす大きさを有する前記誤差信号を生成するチャージ・ポンプ
を備えることを特徴とする請求項17に記載のフェーズ・ロック・ループ:
【請求項25】
前記アップ/ダウンの制御回路は、
前記出力クロック信号を受け取るために結合されたクロック入力を有し、出力で前記ダウン信号を生成し、第1のリセット端子を有する第1のフリップフロップ回路、
前記入力クロック信号を受け取るために結合されたクロック入力を有し、出力で前記アップ信号を生成し、第2のリセット端子を有する第2のフリップフロップ回路、および
前記ダウン信号が生成されるまでの期間だけ前記アップ信号が生成され、前記アップ信号が生成されるまでの期間だけ前記ダウン信号が生成されるように、前記第1のフリップフロップの前記出力に結合された第1の入力、前記第2のフリップフロップの前記出力に結合された第2の入力、および前記第1の第2のリセット端子に結合された出力を有する、論理回路
を備えることを特徴とする請求項24に記載のフェーズ・ロック・ループ。
【請求項26】
メモリ装置であって、
前記メモリ装置の外部アドレス端子に供給されるロー・アドレス信号を受けて復号するように動作するロー・アドレス回路、
前記外部アドレス端子に供給されるカラム・アドレス信号を受けて復号するように動作するカラム・アドレス回路、
メモリ・セル・アレーであって、復号された前記ロー・アドレス信号と、復号された前記カラム・アドレス信号によって決定されたロケーションに書き込まれるデータを格納し、あるいは、そのロケーションから読み出すように動作するメモリ・セル・アレー、
前記アレーとそれぞれのデータ・ラッチとの間で前記データに対応するデータ信号を結合するように動作するデータ・パス回路であって、前記データ・ラッチのそれぞれは、データ・ストローブ信号に応答して、当該データ・ラッチと前記メモリ装置の外部データ端子の間で前記データ信号のそれぞれを結合するデータ・パス回路、
前記メモリ装置のそれぞれの外部コマンド端子に供給される複数のコマンド信号を復号するように動作し、復号したコマンド信号に対応する制御信号を生成するように動作するコマンド・デコーダ、および
入力クロック信号に応答して前記データ・ストローブ信号を生成するフェーズ・ロック・ループを備え、
前記フェーズ・ロック・ループは、
前記入力クロック信号を受ける第1の入力および前記データ・ストローブ信号を受ける第2の入力を有し、出力に、前記入力クロック信号の位相と前記データ・ストローブ信号の位相との間の関係を指し示す位相誤差信号を生成する位相検出器、
前記位相検出器の前記出力に結合された入力を有し、出力に、前記位相誤差信号に対応する周波数を有するクロック信号を生成する電圧制御発振器、および
前記電圧制御発振器の前記出力から前記クロック信号を受けるように結合された入力を有し、出力に、前記電圧制御発振器の前記出力から受けた前記クロック信号の周波数の倍数の周波数を有するデータ・ストローブ信号を生成する周波数逓倍器
を備え
前記周波数逓倍器の前記出力は前記位相検出器の第2の入力に結合されることを特徴とするメモリ装置。
【請求項27】
前記データ・ストローブ信号は、リード・データ・ストローブ信号を備え、前記位相誤差信号は、前記入力クロック信号の位相と前記リード・データ・ストローブ信号の位相との差を指し示すことを特徴とする請求項26に記載のメモリ装置。
【請求項28】
前記データ・ストローブ信号は、ライト・データ・ストローブ信号を備え、前記位相誤差信号は、前記入力クロック信号の位相と、前記ライト・データ・ストローブ信号とプラス90度またはマイナス90度の位相合計との差を指し示すことを特徴とする請求項26に記載のメモリ装置。
【請求項29】
前記位相検出器の出力と前記電圧制御発振器の入力の間に結合されたループ・フィルタをさらに備えることを特徴とする請求項26に記載のメモリ装置。
【請求項30】
前記位相検出器の出力と前記電圧制御発振器の入力の間に結合されたループ増幅器をさらに備えることを特徴とする請求項26に記載のメモリ装置。
【請求項31】
前記周波数逓倍器によって生成された前記データ・ストローブ信号は、前記電圧制御発振器の前記出力から受け取られた前記クロック信号の周波数の整数倍の周波数を有することを特徴とする請求項26に記載のメモリ装置。
【請求項32】
前記データ・ストローブ信号は、前記周波数逓倍器よりも前記データ・ラッチに近い回路ノードから前記位相検出器の前記第2の入力に結合されることを特徴とする請求項26に記載のメモリ装置。
【請求項33】
前記電圧制御発振器は、リング・オシレータであることを特徴とする請求項26に記載のメモリ装置。
【請求項34】
前記リング・オシレータは、不安定な関係(unstable relationship)で、リング状に、互いに結合される複数の遅延素子を備え、前記遅延素子それぞれは、当該遅延素子を通した前記信号伝搬遅延を制御するそれぞれの遅延制御端子を有し、前記遅延素子の前記制御端子は、前記遅延素子それぞれの前記信号伝搬遅延が前記位相誤差信号に対応するように前記位相検出器の前記出力に結合され、前記位相遅延素子それぞれは前記電圧制御発振器によって生成された前記クロック信号からなるそれぞれの位相のクロック信号を生成することを特徴とする請求項33に記載のフェーズ・ロック・ループ。
【請求項35】
前記周波数逓倍器は、前記遅延素子それぞれから前記クロック信号の前記位相のそれぞれを受け取るように結合されたクロック並直列変換器を備え、当該クロック並直列変換器は、前記遅延素子それぞれから前記クロック信号の前記位相それぞれのトランジションに基づいて前記データ・ストローブ信号をトランジションさせるように動作することを特徴とする請求項34に記載のメモリ装置。
【請求項36】
前記クロック並直列変換器は、
第1の出力ノードと第1の基準電圧間で互いに並列に結合された第1の複数のトランジスタであって、それぞれが、前記遅延素子の一つおきの一つに結合されている第1の複数のトランジスタ、および
第2の出力ノードと第2の基準電圧間で互いに並列に結合された第2の複数のトランジスタであって、それぞれが、前記第1の複数のトランジスタに接続されていない、前記遅延素子の一つおきの、一つに結合されている第2の複数のトランジスタ
を備えることを特徴とする請求項35に記載のメモリ装置。
【請求項37】
前記第1と第2の基準電圧は、グラウンド電位であることを特徴とする請求項36に記載のメモリ装置。
【請求項38】
前記遅延素子それぞれによって生成された前記クロック信号の前記位相を受け取るために前記電圧制御発振器に結合されたクロック・ツリーをさらに備えることを特徴とする請求項34に記載のメモリ装置。
【請求項39】
前記周波数逓倍器は、前記クロック・ツリーを前記遅延素子それぞれから前記クロック信号の前記位相それぞれを受け取るために前記クロック・ツリーに結合されたクロック並直列変換器を備え、前記周波数逓倍器は、前記遅延素子それぞれからの前記クロック信号の前記位相それぞれのトランジションに基づいて前記データ・ストローブ信号をトランジションさせるように動作することを特徴とする請求項38に記載のメモリ装置。
【請求項40】
前記位相検出器は、
前記入力クロック信号に先行する前記データ・ストローブ信号に応答してダウン信号、前記入力クロック信号に遅れる前記データ・ストローブ信号に応答してアップクロック信号を生成することを可能とするアップ/ダウン制御回路、および
前記アップ/ダウンの制御回路に結合され、前記ダウン信号に応答して前記データ・ストローブ信号の周波数の減少を引き起こす大きさを有する前記誤差信号を生成し、前記アップ信号に応答して前記出力データ・ストローブ信号の周波数の増加を引き起こす大きさを有する前記誤差信号を生成するチャージ・ポンプ
を備えることを特徴とする請求項26に記載のメモリ装置。
【請求項41】
前記アップ/ダウンの制御回路は、
前記データ・ストローブ信号を受け取るために結合されたクロック入力を有し、出力で前記ダウン信号を生成し、第1のリセット端子を有する第1のフリップフロップ回路、
前記入力クロック信号を受け取るために結合されたクロック入力を有し、出力で前記アップ信号を生成し、第2のリセット端子を有する第2のフリップフロップ回路、および
前記ダウン信号が生成されるまでの期間だけ前記アップ信号が生成され、前記アップ信号が生成されるまでの期間だけ前記ダウン信号が生成されるように、前記第1のフリップフロップの前記出力に結合された第1の入力、前記第2のフリップフロップの前記出力に結合された第2の入力、および前記第1の第2のリセット端子に結合された出力を有する、論理回路
を備えることを特徴とする請求項40に記載のメモリ装置。
【請求項42】
前記メモリ装置は、ダイナミックRAMデバイスを備えることを特徴とする請求項26に記載のメモリ装置。
【請求項43】
前記入力クロック信号は、メモリ装置に外部から結合されるクロック信号であることを特徴とする請求項26に記載のメモリ装置。
【請求項44】
コンピュータ・システムであって、
プロセッサ・バスを有するプロセッサ、
前記コンピュータ・システムにデータが入力されるようにする、前記プロセッサ・バスを介して前記プロセッサに結合された入力装置、
前記コンピュータ・システムからデータが出力されるようにする、前記プロセッサ・バスを介して結合された出力装置、
データを大容量記憶装置から読み出されるようにする、前記プロセッサ・バスを介して結合されたデータ記憶装置、
前記プロセッサ・バスを介して前記プロセッサに結合されたメモリ・コントローラ、
前記メモリ・コントローラに結合されたメモリ装置
を備え
前記メモリ装置は、
当該メモリ装置の外部アドレス端子に、前記メモリ・コントローラから供給されるロー・アドレス信号を受けて復号するように動作するロー・アドレス回路、
前記外部アドレス端子に供給されるカラム・アドレス信号を受けて復号するように動作するカラム・アドレス回路、
メモリ・セル・アレーであって、復号された前記ロー・アドレス信号と、復号された前記カラム・アドレス信号によって決定されたロケーションに書き込まれるデータを格納し、あるいは、そのロケーションから読み出すように動作するメモリ・セル・アレー、
前記アレーとそれぞれのデータ・ラッチとの間で前記データに対応するデータ信号を結合するように動作するデータ・パス回路であって、前記データ・ラッチのそれぞれは、データ・ストローブ信号に応答して、当該データ・ラッチと前記メモリ装置の外部データ端子の間で前記データ信号のそれぞれを結合するデータ・パス回路、
前記メモリ装置のそれぞれの外部コマンド端子に、前記メモリ・コントローラから供給される複数のコマンド信号を復号するように動作し、復号したコマンド信号に対応する制御信号を生成するように動作するコマンド・デコーダ、および
入力クロック信号に応答して前記データ・ストローブ信号を生成するフェーズ・ロック・ループを備え、
前記フェーズ・ロック・ループは、
前記入力クロック信号を受ける第1の入力および前記データ・ストローブ信号を受ける第2の入力を有し、出力に、前記入力クロック信号の位相と前記データ・ストローブ信号の位相との間の関係を指し示す位相誤差信号を生成する位相検出器、
前記位相検出器の前記出力に結合された入力を有し、出力に、前記位相誤差信号に対応する周波数を有するクロック信号を生成する電圧制御発振器、および
前記電圧制御発振器の前記出力から前記クロック信号を受けるように結合された入力を有し、出力に、前記電圧制御発振器の前記出力から受けた前記クロック信号の周波数の倍数の周波数を有するデータ・ストローブ信号を生成する周波数逓倍器
を備え
前記周波数逓倍器の前記出力は前記位相検出器の第2の入力に結合されていることを特徴とするコンピュータ・システム。
【請求項45】
前記データ・ストローブ信号は、リード・データ・ストローブ信号を備え、前記位相誤差信号は、前記入力クロック信号の位相と前記リード・データ・ストローブ信号の位相との差を指し示すことを特徴とする請求項44に記載のコンピュータ・システム。
【請求項46】
前記データ・ストローブ信号は、ライト・データ・ストローブ信号を備え、前記位相誤差信号は、前記入力クロック信号の位相と、前記ライト・データ・ストローブ信号とプラス90度またはマイナスの90度の位相合計との差を指し示すことを特徴とする請求項44に記載のコンピュータ・システム。
【請求項47】
前記位相検出器の出力と前記電圧制御発振器の入力の間に結合されたループ・フィルタをさらに備えることを特徴とする請求項44に記載のコンピュータ・システム。
【請求項48】
前記位相検出器の出力と前記電圧制御発振器の入力の間に結合されたループ増幅器をさらに備えることを特徴とする請求項44に記載のコンピュータ・システム。
【請求項49】
前記周波数逓倍器によって生成された前記データ・ストローブ信号は、前記電圧制御発振器の出力から受け取られたクロック信号の周波数の整数倍の周波数を有することを特徴とする請求項44のコンピュータ・システム。
【請求項50】
前記データ・ストローブ信号は、前記周波数逓倍器よりも前記データ・ラッチに近い回路ノードから前記位相検出器の前記第2の入力に結合されることを特徴とする請求項44に記載のコンピュータ・システム。
【請求項51】
前記電圧制御発振器は、不安定な関係(unstable relationship)で、リング状に、互いに結合される複数の遅延素子を備えたリング・オシレータを備え、前記遅延素子それぞれは、当該遅延素子を通した前記信号伝搬遅延を制御するそれぞれの遅延制御端子を有し、前記遅延素子の前記制御端子は、前記遅延素子それぞれの前記信号伝搬遅延が前記位相誤差信号に対応するように前記位相検出器の前記出力に結合され、前記位相遅延素子それぞれは前記電圧制御発振器によって生成された前記クロック信号からなるそれぞれの位相のクロック信号を生成することを特徴とする請求項44に記載のコンピュータ・システム。
【請求項52】
前記周波数逓倍器は、前記遅延素子それぞれから前記クロック信号の前記位相のそれぞれを受け取るクロック並直列変換器を備え、当該クロック並直列変換器は、前記遅延素子それぞれから前記クロック信号の前記位相それぞれのトランジションに基づいて前記出力クロック信号をトランジションさせるように動作することを特徴とする請求項51に記載のコンピュータ・システム。
【請求項53】
前記位相検出器は、
前記入力クロック信号に先行する前記データ・ストローブ信号に応答してダウン信号、前記入力クロック信号に遅れる前記データ・ストローブ信号に応答してアップクロック信号を生成することを可能とするアップ/ダウン制御回路、および
前記アップ/ダウンの制御回路に結合され、前記ダウン信号に応答して前記データ・ストローブ信号の周波数の減少を引き起こす大きさを有する前記誤差信号を生成し、前記アップ信号に応答して前記データ・ストローブ信号の周波数の増加を引き起こす大きさを有する前記誤差信号を生成するチャージ・ポンプ
を備えることを特徴とする請求項44に記載のコンピュータ・システム。
【請求項54】
前記メモリ・セル・アレーは、ダイナミックRAMセル・アレーであることを特徴とする請求項44に記載のコンピュータ・システム。
【請求項55】
前記入力クロック信号は、前記メモリ・コントローラによって生成されて、メモリ装置の外部からアクセス可能な端子に結合されるクロック信号であることを特徴とする請求項44に記載のコンピュータ・システム。
【請求項56】
入力クロック信号から出力クロック信号を生成する方法であって、
前記入力クロック信号の位相を前記出力クロック信号の位相と比較すること、
前記入力クロック信号の前記位相と前記出力クロック信号の前記位相との間の前記比較に基づく周波数を有する中間クロック信号を生成すること、および
前記中間クロック信号の前記周波数を逓倍することによって、前記出力クロック信号を生成すること
を備えることを特徴とする方法。
【請求項57】
前記入力クロック信号の前記位相を前記出力クロック信号の前記位相と比較することは、前記入力クロック信号の前記位相を前記出力クロック信号の位相から減算することを備えることを特徴とする請求項56に記載の方法。
【請求項58】
前記入力クロック信号の前記位相を前記出力クロック信号の前記位相と比較することは、前記入力クロック信号の前記位相を、前記出力クロック信号の位相とプラス90度またがマイナス90度との合計から減算することを特徴とする請求項56に記載の方法。
【請求項59】
前記中間クロック信号の前記周波数を逓倍することによって、前記出力クロック信号を生成することは、前記中間クロック信号の前記周波数に整数値を乗算することを備えることを特徴とする請求項56に記載の方法。
【請求項60】
前記入力クロック信号の前記位相と前記出力クロック信号の前記位相との間の前記比較に基づく周波数を有する中間クロック信号を生成することは、前記中間クロック信号からなる、それぞれの位相を有する、複数の中間クロック信号を生成することを備えることを特徴とする請求項56に記載の方法。
【請求項61】
前記中間のクロック信号の周波数を逓倍することによって前記出力クロック信号を生成することは、前記中間クロック信号のそれぞれのトランジションに応答して、2つのレベル間で前記出力クロック信号をトランジションさせることを備えることを特徴とする請求項56に記載の方法。
【請求項62】
データ・ストローブ信号に応答してメモリ装置へデータを、およびメモリ装置からデータをストローブする方法であって、
前記ストローブ信号の位相をシステム・クロック信号の位相と比較すること、
前記入力信号の位相と前記出力信号の位相との間の前記比較に基づく周波数を有する中間クロック信号を生成すること、および
前記中間クロック信号の周波数を逓倍することによって、前記データ・ストローブ信号を生成すること
を備えることを特徴とする方法。
【請求項63】
前記データ・ストローブ信号は、リード・データ・ストローブ信号を備え、前記システム・クロック信号の位相を前記データ・ストローブ信号の位相と比較することは、前記システム・クロック信号の位相を、データ・ストローブ信号の位相から減算することを備えることを特徴とする請求項62に記載の方法。
【請求項64】
前記データ・ストローブ信号は、ライト・データ・ストローブ信号を備え、前記システム・クロック信号の位相を前記データ・ストローブ信号の位相と比較することは、前記システム・クロック信号の位相を、前記データ・ストローブ信号とプラス90度またはマイナス90度と合計から減算することを備えることを特徴とする方法。
【請求項65】
前記中間のクロック信号の周波数を逓倍することによって前記データ・ストローブ信号を生成することは、前記中間クロック信号の周波数に、整数値を乗算することによってデータ・ストローブ信号を生成することを備えることを特徴とする請求項62に記載の方法。
【請求項1】
入力クロック信号に応答して出力クロック信号を生成するフェーズ・ロック・ループであって、
前記入力クロック信号を受ける第1の入力および前記出力クロック信号を受ける第2の入力を有し、出力に、前記入力クロック信号の位相と前記出力クロック信号の位相との間の関係を指し示す位相誤差信号を生成する位相検出器、
前記位相検出器の前記出力に結合された入力を有し、出力に、前記位相誤差信号に対応する周波数を有するクロック信号を生成する電圧制御発振器、および
前記電圧制御発振器の前記出力から前記クロック信号を受けるように結合された入力を有し、出力に、前記電圧制御発振器の前記出力から受けた前記クロック信号の周波数の倍数の周波数を有するクロック信号を生成し、前記出力が前記位相検出器の前記第2の入力に結合されている、周波数逓倍器
を備えることを特徴とするフェーズ・ロック・ループ。
【請求項2】
前記位相誤差信号は、前記入力クロック信号の位相と前記出力クロック信号の位相の差を指し示すことを特徴とする請求項1に記載のフェーズ・ロック・ループ。
【請求項3】
前記位相誤差信号は、前記入力クロック信号の前記位相と、前記出力クロック信号とプラス90度、またはマイナス90度の位相合計との差を指し示すことを特徴とする請求項1に記載のフェーズ・ロック・ループ。
【請求項4】
前記位相検出器の前記出力と前記電圧制御発振器の前記入力の間に結合されたループ・フィルタをさらに備えることを特徴とする請求項1に記載のフェーズ・ロック・ループ。
【請求項5】
前記位相検出器の前記出力と前記電圧制御発振器の前記入力の間に結合されたループ増幅器をさらに備えることを特徴とする請求項1に記載のフェーズ・ロック・ループ。
【請求項6】
前記周波数逓倍器によって生成された前記出力クロック信号は、前記電圧制御発振器の前記出力から受け取られた前記クロック信号の前記周波数の整数倍の周波数を有することを特徴とする請求項1に記載のフェーズ・ロック・ループ。
【請求項7】
前記周波数逓倍器から前記出力クロック信号を受け取るために結合されたクロック・ツリーをさらに備え、前記位相検出器の前記第2の入力が、前記クロック・ツリーを通して前記周波数逓倍器から前記出力クロック信号を受け取るように、前記位相検出器の前記第2の入力は前記クロック・ツリーに結合されていることを特徴とする請求項1に記載のフェーズ・ロック・ループ。
【請求項8】
前記電圧制御発振器は、リング・オシレータを備えることを特徴とする請求項1に記載のフェーズ・ロック・ループ。
【請求項9】
前記リング・オシレータは、不安定な関係(unstable relationship)で、リング状に、互いに結合される複数の遅延素子を備え、前記遅延素子それぞれは、当該遅延素子を通した前記信号伝搬遅延を制御するそれぞれの遅延制御端子を有し、前記遅延素子の前記制御端子は、前記遅延素子それぞれの前記信号伝搬遅延が前記位相誤差信号に対応するように前記位相検出器の前記出力に結合され、前記位相遅延素子それぞれは前記電圧制御発振器によって生成された前記クロック信号からなるそれぞれの位相のクロック信号を生成することを特徴とする請求項8に記載のフェーズ・ロック・ループ。
【請求項10】
前記周波数逓倍器は、前記遅延素子それぞれから前記クロック信号の前記位相のそれぞれを受け取るクロック並直列変換器を備え、当該クロック並直列変換器は、前記遅延素子それぞれから前記クロック信号の前記位相それぞれのトランジションに基づいて前記出力クロック信号をトランジションさせるように動作することを特徴とする請求項9に記載のフェーズ・ロック・ループ。
【請求項11】
前記クロック並直列変換器は、
第1の出力ノードと第1の基準電圧間で互いに並列に結合された第1の複数のトランジスタであって、それぞれが、前記遅延素子の一つおきの一つに結合されている第1の複数のトランジスタ、および
第2の出力ノードと第2の基準電圧間で互いに並列に結合された第2の複数のトランジスタであって、それぞれが、前記第1の複数のトランジスタに接続されていない、前記遅延素子の一つおきの、一つに結合されている第2の複数のトランジスタ
を備えることを特徴とする請求項10に記載のフェーズ・ロック・ループ:
【請求項12】
前記第1と第2の基準電圧は、グラウンド電位であることを特徴とする請求項11に記載のフェーズ・ロック・ループ。
【請求項13】
前記遅延素子それぞれによって生成された前記クロック信号の前記位相を受け取るために前記電圧制御発振器に結合されたクロック・ツリーをさらに備えることを特徴とする請求項9に記載のフェーズ・ロック・ループ。
【請求項14】
前記周波数逓倍器は、前記クロック・ツリーを通して前記遅延素子それぞれから前記クロック信号の前記位相それぞれを受け取るために前記クロック・ツリーに結合されたクロック並直列変換器を備え、前記周波数逓倍器は、前記遅延素子それぞれからの前記クロック信号の前記位相それぞれのトランジションに基づいて前記出力クロック信号をトランジションさせるように動作することを特徴とする請求項13に記載のフェーズ・ロック・ループ。
【請求項15】
前記位相検出器は、
前記入力クロック信号に先行する前記出力クロック信号に応答してダウン信号、前記入力クロック信号に遅れる前記出力クロック信号に応答してアップクロック信号を生成することを可能とするアップ/ダウン制御回路、および
前記アップ/ダウンの制御回路に結合され、前記ダウン信号に応答して前記出力クロック信号の周波数の減少を引き起こす大きさを有する前記誤差信号を生成し、前記アップ信号に応答して前記出力クロック信号の周波数の増加を引き起こす大きさを有する前記誤差信号を生成するチャージ・ポンプ
を備えることを特徴とする請求項1に記載のフェーズ・ロック・ループ。
【請求項16】
前記アップ/ダウンの制御回路は、
前記出力クロック信号を受け取るために結合されたクロック入力を有し、出力で前記ダウン信号を生成し、第1のリセット端子を有する第1のフリップフロップ回路、
前記入力クロック信号を受け取るために結合されたクロック入力を有し、出力で前記アップ信号を生成し、第2のリセット端子を有する第2のフリップフロップ回路、および
前記ダウン信号が生成されるまでの期間だけ前記アップ信号が生成され、前記アップ信号が生成されるまでの期間だけ前記ダウン信号が生成されるように、前記第1のフリップフロップの前記出力に結合された第1の入力、前記第2のフリップフロップの前記出力に結合された第2の入力、および前記第1の第2のリセット端子に結合された出力を有する、論理回路
を備えることを特徴とする請求項15に記載のフェーズ・ロック・ループ:
【請求項17】
入力クロック信号に応答して出力クロック信号を生成するフェーズ・ロック・ループであって、
前記入力クロック信号を受ける第1の入力および前記出力クロック信号を受ける第2の入力を有し、出力に、前記入力クロック信号の位相と前記出力クロック信号の位相との間の関係を指し示す位相誤差信号を生成する位相検出器、
前記位相検出器の前記出力に結合され、フィルタされた誤差信号を生成するループ・フィルタ、
不安定な関係(unstable relationship)で、リング状に互いに結合された複数の遅延素子であって、当該遅延素子それぞれは、当該遅延素子を通した信号の伝搬遅延を制御するそれぞれの遅延制御端子を有し、当該遅延素子それぞれの前記遅延制御端子は、当該遅延素子それぞれの前記信号伝搬遅延が前記位相誤差信号に対応するように、前記位相検出器の前記出力に結合され、それぞれが、それぞれの位相のクロック信号を生成する複数の遅延素子、および
前記複数の遅延素子のそれぞれから、前記それぞれの位相のクロック信号を受けるように結合されたクロック並直列変換器であって、出力を備え、当該出力に、前記複数の遅延素子それぞれから前記それぞれの位相のクロック信号の各トランジションに応答するトランジションをさせるレベルを有する前記出力信号を生成させるクロック並直列変換器
を備えることを特徴とするフェーズ・ロック・ループ。
【請求項18】
前記クロック並直列変換器から前記出力クロック信号を受け取るように結合されたクロック・ツリーをさらに備え、前記位相検出器の第2の入力は、前記クロック・ツリーを通して前記クロック並直列変換器から前記出力クロック信号を受け取るように、クロック・ツリーに結合されていることを特徴とする請求項17に記載のフェーズ・ロック・ループ。
【請求項19】
前記位相誤差信号は、前記入力クロック信号の位相と前記出力クロック信号の位相の差を指し示すことを特徴とする請求項17に記載のフェーズ・ロック・ループ。
【請求項20】
前記位相誤差信号は、前記入力クロック信号の位相と、前記出力クロック信号とプラス90度またはマイナス90度の位相合計との差を指し示すことを特徴とする請求項17に記載のフェーズ・ロック・ループ。
【請求項21】
前記クロック並直列変換器は、
第1の出力ノードと第1の基準電圧間で互いに並列に結合された第1の複数のトランジスタであって、それぞれが、前記遅延素子の一つおきの一つに結合されている第1の複数のトランジスタ、および
第2の出力ノードと第2の基準電圧間で互いに並列に結合された第2の複数のトランジスタであって、それぞれが、前記第1の複数のトランジスタに接続されていない、前記遅延素子の一つおきの、一つに結合されている第2の複数のトランジスタ
を備えることを特徴とする請求項17に記載のフェーズ・ロック・ループ:
【請求項22】
前記第1と第2の基準電圧は、グラウンド電位であることを特徴とする請求項21に記載のフェーズ・ロック・ループ。
【請求項23】
前記遅延素子それぞれによって生成された前記クロック信号の前記位相を受け取るために前記遅延素子に結合されたクロック・ツリーをさらに備えることを特徴とする請求項17に記載のフェーズ・ロック・ループ。
【請求項24】
前記位相検出器は、
前記入力クロック信号に先行する前記出力クロック信号に応答してダウン信号、前記入力クロック信号に遅れる前記出力クロック信号に応答してアップクロック信号を生成することを可能とするアップ/ダウン制御回路、および
前記アップ/ダウンの制御回路に結合され、前記ダウン信号に応答して前記出力クロック信号の周波数の減少を引き起こす大きさを有する前記誤差信号を生成し、前記アップ信号に応答して前記出力クロック信号の周波数の増加を引き起こす大きさを有する前記誤差信号を生成するチャージ・ポンプ
を備えることを特徴とする請求項17に記載のフェーズ・ロック・ループ:
【請求項25】
前記アップ/ダウンの制御回路は、
前記出力クロック信号を受け取るために結合されたクロック入力を有し、出力で前記ダウン信号を生成し、第1のリセット端子を有する第1のフリップフロップ回路、
前記入力クロック信号を受け取るために結合されたクロック入力を有し、出力で前記アップ信号を生成し、第2のリセット端子を有する第2のフリップフロップ回路、および
前記ダウン信号が生成されるまでの期間だけ前記アップ信号が生成され、前記アップ信号が生成されるまでの期間だけ前記ダウン信号が生成されるように、前記第1のフリップフロップの前記出力に結合された第1の入力、前記第2のフリップフロップの前記出力に結合された第2の入力、および前記第1の第2のリセット端子に結合された出力を有する、論理回路
を備えることを特徴とする請求項24に記載のフェーズ・ロック・ループ。
【請求項26】
メモリ装置であって、
前記メモリ装置の外部アドレス端子に供給されるロー・アドレス信号を受けて復号するように動作するロー・アドレス回路、
前記外部アドレス端子に供給されるカラム・アドレス信号を受けて復号するように動作するカラム・アドレス回路、
メモリ・セル・アレーであって、復号された前記ロー・アドレス信号と、復号された前記カラム・アドレス信号によって決定されたロケーションに書き込まれるデータを格納し、あるいは、そのロケーションから読み出すように動作するメモリ・セル・アレー、
前記アレーとそれぞれのデータ・ラッチとの間で前記データに対応するデータ信号を結合するように動作するデータ・パス回路であって、前記データ・ラッチのそれぞれは、データ・ストローブ信号に応答して、当該データ・ラッチと前記メモリ装置の外部データ端子の間で前記データ信号のそれぞれを結合するデータ・パス回路、
前記メモリ装置のそれぞれの外部コマンド端子に供給される複数のコマンド信号を復号するように動作し、復号したコマンド信号に対応する制御信号を生成するように動作するコマンド・デコーダ、および
入力クロック信号に応答して前記データ・ストローブ信号を生成するフェーズ・ロック・ループを備え、
前記フェーズ・ロック・ループは、
前記入力クロック信号を受ける第1の入力および前記データ・ストローブ信号を受ける第2の入力を有し、出力に、前記入力クロック信号の位相と前記データ・ストローブ信号の位相との間の関係を指し示す位相誤差信号を生成する位相検出器、
前記位相検出器の前記出力に結合された入力を有し、出力に、前記位相誤差信号に対応する周波数を有するクロック信号を生成する電圧制御発振器、および
前記電圧制御発振器の前記出力から前記クロック信号を受けるように結合された入力を有し、出力に、前記電圧制御発振器の前記出力から受けた前記クロック信号の周波数の倍数の周波数を有するデータ・ストローブ信号を生成する周波数逓倍器
を備え
前記周波数逓倍器の前記出力は前記位相検出器の第2の入力に結合されることを特徴とするメモリ装置。
【請求項27】
前記データ・ストローブ信号は、リード・データ・ストローブ信号を備え、前記位相誤差信号は、前記入力クロック信号の位相と前記リード・データ・ストローブ信号の位相との差を指し示すことを特徴とする請求項26に記載のメモリ装置。
【請求項28】
前記データ・ストローブ信号は、ライト・データ・ストローブ信号を備え、前記位相誤差信号は、前記入力クロック信号の位相と、前記ライト・データ・ストローブ信号とプラス90度またはマイナス90度の位相合計との差を指し示すことを特徴とする請求項26に記載のメモリ装置。
【請求項29】
前記位相検出器の出力と前記電圧制御発振器の入力の間に結合されたループ・フィルタをさらに備えることを特徴とする請求項26に記載のメモリ装置。
【請求項30】
前記位相検出器の出力と前記電圧制御発振器の入力の間に結合されたループ増幅器をさらに備えることを特徴とする請求項26に記載のメモリ装置。
【請求項31】
前記周波数逓倍器によって生成された前記データ・ストローブ信号は、前記電圧制御発振器の前記出力から受け取られた前記クロック信号の周波数の整数倍の周波数を有することを特徴とする請求項26に記載のメモリ装置。
【請求項32】
前記データ・ストローブ信号は、前記周波数逓倍器よりも前記データ・ラッチに近い回路ノードから前記位相検出器の前記第2の入力に結合されることを特徴とする請求項26に記載のメモリ装置。
【請求項33】
前記電圧制御発振器は、リング・オシレータであることを特徴とする請求項26に記載のメモリ装置。
【請求項34】
前記リング・オシレータは、不安定な関係(unstable relationship)で、リング状に、互いに結合される複数の遅延素子を備え、前記遅延素子それぞれは、当該遅延素子を通した前記信号伝搬遅延を制御するそれぞれの遅延制御端子を有し、前記遅延素子の前記制御端子は、前記遅延素子それぞれの前記信号伝搬遅延が前記位相誤差信号に対応するように前記位相検出器の前記出力に結合され、前記位相遅延素子それぞれは前記電圧制御発振器によって生成された前記クロック信号からなるそれぞれの位相のクロック信号を生成することを特徴とする請求項33に記載のフェーズ・ロック・ループ。
【請求項35】
前記周波数逓倍器は、前記遅延素子それぞれから前記クロック信号の前記位相のそれぞれを受け取るように結合されたクロック並直列変換器を備え、当該クロック並直列変換器は、前記遅延素子それぞれから前記クロック信号の前記位相それぞれのトランジションに基づいて前記データ・ストローブ信号をトランジションさせるように動作することを特徴とする請求項34に記載のメモリ装置。
【請求項36】
前記クロック並直列変換器は、
第1の出力ノードと第1の基準電圧間で互いに並列に結合された第1の複数のトランジスタであって、それぞれが、前記遅延素子の一つおきの一つに結合されている第1の複数のトランジスタ、および
第2の出力ノードと第2の基準電圧間で互いに並列に結合された第2の複数のトランジスタであって、それぞれが、前記第1の複数のトランジスタに接続されていない、前記遅延素子の一つおきの、一つに結合されている第2の複数のトランジスタ
を備えることを特徴とする請求項35に記載のメモリ装置。
【請求項37】
前記第1と第2の基準電圧は、グラウンド電位であることを特徴とする請求項36に記載のメモリ装置。
【請求項38】
前記遅延素子それぞれによって生成された前記クロック信号の前記位相を受け取るために前記電圧制御発振器に結合されたクロック・ツリーをさらに備えることを特徴とする請求項34に記載のメモリ装置。
【請求項39】
前記周波数逓倍器は、前記クロック・ツリーを前記遅延素子それぞれから前記クロック信号の前記位相それぞれを受け取るために前記クロック・ツリーに結合されたクロック並直列変換器を備え、前記周波数逓倍器は、前記遅延素子それぞれからの前記クロック信号の前記位相それぞれのトランジションに基づいて前記データ・ストローブ信号をトランジションさせるように動作することを特徴とする請求項38に記載のメモリ装置。
【請求項40】
前記位相検出器は、
前記入力クロック信号に先行する前記データ・ストローブ信号に応答してダウン信号、前記入力クロック信号に遅れる前記データ・ストローブ信号に応答してアップクロック信号を生成することを可能とするアップ/ダウン制御回路、および
前記アップ/ダウンの制御回路に結合され、前記ダウン信号に応答して前記データ・ストローブ信号の周波数の減少を引き起こす大きさを有する前記誤差信号を生成し、前記アップ信号に応答して前記出力データ・ストローブ信号の周波数の増加を引き起こす大きさを有する前記誤差信号を生成するチャージ・ポンプ
を備えることを特徴とする請求項26に記載のメモリ装置。
【請求項41】
前記アップ/ダウンの制御回路は、
前記データ・ストローブ信号を受け取るために結合されたクロック入力を有し、出力で前記ダウン信号を生成し、第1のリセット端子を有する第1のフリップフロップ回路、
前記入力クロック信号を受け取るために結合されたクロック入力を有し、出力で前記アップ信号を生成し、第2のリセット端子を有する第2のフリップフロップ回路、および
前記ダウン信号が生成されるまでの期間だけ前記アップ信号が生成され、前記アップ信号が生成されるまでの期間だけ前記ダウン信号が生成されるように、前記第1のフリップフロップの前記出力に結合された第1の入力、前記第2のフリップフロップの前記出力に結合された第2の入力、および前記第1の第2のリセット端子に結合された出力を有する、論理回路
を備えることを特徴とする請求項40に記載のメモリ装置。
【請求項42】
前記メモリ装置は、ダイナミックRAMデバイスを備えることを特徴とする請求項26に記載のメモリ装置。
【請求項43】
前記入力クロック信号は、メモリ装置に外部から結合されるクロック信号であることを特徴とする請求項26に記載のメモリ装置。
【請求項44】
コンピュータ・システムであって、
プロセッサ・バスを有するプロセッサ、
前記コンピュータ・システムにデータが入力されるようにする、前記プロセッサ・バスを介して前記プロセッサに結合された入力装置、
前記コンピュータ・システムからデータが出力されるようにする、前記プロセッサ・バスを介して結合された出力装置、
データを大容量記憶装置から読み出されるようにする、前記プロセッサ・バスを介して結合されたデータ記憶装置、
前記プロセッサ・バスを介して前記プロセッサに結合されたメモリ・コントローラ、
前記メモリ・コントローラに結合されたメモリ装置
を備え
前記メモリ装置は、
当該メモリ装置の外部アドレス端子に、前記メモリ・コントローラから供給されるロー・アドレス信号を受けて復号するように動作するロー・アドレス回路、
前記外部アドレス端子に供給されるカラム・アドレス信号を受けて復号するように動作するカラム・アドレス回路、
メモリ・セル・アレーであって、復号された前記ロー・アドレス信号と、復号された前記カラム・アドレス信号によって決定されたロケーションに書き込まれるデータを格納し、あるいは、そのロケーションから読み出すように動作するメモリ・セル・アレー、
前記アレーとそれぞれのデータ・ラッチとの間で前記データに対応するデータ信号を結合するように動作するデータ・パス回路であって、前記データ・ラッチのそれぞれは、データ・ストローブ信号に応答して、当該データ・ラッチと前記メモリ装置の外部データ端子の間で前記データ信号のそれぞれを結合するデータ・パス回路、
前記メモリ装置のそれぞれの外部コマンド端子に、前記メモリ・コントローラから供給される複数のコマンド信号を復号するように動作し、復号したコマンド信号に対応する制御信号を生成するように動作するコマンド・デコーダ、および
入力クロック信号に応答して前記データ・ストローブ信号を生成するフェーズ・ロック・ループを備え、
前記フェーズ・ロック・ループは、
前記入力クロック信号を受ける第1の入力および前記データ・ストローブ信号を受ける第2の入力を有し、出力に、前記入力クロック信号の位相と前記データ・ストローブ信号の位相との間の関係を指し示す位相誤差信号を生成する位相検出器、
前記位相検出器の前記出力に結合された入力を有し、出力に、前記位相誤差信号に対応する周波数を有するクロック信号を生成する電圧制御発振器、および
前記電圧制御発振器の前記出力から前記クロック信号を受けるように結合された入力を有し、出力に、前記電圧制御発振器の前記出力から受けた前記クロック信号の周波数の倍数の周波数を有するデータ・ストローブ信号を生成する周波数逓倍器
を備え
前記周波数逓倍器の前記出力は前記位相検出器の第2の入力に結合されていることを特徴とするコンピュータ・システム。
【請求項45】
前記データ・ストローブ信号は、リード・データ・ストローブ信号を備え、前記位相誤差信号は、前記入力クロック信号の位相と前記リード・データ・ストローブ信号の位相との差を指し示すことを特徴とする請求項44に記載のコンピュータ・システム。
【請求項46】
前記データ・ストローブ信号は、ライト・データ・ストローブ信号を備え、前記位相誤差信号は、前記入力クロック信号の位相と、前記ライト・データ・ストローブ信号とプラス90度またはマイナスの90度の位相合計との差を指し示すことを特徴とする請求項44に記載のコンピュータ・システム。
【請求項47】
前記位相検出器の出力と前記電圧制御発振器の入力の間に結合されたループ・フィルタをさらに備えることを特徴とする請求項44に記載のコンピュータ・システム。
【請求項48】
前記位相検出器の出力と前記電圧制御発振器の入力の間に結合されたループ増幅器をさらに備えることを特徴とする請求項44に記載のコンピュータ・システム。
【請求項49】
前記周波数逓倍器によって生成された前記データ・ストローブ信号は、前記電圧制御発振器の出力から受け取られたクロック信号の周波数の整数倍の周波数を有することを特徴とする請求項44のコンピュータ・システム。
【請求項50】
前記データ・ストローブ信号は、前記周波数逓倍器よりも前記データ・ラッチに近い回路ノードから前記位相検出器の前記第2の入力に結合されることを特徴とする請求項44に記載のコンピュータ・システム。
【請求項51】
前記電圧制御発振器は、不安定な関係(unstable relationship)で、リング状に、互いに結合される複数の遅延素子を備えたリング・オシレータを備え、前記遅延素子それぞれは、当該遅延素子を通した前記信号伝搬遅延を制御するそれぞれの遅延制御端子を有し、前記遅延素子の前記制御端子は、前記遅延素子それぞれの前記信号伝搬遅延が前記位相誤差信号に対応するように前記位相検出器の前記出力に結合され、前記位相遅延素子それぞれは前記電圧制御発振器によって生成された前記クロック信号からなるそれぞれの位相のクロック信号を生成することを特徴とする請求項44に記載のコンピュータ・システム。
【請求項52】
前記周波数逓倍器は、前記遅延素子それぞれから前記クロック信号の前記位相のそれぞれを受け取るクロック並直列変換器を備え、当該クロック並直列変換器は、前記遅延素子それぞれから前記クロック信号の前記位相それぞれのトランジションに基づいて前記出力クロック信号をトランジションさせるように動作することを特徴とする請求項51に記載のコンピュータ・システム。
【請求項53】
前記位相検出器は、
前記入力クロック信号に先行する前記データ・ストローブ信号に応答してダウン信号、前記入力クロック信号に遅れる前記データ・ストローブ信号に応答してアップクロック信号を生成することを可能とするアップ/ダウン制御回路、および
前記アップ/ダウンの制御回路に結合され、前記ダウン信号に応答して前記データ・ストローブ信号の周波数の減少を引き起こす大きさを有する前記誤差信号を生成し、前記アップ信号に応答して前記データ・ストローブ信号の周波数の増加を引き起こす大きさを有する前記誤差信号を生成するチャージ・ポンプ
を備えることを特徴とする請求項44に記載のコンピュータ・システム。
【請求項54】
前記メモリ・セル・アレーは、ダイナミックRAMセル・アレーであることを特徴とする請求項44に記載のコンピュータ・システム。
【請求項55】
前記入力クロック信号は、前記メモリ・コントローラによって生成されて、メモリ装置の外部からアクセス可能な端子に結合されるクロック信号であることを特徴とする請求項44に記載のコンピュータ・システム。
【請求項56】
入力クロック信号から出力クロック信号を生成する方法であって、
前記入力クロック信号の位相を前記出力クロック信号の位相と比較すること、
前記入力クロック信号の前記位相と前記出力クロック信号の前記位相との間の前記比較に基づく周波数を有する中間クロック信号を生成すること、および
前記中間クロック信号の前記周波数を逓倍することによって、前記出力クロック信号を生成すること
を備えることを特徴とする方法。
【請求項57】
前記入力クロック信号の前記位相を前記出力クロック信号の前記位相と比較することは、前記入力クロック信号の前記位相を前記出力クロック信号の位相から減算することを備えることを特徴とする請求項56に記載の方法。
【請求項58】
前記入力クロック信号の前記位相を前記出力クロック信号の前記位相と比較することは、前記入力クロック信号の前記位相を、前記出力クロック信号の位相とプラス90度またがマイナス90度との合計から減算することを特徴とする請求項56に記載の方法。
【請求項59】
前記中間クロック信号の前記周波数を逓倍することによって、前記出力クロック信号を生成することは、前記中間クロック信号の前記周波数に整数値を乗算することを備えることを特徴とする請求項56に記載の方法。
【請求項60】
前記入力クロック信号の前記位相と前記出力クロック信号の前記位相との間の前記比較に基づく周波数を有する中間クロック信号を生成することは、前記中間クロック信号からなる、それぞれの位相を有する、複数の中間クロック信号を生成することを備えることを特徴とする請求項56に記載の方法。
【請求項61】
前記中間のクロック信号の周波数を逓倍することによって前記出力クロック信号を生成することは、前記中間クロック信号のそれぞれのトランジションに応答して、2つのレベル間で前記出力クロック信号をトランジションさせることを備えることを特徴とする請求項56に記載の方法。
【請求項62】
データ・ストローブ信号に応答してメモリ装置へデータを、およびメモリ装置からデータをストローブする方法であって、
前記ストローブ信号の位相をシステム・クロック信号の位相と比較すること、
前記入力信号の位相と前記出力信号の位相との間の前記比較に基づく周波数を有する中間クロック信号を生成すること、および
前記中間クロック信号の周波数を逓倍することによって、前記データ・ストローブ信号を生成すること
を備えることを特徴とする方法。
【請求項63】
前記データ・ストローブ信号は、リード・データ・ストローブ信号を備え、前記システム・クロック信号の位相を前記データ・ストローブ信号の位相と比較することは、前記システム・クロック信号の位相を、データ・ストローブ信号の位相から減算することを備えることを特徴とする請求項62に記載の方法。
【請求項64】
前記データ・ストローブ信号は、ライト・データ・ストローブ信号を備え、前記システム・クロック信号の位相を前記データ・ストローブ信号の位相と比較することは、前記システム・クロック信号の位相を、前記データ・ストローブ信号とプラス90度またはマイナス90度と合計から減算することを備えることを特徴とする方法。
【請求項65】
前記中間のクロック信号の周波数を逓倍することによって前記データ・ストローブ信号を生成することは、前記中間クロック信号の周波数に、整数値を乗算することによってデータ・ストローブ信号を生成することを備えることを特徴とする請求項62に記載の方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【公表番号】特表2008−503159(P2008−503159A)
【公表日】平成20年1月31日(2008.1.31)
【国際特許分類】
【出願番号】特願2007−516508(P2007−516508)
【出願日】平成17年5月18日(2005.5.18)
【国際出願番号】PCT/US2005/017692
【国際公開番号】WO2006/001952
【国際公開日】平成18年1月5日(2006.1.5)
【出願人】(500014068)マイクロン テクノロジー,インコーポレイテッド (69)
【氏名又は名称原語表記】MICRON TECHNOLOGY, INC.
【Fターム(参考)】
【公表日】平成20年1月31日(2008.1.31)
【国際特許分類】
【出願日】平成17年5月18日(2005.5.18)
【国際出願番号】PCT/US2005/017692
【国際公開番号】WO2006/001952
【国際公開日】平成18年1月5日(2006.1.5)
【出願人】(500014068)マイクロン テクノロジー,インコーポレイテッド (69)
【氏名又は名称原語表記】MICRON TECHNOLOGY, INC.
【Fターム(参考)】
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