【課題】クロック逓倍してクロック信号を発生するクロック発生回路のロックインタイムを短縮する。
【解決手段】ロックイン状態において、２つの数値データＣｉ，Ｃ（ｉ＋１）を積和演算器が出力し、各数値データに従って発振器１１の発振周期を設定して、その出力クロック信号のパルス数をカウントして第１および第２のカウント値を生成する。これらの２つの数値データと２つのカウント値と周期目標データとに従って、発振器の発振周期を設定する第３の数値データを生成して、発振器の発振周期を設定する。 （もっと読む）

【課題】外部からクロック信号と非同期にリセット信号等の入力信号が入力される半導体集積回路において、入力信号に混入したノイズを高精度に除去する。
【解決手段】この半導体集積回路は、入力回路から出力される外部入力信号が活性化されたときにシステムクロック信号の生成を開始するシステムクロック信号生成回路と、システムクロック信号に同期して、外部入力信号を初段のフリップフロップにおいてサンプリングし、サンプリングによって得られた信号を順に伝播する従属接続された複数のフリップフロップ、及び、入力回路から出力される外部入力信号と終段のフリップフロップの出力信号とが活性化されているときに、内部回路に供給する内部入力信号を活性化する論理回路を含むサンプリング回路と、内部入力信号に基づいて、外部入力信号がノイズにより活性化されたのか否かを判定する制御回路とを具備する。 （もっと読む）

【課題】静電気放電等を原因とする誤動作を防止できる集積回路装置等の提供。
【解決手段】集積回路装置はロジック回路ブロックと電源回路ブロックを含む。電源回路ブロックは、複数のレジスタを有し、ロジック回路ブロックからのアドレス信号のレジスタアドレスで指定されるレジスタに対して、ロジック回路ブロックからのデータ信号で設定される電圧調整データが書き込まれるレジスタ部を含む。ロジック回路ブロックは、有効なデータ信号が出力されるデータ有効期間ＴＡ以外の期間ＴＢにおいて、第１のビットパターンのアドレス信号（Ｆｈ）を出力する。レジスタ部のレジスタマップでは、第１のビットパターンのアドレス信号（Ｆｈ）に対応するレジスタアドレス以外のレジスタアドレスに対して、電圧調整データが書き込まれるレジスタがマッピングされている。 （もっと読む）

【課題】大規模かつ多数のクロック領域を持ったシステムＬＳＩにおいては、ユーザが各クロック領域のクロック周波数（分周比）の設定を間違ったとしても、デッドロックすることなく動作し続けることができるような、クロック分周器を提供することを課題とする。
【解決手段】他のクロック分周器の分周比を参照し、自己のクロック分周器の分周比を決定する分周比決定手段（５０３）と、前記決定された分周比で入力クロックを分周して分周クロックを生成する分周クロック生成手段（５１９）とを有することを特徴とするクロック分周器が提供される。 （もっと読む）

【課題】多相クロックを生成する。
【解決手段】多相クロックを生成するためのシステムと方法が開示される。一実施形態において、多段電圧制御発振器（「VCO」）(302)が、所望の数のクロック位相出力を生成するクロック分周器(304)に複数のクロック位相(ck0−ck5)を伝達する。この実施形態のクロック分周器(304)は、ステートマシンを含み、それは、例えば複数の逓減されたクロック位相を提供する改良型ジョンソンカウンタ(316)であり、それらのクロックの各々は独立した改良型シフトレジスタ(306-314)に接続される。各改良型シフトレジスタは、D型フリップフロップを含み、各D型フリップフロップは別個のクロック位相出力を提供する。一実施形態において、多相クロックのクロック位相出力の数は、VCOのクロック位相の数に改良型ジョンソンカウンタの所望状態の数を掛け合わせる関数である。 （もっと読む）

【課題】ノイズによって誤動作することが少なく安定に動作し、消費電力が少なく、特性変動の少ない半導体装置、および前記半導体装置を有する表示装置、ならびに前記表示装置を有する電子機器を提供する。
【解決手段】出力端子を電源線に接続し、出力端子の電位変動を抑える。さらに、トランジスタの容量により、該トランジスタがオン状態となるゲート電極電位を維持する。また、逆バイアス用信号線により、トランジスタの特性変動を抑える。 （もっと読む）

【課題】入力、出力データを止めることなく入出力タイミングの位相差を補正するエラスティックストア回路を提供する。
【解決手段】位相安定監視部19は、タイミングS3とタイミングS6の位相差とその安定度を監視し、入出力クロックが安定状態であり、かつ位相差がｎ/2±2以上である場合に、前方にａ段または後方にｂ段の補正通知信号を出力する。位相補正部18は補正通知信号を受けると、補正すべき段数により、入力データ保持部12に出力するデータを入力データ保持部12がデータを保持する周期タイミングに合わせて切り替える。カウンタ15は補正通知信号を受けると、その周期のみ前方補正の場合は「n-a」クロック周期、後方補正の場合は「n+b」クロック周期で動作させる。 （もっと読む）

【課題】電源投入時または回路動作中に電源ラインやグランドラインに伝播するノイズによって、記憶回路が誤動作してしまっていた。この記憶回路をメモリ装置の書き込みと消去との制御信号のラッチ回路として使用した場合、メモリ装置の内容が意図せずに書き換えられてしまうことがあった。
【解決手段】本発明のメモリ回路を構成する記憶回路は、第１のラッチ回路５とこれの反転データを入力する第２のラッチ回路６と、第１のラッチ回路５と第２のラッチ回路６の反転出力信号とを入力するアンド回路１３とを有している。通常時は、第１，第２のラッチ回路同士は、保持するデータが互いに反転しているため、アンド回路１３の出力に変化はないが、ノイズなどにより第１，第２のラッチ回路が保持するデータが互いに同じになると、アンド回路１３からはデータが出力されない。したがって、メモリ回路の電源投入時、動作時を問わず誤動作を防止することができる。 （もっと読む）

温度補償水晶発振器などの高速クロックを使用してスリープまたは低速クロックの周波数を推定するための装置および方法。開示されている装置は、高速クロックに同期する、スリープクロック周期のそれぞれのサイクルを発行するスリープクロック同期パルスを受け取る第１のカウンタを有する推定器を備える。低速クロック同期パルスは、所定の個数までカウントされ、その後、フルカウント信号が発行される。第２のカウンタは、フルカウント信号を受け取り、フルカウント信号を受け取る毎にインクリメントする。第３のカウンタは、フルカウント信号が現れるまで高速クロックサイクルをカウントする。低速および高速クロックサイクルのカウント数に基づき、測定を実行するため高速クロックの領域のみを使用して低速クロックの周波数を決定し、これにより、測定の精度を高速クロックの精度に結び付けることができる。開示されている装置は、さらに、集積回路および開示されている推定器を使用するトランシーバを備える。それに対応する方法も開示される。
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【課題】スイッチト・キャパシタ回路における寄生容量の影響を抑制する。
【解決手段】 キャパシタＣの第１の端子に入力信号を供給し、第２の端子を基準電位に維持させることによってキャパシタＣに入力信号の強度に応じた電荷を蓄積させる第１のモードと、キャパシタＣの第１の端子をオペアンプ５０ｂの出力端子Ｔｂ_ＯＵＴに接続し、第２の端子をオペアンプ５０ｂの反転入力端子Ｔｂ（−）に接続する第２のモードとを選択可能とするスイッチング素子Ｔｏａ，Ｔｉａ，Ｔｏｂ，Ｔｉｂとを含むメモリ単位５２を少なくとも１つ備え、メモリ単位５２に含まれるキャパシタＣは、半導体基板の表面のウェル、ウェル上に形成された絶縁膜及び電極層とによって構成され、電極層をキャパシタの第１の端子とし、ウェルをキャパシタの第２の端子とすることによって上記課題を解決することができる。 （もっと読む）

【課題】集積化シリアルデータデコーダを提供する。
【解決手段】本発明は、コンデンサを含まないシリアルデータデコーダを提供し、シリアルデータデコーダを集積回路に設計し、いかなる外部装置も必要としない。本発明の集積化可能なシリアルデータデコーダは、クロック生成器と、周期検出器と、チャネルデコーダと、からなり、コンデンサは含まない。復調されたシリアルデータを入力し、シリアルデータを、周期的に、繰り返し、並列データに転換する。 （もっと読む）

【課題】 本発明は、ノイズ除去時間をハードウエアにより決定し、プロセッサが使用される環境に最適なノイズ除去時間を決定することが出来るノイズフィルタ及びフィルタリング方法を提供することを課題とする。
【解決手段】 選択回路１８はフィルタの段数が１段の信号Ｘをフィルタ出力信号ＯＵＴとして選択出力している。波形チェック部１８は、フィルタ出力信号ＯＵＴ上のパルス幅が、最小パルス幅指定レジスタ２０の設定値より小さいとき、選択回路１９にフィルタの段数が２段の信号Ｙ、３段の信号Ｚを選択出力させる。段数の最適化処理が終了するとフィルタ値最適化完了フラグ（ＳＴＡＴＵＳ ＢＩＴ）２１をセットする。 （もっと読む）

【課題】逓倍率等の設定用のピンを用意する必要がなく，かつ，逓倍率等の変更時に外部リセット信号を供給する必要がない半導体集積回路を、提供する。
【解決手段】半導体集積回路１０を、各種の内部回路に供給する内部クロックを外部クロックから生成するための、生成する内部クロックの種類を指定可能であると共に，生成する内部クロックの種類を指定し直すときにリセットが必要なクロックジェネレータ１１と、生成する内部クロックの種類をクロックジェネレータ１１に対して指定する処理とクロックジェネレータ１１をリセットする処理とを，ＣＰＵからのコマンドに基づき実行可能なリセット信号生成回路１２及び設定用回路１３とを備える回路としておく。
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【課題】出力信号の精度を維持することが可能な高精度の周波数逓倍装置を低コストに提供する。
【解決手段】基準信号ＰＲＥＦの１周期分の時間内に生成された出力クロックＲＣＫをカウント（計時）し、そのカウント値を表すデジタルデータＤＬ１〜ＤＬ１２をラッチ（確定）し、そのデジタルデータをクリアする、という動作を基準信号ＰＲＥＦの２周期毎に繰り返す結果、基準信号ＰＲＥＦの２周期毎にラッチされたデジタルデータＤＬ１〜ＤＬ１２である周波数制御データＣＤ１〜ＣＤ１２が新たに生成される。この新たに生成される周波数制御データ[2]は、基準信号ＰＲＥＦの２周期前に生成された周波数制御データ[1]を補正したものといえる。そのため、出力クロックＲＣＫのカウント値が周波数制御データに反映され、新たな周波数制御データ[2]が生成されるまでに要する時間である補正遅延時間ｔは基準信号ＰＲＥＦの２周期分の時間になる。 （もっと読む）

【課題】基準クロック信号に従ってデジタル値のシーケンスを生成することのできる信号発生器を提供する。
【解決手段】本発明の一実施形態によれば、基準クロック信号に従ってデジタル値のシーケンスを生成する信号発生器３が提供される。この信号発生器３は、インクリメント信号ＩＮＣ及びオフセット信号Φ１、Φ２を受け取る少なくとも１つの入力端子３２、３３、３４と、オフセット信号Φとインクリメント信号ＩＮＣに基づいてカウンタ開始値を決定するようになっている開始値回路３０２と、開始値に設定されるようになっており、基準クロック信号の各サイクルにおいて、規定の値が達成されるまで、カウンタの位置をインクリメント信号ＩＮＣに従って新しい値に変更するようになっているカウンタと、カウンタ値を出力する出力端子とを備える。 （もっと読む）

【課題】Ｖ−Ｆ変換を利用したＡＤコンバータであって、変換周波数を高めることなく、高精度にＡＤ変換を行うことが可能なものを実現する。
【解決手段】二本のＶＣＯを設け、両ＶＣＯの周期差を利用して主ＶＣＯの周期未満のＶ−Ｆ変換値を求める。ＢＡＳＥ−ＶＣＯ１から出力されるパルス信号のパルス数をカウンタ４にて計数することにより、デジタル信号の上位ビットを生成する。一方、下位ビットについては、第３レジスタ１０並びに第２および第３減算器１１，１２により、サンプリング周期ごとに、現在のサンプリング信号Ｐｓの活性化時点からＢＡＳＥ−ＶＣＯ１およびＪＡＷ−ＶＣＯ２の出力の位相一致時点までの間に含まれる、ＢＡＳＥ−ＶＣＯ１の出力のパルス数に基づいて、サンプリング周期内初頭からＢＡＳＥ−ＶＣＯ１の出力のサンプリング周期内最初のパルス発生までの位相差を算出することにより生成する。 （もっと読む）

【課題】
周波数の微調整を行うことが可能なパルス幅変調回路及び多相クロック生成回路を提供すること。
【解決手段】
本発明にかかるパルス幅変調回路は、基準クロックに基づいて多相クロック信号を生成する多相クロック生成手段と、入力データと、多相クロック信号とに基づいてパルス幅変調信号を生成するパルス幅変調信号生成手段とを備えたパルス幅変調回路であって、多相クロック生成手段は、位相ロックループ回路を有し、多相クロック信号のうち任意のクロック信号を選択し、帰還クロックとして前記位相ロックループ回路に出力するパルス幅変調回路である。このような構成によれば、多相クロック生成回路の生成する多相クロックのクロック周波数が変更可能となり、クロック周波数及びパルス周波数の微調整を行うことが可能となる。 （もっと読む）

【課題】 電源を分離するようなコストアップする対策を採らずとも、逓倍クロック信号の周波数を安定化させることができる逓倍クロック信号出力回路を提供する。
【解決手段】 逓倍クロック信号出力回路１にカウンタ・数値平均化回路３を備え、基準クロック信号ＰＲＥＦの周期をカウントするカウンタによる複数回のカウント結果を制御周期内で平均化し、デジタル制御発振回路２は、その平均化されたデータＤＴＡＶＥを演算処理して逓倍クロック信号ＰＯＵＴを生成する。 （もっと読む）

【課題】 表示部のトランジスタの動作速度を増加させ、かつこのトランジスタを駆動するａ−Ｓｉ ＴＦＴ用の動作寿命が従来に比較して長いドライバ回路，シフトレジスタ、またこのシフトレジスタを用いた液晶駆動回路を提供する。
【解決手段】 本発明のドライバ回路は、しきい値電圧を制御するバックゲートが設けられており、ゲートに印加された電圧に対応して、ドレインから入力される電圧をソースから出力信号として出力するトランジスタが設けられている。 （もっと読む）

【課題】相対的に低速の回路を利用して相対的に高レートでアナログまたはディジタル・データ信号をサンプリングするシステムを提供する。
【解決手段】システム４０はデータ信号を受信する複数のサンプル・アンド・ホールド回路４２〜５０を含んでいる。これらサンプル・アンド・ホールド回路は同一周波数であるが、相互に対して等位相でずれている、それぞれのクロック信号Φ_１ …Φ_ｎ によってクロックがとられている。サンプル・アンド・ホールド回路の各々は一連のシフト・レジスタ６２〜７０に接続されている。これらのシフト・レジスタは、それぞれのサンプル・アンド・ホールド回路によってとられたサンプルＳ_１ …Ｓ_ｎ を順次に格納するように動作する。シフト・レジスタの出力８２〜９０を、マトリックス・ディスプレイの列ドライバに印加する。 （もっと読む）