【課題】同期周波数合成器によるクロック生成装置を提供する。
【解決手段】クロック生成装置において、２つの入力クロックに関連付けられた基準位相の範囲内の位相値を有する出力を生成する位相補間器１２１を有する。ロジック・ユニット１３０は、位相補間器１２１の複数の位相設定を決定するために結合され、分周器１２２は位相補間器１２１に結合され、変更可能な分周設定に基づき出力クロックを生成する。 （もっと読む）

【課題】遅延固定ループで反映される遅延の程度を測定して読み出し命令に反映することにより、ＣＡＳレイテンシに対応する最終出力イネーブル信号を生成することができる半導体メモリ装置を提供すること。
【解決手段】本発明の半導体メモリ装置は、遅延固定ループ３１０と、外部クロック信号に同期化したロック完了情報に応答して基準クロック信号とフィードバッククロック信号との間の遅延の程度を測定し、これを遅延測定値として出力する遅延及び遅延時間測定手段３３０と、外部クロック信号に同期化した読み出し命令情報を、基準クロック信号とＤＬＬクロック信号との間の遅延の程度に対応する分だけ遅延させ、遅延測定値及びＣＡＳレイテンシ情報に対応してＤＬＬクロック信号に同期化させ、最終出力イネーブル信号として生成する出力イネーブル信号生成手段３５０と、を備える。 （もっと読む）

入力信号から、低減されたスキューを有する１つまたはより多くの出力クロック信号を生成する回路が提供される。入力信号は、出力クロック信号の周波数とは異なった周波数を有するオリジナルクロックの遷移から導き出される遷移を有する。出力クロック信号の周波数は、入力信号についての周波数と、整数比との乗算からの積である。回路は、積算器と、小数位相検出器と、ループフィルタを含む。積算器は、数値的オフセット値を数値的位相値に周期的に追加する。出力クロック信号は、この数値的位相値から生成される。小数位相検出器は、数値的位相値から、入力信号の遷移の各々についてのそれぞれの数値的位相誤差を生成する。ループフィルタは、それぞれの数値的位相誤差のフィルタリングから数値的オフセット値を生成する。
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【課題】ＰＶＴに依存せずに安定した周波数を出力する。
【解決手段】出力する第１の出力信号Ｖｆ１の周波数を第１の制御電圧ＶＣ１で制御する第１の電圧制御発振器１１と、第１の出力信号Ｖｆ１及び基準信号ＣＬＫに基づき第１の出力信号Ｖｆ１の周波数を一定に維持する第１の制御電圧ＶＣ１を生成する制御電圧生成部１３と、を含む位相同期回路１０と、出力する第２の出力信号Ｖｆ２の周波数を第２の制御電圧ＶＣ２で制御する第２の電圧制御発振器２０と、第１の制御電圧ＶＣ１に基づき第２の出力信号Ｖｆ２の周波数を一定に維持する第２の制御電圧ＶＣ２を生成する制御電圧変換部３０と、を含むパルス発生回路１。 （もっと読む）

【課題】アナログ回路に特性変動が生じた場合でも、正確な信号判定を可能とし、製品の歩留まりを低下させないＯＯＢ検出回路を提供する。
【解決手段】振幅判定回路１には、振幅判定回路１に設けられているバーストとスケルチを区別するための振幅閾値調整機構の設定を変える特性調整レジスタ１２が接続され、当該特性調整レジスタ１２は、自己判定回路１３によって制御される。そして、振幅判定回路１の出力は時間判定回路２に与えられるとともに、自己判定回路１３にも与えられ、自己判定回路１３は、振幅判定回路１の出力に基づいて、特性調整レジスタ１２を制御する。 （もっと読む）

【課題】レイテンシを軽減する共に、通信速度の向上及び回路面積の低減を実現する。
【解決手段】 入力されたシリアルデータを第１のクロックに基づいて順次取り込んで保持するシフトレジスタＳＲと、前記シフトレジスタに取り込まれるシリアルデータに含まれる所定のパターンを検出するパターン検出部１３ａ，１３ｂ，１４ａ，１４ｂ，１５ａ，１５ｂと、前記パターン検出部の検出結果に基づいて前記シフトレジスタに保持されたシリアルデータの出力タイミングを決定する第２のクロック生成部１７とを具備したことを特徴とする。 （もっと読む）

【課題】入力信号の周波数に応じて最適な精度と応答時間を得ることができるパルス入力装置を実現する。
【解決手段】入力信号をパルス信号として検出し、パルス信号の周波数を上位システムへ通知するパルス入力装置に関する。パルス信号の立ち上がりエッジ又は立ち下がりエッジのエッジタイミングでパルス信号のパルス数を所定時間の間カウントし、エッジカウント値として保持するエッジカウント手段と、エッジタイミングで、前回のエッジタイミングとの間隔時間を測定するとともに、所定時間の間の間隔時間を積算し、エッジ間隔値として保持するエッジ間隔測定手段と、エッジカウント値をエッジ間隔値で除してパルス信号の周波数を算出する周波数算出手段とを設けた。 （もっと読む）

【課題】調整作業が不要で集積化が容易であり、フェールセーフ性を有するディジタル周波数逓倍回路を提供する。
【解決手段】入力信号変化検出部２０はデューティ比約５０％で周波数Ｆの入力信号Ｓｉを入力してその変化点を検出する毎に変化点検出信号ＰＲ／ＳＨを出力し、周波数逓倍部４０は周波数２×Ｎ×Ｆのクロック信号（Ｎは２以上の偶数の整数）が入力されたＮ段のシフトレジスタを有する。このシフトレジスタには入力信号変化検出部２０から変化点検出信号ＰＲ／ＳＨが入力される毎に、１と０が交互に配列されたＮビットの交番データがパラレルロードされる。シフトレジスタのシリアル出力として周波数が入力信号ＳｉのＮ倍でデューティ比５０％のディジタル出力信号Ｓｏが出力される。 （もっと読む）

【課題】一つのシステムに複数のリレーが存在する場合のリレーへの電流を制御するための方法、システムを提供する。
【解決手段】出力分配システムは、少なくとも２つのリレーと等位相間隔にパルス信号を発信する等位相間隔パルス発生器と、パルス信号に基づき、少なくとも２つのリレーへの電流を制御する、少なくとも２つのリレーのそれぞれに１つずつ接続され、パルス信号に基づき、少なくとも２つのリレーに送り込む電流を制御する少なくとも２つのドライバを備える。 （もっと読む）

【課題】
アナログ信号の値を、比較的簡易な回路でかつ短時間で、所定の値と比較する。
【解決手段】
第１のパルス信号を生成する発振器２１Ａと、アナログ信号を入力し当該アナログ入力信号を第２のパルス信号に変換して出力するＶＣＯ２２と、発振器２１からの第１のパルス信号を入力する第１のシフトレジスタ２４１と、ＶＣＯ２２からの第２のパルス信号を入力する第２のシフトレジスタ２４２と、第１および第２のシフトレジスタ２４１，２４２の全ビットまたは一部ビットの値を検出し、これらの検出値に基づき、発振器２１Ａが生成する第１のパルス信号の個数と、ＶＣＯ２２が生成する第２のパルス信号の個数とを比較するパルス個数比較回路とを備えたことを特徴とするアナログ信号比較器。 （もっと読む）

【課題】本発明は、タイヤ監視システムにおいて、測定すべき測定量の測定に及ぼされる妨害パルスおよび／または信号ノッチの影響を少なくとも低減するという課題を基礎とする。
【解決手段】車両のタイヤ監視システム内または車両のタイヤ監視システム用に設けられ、変調された搬送波信号から包絡線を検出することによって、搬送波周波数を有する受信された振幅変調問い合わせ信号を復号化するための評価装置と、該問い合わせ信号を入力結合するためのカウンタ入力側を有するデジタルカウンタと、入力側で該デジタルカウンタのカウンタ出力側に接続されているシフトレジスタと、該シフトレジスタの出力側に接続された論理回路とを有する、ホイール電子回路。 （もっと読む）

【課題】入力データが交播パターン以外の場合であっても、高速かつ高精度にデューティを検出する。
【解決手段】入力データＤｉｎと、該入力データＤｉｎと周波数および位相が同期したクロックＣＫとを入力とし、前記入力データＤｉｎのデューティの１００％からの差分δを表す信号Ｅｒｒを、前記入力データＤｉｎに遷移が生じた時だけ出力する。前記信号Ｅｒｒは、前記入力データＤｉｎのデューティの１００％からの差分δに対応する時間を単位時間Ｔに対して増減した時間幅のパルス信号である。 （もっと読む）

【課題】スキューを検出すること無く、スキューや製造プロセスのばらつき、外因要素の影響を抑えた最適なストローブ信号を用いることにより、受信エラーを防止する。
【解決手段】シリアルデータおよびクロック信号を入力し、ストローブ信号に同期して上記シリアルデータをパラレルデータに変換するＬＶＤＳ受信制御装置２００であって、上記クロック信号に基づいて、位相が異なる複数のクロック信号を作成するＰＬＬ回路２０３と、製造プロセスのばらつき、および、外部負荷のうち少なくとも一方の情報を検出し、該検出した情報により、上記ストローブ信号を作成するための最適条件を特定する特性検出制御部２１０と、特性検出制御部２１０にて特定した最適条件に応じて、ＰＬＬ回路２０３にて作成した複数のクロック信号から、上記ストローブ信号を作成するストローブ選択回路２０２とを備える。 （もっと読む）

【課題】デューティ補正された遅延固定クロックを生成することができ、１つのＤＬＬだけでもデューティ補正が可能で、かつ、入力されるクロック信号のデューティ比を効率的に補正して出力することができる半導体メモリ装置を提供すること。
【解決手段】遅延固定動作により遅延固定クロックを生成するＤＬＬ回路と、前記遅延固定クロックと、その遅延固定クロックの偶数倍に分周したクロックとを用いて、前記遅延固定クロックのデューティ比を補正するデューティ補正回路とを備える半導体メモリ装置を提供する。 （もっと読む）

システムは、メモリコントローラと通信する直列接続された複数のメモリデバイスを備える。ID番号によって指定されたメモリデバイスは、通常の電力消費レベルでの動作を実行する。指定されていないデバイスは、少ない電力消費で信号転送動作を実行する。指定されたメモリデバイスは、内部クロック発生器をイネーブルし、動作に必要な全クロックを生成する。指定されていないメモリデバイスは、次のメモリデバイスにコマンドを転送するための部分動作用のクロックを生成する。他の実施例ではメモリデバイスは、IDが一致しない場合、次のメモリデバイスに入力コマンドを転送しない。他の実施例ではメモリデバイスは、IDが一致している場合、コマンドの内容を静的な出力に置換しコマンドを伝送する。このような部分クロックの発生、コマンドの非転送及びコマンド内容の置換により、システムは少ない電力消費で動作する。
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多相パルス発生器はｎ段を備え、各段は第一の副段（３４，３８，３９，４０）および第二の副段（３６，４２，４４）を備えている。上記第一の副段は第一の記憶素子（３４）を備え、上記第二の副段は第二の記憶素子（３６）を備えている。各段の第一の記憶素子（３４）は、前段によってセットされるように構成されている。第一の副段３４、３８，３９，４０は、第一の記憶素子（３４）がセットされている間、段出力パルス（ＯＵＴ）を供給するように構成されている。第二の記憶素子（３６）は、段出力パルス（ＯＵＴ）によってセットされるように構成されている。第二の副段（３６，４２，４４）は、段出力パルス（ＯＵＴ）の後、第二の記憶素子がセットされている間、第一の記憶素子（３４）をリセット状態に保持するように構成されている。
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【課題】連続する複数のサンプリングタイミングで混入する幅狭のノイズを除去する。
【解決手段】フィルタ回路１は入力信号処理回路２と信号レベル判定回路３とを備える。入力信号処理回路２は、クロック信号ＣＬＫでデジタル入力信号Ｄinをサンプリングして保持し、隣り合うサンプリングタイミングの間においてデジタル入力信号Ｄinにレベル変化が生じた場合、その保持した信号を反転する。信号レベル判定回路３は、サンプリング入力信号Ｄｓをクロック信号ＣＬＫで複数段に順次遅延させ、遅延させた各段の信号が全て一致したときに、その一致したレベルを持つ信号Ｄoutを出力する。 （もっと読む）

【課題】低実装コスト、低消費電力、マルチスタンダード対応のサンプリングレート変換を実現する。
【解決手段】バッファ１４２は、シリアル信号をＬビットのパラレル信号に変換してデシメーションし、ある時刻の入力信号からFIRの次数分だけ遅延した信号までを１グループの入力系列とする。セレクタブロック１４３のセレクタ１５１は、Lビットの入力に対して、後段の加算平均または間引きの係数に対応するNビットの信号が出力されるように、入力信号を選択、補間する。加算処理部１４４の加算または出力選択部１６１は、コントローラ１４１の制御に基づいて、セレクタ１５１のNビットの出力を加算して出力するか、Nビットのうちの１ビットを出力する。デジタルフィルタ１４５は、加算または間引きによって得られた系列とFIRフィルタのタップ係数を用いて、フィルタの演算を実行する。本発明は、受信装置などのデジタルブロックに適用できる。 （もっと読む）

【課題】半導体メモリ装置の遅延固定クロックの出力において、デューティ比を容易に補正して出力可能な遅延固定回路を備える半導体メモリ装置を提供すること。
【解決手段】このため、本発明は、システムクロックを所定の時間遅延させ、遅延固定クロックを出力する遅延固定回路と、該遅延固定クロックのデューティ比を補正して第１クロックを出力するにあたり、前記第１クロックの第２エッジと、前記第１クロックによって生成された第２クロックの第２エッジとのタイミング差に対応して、前記遅延固定クロックのハイレベル区間とローレベル区間との比を調整するデューティ補正回路と、前記第１クロックの第１エッジと前記第２クロックの第１エッジとの位相を合わせるクロック同期回路とを備える半導体メモリ装置を提供する。 （もっと読む）

【課題】予め定められたシステムタイミングに応じて信号を出力する信号出力回路を提供する。
【解決手段】予め定められたシステムタイミングで出力する信号出力回路であって、入力信号をタイミングに応じて遅延させるシフトレジスタと、シフトレジスタが遅延させた入力信号を、与えられるクロック信号に応じて取り込み出力するフリップフロップと、シフトレジスタにおける遅延量が、システムタイミングに応じた遅延量であるか否かを測定するイニシャライズ部とを備え、イニシャライズ部は、基準信号をシフトレジスタに入力させる入力部と、基準信号をトリガとして、クロック信号のパルス数を計数し、計数値がシステムタイミングに応じた値となった場合に、フリップフロップへのクロック信号の入力を停止する計数部と、フリップフロップが出力する信号を測定する測定部と、測定部が測定した信号が、基準信号に応じた信号であるか否かを判定する判定部とを備える。 （もっと読む）