半導体メモリ装置及びその駆動方法
【課題】遅延固定ループで反映される遅延の程度を測定して読み出し命令に反映することにより、CASレイテンシに対応する最終出力イネーブル信号を生成することができる半導体メモリ装置を提供すること。
【解決手段】本発明の半導体メモリ装置は、遅延固定ループ310と、外部クロック信号に同期化したロック完了情報に応答して基準クロック信号とフィードバッククロック信号との間の遅延の程度を測定し、これを遅延測定値として出力する遅延及び遅延時間測定手段330と、外部クロック信号に同期化した読み出し命令情報を、基準クロック信号とDLLクロック信号との間の遅延の程度に対応する分だけ遅延させ、遅延測定値及びCASレイテンシ情報に対応してDLLクロック信号に同期化させ、最終出力イネーブル信号として生成する出力イネーブル信号生成手段350と、を備える。
【解決手段】本発明の半導体メモリ装置は、遅延固定ループ310と、外部クロック信号に同期化したロック完了情報に応答して基準クロック信号とフィードバッククロック信号との間の遅延の程度を測定し、これを遅延測定値として出力する遅延及び遅延時間測定手段330と、外部クロック信号に同期化した読み出し命令情報を、基準クロック信号とDLLクロック信号との間の遅延の程度に対応する分だけ遅延させ、遅延測定値及びCASレイテンシ情報に対応してDLLクロック信号に同期化させ、最終出力イネーブル信号として生成する出力イネーブル信号生成手段350と、を備える。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体設計技術に関し、特に、外部クロック信号に同期化して印加される読み出し命令を、CAS(Column Address Strobe)レイテンシ情報に対応して内部クロック信号に同期化させ、出力イネーブル信号として出力する半導体メモリ装置に関する。
【背景技術】
【0002】
一般的に、DDR SDRAM(Double Data Rate Synchronous DRAM)をはじめとする半導体メモリ装置は、外部クロック信号に応答して外部から読み出し命令が印加され、内部クロック信号に応答して内部に格納されたデータを外部に出力する。すなわち、データを出力する場合、半導体メモリ装置の内部では、外部クロック信号ではない、内部クロック信号を用いてデータを処理する。ここで、読み出し命令は、外部クロック信号に同期化して印加され、データは、内部クロック信号に同期化して出力されるため、半導体メモリ装置内には、外部クロック信号に同期化した読み出し命令を、内部クロック信号に同期化させるための回路を備えなければならない。読み出し命令において、同期化するクロック信号は、外部クロック信号から内部クロック信号に変化し、このような動作を、一般的に、「ドメインクロス(domain crossing)」という。
【0003】
一方、半導体メモリ装置は、読み出し命令を、外部クロック信号から内部クロック信号にドメインクロスし、かつ、CASレイテンシ情報に基づいて出力イネーブル信号を生成する出力イネーブル信号生成回路を備える。出力イネーブル信号は、読み出し命令が印加され、CASレイテンシの後に、データが外部クロック信号に対応して出力される動作を保障するための信号で、かつ、ドメインクロスした信号であるため、内部クロック信号に同期化した信号となる。一般的に、CASレイテンシは、半導体メモリ装置内に備えられるモードレジスタセット(mode register set)に格納され、外部クロック信号の1周期を単位時間として読み出し命令が印加され、何番目の外部クロック信号に対応してデータが出力されるのかに関する情報を有する。
【0004】
一方、半導体メモリ装置内には、内部クロック信号を生成する遅延固定ループ(DLL:Delay Locked Loop)が備えられており、出力イネーブル信号は、遅延固定ループで生成されるDLLクロック信号に同期化する。
【0005】
図1は、従来の半導体メモリ装置の出力イネーブル信号生成回路を説明するためのブロック図である。
【0006】
同図に示すように、出力イネーブル信号生成回路は、カウンタリセット信号生成部110と、初期化部120と、DLLクロックカウント部130と、OE用遅延レプリカモデル部140と、外部クロックカウント部150と、カウント値ラッチ部160と、カウント値比較部170とを備えている。
【0007】
カウンタリセット信号生成部110は、リセット信号RSTbをDLLクロック信号CLK_DLLに同期化させ、DLLクロックカウント部130をリセットさせるための第1リセット信号RSTb_DLLを生成する。
【0008】
初期化部120は、CASレイテンシCLに対応する初期カウント値INT<0:2>をDLLクロックカウント部130に提供する。ここで、初期カウント値INT<0:2>は、3ビットのコード信号を一例として挙げている。下記の表1には、CASレイテンシCL3からCASレイテンシCL6に対応して初期化部120に設定される初期カウント設定値と、それに対応して初期化部120から出力される初期カウント値INT<0:2>が示されている。
【0009】
【表1】
【0010】
参考として、表1におけるCASレイテンシCLと、これに対応する初期カウント設定値、及び初期カウント値INT<0:2>は、設計に応じて異なり得る。
【0011】
DLLクロックカウント部130は、第1リセット信号RSTb_DLLに応答してカウント動作を行う。すなわち、第1リセット信号RSTb_DLLにより、DLLクロック信号CLK_DLLに応答して初期カウント値INT<0:2>からカウントされるDLLクロックカウント値CNT_DLL<0:2>を出力する。例えば、CASレイテンシCLにより初期カウント値INT<0:2>が4に設定されると、DLLクロックカウント部130は、DLLクロック信号CLK_DLLに応答して4からカウントされるDLLクロックカウント値CNT_DLL<0:2>を出力する。ここで、DLLクロックカウント部130は、一般的な3ビットカウンタを一例として使用する。
【0012】
OE用遅延レプリカモデル部140は、DLLクロック信号CLK_DLLと外部クロック信号CLK_EXTとの間の遅延の程度をモデル化したものであり、第1リセット信号RSTb_DLLを遅延させて第2リセット信号RSTb_EXTを出力する。ここで、OE用遅延レプリカモデル部140は、遅延固定ループに備えられるDLL用遅延レプリカモデル部(図示せず)と類似の構成を有する。
【0013】
外部クロックカウント部150は、第2リセット信号RSTb_EXTに応答してカウント動作を行う。すなわち、第2リセット信号RSTb_EXTにより、外部クロック信号CLK_EXTに応答してカウントされる外部クロックカウント値CNT_EXT<0:2>を出力する。外部クロックカウント部150は、DLLクロックカウント部130とは異なり、初期カウント値が0にセットされる。つまり、第2リセット信号RSTb_EXTが活性化された後、外部クロックカウント値CNT_EXT<0:2>は、外部クロック信号CLK_EXTに応答して0からカウントされる。ここで、外部クロックカウント部150は、DLLクロックカウント部130と同様の一般的な3ビットカウンタを一例として用いる。
【0014】
カウント値ラッチ部160は、読み出し命令信号RD_ENに応答して外部クロックカウント値CNT_EXT<0:2>をラッチし、ラッチされた外部クロックカウント値LAT_CNT<0:2>として出力する。ここで、読み出し命令信号RD_ENは、外部クロック信号CLK_EXTに同期化して印加される読み出し命令に応答して活性化されるパルス信号である。
【0015】
カウント値比較部170は、DLLクロックカウント値CNT_DLL<0:2>と、ラッチされた外部クロックカウント値LAT_CNT<0:2>とを比較し、2つの値が等しくなった時点で活性化される出力イネーブル信号OEを出力する。ここで、出力イネーブル信号OEは、DLLクロック信号CLK_DLLに同期化した信号であり、外部クロック信号CLK_EXTに同期化して印加された読み出し命令が、DLLクロック信号CLK_DLLに同期化した結果物である。つまり、読み出し命令は、外部クロック信号CLK_EXTからDLLクロック信号CLK_DLLにドメインクロスして出力イネーブル信号OEになる。このとき、出力イネーブル信号OEには、CASレイテンシCLが反映されている。
【0016】
ここで、カウンタリセット信号生成部110、初期化部120、DLLクロックカウント部130、OE用遅延レプリカモデル部140、外部クロックカウント部150、カウント値ラッチ部160、及びカウント値比較部170の具体的な回路構成はすでに公知であるため、詳細な説明は省略する。
【0017】
図2は、図1の出力イネーブル信号生成回路の動作タイミングを説明するためのタイミング図である。説明の便宜上、CASレイテンシCLが4の場合を「CL4」、CASレイテンシCLが5の場合を「CL5」、CASレイテンシCLが6の場合を「CL6」とする。
【0018】
まず、CASレイテンシCLが4の場合を詳細に説明する。
【0019】
初期化部120の初期カウント値は、表1に基づいて4に設定される。第1リセット信号RSTb_DLLが論理ハイに活性化されると、DLLクロックカウント部130は、DLLクロック信号CLK_DLLに応答して初期カウント値の4からカウントされるDLLクロックカウント値CNT_DLL<0:2>を出力する。
【0020】
一方、OE用遅延レプリカモデル部140は、第1リセット信号RSTb_DLLに遅延時間Dを反映して第2リセット信号RSTb_EXTを出力する。第2リセット信号RSTb_EXTが論理ハイに活性化されると、外部クロックカウント部150は、外部クロック信号CLK_EXTに応答して0からカウントされる外部クロックカウント値CNT_EXT<0:2>を出力する。
【0021】
このとき、読み出し命令RDが印加されて読み出し命令信号RD_ENが活性化されると、カウント値ラッチ部160は、外部クロックカウント値CNT_EXT<0:2>である3を、ラッチされた外部クロックカウント値LAT_CNT<0:2>として出力する。カウント値比較部170は、DLLクロックカウント値CNT_DLL<0:2>と、ラッチされた外部クロックカウント値LAT_CNT<0:2>とを比較し、2つの値が等しくなった時点、すなわち、DLLクロックカウント値CNT_DLL<0:2>が3になった時点で出力イネーブル信号OEを活性化する。半導体メモリ装置は、このように活性化された出力イネーブル信号OEを有し、外部クロック信号CLK_EXTの4の時点でデータを出力する。
【0022】
一方、最近の半導体メモリ装置は、高速化及び低電力化を達成するための方向に発展しつつある。しかし、従来の出力イネーブル信号生成回路は、高速化及び低電力化の面において以下の問題がある。
【0023】
まず、半導体メモリ装置の動作周波数が高くなるに伴い、CASレイテンシCLが大きくなるのは必然的である。DLLクロックカウント部130と外部クロックカウント部150とを構成するカウンタの場合、CASレイテンシCLに対応して設計されるため、CASレイテンシCLが大きくなると、カウンタも大きく設計されなければならない。4ビットカウンタの動作速度が3ビットカウンタより遅いことを考慮すると、CASレイテンシCLが大きくなるに伴い、カウンタも大きくなり、動作速度も遅くなるという問題が発生する。また、カウント値比較部170も、比較するビット数が多くなるほど、速度が遅くなるという問題が発生する。これらの問題は、半導体メモリ装置の高速化を阻害する要因になる。
【0024】
そして、従来の出力イネーブル信号生成回路は、読み出し命令信号RD_ENが活性化された時点で外部クロックカウント値CNT_EXT<0:2>をラッチする構造であるため、DLLクロックカウント部130と外部クロックカウント部150とは、少なくとも読み出し命令信号RD_ENが活性化されるまでカウント動作を行わなければならない。すなわち、読み出し命令が印加されるまで外部クロック信号CLK_EXTが入力されるカウンタと、DLLクロック信号CLK_DLLが入力されるカウンタとは、カウント動作を行い続けなければならない。これは、読み出し命令が印加されるまで電力消費が発生し続けることを意味し、低電力化を阻害する要因になる。
【発明の概要】
【発明が解決しようとする課題】
【0025】
本発明は、上記の問題を解決するためになされたものであって、その目的は、遅延固定ループで反映される遅延の程度を測定して読み出し命令に反映することにより、CASレイテンシに対応する最終出力イネーブル信号を生成することができる半導体メモリ装置を提供することにある。
【0026】
また、本発明の他の目的は、読み出し命令の印加前に、CASレイテンシに対応する最終出力イネーブル信号を設定することができる半導体メモリ装置の駆動方法を提供することにある。
【0027】
さらに、本発明のさらに他の目的は、可変遅延回路を効率的に制御することにより、所望の最終出力イネーブル信号を生成することができる半導体メモリ装置を提供することにある。
【課題を解決するための手段】
【0028】
上記の目的を達成するための本発明の一形態に係る半導体メモリ装置は、基準クロック信号とフィードバッククロック信号との位相差を検出し、これに対応する遅延制御信号を生成し、当該遅延制御信号に対応する分だけ前記基準クロック信号を遅延してDLLクロック信号を生成し、当該DLLクロック信号に実際のクロック/データ経路の遅延を反映した前記フィードバッククロック信号を生成する遅延固定ループと、外部クロック信号に同期化したロック完了情報に応答して前記基準クロック信号と前記フィードバッククロック信号との間の遅延の程度を測定し、これを遅延測定値として出力する遅延及び遅延時間測定手段と、前記外部クロック信号に同期化した読み出し命令情報を、前記基準クロック信号と前記DLLクロック信号との間の遅延の程度に対応する分だけ遅延させ、前記遅延測定値及びCASレイテンシ情報に対応して前記DLLクロック信号に同期化させ、最終出力イネーブル信号として生成する出力イネーブル信号生成手段と、を備える。
【0029】
上記の目的を達成するための本発明の他の形態に係る半導体メモリ装置は、読み出し命令情報及びロック完了情報を外部クロック信号に同期化させ、ノーマルモード及び測定モードに応じて選択的に出力する選択出力手段と、基準クロック信号とフィードバッククロック信号との位相差を検出し、これに対応する遅延制御信号を生成し、当該遅延制御信号に対応する分だけ前記基準クロック信号を遅延してDLLクロック信号を生成し、当該DLLクロック信号に実際のクロック/データ経路の遅延を反映した前記フィードバッククロック信号を生成する遅延固定ループと、前記選択出力手段の出力信号を、前記基準クロック信号と前記DLLクロック信号との間の遅延の程度に対応して遅延させて出力する可変遅延手段と、該可変遅延手段の出力信号を受信し、前記基準クロック信号と前記フィードバッククロック信号との間の遅延の程度を測定して遅延測定値として出力する遅延時間測定手段と、前記可変遅延手段の出力信号を前記DLLクロック信号に同期化させ、前記遅延測定値及びCASレイテンシ情報に対応して最終出力イネーブル信号として出力する出力イネーブル信号出力手段と、を備える。
【0030】
上記の目的を達成するための本発明のさらに他の形態に係る半導体メモリ装置の駆動方法は、基準クロック信号とフィードバッククロック信号との位相差を検出し、これに対応する遅延制御信号を生成し、当該遅延制御信号に対応する分だけ前記基準クロック信号を遅延してDLLクロック信号を生成し、当該DLLクロック信号に実際のクロック/データ経路の遅延を反映した前記フィードバッククロック信号を生成するステップと、ロック動作後、前記基準クロック信号と前記フィードバッククロック信号との間の遅延の程度を測定した遅延測定値を生成するステップと、読み出し命令に応答して、前記遅延測定値及びCASレイテンシに対応する最終出力イネーブル信号を生成するステップと、を含む。
【0031】
本発明に係る半導体メモリ装置は、遅延固定ループのロック動作完了時、遅延固定ループで反映される様々な遅延の程度を測定して読み出し命令に反映することにより、CASレイテンシに対応する最終出力イネーブル信号を生成することができる。そして、本発明に係る半導体メモリ装置は、従来とは異なり、読み出し命令の印加前に、CASレイテンシに対応する最終出力イネーブル信号を設定することができる。このような本発明に係る半導体メモリ装置は、CASレイテンシにより設計の変更が余儀なくされて様々な問題をもたらしていた従来のカウンタ及び比較器を設計しなくても、CASレイテンシに対応する最終出力イネーブル信号を生成することができる。このため、本発明に係る半導体メモリ装置は、高速化及び低電力化を達成するための発展方向に適し得る。
【0032】
また、ノーマルモード及び測定モードで用いられる、本発明に係る可変遅延回路を効率的に制御できるように設計可能なため、半導体メモリ装置のチップの大きさを減らすことができる。
【発明の効果】
【0033】
本発明によれば、遅延固定ループで反映される様々な遅延の程度を測定し、読み出し命令の前に、CASレイテンシ情報に対応する出力イネーブル信号の選択が可能なため、読み出し命令の印加前に消費される電力を最小化できるという効果が得られる。
【0034】
また、本発明によれば、従来のカウンタ及び比較器を設計しなくても、CASレイテンシ情報に対応する出力イネーブル信号の生成が可能なため、CASレイテンシが大きくなっても高速で動作できるという効果が得られる。
【図面の簡単な説明】
【0035】
【図1】従来の半導体メモリ装置の出力イネーブル信号生成回路を説明するためのブロック図である。
【図2】図1の出力イネーブル信号生成回路の動作タイミングを説明するためのタイミング図である。
【図3】本発明の第1実施形態に係る半導体メモリ装置の一部の構成を説明するためのブロック図である。
【図4A】本発明の概括的な動作を説明するためのタイミング図である。
【図4B】本発明の概括的な動作を説明するためのタイミング図である。
【図4C】本発明の概括的な動作を説明するためのタイミング図である。
【図5】本発明の第2実施形態に係る半導体メモリ装置の一部の構成を説明するためのブロック図である。
【図6】図5の選択出力部510を説明するための図である。
【図7】図6の読み出し命令信号同期化部610の動作タイミングを説明するためのタイミング図である。
【図8】図6のロック完了信号同期化部630の動作タイミングを説明するためのタイミング図である。
【図9】図5の遅延測定値生成部574を説明するための図である。
【図10】図9の遅延測定値生成部574の動作タイミングを説明するためのタイミング図である。
【図11】図5の出力イネーブル信号出力部590を説明するための図である。
【図12】図11の複数のシフト部1130の動作タイミングを説明するためのタイミング図である。
【図13】図5の第2可変遅延部550に入力される制御信号に関して説明するためのブロック図である。
【発明を実施するための形態】
【0036】
以下、本発明の属する技術分野における通常の知識を有する者が本発明の技術的思想を容易に実施できる程度に詳細に説明するため、添付図面を参照して本発明の好ましい実施形態を説明する。
【0037】
図3は、本発明の第1実施形態に係る半導体メモリ装置の一部の構成を説明するためのブロック図である。
【0038】
同図に示すように、半導体メモリ装置は、遅延固定ループ310と、遅延及び遅延時間測定部330と、出力イネーブル信号生成部350とを備えることができる。
【0039】
遅延固定ループ310は、基準クロック信号CLK_REFを受信して内部クロック信号のDLLクロック信号CLK_DLLを生成するためのものであり、位相検出部312と、DLL用可変遅延部314と、DLL用遅延レプリカモデル部316とを備えることができる。ここで、基準クロック信号CLK_REFは、外部クロック信号をバッファリングして生成された信号であり得る。本発明に備えられる遅延固定ループ310は、一般的な構成であるため、詳細な回路構成は省略する。以下、各構成要素の簡単な動作を説明する。
【0040】
位相検出部312は、基準クロック信号CLK_REFとフィードバッククロック信号CLK_FEDとの位相差を検出し、これに対応する遅延制御信号CTR_DLYを生成することができる。次いで、DLL用可変遅延部314は、基準クロック信号CLK_REFを、遅延制御信号CTR_DLYに対応する分だけ遅延してDLLクロック信号CLK_DLLを生成することができる。最後に、DLL用遅延レプリカモデル部316は、DLLクロック信号CLK_DLLに実際のクロック/データ経路の遅延を反映してフィードバッククロック信号CLK_FEDを生成することができる。
【0041】
以下、遅延固定ループ310の簡単な動作を説明する。
【0042】
まず、基準クロック信号CLK_REFは、DLL用可変遅延部314に入力され、最初に設定された基本遅延時間だけ遅延されてDLLクロック信号CLK_DLLとして出力される。DLLクロック信号CLK_DLLは、実際のクロック/データ経路の遅延時間だけ遅延されてフィードバッククロック信号CLK_FEDとして出力される。位相検出部312は、基準クロック信号CLK_REFとフィードバッククロック信号CLK_FEDとの位相差を検出するが、フィードバッククロック信号CLK_FEDが基準クロック信号CLK_REFの当該位相より進んでいる場合、それに対応する遅延制御信号CTR_DLYを生成し、DLL用可変遅延部314が基準クロック信号CLK_REFをさらにもう少し遅延させて出力するように制御することができる。遅延固定ループ310は、基準クロック信号CLK_REFとフィードバッククロック信号CLK_FEDとの位相が等しくなる時点まで、このような動作を繰り返し行う。一般的に、遅延固定ループ310のこのような動作を「ロック動作」といい、基準クロック信号CLK_REFとフィードバッククロック信号CLK_FEDとの位相が等しくなることを「ロック(locking)」という。
【0043】
図示していないが、遅延固定ループ310は、ロック後、ロック完了に関する情報を知らせるためのロック完了信号DLL_LOCを出力し、ロック完了信号DLL_LOCは、用途に応じて半導体メモリ装置内の様々な回路に入力され得る。
【0044】
一方、遅延及び遅延時間測定部330は、ロック完了信号DLL_LOCに応答して基準クロック信号CLK_REFとフィードバッククロック信号CLK_FEDとの間の遅延の程度を測定し、これを遅延測定値DLY_MS<0:2>として出力するためのものであり、ロック完了信号同期化部332と、測定用可変遅延部334と、測定用遅延レプリカモデル部336と、遅延測定値生成部338とを備えることができる。遅延及び遅延時間測定部330を構成する構成要素の詳細な回路及び回路動作については、第2実施形態で説明する。以下、遅延及び遅延時間測定部330の各構成要素について簡単に説明する。
【0045】
ロック完了信号同期化部332は、ロック完了信号DLL_LOCを外部クロック信号CLK_EXTに同期化させて出力することができる。
【0046】
測定用可変遅延部334は、ロック完了信号同期化部332の出力信号を、基準クロック信号CLK_REFとDLLクロック信号CLK_DLLとの間の遅延の程度に対応する分だけ遅延させるためのものであり、ロック完了信号同期化部332の出力信号を、遅延制御信号CTR_DLYに対応する分だけ遅延させて出力することができる。すなわち、測定用可変遅延部334は、DLL用可変遅延部314と類似の構成を有し得、遅延制御信号CTR_DLYによって制御されて遅延動作を行うため、DLL用可変遅延部314と類似の遅延時間を有し得る。
【0047】
測定用遅延レプリカモデル部336は、測定用可変遅延部334の出力信号を、DLLクロック信号CLK_DLLとフィードバッククロック信号CLK_FEDとの間の遅延の程度だけ遅延させて出力することができる。すなわち、測定用遅延レプリカモデル部336は、DLL用遅延レプリカモデル部316と類似の構成を有するため、測定用可変遅延部334の出力信号を、実際のクロック/データ経路の遅延時間だけ遅延させて出力することができる。
【0048】
ここで、測定用遅延レプリカモデル部336をより詳細に説明するため、遅延測定値生成部338に入力されるカウントクロック信号CLK_CNTについて説明する。カウントクロック信号CLK_CNTは、基準クロック信号CLK_REFと同じように、外部クロック信号CLK_EXTをソースとして生成される信号である。カウントクロック信号CLK_CNTと基準クロック信号CLK_REFとが同じ位相を有すると仮定すると、測定用遅延レプリカモデル部336とDLL用遅延レプリカモデル部316とは、同様に設計されることが好ましい。しかし、基準クロック信号CLK_REF及びカウントクロック信号CLK_CNTは、それぞれの当該回路に入力されるまで互いに異なる伝送ラインを経由し、これにより、2つのクロック信号にスキュー(skew)が生じ得る。このため、測定用遅延レプリカモデル部336は、DLL用遅延レプリカモデル部316で反映される遅延時間に、±Δ(2つのクロック信号間のスキュー)だけをさらに反映して設計されることが好ましい。本明細書では、説明の便宜上、2つのクロック信号間のスキューは無視する。
【0049】
遅延測定値生成部338は、ロック完了信号DLL_LOCを外部クロック信号CLK_EXTに同期化させた信号DLL_LOC25及び測定用遅延レプリカモデル部336の出力信号に応答して、カウントクロック信号CLK_CNTをカウントし、これを遅延測定値DLY_MS<0:2>として生成することができる。ここで、遅延測定値DLY_MS<0:2>は、3ビットのコード信号を用いることができ、これは、設計に応じて異なり得る。ロック完了信号DLL_LOCを外部クロック信号CLK_EXTに同期化させた信号DLL_LOC25は、第2実施形態に基づいて詳細に説明する。
【0050】
本発明に係る遅延測定値DLY_MS<0:2>は、遅延固定ループ310のロック動作によりロックを完了した後、基準クロック信号CLK_REFとフィードバッククロック信号CLK_FEDとの間の遅延の程度に対応する値を有し得る。すなわち、遅延測定値DLY_MS<0:2>は、同期化したロック完了信号が、測定用可変遅延部334と測定用遅延レプリカモデル部336とを経た遅延時間に対応する値だけを有することになる。つまり、測定用可変遅延部334は、DLL用可変遅延部314と同じ遅延時間を反映しており、測定用遅延レプリカモデル部336は、DLL用遅延レプリカモデル部316と同じ遅延時間を反映しているため、遅延測定値DLY_MS<0:2>は、基準クロック信号CLK_REFとフィードバッククロック信号CLK_FEDとの間の遅延の程度に対応する値を有し得る。
【0051】
一方、出力イネーブル信号生成部350は、外部クロック信号CLK_EXTに同期化した読み出し命令信号を、基準クロック信号CLK_REFとDLLクロック信号CLK_DLLとの間の遅延の程度に対応する分だけ遅延させた後、これをCASレイテンシCL及び遅延測定値DLY_MS<0:2>に対応してDLLクロック信号CLK_DLLに同期化させ、最終出力イネーブル信号OE_FINとして生成するためのものであり、読み出し命令信号同期化部352と、OE用可変遅延部354と、出力イネーブル信号出力部356とを備えることができる。出力イネーブル信号生成部350を構成する構成要素の詳細な回路及び回路動作については、第2実施形態で説明する。以下、出力イネーブル信号生成部350の各構成要素について簡単に説明する。
【0052】
読み出し命令信号同期化部352は、読み出し命令信号RD_ENを外部クロック信号CLK_EXTに同期化させて出力することができる。ここで、読み出し命令信号RD_ENは、ロック後、外部から印加される読み出し命令に応答して活性化される信号である。
【0053】
OE用可変遅延部354は、読み出し命令信号同期化部352の出力信号OUT1を、基準クロック信号CLK_REFとDLLクロック信号CLK_DLLとの間の遅延の程度に対応する分だけ遅延させるためのものであり、読み出し命令信号同期化部352の出力信号OUT1を、遅延制御信号CTR_DLYに対応する分だけ遅延させて出力することができる。すなわち、OE用可変遅延部354は、DLL用可変遅延部314と類似の構成を有し得、遅延制御信号CTR_DLYによって制御されて遅延動作を行うため、DLL用可変遅延部314と類似の遅延時間を有し得る。
【0054】
後に再度説明するが、外部クロック信号CLK_EXTに同期化した読み出し命令信号を、遅延固定ループ310のDLL用可変遅延部314に対応する遅延時間、すなわち、OE用可変遅延部354で反映される遅延時間だけ遅延させると、その信号は、DLLクロック信号CLK_DLLの当該エッジ付近に位置するようになる。このように遅延されたOE用可変遅延部354の出力信号OUT2を、その後、DLLクロック信号CLK_DLLに同期化させると、ドメインクロスが行われる。このとき、ドメインクロスは、DLL用可変遅延部314の遅延時間を反映したものである。これに関するより詳細な説明は、図4A〜図4Cを参照して説明する。
【0055】
出力イネーブル信号出力部356は、OE用可変遅延部354の出力信号OUT2を、CASレイテンシCL及び遅延測定値DLY_MS<0:2>に対応して、DLLクロック信号CLK_DLLに同期化した最終出力イネーブル信号OE_FINとして出力することができる。ここで、最終出力イネーブル信号OE_FINは、DLLクロック信号CLK_DLLに同期化することができ、外部クロック信号CLK_EXTを基準として、CASレイテンシCLに合わせてデータを出力する動作を保障できる信号となる。
【0056】
図4A〜図4Cは、本発明の概括的な動作を説明するためのタイミング図である。図4A〜図4Cに示す「tD1」は、ロック状態において、DLL用可変遅延部314で反映される遅延時間であり、「tD2」は、DLL用遅延レプリカモデル部316で反映される時間である。すなわち、tD1は、ロック状態において、基準クロック信号CLK_REFとDLLクロック信号CLK_DLLとの間の遅延の程度となり、tD2は、DLLクロック信号CLK_DLLとフィードバッククロック信号CLK_FEDとの間の遅延の程度となる。また、説明の便宜上、図4A〜図4Cは、いずれもCASレイテンシCLを5に設定した場合を一例として挙げている。また、図4A〜図4Cには、外部クロック信号CLK_EXT、読み出し命令信号同期化部352の出力信号OUT1、DLLクロック信号CLK_DLL、フィードバッククロック信号CLK_FED、及びOE用可変遅延部354の出力信号OUT2が示されている。説明の便宜上、読み出し命令信号同期化部352の出力信号OUT1を「第1出力信号」、OE用可変遅延部354の出力信号OUT2を「第2出力信号」と称する。
【0057】
以下、図3及び図4Aを参照して説明する。
【0058】
まず、読み出し命令RDの印加前に、遅延固定ループ310のロック動作によりロックが完了すると、図示のように、外部クロック信号CLK_EXTとDLLクロック信号CLK_DLLとの間の遅延時間は、tD1となり、DLLクロック信号CLK_DLLとフィードバッククロック信号CLK_FEDとの間の遅延時間は、tD2となり得る。すなわち、図4Aは、tD1とtD2との合計が1tCKの場合である。後に再度説明するが、遅延測定値DLY_MS<0:2>は、tD1とtD2とを合わせた遅延時間に対応する値を有し得る。
【0059】
このようにロックが完了した状態で読み出し命令RDが印加されると、読み出し命令信号RD_ENが活性化され、読み出し命令信号RD_ENは、読み出し命令信号同期化部352で外部クロック信号CLK_EXTの立ち下がりエッジに同期化して第1出力信号OUT1になる。次いで、第1出力信号OUT1は、OE用可変遅延部354でtD1だけ遅延された第2出力信号OUT2になる。図からわかるように、第2出力信号OUT2は、DLLクロック信号CLK_DLLの立ち下がりエッジ付近に自然に位置する。
【0060】
このように生成された第2出力信号OUT2は、DLLクロック信号CLK_DLLに応答して、シフト動作により最終出力イネーブル信号OE_FINとして出力され得る。ここで、シフト動作は、設定された分だけ行うことができるが、図4Aの場合、tD1とtD2との合計が1tCKであるため、第2出力信号OUT2は、CASレイテンシの5から、これを引いた分の4だけシフト動作を行うことができる。すなわち、第2出力信号OUT2は、DLLクロック信号CLK_DLLの4の時点に応答して活性化される最終出力イネーブル信号OE_FINになり、第1データ〜第4データD0,D1,D2,D3は、このように活性化された最終出力イネーブル信号OE_FINに応答して出力され得る。仮に、CASレイテンシが4であれば、最終出力イネーブル信号OE_FINは、DLLクロック信号CLK_DLLの3の時点に応答して活性化され、第1データ〜第4データD0,D1,D2,D3は、このように活性化された最終出力イネーブル信号OE_FINに応答して出力され得る。
【0061】
次いで、CASレイテンシCLが5の状況において、半導体メモリ装置内のタイミングにより、最終出力イネーブル信号OE_FINが、CASレイテンシCLよりも、例えば1tCK先に活性化されなければならない場合、第2出力信号OUT2は、CASレイテンシCLの5から、半導体メモリ装置内のタイミングによる1tCKに対応する値1を引き、tD1とtD2との合計である1をさらに引いた分だけシフト動作を行うことができる。すなわち、第2出力信号OUT2は、DLLクロック信号CLK_DLLの3の時点に応答して活性化される最終出力イネーブル信号OE_FINになり得る。
【0062】
以下、図3及び図4Bを参照して説明する。
【0063】
図4Bは、tD1とtD2との合計が2tCKの場合である。動作周波数が比較的低い半導体メモリ装置の場合、図4Aのように、tD1とtD2との合計は1tCKの場合がほとんどであるが、最近のように、動作周波数が高い半導体メモリ装置の場合、tD1とtD2との合計が1tCKを超える場合が多い。参考として、ロック後におけるtD1とtD2との合計は1tCKのN(ここで、Nは自然数である)倍数になる。
【0064】
このように、ロックが完了した状態で読み出し命令RDが印加されると、読み出し命令信号RD_ENが活性化され、読み出し命令信号RD_ENは、読み出し命令信号同期化部352で外部クロック信号CLK_EXTの立ち下がりエッジに同期化して第1出力信号OUT1になる。次いで、第1出力信号OUT1は、OE用可変遅延部354でtD1だけ遅延された第2出力信号OUT2になり、第2出力信号OUT2は、図4Aと同じように、DLLクロック信号CLK_DLLの立ち下がりエッジ付近に自然に位置する。
【0065】
このように生成された第2出力信号OUT2は、DLLクロック信号CLK_DLLに応答してシフト動作を行い、図4Bの場合、tD1とtD2との合計が2tCKであるため、第2出力信号OUT2は、CASレイテンシの5から、これを引いた分の3だけシフト動作を行うことができる。すなわち、第2出力信号OUT2は、DLLクロック信号CLK_DLLの3の時点に応答して活性化される最終出力イネーブル信号OE_FINになり、第1データ〜第4データD0,D1,D2,D3は、このように活性化された最終出力イネーブル信号OE_FINに応答して出力され得る。
【0066】
以下、図3及び図4Cを参照して説明する。ここで、tD1とtD2との合計は2tCKの場合である。
【0067】
ロックが完了した状態で読み出し命令RDが印加されると、読み出し命令信号RD_ENが活性化され、読み出し命令信号RD_ENは、読み出し命令信号同期化部352で外部クロック信号CLK_EXTの立ち下がりエッジに同期化して第1出力信号OUT1になる。次いで、第1出力信号OUT1は、OE用可変遅延部354でtD1だけ遅延された第2出力信号OUT2になり、第2出力信号OUT2は、同じように、DLLクロック信号CLK_DLLの立ち下がりエッジ付近に自然に位置する。
【0068】
このように生成された第2出力信号OUT2は、DLLクロック信号CLK_DLLに応答してシフト動作を行い、図4Cの場合、tD1とtD2との合計が2tCKであるため、第2出力信号OUT2は、CASレイテンシの5から、これを引いた分の3だけシフト動作を行うことができる。すなわち、第2出力信号OUT2は、DLLクロック信号CLK_DLLの3の時点に応答して活性化される最終出力イネーブル信号OE_FINになり、第1データ〜第4データD0,D1,D2,D3は、このように活性化された最終出力イネーブル信号OE_FINに応答して出力され得る。
【0069】
前述のように、本発明に係る半導体メモリ装置は、ロック完了後、測定モードにおいて、ロック完了信号DLL_LOCを用いてtD1とtD2とを合わせた時間に対応する遅延測定値DLY_MS<0:2>を生成し、遅延測定値DLY_MS<0:2>及びCASレイテンシCLに対応する分だけ、DLLクロック信号CLK_DLLに応答して第2出力信号OUT2をシフトした最終出力イネーブル信号OE_FINを生成することができる。
【0070】
図5は、本発明の第2実施形態に係る半導体メモリ装置の一部の構成を説明するためのブロック図である。説明の便宜上、第1実施形態と同じ構成については同じ名称を付する。第2実施形態におけるほとんどの構成は、第1実施形態と実質的に同じであり、異なる点は、第1実施形態の読み出し命令信号同期化部352とロック完了信号同期化部332とを備える選択出力部510に、多重化回路をさらに備えることにより、第1実施形態において構成されたOE用可変遅延部354と測定用可変遅延部334とを1つの第2可変遅延部550として共有して使用できるということである。
【0071】
同図に示すように、半導体メモリ装置は、選択出力部510と、遅延固定ループ530と、第2可変遅延部550と、遅延時間測定部570と、出力イネーブル信号出力部590とを備えることができる。
【0072】
選択出力部510は、読み出し命令信号RD_ENとロック完了信号DLL_LOCとを外部クロック信号CLK_EXTに同期化させ、ノーマルモード及び測定モードに応じて選択的に出力することができる。ここで、ノーマルモードは、遅延固定ループ530のロック後、読み出し命令が印加されて読み出し動作を行うモードを意味し、測定モードは、ロック後、読み出し命令が印加される前に、遅延固定ループ530で反映される様々な遅延の程度を測定するモードを意味する。また、第1実施形態で説明したように、ロック完了信号DLL_LOCは、ロック後、ロック完了に関する情報を知らせるためのレベル信号であり得る。
【0073】
図6は、図5の選択出力部510を説明するための図である。
【0074】
同図に示すように、選択出力部510は、読み出し命令信号同期化部610と、ロック完了信号同期化部630と、多重化部650とを備えることができる。
【0075】
読み出し命令信号同期化部610は、ノーマルモードにおいて、読み出し命令信号RD_ENを外部クロック信号CLK_EXTに同期化させ、同期化した読み出し命令信号RD_EN15を出力するためのものであり、第1Dフリップフロップ(DFF:D Flip Flop)612と、ラッチ部614とを備えることができる。
【0076】
ここで、第1Dフリップフロップ612は、読み出し命令信号RD_ENを外部クロック信号CLK_EXTに同期化させて出力するためのものであり、クロック信号に応答して動作する一般的なDフリップフロップ回路で設計され得る。ラッチ部614は、第1Dフリップフロップ612の出力信号RD_EN1を受信し、外部クロック信号CLK_EXTに応答して、同期化した読み出し命令信号RD_EN15を出力するためのものであり、クロック信号に応答して動作する一般的なラッチ回路で設計され得る。参考として、ノーマルモード時、同期化した読み出し命令信号RD_EN15は、図5の第2可変遅延部550を経て、出力イネーブル信号出力部590でDLLクロック信号CLK_DLLの立ち上がりエッジに同期化しなければならないため、ラッチ部614で外部クロック信号CLK_EXTの立ち下がりエッジに同期化させて出力することが好ましい。
【0077】
図7は、図6の読み出し命令信号同期化部610の動作タイミングを説明するためのタイミング図であり、外部クロック信号CLK_EXT、読み出し命令信号RD_EN、第1Dフリップフロップ612の出力信号RD_EN1、及び同期化した読み出し命令信号RD_EN15が示されている。
【0078】
以下、図6及び図7を参照して説明する。
【0079】
まず、外部クロック信号CLK_EXTに同期化して読み出し命令RDが印加されると、読み出し命令信号RD_ENが活性化される。第1Dフリップフロップ612は、読み出し命令信号RD_ENを外部クロック信号CLK_EXTの立ち上がりエッジに応答して同期化させ、ラッチ部614は、第1Dフリップフロップ612の出力信号RD_EN1を外部クロック信号CLK_EXTの立ち下がりエッジに同期化させ、同期化した読み出し命令信号RD_EN15として出力する。ここで、読み出し命令信号同期化部610は、読み出し命令信号RD_ENを外部クロック信号CLK_EXTに安定的に同期化させるための構成を有し得、設計に応じて異なり得る。
【0080】
さらに図6を参照すると、ロック完了信号同期化部630は、測定モードにおいて、ロック完了信号DLL_LOCを外部クロック信号CLK_EXTに同期化させ、遅延測定パルス信号PUL_MSを出力するためのものであり、同期化部632と、パルス信号生成部634とを備えることができる。
【0081】
同期化部632は、ロック完了信号DLL_LOCを外部クロック信号CLK_EXTに同期化させ、同期化したロック完了信号DLL_LOC25を出力するためのものであり、第2Dフリップフロップ〜第4Dフリップフロップ632_1,632_2,632_3を備えることができる。
【0082】
第2Dフリップフロップ632_1は、ロック完了信号DLL_LOCを外部クロック信号CLK_EXTに同期化させて出力することができる。第3Dフリップフロップ632_2は、第2Dフリップフロップ632_1の出力信号を外部クロック信号CLK_EXTに同期化させて出力することができる。第4Dフリップフロップ632_3は、第3Dフリップフロップ632_2の出力信号を外部クロック信号CLK_EXTに同期化させて出力することができる。ここで、第2Dフリップフロップ〜第4Dフリップフロップ632_1,632_2,632_3は、一般的なDフリップフロップ回路で構成され得る。参考として、第2Dフリップフロップ632_1及び第3Dフリップフロップ632_2は、ロック完了信号DLL_LOCのセットアップ/ホールドタイムを安定的に合わせるためのものであり、設計に応じて変形及び省略可能である。
【0083】
一方、パルス信号生成部634は、ロック完了信号DLL_LOCを同期化させて生成した、同期化したロック完了信号DLL_LOC25を受信して遅延測定パルス信号PUL_MSを生成するためのものであり、第5Dフリップフロップ634_1と、パルス信号出力部634_2とを備えることができる。
【0084】
第5Dフリップフロップ634_1は、同期化したロック完了信号DLL_LOC25を外部クロック信号CLK_EXTに同期化させて出力するためのものであり、一般的なDフリップフロップ回路で構成され得る。次いで、パルス信号出力部634_2は、同期化したロック完了信号DLL_LOC25及び第5Dフリップフロップ634_1の出力信号DLL_LOC35を受信し、予め定められたパルス幅を有する遅延測定パルス信号PUL_MSを出力するためのものである。パルス信号出力部634_2は、第5Dフリップフロップ634_1の出力信号DLL_LOC35を受信するインバータINVと、同期化したロック完了信号DLL_LOC25及びインバータINVの出力信号を受信し、遅延測定パルス信号PUL_MSを出力する論理積ゲートANDとを備えることができる。
【0085】
そのため、遅延測定パルス信号PUL_MSは、同期化したロック完了信号DLL_LOC25に応答して活性化され、第5Dフリップフロップ634_1の出力信号DLL_LOC35に応答して非活性化される。すなわち、遅延測定パルス信号PUL_MSのパルス幅は、同期化したロック完了信号DLL_LOC25及び第5Dフリップフロップ634_1の出力信号DLL_LCO35によって決定される。つまり、遅延測定パルス信号PUL_MSの活性化幅は、同期化したロック完了信号DLL_LOC25が活性化され、第5Dフリップフロップ634_1の出力信号DLL_LOC35が活性化されるまでの時間に対応することができる。
【0086】
図8は、図6のロック完了信号同期化部630の動作タイミングを説明するためのタイミング図であり、外部クロック信号CLK_EXT、ロック完了信号DLL_LOC、同期化したロック完了信号DLL_LOC25、第5Dフリップフロップ634_1の出力信号DLL_LOC35、及び遅延測定パルス信号PUL_MSが示されている。
【0087】
以下、図6及び図8を参照して説明する。
【0088】
まず、遅延固定ループ530のロック動作が完了すると、ロック完了信号DLL_LOCが論理ローから論理ハイに活性化遷移する。これにより、同期化したロック完了信号DLL_LOC25は、外部クロック信号CLK_EXTの立ち下がりエッジに応答して活性化される。このとき、遅延測定パルス信号PUL_MSは、同期化したロック完了信号DLL_LOC25に応答して論理ハイになる。次いで、第5Dフリップフロップ634_1の出力信号DLL_LOC35は、外部クロック信号CLK_EXTの立ち下がりエッジに応答して活性化遷移する。このとき、遅延測定パルス信号PUL_MSは、第5Dフリップフロップ634_1の出力信号DLL_LOC35に応答して論理ローになる。
【0089】
さらに図6を参照すると、多重化部650は、同期化した読み出し命令信号RD_EN15または遅延測定パルス信号PUL_MSを遅延測定モード信号MOD_MSにより出力するためのものであり、一般的な多重化回路で構成され得る。そのため、ノーマルモードの場合は、例えば、遅延測定モード信号MOD_MSが論理ローになり、同期化した読み出し命令信号RD_EN15を第1出力信号OUT1として出力し、遅延測定モードの場合は、遅延測定モード信号MOD_MSが論理ハイになり、遅延測定パルス信号PUL_MSを第1出力信号OUT1として出力することができる。
【0090】
本発明の第2実施形態に係る半導体メモリ装置は、選択出力部510を備えることにより、ノーマルモードでの動作と、測定モードでの動作とを区別して動作することができる。すなわち、選択出力部510は、ノーマルモード及び測定モードに応じて該当する信号を第1出力信号OUT1として出力できるため、第1実施形態のように2つの可変遅延部334、354を用いず、1つの可変遅延部550をノーマルモード及び測定モードで共有して使用することが可能である。
【0091】
さらに図5を参照すると、遅延固定ループ530は、基準クロック信号CLK_REFを受信して内部クロック信号のDLLクロック信号CLK_DLLを生成するためのものであり、位相検出部532と、第1可変遅延部534と、DLL用遅延レプリカモデル部536とを備えることができる。ここで、基準クロック信号CLK_REFは、外部クロック信号CLK_EXTをバッファリングして生成された信号であり得る。遅延固定ループ530の構成及び動作については、第1実施形態ですでに説明したため、さらなる説明は省略する。
【0092】
次いで、第2可変遅延部550は、選択出力部510の第1出力信号OUT1を、基準クロック信号CLK_REFとDLLクロック信号CLK_DLLとの間の遅延の程度に対応して遅延させるためのものであり、第1出力信号OTU1を、遅延制御信号CTR_DLYに対応する分だけ遅延させて第2出力信号OUT2として出力することができる。ここで、第2可変遅延部550は、遅延固定ループ530の第1可変遅延部534と類似の構成を有し得、同じ遅延制御信号CTR_DLYによって制御されて遅延動作を行うため、第1可変遅延部534と同じ遅延時間を有し得る。
【0093】
遅延時間測定部570は、第2可変遅延部550の第2出力信号OUT2を受信し、基準クロック信号CLK_REFとフィードバッククロック信号CLK_FEDとの間の遅延の程度を測定して遅延測定値DLY_MS<0:2>として出力するためのものであり、測定用遅延レプリカモデル部572と、遅延測定値生成部574とを備えることができる。
【0094】
測定用遅延レプリカモデル部572は、第2可変遅延部550の第2出力信号OUT2を、DLLクロック信号CLK_DLLとフィードバッククロック信号CLK_FEDとの間の遅延の程度だけ遅延させて第3出力信号OUT3として出力することができる。すなわち、測定用遅延レプリカモデル部572は、遅延固定ループ530のDLL用遅延レプリカモデル部536と類似の構成を有するため、第2可変遅延部550の第2出力信号OUT2を、実際のクロック/データ経路の遅延時間だけ遅延して第3出力信号OUT3として出力することができる。ここで、測定用遅延レプリカモデル部572は、測定モードでのみ第2可変遅延部550の第2出力信号OUT2を受信してもよい。この場合、測定用遅延レプリカモデル部572は、遅延測定モード信号MOD_MSをさらに受信し、測定モードでのみ第2可変遅延部550の第2出力信号OTU2を受信するように設計されることが好ましい。
【0095】
遅延測定値生成部574は、ロック完了信号DLL_LOCに対応する同期化したロック完了信号DLL_LOC25及び測定用遅延レプリカモデル部572の第3出力信号OUT3に応答して、カウントクロック信号CLK_CNTをカウントし、これを遅延測定値DLY_MS<0:2>として生成することができる。ここで、遅延測定値DLY_MS<0:2>は、3ビットのコード信号を用いることができ、これは、設計に応じて異なり得る。
【0096】
本発明に係る遅延測定値DLY_MS<0:2>は、遅延固定ループ530のロック完了後、基準クロック信号CLK_REFとフィードバッククロック信号CLK_FEDとの間の遅延の程度に対応する値を有し得る。すなわち、遅延測定値DLY_MS<0:2>は、同期化したロック完了信号DLL_LOC25が、第2可変遅延部550及び測定用遅延レプリカモデル部572を経た遅延時間に対応する値だけを有することになる。つまり、第2可変遅延部550は、第1可変遅延部534と同じ遅延時間を反映しており、測定用遅延レプリカモデル部572は、DLL用遅延レプリカモデル部536と同じ遅延時間を反映しているため、遅延測定値DLY_MS<0:2>は、基準クロック信号CLK_REFとフィードバッククロック信号CLK_FEDとの間の遅延の程度に対応する値を有することになる。
【0097】
図9は、図5の遅延測定値生成部574を説明するための図である。
【0098】
同図に示すように、遅延測定値生成部574は、モード信号生成部910と、遅延測定値カウント部930とを備えることができる。
【0099】
モード信号生成部910は、同期化したロック完了信号DLL_LOC25及び測定用遅延レプリカモデル部572の第3出力信号OUT3に応答して、遅延測定モード信号MOD_MSを生成するためのものである。モード信号生成部910は、同期化したロック完了信号DLL_LOC25及び第2否定論理積ゲートNAND2の出力信号を受信し、遅延測定モード信号MOD_MSを生成する第1否定論理積ゲートNAND1と、第3出力信号OUT3を受信して反転するインバータINVと、第1否定論理積ゲートNAND1の出力信号及びインバータINVの出力信号に対応して出力する第2否定論理積ゲートNAND2とを備えることができる。
【0100】
そのため、遅延測定モード信号MOD_MSは、同期化したロック完了信号DLL_LOC25に応答してセット状態を維持し、第3出力信号OUT3に応答してリセット状態になり得る。図8で説明したように、同期化したロック完了信号DLL_LOC25は、ロック完了信号DLL_LOCを外部クロック信号CLK_EXTの立ち下がりエッジに同期化した信号であり、図5で説明したように、第3出力信号OUT3は、第1出力信号OUT1が、第2可変遅延部550及び測定用遅延レプリカモデル部572に対応する分だけ遅延された信号である。結局、遅延測定モード信号MOD_MSのリセット時点は、ロック完了状態で同期化したロック完了信号DLL_LOC25が活性化され、第2可変遅延部550を経て、かつ、測定用遅延レプリカモデル部572を経て出力される時点になり得る。
【0101】
一方、遅延測定値カウント部930は、同期化したロック完了信号DLL_LOC25及び遅延測定モード信号MOD_MSによって定義された期間の間にカウントクロック信号CLK_CNTをカウントするためのものであり、活性化信号生成部932と、サンプリングクロック生成部934と、カウント部936とを備えることができる。
【0102】
ここで、活性化信号生成部932は、同期化したロック完了信号DLL_LOC25及び遅延測定モード信号MOD_MSに応答して活性化幅が定義される活性化信号EN_MSを生成するためのものであり、同期化したロック完了信号DLL_LOC25及び遅延測定モード信号MOD_MSを受信する第1論理積ゲートAND1を備えることができる。
【0103】
サンプリングクロック生成部934は、活性化信号EN_MSに応答してカウントクロック信号CLK_CNTをサンプリングし、サンプリングクロック信号CLK_SAMとして出力するためのものであり、活性化信号EN_MS及びカウントクロック信号CLK_CNTを受信する第2論理積ゲートAND2を備えることができる。
【0104】
カウント部936は、サンプリングクロック信号CLK_SAMに応答してカウントされる遅延測定値DLY_MS<0:2>を生成するためのものであり、クロック信号に応答してカウント動作を行うカウンタ回路を備えることができる。本実施形態では、サンプリングクロック信号CLK_SAMをカウントして3ビットの遅延測定値DLY_MS<0:2>を生成するカウンタを一例として挙げている。これは、活性化信号EN_MSの活性化期間の間にサンプリングされるサンプリングクロック信号CLK_SAMをカウントすることができる。つまり、活性化信号EN_MSの活性化期間は、第2可変遅延部550で反映される遅延時間であるtD1と、測定用遅延レプリカモデル部572で反映される遅延時間であるtD2との合計に対応するため、カウント部936は、tD1とtD2とを合わせた時間の間にサンプリングされたサンプリングクロック信号CLK_SAMをカウントして遅延測定値DLY_MS<0:2>を生成できるように設計されることが好ましい。
【0105】
図10は、図9の遅延測定値生成部574の動作タイミングを説明するためのタイミング図であり、カウントクロック信号CLK_CNT、同期化したロック完了信号DLL_LOC25、第2出力信号OUT2、第3出力信号OUT3、遅延測定モード信号MOD_MS、活性化信号EN_MS、及びサンプリングクロック信号CLK_SAMが示されている。
【0106】
以下、図5、図8、図9及び図10を参照して遅延測定値生成部574の動作タイミングを説明する。
【0107】
まず、ロック完了信号DLL_LOC(図8参照)が活性化されると、これにより、同期化したロック完了信号DLL_LOC25が活性化され、これに対応する遅延測定パルス信号PUL_MS(図8参照)が活性化される。測定モードにおいて、遅延測定パルス信号PUL_MSは、選択出力部510(図5参照)の第1出力信号OUT1になり、第1出力信号OUT1は、第2可変遅延部550(図5参照)でtD1だけ遅延されて第2出力信号OUT2として出力され、第2出力信号OUT2は、測定用遅延レプリカモデル部572でtD2だけ遅延されて第3出力信号OUT3として出力される。
【0108】
このとき、モード信号生成部910は、同期化したロック完了信号DLL_LOC25及び第3出力信号OUTに応答して、論理ローに非活性化される遅延測定モード信号MOD_MSを生成する。参考として、遅延測定モード信号MOD_MSの論理ハイの期間は、遅延固定ループ530で反映される遅延の程度を測定できる測定モードであり、論理ローの期間は、読み出し命令による動作を行うことができるノーマルモードである。
【0109】
一方、活性化信号EN_MSは、同期化したロック完了信号DLL_LOC25及び遅延測定モード信号MOD_MSに応答して活性化期間が定義される。すなわち、同期化したロック完了信号DLL_LOC25に応答して論理ハイに活性化され、遅延測定モード信号MOD_MSに応答して論理ローに非活性化される。次いで、カウントクロック信号CLK_CNTは、サンプリングクロック生成部934で活性化信号EN_MSの活性化期間の間にサンプリングされ、サンプリングクロック信号CLK_SAMとして出力される。このように生成されたサンプリングクロック信号CLK_SAMは、カウント部936でカウントされて遅延測定値DLY_MS<0:2>として出力される。ここでは、カウントクロック信号CLK_CNTを3つサンプリングしたサンプリングクロック信号CLK_SAMを生成しており、遅延測定値DLY_MS<0:2>は、3つに対応するカウント値を有し得る。
【0110】
仮に、遅延固定ループ530がリセットされた場合、論理ローに遷移するロック完了信号DLL_LOC(図8参照)に応答して、同期化したロック完了信号DLL_LOC25が論理ローに遷移し、これにより、遅延測定モード信号MOD_MSが論理ハイに活性化され、本発明に係る半導体メモリ装置は、測定モードに再び入ることが可能である。
【0111】
さらに図5を参照すると、出力イネーブル信号出力部590は、第2可変遅延部550の第2出力信号OUT2をDLLクロック信号CLK_DLLに同期化させ、遅延測定値DLY_MS<0:2>及びCASレイテンシCLに対応する最終出力イネーブル信号OE_FINを出力することができる。このような最終出力イネーブル信号OE_FINは、外部クロック信号CLK_EXTを基準として、CASレイテンシCLに合わせてデータが出力されることを保障できる信号となる。ここで、出力イネーブル信号出力部590は、ノーマルモードでのみ第2出力信号OUT2を受信することが好ましい。
【0112】
ノーマルモードの場合、読み出し命令信号RD_ENは、選択出力部510で同期化して第1出力信号OUT1として出力される。すなわち、図6で説明したように、第1出力信号OUT1に同期化した読み出し命令信号RD_EN15が出力される。第1出力信号OUT1は、第2可変遅延部550でtD1だけ遅延されて第2出力信号OUT2として出力され、前述のように、第2出力信号OUT2は、DLLクロック信号CLK_DLLの立ち下がりエッジ付近に位置する。出力イネーブル信号出力部590は、DLLクロック信号CLK_DLLの立ち下がりエッジ付近に位置する第2出力信号OUT2を、DLLクロック信号CLK_DLLの立ち上がりエッジに応答して最終出力イネーブル信号OE_FINとして出力する。このとき、最終出力イネーブル信号OE_FINは、CASレイテンシCL及び遅延測定値DLY_MS<0:2>に対応して出力され得る。
【0113】
図11は、図5の出力イネーブル信号出力部590を説明するための図である。
【0114】
同図に示すように、出力イネーブル信号出力部590は、信号入力部1110と、複数のシフト部1130と、最終出力イネーブル信号出力部1150とを備えることができる。
【0115】
信号入力部1110は、ノーマルモード時、第2出力信号OUT2が入力されるものであり、遅延測定モード信号MOD_MSを受信するインバータINVと、第2出力信号OUT2及びインバータINVの出力信号を受信し、第4出力信号OUT4を出力する論理積ゲートANDとを備えることができる。そのため、信号入力部1110は、遅延測定モード信号MOD_MSに応答して第2出力信号OUT2を受信し、これに対応する第4出力信号OUT4を出力することができる。ここで、遅延測定モード信号MOD_MSは、ノーマルモードの場合は論理ローに、測定モードの場合は論理ハイになる信号となり得る。
【0116】
複数のシフト部1130は、信号入力部1110の第4出力信号OUT4を、DLLクロック信号CLK_DLLに応答してシフトするためのものであり、第1シフト部〜第5シフト部1130_1,1130_2,1130_3,1130_4,1130_5を備えることができる。第1シフト部〜第5シフト部1130_1,1130_2,1130_3,1130_4,1130_5の各々は、入力される信号を、DLLクロック信号CLK_DLLに応答して出力するためのものであり、一般的なDフリップフロップで設計され得る。
【0117】
すなわち、第1シフト部1130_1は、DLLクロック信号CLK_DLLに応答して第4出力信号OUT4を第1出力イネーブル信号OE1として出力し、第2シフト部1130_2は、第1出力イネーブル信号OE1を、DLLクロック信号CLK_DLLに応答して第2出力イネーブル信号OE2として出力し、第3シフト部1130_3は、第2出力イネーブル信号OE2を、DLLクロック信号CLK_DLLに応答して第3出力イネーブル信号OE3として出力し、第4シフト部1130_4は、第3出力イネーブル信号OE3を、DLLクロック信号CLK_DLLに応答して第4出力イネーブル信号OE4として出力し、第5シフト部1130_5は、第4出力イネーブル信号OE4を、DLLクロック信号CLK_DLLに応答して第5出力イネーブル信号OE5として出力する。
【0118】
このとき、第1シフト部〜第5シフト部1130_1,1130_2,1130_3,1130_4,1130_5の各々は、DLLクロック信号CLK_DLLの立ち上がりエッジに応答して出力することが好ましい。参考として、第2出力信号OUT2をDLLクロック信号CLK_DLLの立ち下がりエッジ付近に位置するように設計したのは、第1シフト部〜第シフト部51130_1,1130_2,1130_3,1130_4,1130_5において、DLLクロック信号CLK_DLLの立ち上がりエッジに安定的に同期化させるためのものである。また、本実施形態では、5つの第1シフト部〜第5シフト部1130_1,1130_2,1130_3,1130_4,1130_5を備えた場合を一例として説明したが、状況に応じて5つより多いか、または少ないシフト部を備えた場合でも適用可能である。
【0119】
最終出力イネーブル信号出力部1150に関する説明に先立ち、複数のシフト部1130の動作タイミングを説明する。
【0120】
図12は、図11の複数のシフト部1130の動作タイミングを説明するためのタイミング図であり、DLLクロック信号CLK_DLL、第4出力信号OUT4、及び第1出力イネーブル信号〜第5出力イネーブル信号OE1,OE2,OE3,OE4,OE5が示されている。
【0121】
図11及び図12を参照すると、まず、第4出力信号OUT4は、DLLクロック信号CLK_DLLの立ち下がりエッジ付近に位置することができる。このような第4出力信号OUT4は、第1シフト部1130_1でDLLクロック信号CLK_DLLの立ち上がりエッジに同期化して第1出力イネーブル信号OE1になり、第1出力イネーブル信号OE1は、第2シフト部1130_2でDLLクロック信号CLK_DLLの立ち上がりエッジに同期化して第2出力イネーブル信号OE2になる。第3シフト部〜第5シフト部1130_3,1130_4,1130_5も、各々に入力される信号をDLLクロック信号CLK_DLLの立ち上がりエッジに同期化させ、第3出力イネーブル信号〜第5出力イネーブル信号OE3,OE4,OE5を出力する。
【0122】
さらに図11を参照すると、最終出力イネーブル信号出力部1150は、CASレイテンシCL及び遅延測定値DLY_MS<0:2>に応答して、第1シフト部〜第5シフト部1130_1,1130_2,1130_3,1130_4,1130_5の出力信号である第1出力イネーブル信号〜第5出力イネーブル信号OE1,OE2,OE3,OE4,OE5のいずれか1つを最終出力イネーブル信号OE_FINとして出力するためのものであり、演算部1152と、OE選択出力部1154とを備えることができる。
【0123】
演算部1152は、CASレイテンシCLと遅延測定値DLY_MS<0:2>とを演算して、第1出力イネーブル信号〜第5出力イネーブル信号OE1,OE2,OE3,OE4,OE5を選択可能な選択信号SELを出力することができる。このとき、選択される出力イネーブル信号は、読み出し命令後、CASレイテンシCLに合わせてデータの出力を保障できる最終出力イネーブル信号OE_FINになる。ここで、選択信号SELは、第1出力イネーブル信号〜第5出力イネーブル信号OE1,OE2,OE3,OE4,OE5の各々に対応する信号となり得、演算部1152は、CASレイテンシCLから、遅延測定値DLY_MS<0:2>を引くことのできる演算回路として設計され得る。
【0124】
OE選択出力部1154は、選択信号SELに応答して、第1出力イネーブル信号〜第5出力イネーブル信号OE1,OE2,OE3,OE4,OE5のいずれか1つを最終出力イネーブル信号OE_FINとして出力するためのものであり、一般的なマルチプレクサ回路で設計され得る。
【0125】
さらに図4A及び図4Bを参照して出力イネーブル信号出力部590の簡単な動作を説明する。説明の便宜上、読み出し命令信号RD_ENが同期化した読み出し命令信号RD_EN15となるのに必要な時間は無視する。
【0126】
図4A及び図11を参照すると、測定モードにおいて、tD1とtD2とを合わせた時間の1tCKに対応してサンプリングクロック信号CLK_SAMが1回トグルしたと仮定すると、演算部1152は、CASレイテンシCLの5から、1回トグルしたサンプリングクロック信号CLK_SAMに対応する遅延測定値DLY_MS<0:2>の1を引く演算により、これに該当する選択信号SELを出力する。この選択信号SELにより、OE選択出力部1154は、まだ活性化されていない第4出力イネーブル信号OE4を選択して最終出力イネーブル信号OE_FINとして出力する。
【0127】
次いで、ノーマルモードにおいて、読み出し命令RDが印加されると、これに対応して活性化される第1出力信号OUT1をtD1だけ遅延した第2出力信号OUT2が活性化され、これにより、第4出力信号OUT4も活性化される。その後、複数のシフト部1130は、第4出力信号OUT4を、DLLクロック信号CLK_DLLに応答してシフトする。測定モードにおいて、すでに第4出力イネーブル信号OE4を最終出力イネーブル信号OE_FINとして出力することを決定したため、第4出力信号OUT4を4回シフトして活性化される第4出力イネーブル信号OE4が、最終出力イネーブル信号OE_FINとして出力され得る。
【0128】
次いで、図4B及び図11を参照すると、測定モードにおいて、tD1とtD2とを合わせた時間の2tCKに対応してサンプリングクロック信号CLK_SAMが2回トグルしたと仮定すると、演算部1152は、CASレイテンシCLの5から、2回トグルしたサンプリングクロック信号CLK_SAMに対応する遅延測定値DLY_MS<0:2>の2を引く演算により、これに該当する選択信号SELを出力する。この選択信号SELにより、選択出力部1150は、まだ活性化されていない第3出力イネーブル信号OE3を選択して最終出力イネーブル信号OE_FINとして出力する。
【0129】
次いで、ノーマルモードにおいて、読み出し命令RDが印加されると、これに対応して活性化される第1出力信号OUT1をtD1だけ遅延した第2出力信号OUT2が活性化され、これにより、第4出力信号OUT4も活性化される。その後、複数のシフト部1130は、第4出力信号OUT4を、DLLクロック信号CLK_DLLに応答してシフトする。測定モードにおいて、すでに第3出力イネーブル信号OE3を、最終出力イネーブル信号OE_FINとして出力することを決定したため、第4出力信号OUT4を3回シフトして活性化される第3出力イネーブル信号OE3が、最終出力イネーブル信号OE_FINとして出力され得る。
【0130】
前述のように、従来の半導体メモリ装置は、読み出し命令の印加前に、カウント動作及び比較動作による継続的な電力消費が発生していた。しかし、本発明に係る半導体メモリ装置は、読み出し命令の印加前に、最終出力イネーブル信号OE_FINの選択が可能なため、読み出し命令の印加前に不要に消費される電力を最小化することができる。また、従来備えられていたカウンタ及び比較部がなくても、CASレイテンシCLに対応する最終出力イネーブル信号OE_FINの生成が可能なため、高速の回路動作を保障することができる。
【0131】
一方、図12からわかるように、第4出力信号OUT4は、DLLクロック信号CLK_DLLの立ち下がりエッジ付近に位置することができる。このため、第4出力信号OUT4及びDLLクロック信号CLK_DLLの立ち上がりエッジの間には、ある程度のマージンが生じる。ここで、第4出力信号OUT4が、第2可変遅延部550(図5参照)の第2出力信号OUT2とほぼ同じ信号であるとみなしたとき、第2可変遅延部550の単位遅延量は、第1可変遅延部534のように細かく設計しなくてもよい。すなわち、第2可変遅延部550の単位遅延量を、ある程度のマージンに合わせて大きく設計することが可能である。実質的に、遅延固定ループ530の第1可変遅延部534は、複数の単位遅延セルを備えており、遅延制御信号CTR_DLYに応答して非常に細かい単位遅延時間の間隔で制御される。
【0132】
図13は、図5の第2可変遅延部550に入力される制御信号に関して説明するためのブロック図である。
【0133】
図5及び図13を参照すると、制御信号サンプリング部1310は、位相検出部532から出力される複数の遅延制御信号CTR_DLYをサンプリングして、第2可変遅延部550を制御するための複数のサンプリング制御信号CTR_SAMを生成するためのものであり、エンコード部1312と、デコード部1314とを備えることができる。ここでは、説明の便宜上、複数の遅延制御信号CTR_DLYを100個、サンプリング制御信号CTR_SAMを50個とそれぞれ仮定し、100個の遅延制御信号CTR_DLYをエンコードした出力信号を6ビットと仮定した。
【0134】
エンコード部1312は、100個の遅延制御信号CTR_DLYを受信し、エンコードして、6ビットの出力信号を生成し、デコード部1314は、6ビットの出力信号をデコードして、50個のサンプリング制御信号CTR_SAMを生成することができる。すなわち、第1可変遅延部534は、100個の遅延制御信号CTR_DLYに対応する単位遅延セルを備えることにより、細かい遅延単位で制御され、第2可変遅延部550は、50個のサンプリング制御信号CTR_SAMに対応する単位遅延セルを備えることにより、より大きな遅延単位で制御され得る。この場合、第2可変遅延部550は、第1可変遅延部534より小さく設計され得る。つまり、本発明に係る半導体メモリ装置は、このような設計により第2可変遅延部550の大きさを減らすことができ、これは、つまり、チップの設計時においてレイアウトへの負担を軽減することができる。
【0135】
本発明の技術的思想は、上記の好ましい実施形態により具体的に記述されたが、以上で説明した実施形態は、それを説明するためのものであり、それを制限するためのものではないことに留意しなければならない。また、本発明の技術分野における通常の専門家であれば、本発明の技術的思想の範囲内で様々な置換、変形及び変更により多様な実施形態が可能であることを理解することができるであろう。
【0136】
さらに、上述した実施形態で示している論理ゲート及びトランジスタは、入力される信号の極性に応じてその位置及び種類が異なるように具現されなければならない。
【符号の説明】
【0137】
310 遅延固定ループ
330 遅延及び遅延時間測定部
350 出力イネーブル信号生成部
【技術分野】
【0001】
本発明は、半導体設計技術に関し、特に、外部クロック信号に同期化して印加される読み出し命令を、CAS(Column Address Strobe)レイテンシ情報に対応して内部クロック信号に同期化させ、出力イネーブル信号として出力する半導体メモリ装置に関する。
【背景技術】
【0002】
一般的に、DDR SDRAM(Double Data Rate Synchronous DRAM)をはじめとする半導体メモリ装置は、外部クロック信号に応答して外部から読み出し命令が印加され、内部クロック信号に応答して内部に格納されたデータを外部に出力する。すなわち、データを出力する場合、半導体メモリ装置の内部では、外部クロック信号ではない、内部クロック信号を用いてデータを処理する。ここで、読み出し命令は、外部クロック信号に同期化して印加され、データは、内部クロック信号に同期化して出力されるため、半導体メモリ装置内には、外部クロック信号に同期化した読み出し命令を、内部クロック信号に同期化させるための回路を備えなければならない。読み出し命令において、同期化するクロック信号は、外部クロック信号から内部クロック信号に変化し、このような動作を、一般的に、「ドメインクロス(domain crossing)」という。
【0003】
一方、半導体メモリ装置は、読み出し命令を、外部クロック信号から内部クロック信号にドメインクロスし、かつ、CASレイテンシ情報に基づいて出力イネーブル信号を生成する出力イネーブル信号生成回路を備える。出力イネーブル信号は、読み出し命令が印加され、CASレイテンシの後に、データが外部クロック信号に対応して出力される動作を保障するための信号で、かつ、ドメインクロスした信号であるため、内部クロック信号に同期化した信号となる。一般的に、CASレイテンシは、半導体メモリ装置内に備えられるモードレジスタセット(mode register set)に格納され、外部クロック信号の1周期を単位時間として読み出し命令が印加され、何番目の外部クロック信号に対応してデータが出力されるのかに関する情報を有する。
【0004】
一方、半導体メモリ装置内には、内部クロック信号を生成する遅延固定ループ(DLL:Delay Locked Loop)が備えられており、出力イネーブル信号は、遅延固定ループで生成されるDLLクロック信号に同期化する。
【0005】
図1は、従来の半導体メモリ装置の出力イネーブル信号生成回路を説明するためのブロック図である。
【0006】
同図に示すように、出力イネーブル信号生成回路は、カウンタリセット信号生成部110と、初期化部120と、DLLクロックカウント部130と、OE用遅延レプリカモデル部140と、外部クロックカウント部150と、カウント値ラッチ部160と、カウント値比較部170とを備えている。
【0007】
カウンタリセット信号生成部110は、リセット信号RSTbをDLLクロック信号CLK_DLLに同期化させ、DLLクロックカウント部130をリセットさせるための第1リセット信号RSTb_DLLを生成する。
【0008】
初期化部120は、CASレイテンシCLに対応する初期カウント値INT<0:2>をDLLクロックカウント部130に提供する。ここで、初期カウント値INT<0:2>は、3ビットのコード信号を一例として挙げている。下記の表1には、CASレイテンシCL3からCASレイテンシCL6に対応して初期化部120に設定される初期カウント設定値と、それに対応して初期化部120から出力される初期カウント値INT<0:2>が示されている。
【0009】
【表1】
【0010】
参考として、表1におけるCASレイテンシCLと、これに対応する初期カウント設定値、及び初期カウント値INT<0:2>は、設計に応じて異なり得る。
【0011】
DLLクロックカウント部130は、第1リセット信号RSTb_DLLに応答してカウント動作を行う。すなわち、第1リセット信号RSTb_DLLにより、DLLクロック信号CLK_DLLに応答して初期カウント値INT<0:2>からカウントされるDLLクロックカウント値CNT_DLL<0:2>を出力する。例えば、CASレイテンシCLにより初期カウント値INT<0:2>が4に設定されると、DLLクロックカウント部130は、DLLクロック信号CLK_DLLに応答して4からカウントされるDLLクロックカウント値CNT_DLL<0:2>を出力する。ここで、DLLクロックカウント部130は、一般的な3ビットカウンタを一例として使用する。
【0012】
OE用遅延レプリカモデル部140は、DLLクロック信号CLK_DLLと外部クロック信号CLK_EXTとの間の遅延の程度をモデル化したものであり、第1リセット信号RSTb_DLLを遅延させて第2リセット信号RSTb_EXTを出力する。ここで、OE用遅延レプリカモデル部140は、遅延固定ループに備えられるDLL用遅延レプリカモデル部(図示せず)と類似の構成を有する。
【0013】
外部クロックカウント部150は、第2リセット信号RSTb_EXTに応答してカウント動作を行う。すなわち、第2リセット信号RSTb_EXTにより、外部クロック信号CLK_EXTに応答してカウントされる外部クロックカウント値CNT_EXT<0:2>を出力する。外部クロックカウント部150は、DLLクロックカウント部130とは異なり、初期カウント値が0にセットされる。つまり、第2リセット信号RSTb_EXTが活性化された後、外部クロックカウント値CNT_EXT<0:2>は、外部クロック信号CLK_EXTに応答して0からカウントされる。ここで、外部クロックカウント部150は、DLLクロックカウント部130と同様の一般的な3ビットカウンタを一例として用いる。
【0014】
カウント値ラッチ部160は、読み出し命令信号RD_ENに応答して外部クロックカウント値CNT_EXT<0:2>をラッチし、ラッチされた外部クロックカウント値LAT_CNT<0:2>として出力する。ここで、読み出し命令信号RD_ENは、外部クロック信号CLK_EXTに同期化して印加される読み出し命令に応答して活性化されるパルス信号である。
【0015】
カウント値比較部170は、DLLクロックカウント値CNT_DLL<0:2>と、ラッチされた外部クロックカウント値LAT_CNT<0:2>とを比較し、2つの値が等しくなった時点で活性化される出力イネーブル信号OEを出力する。ここで、出力イネーブル信号OEは、DLLクロック信号CLK_DLLに同期化した信号であり、外部クロック信号CLK_EXTに同期化して印加された読み出し命令が、DLLクロック信号CLK_DLLに同期化した結果物である。つまり、読み出し命令は、外部クロック信号CLK_EXTからDLLクロック信号CLK_DLLにドメインクロスして出力イネーブル信号OEになる。このとき、出力イネーブル信号OEには、CASレイテンシCLが反映されている。
【0016】
ここで、カウンタリセット信号生成部110、初期化部120、DLLクロックカウント部130、OE用遅延レプリカモデル部140、外部クロックカウント部150、カウント値ラッチ部160、及びカウント値比較部170の具体的な回路構成はすでに公知であるため、詳細な説明は省略する。
【0017】
図2は、図1の出力イネーブル信号生成回路の動作タイミングを説明するためのタイミング図である。説明の便宜上、CASレイテンシCLが4の場合を「CL4」、CASレイテンシCLが5の場合を「CL5」、CASレイテンシCLが6の場合を「CL6」とする。
【0018】
まず、CASレイテンシCLが4の場合を詳細に説明する。
【0019】
初期化部120の初期カウント値は、表1に基づいて4に設定される。第1リセット信号RSTb_DLLが論理ハイに活性化されると、DLLクロックカウント部130は、DLLクロック信号CLK_DLLに応答して初期カウント値の4からカウントされるDLLクロックカウント値CNT_DLL<0:2>を出力する。
【0020】
一方、OE用遅延レプリカモデル部140は、第1リセット信号RSTb_DLLに遅延時間Dを反映して第2リセット信号RSTb_EXTを出力する。第2リセット信号RSTb_EXTが論理ハイに活性化されると、外部クロックカウント部150は、外部クロック信号CLK_EXTに応答して0からカウントされる外部クロックカウント値CNT_EXT<0:2>を出力する。
【0021】
このとき、読み出し命令RDが印加されて読み出し命令信号RD_ENが活性化されると、カウント値ラッチ部160は、外部クロックカウント値CNT_EXT<0:2>である3を、ラッチされた外部クロックカウント値LAT_CNT<0:2>として出力する。カウント値比較部170は、DLLクロックカウント値CNT_DLL<0:2>と、ラッチされた外部クロックカウント値LAT_CNT<0:2>とを比較し、2つの値が等しくなった時点、すなわち、DLLクロックカウント値CNT_DLL<0:2>が3になった時点で出力イネーブル信号OEを活性化する。半導体メモリ装置は、このように活性化された出力イネーブル信号OEを有し、外部クロック信号CLK_EXTの4の時点でデータを出力する。
【0022】
一方、最近の半導体メモリ装置は、高速化及び低電力化を達成するための方向に発展しつつある。しかし、従来の出力イネーブル信号生成回路は、高速化及び低電力化の面において以下の問題がある。
【0023】
まず、半導体メモリ装置の動作周波数が高くなるに伴い、CASレイテンシCLが大きくなるのは必然的である。DLLクロックカウント部130と外部クロックカウント部150とを構成するカウンタの場合、CASレイテンシCLに対応して設計されるため、CASレイテンシCLが大きくなると、カウンタも大きく設計されなければならない。4ビットカウンタの動作速度が3ビットカウンタより遅いことを考慮すると、CASレイテンシCLが大きくなるに伴い、カウンタも大きくなり、動作速度も遅くなるという問題が発生する。また、カウント値比較部170も、比較するビット数が多くなるほど、速度が遅くなるという問題が発生する。これらの問題は、半導体メモリ装置の高速化を阻害する要因になる。
【0024】
そして、従来の出力イネーブル信号生成回路は、読み出し命令信号RD_ENが活性化された時点で外部クロックカウント値CNT_EXT<0:2>をラッチする構造であるため、DLLクロックカウント部130と外部クロックカウント部150とは、少なくとも読み出し命令信号RD_ENが活性化されるまでカウント動作を行わなければならない。すなわち、読み出し命令が印加されるまで外部クロック信号CLK_EXTが入力されるカウンタと、DLLクロック信号CLK_DLLが入力されるカウンタとは、カウント動作を行い続けなければならない。これは、読み出し命令が印加されるまで電力消費が発生し続けることを意味し、低電力化を阻害する要因になる。
【発明の概要】
【発明が解決しようとする課題】
【0025】
本発明は、上記の問題を解決するためになされたものであって、その目的は、遅延固定ループで反映される遅延の程度を測定して読み出し命令に反映することにより、CASレイテンシに対応する最終出力イネーブル信号を生成することができる半導体メモリ装置を提供することにある。
【0026】
また、本発明の他の目的は、読み出し命令の印加前に、CASレイテンシに対応する最終出力イネーブル信号を設定することができる半導体メモリ装置の駆動方法を提供することにある。
【0027】
さらに、本発明のさらに他の目的は、可変遅延回路を効率的に制御することにより、所望の最終出力イネーブル信号を生成することができる半導体メモリ装置を提供することにある。
【課題を解決するための手段】
【0028】
上記の目的を達成するための本発明の一形態に係る半導体メモリ装置は、基準クロック信号とフィードバッククロック信号との位相差を検出し、これに対応する遅延制御信号を生成し、当該遅延制御信号に対応する分だけ前記基準クロック信号を遅延してDLLクロック信号を生成し、当該DLLクロック信号に実際のクロック/データ経路の遅延を反映した前記フィードバッククロック信号を生成する遅延固定ループと、外部クロック信号に同期化したロック完了情報に応答して前記基準クロック信号と前記フィードバッククロック信号との間の遅延の程度を測定し、これを遅延測定値として出力する遅延及び遅延時間測定手段と、前記外部クロック信号に同期化した読み出し命令情報を、前記基準クロック信号と前記DLLクロック信号との間の遅延の程度に対応する分だけ遅延させ、前記遅延測定値及びCASレイテンシ情報に対応して前記DLLクロック信号に同期化させ、最終出力イネーブル信号として生成する出力イネーブル信号生成手段と、を備える。
【0029】
上記の目的を達成するための本発明の他の形態に係る半導体メモリ装置は、読み出し命令情報及びロック完了情報を外部クロック信号に同期化させ、ノーマルモード及び測定モードに応じて選択的に出力する選択出力手段と、基準クロック信号とフィードバッククロック信号との位相差を検出し、これに対応する遅延制御信号を生成し、当該遅延制御信号に対応する分だけ前記基準クロック信号を遅延してDLLクロック信号を生成し、当該DLLクロック信号に実際のクロック/データ経路の遅延を反映した前記フィードバッククロック信号を生成する遅延固定ループと、前記選択出力手段の出力信号を、前記基準クロック信号と前記DLLクロック信号との間の遅延の程度に対応して遅延させて出力する可変遅延手段と、該可変遅延手段の出力信号を受信し、前記基準クロック信号と前記フィードバッククロック信号との間の遅延の程度を測定して遅延測定値として出力する遅延時間測定手段と、前記可変遅延手段の出力信号を前記DLLクロック信号に同期化させ、前記遅延測定値及びCASレイテンシ情報に対応して最終出力イネーブル信号として出力する出力イネーブル信号出力手段と、を備える。
【0030】
上記の目的を達成するための本発明のさらに他の形態に係る半導体メモリ装置の駆動方法は、基準クロック信号とフィードバッククロック信号との位相差を検出し、これに対応する遅延制御信号を生成し、当該遅延制御信号に対応する分だけ前記基準クロック信号を遅延してDLLクロック信号を生成し、当該DLLクロック信号に実際のクロック/データ経路の遅延を反映した前記フィードバッククロック信号を生成するステップと、ロック動作後、前記基準クロック信号と前記フィードバッククロック信号との間の遅延の程度を測定した遅延測定値を生成するステップと、読み出し命令に応答して、前記遅延測定値及びCASレイテンシに対応する最終出力イネーブル信号を生成するステップと、を含む。
【0031】
本発明に係る半導体メモリ装置は、遅延固定ループのロック動作完了時、遅延固定ループで反映される様々な遅延の程度を測定して読み出し命令に反映することにより、CASレイテンシに対応する最終出力イネーブル信号を生成することができる。そして、本発明に係る半導体メモリ装置は、従来とは異なり、読み出し命令の印加前に、CASレイテンシに対応する最終出力イネーブル信号を設定することができる。このような本発明に係る半導体メモリ装置は、CASレイテンシにより設計の変更が余儀なくされて様々な問題をもたらしていた従来のカウンタ及び比較器を設計しなくても、CASレイテンシに対応する最終出力イネーブル信号を生成することができる。このため、本発明に係る半導体メモリ装置は、高速化及び低電力化を達成するための発展方向に適し得る。
【0032】
また、ノーマルモード及び測定モードで用いられる、本発明に係る可変遅延回路を効率的に制御できるように設計可能なため、半導体メモリ装置のチップの大きさを減らすことができる。
【発明の効果】
【0033】
本発明によれば、遅延固定ループで反映される様々な遅延の程度を測定し、読み出し命令の前に、CASレイテンシ情報に対応する出力イネーブル信号の選択が可能なため、読み出し命令の印加前に消費される電力を最小化できるという効果が得られる。
【0034】
また、本発明によれば、従来のカウンタ及び比較器を設計しなくても、CASレイテンシ情報に対応する出力イネーブル信号の生成が可能なため、CASレイテンシが大きくなっても高速で動作できるという効果が得られる。
【図面の簡単な説明】
【0035】
【図1】従来の半導体メモリ装置の出力イネーブル信号生成回路を説明するためのブロック図である。
【図2】図1の出力イネーブル信号生成回路の動作タイミングを説明するためのタイミング図である。
【図3】本発明の第1実施形態に係る半導体メモリ装置の一部の構成を説明するためのブロック図である。
【図4A】本発明の概括的な動作を説明するためのタイミング図である。
【図4B】本発明の概括的な動作を説明するためのタイミング図である。
【図4C】本発明の概括的な動作を説明するためのタイミング図である。
【図5】本発明の第2実施形態に係る半導体メモリ装置の一部の構成を説明するためのブロック図である。
【図6】図5の選択出力部510を説明するための図である。
【図7】図6の読み出し命令信号同期化部610の動作タイミングを説明するためのタイミング図である。
【図8】図6のロック完了信号同期化部630の動作タイミングを説明するためのタイミング図である。
【図9】図5の遅延測定値生成部574を説明するための図である。
【図10】図9の遅延測定値生成部574の動作タイミングを説明するためのタイミング図である。
【図11】図5の出力イネーブル信号出力部590を説明するための図である。
【図12】図11の複数のシフト部1130の動作タイミングを説明するためのタイミング図である。
【図13】図5の第2可変遅延部550に入力される制御信号に関して説明するためのブロック図である。
【発明を実施するための形態】
【0036】
以下、本発明の属する技術分野における通常の知識を有する者が本発明の技術的思想を容易に実施できる程度に詳細に説明するため、添付図面を参照して本発明の好ましい実施形態を説明する。
【0037】
図3は、本発明の第1実施形態に係る半導体メモリ装置の一部の構成を説明するためのブロック図である。
【0038】
同図に示すように、半導体メモリ装置は、遅延固定ループ310と、遅延及び遅延時間測定部330と、出力イネーブル信号生成部350とを備えることができる。
【0039】
遅延固定ループ310は、基準クロック信号CLK_REFを受信して内部クロック信号のDLLクロック信号CLK_DLLを生成するためのものであり、位相検出部312と、DLL用可変遅延部314と、DLL用遅延レプリカモデル部316とを備えることができる。ここで、基準クロック信号CLK_REFは、外部クロック信号をバッファリングして生成された信号であり得る。本発明に備えられる遅延固定ループ310は、一般的な構成であるため、詳細な回路構成は省略する。以下、各構成要素の簡単な動作を説明する。
【0040】
位相検出部312は、基準クロック信号CLK_REFとフィードバッククロック信号CLK_FEDとの位相差を検出し、これに対応する遅延制御信号CTR_DLYを生成することができる。次いで、DLL用可変遅延部314は、基準クロック信号CLK_REFを、遅延制御信号CTR_DLYに対応する分だけ遅延してDLLクロック信号CLK_DLLを生成することができる。最後に、DLL用遅延レプリカモデル部316は、DLLクロック信号CLK_DLLに実際のクロック/データ経路の遅延を反映してフィードバッククロック信号CLK_FEDを生成することができる。
【0041】
以下、遅延固定ループ310の簡単な動作を説明する。
【0042】
まず、基準クロック信号CLK_REFは、DLL用可変遅延部314に入力され、最初に設定された基本遅延時間だけ遅延されてDLLクロック信号CLK_DLLとして出力される。DLLクロック信号CLK_DLLは、実際のクロック/データ経路の遅延時間だけ遅延されてフィードバッククロック信号CLK_FEDとして出力される。位相検出部312は、基準クロック信号CLK_REFとフィードバッククロック信号CLK_FEDとの位相差を検出するが、フィードバッククロック信号CLK_FEDが基準クロック信号CLK_REFの当該位相より進んでいる場合、それに対応する遅延制御信号CTR_DLYを生成し、DLL用可変遅延部314が基準クロック信号CLK_REFをさらにもう少し遅延させて出力するように制御することができる。遅延固定ループ310は、基準クロック信号CLK_REFとフィードバッククロック信号CLK_FEDとの位相が等しくなる時点まで、このような動作を繰り返し行う。一般的に、遅延固定ループ310のこのような動作を「ロック動作」といい、基準クロック信号CLK_REFとフィードバッククロック信号CLK_FEDとの位相が等しくなることを「ロック(locking)」という。
【0043】
図示していないが、遅延固定ループ310は、ロック後、ロック完了に関する情報を知らせるためのロック完了信号DLL_LOCを出力し、ロック完了信号DLL_LOCは、用途に応じて半導体メモリ装置内の様々な回路に入力され得る。
【0044】
一方、遅延及び遅延時間測定部330は、ロック完了信号DLL_LOCに応答して基準クロック信号CLK_REFとフィードバッククロック信号CLK_FEDとの間の遅延の程度を測定し、これを遅延測定値DLY_MS<0:2>として出力するためのものであり、ロック完了信号同期化部332と、測定用可変遅延部334と、測定用遅延レプリカモデル部336と、遅延測定値生成部338とを備えることができる。遅延及び遅延時間測定部330を構成する構成要素の詳細な回路及び回路動作については、第2実施形態で説明する。以下、遅延及び遅延時間測定部330の各構成要素について簡単に説明する。
【0045】
ロック完了信号同期化部332は、ロック完了信号DLL_LOCを外部クロック信号CLK_EXTに同期化させて出力することができる。
【0046】
測定用可変遅延部334は、ロック完了信号同期化部332の出力信号を、基準クロック信号CLK_REFとDLLクロック信号CLK_DLLとの間の遅延の程度に対応する分だけ遅延させるためのものであり、ロック完了信号同期化部332の出力信号を、遅延制御信号CTR_DLYに対応する分だけ遅延させて出力することができる。すなわち、測定用可変遅延部334は、DLL用可変遅延部314と類似の構成を有し得、遅延制御信号CTR_DLYによって制御されて遅延動作を行うため、DLL用可変遅延部314と類似の遅延時間を有し得る。
【0047】
測定用遅延レプリカモデル部336は、測定用可変遅延部334の出力信号を、DLLクロック信号CLK_DLLとフィードバッククロック信号CLK_FEDとの間の遅延の程度だけ遅延させて出力することができる。すなわち、測定用遅延レプリカモデル部336は、DLL用遅延レプリカモデル部316と類似の構成を有するため、測定用可変遅延部334の出力信号を、実際のクロック/データ経路の遅延時間だけ遅延させて出力することができる。
【0048】
ここで、測定用遅延レプリカモデル部336をより詳細に説明するため、遅延測定値生成部338に入力されるカウントクロック信号CLK_CNTについて説明する。カウントクロック信号CLK_CNTは、基準クロック信号CLK_REFと同じように、外部クロック信号CLK_EXTをソースとして生成される信号である。カウントクロック信号CLK_CNTと基準クロック信号CLK_REFとが同じ位相を有すると仮定すると、測定用遅延レプリカモデル部336とDLL用遅延レプリカモデル部316とは、同様に設計されることが好ましい。しかし、基準クロック信号CLK_REF及びカウントクロック信号CLK_CNTは、それぞれの当該回路に入力されるまで互いに異なる伝送ラインを経由し、これにより、2つのクロック信号にスキュー(skew)が生じ得る。このため、測定用遅延レプリカモデル部336は、DLL用遅延レプリカモデル部316で反映される遅延時間に、±Δ(2つのクロック信号間のスキュー)だけをさらに反映して設計されることが好ましい。本明細書では、説明の便宜上、2つのクロック信号間のスキューは無視する。
【0049】
遅延測定値生成部338は、ロック完了信号DLL_LOCを外部クロック信号CLK_EXTに同期化させた信号DLL_LOC25及び測定用遅延レプリカモデル部336の出力信号に応答して、カウントクロック信号CLK_CNTをカウントし、これを遅延測定値DLY_MS<0:2>として生成することができる。ここで、遅延測定値DLY_MS<0:2>は、3ビットのコード信号を用いることができ、これは、設計に応じて異なり得る。ロック完了信号DLL_LOCを外部クロック信号CLK_EXTに同期化させた信号DLL_LOC25は、第2実施形態に基づいて詳細に説明する。
【0050】
本発明に係る遅延測定値DLY_MS<0:2>は、遅延固定ループ310のロック動作によりロックを完了した後、基準クロック信号CLK_REFとフィードバッククロック信号CLK_FEDとの間の遅延の程度に対応する値を有し得る。すなわち、遅延測定値DLY_MS<0:2>は、同期化したロック完了信号が、測定用可変遅延部334と測定用遅延レプリカモデル部336とを経た遅延時間に対応する値だけを有することになる。つまり、測定用可変遅延部334は、DLL用可変遅延部314と同じ遅延時間を反映しており、測定用遅延レプリカモデル部336は、DLL用遅延レプリカモデル部316と同じ遅延時間を反映しているため、遅延測定値DLY_MS<0:2>は、基準クロック信号CLK_REFとフィードバッククロック信号CLK_FEDとの間の遅延の程度に対応する値を有し得る。
【0051】
一方、出力イネーブル信号生成部350は、外部クロック信号CLK_EXTに同期化した読み出し命令信号を、基準クロック信号CLK_REFとDLLクロック信号CLK_DLLとの間の遅延の程度に対応する分だけ遅延させた後、これをCASレイテンシCL及び遅延測定値DLY_MS<0:2>に対応してDLLクロック信号CLK_DLLに同期化させ、最終出力イネーブル信号OE_FINとして生成するためのものであり、読み出し命令信号同期化部352と、OE用可変遅延部354と、出力イネーブル信号出力部356とを備えることができる。出力イネーブル信号生成部350を構成する構成要素の詳細な回路及び回路動作については、第2実施形態で説明する。以下、出力イネーブル信号生成部350の各構成要素について簡単に説明する。
【0052】
読み出し命令信号同期化部352は、読み出し命令信号RD_ENを外部クロック信号CLK_EXTに同期化させて出力することができる。ここで、読み出し命令信号RD_ENは、ロック後、外部から印加される読み出し命令に応答して活性化される信号である。
【0053】
OE用可変遅延部354は、読み出し命令信号同期化部352の出力信号OUT1を、基準クロック信号CLK_REFとDLLクロック信号CLK_DLLとの間の遅延の程度に対応する分だけ遅延させるためのものであり、読み出し命令信号同期化部352の出力信号OUT1を、遅延制御信号CTR_DLYに対応する分だけ遅延させて出力することができる。すなわち、OE用可変遅延部354は、DLL用可変遅延部314と類似の構成を有し得、遅延制御信号CTR_DLYによって制御されて遅延動作を行うため、DLL用可変遅延部314と類似の遅延時間を有し得る。
【0054】
後に再度説明するが、外部クロック信号CLK_EXTに同期化した読み出し命令信号を、遅延固定ループ310のDLL用可変遅延部314に対応する遅延時間、すなわち、OE用可変遅延部354で反映される遅延時間だけ遅延させると、その信号は、DLLクロック信号CLK_DLLの当該エッジ付近に位置するようになる。このように遅延されたOE用可変遅延部354の出力信号OUT2を、その後、DLLクロック信号CLK_DLLに同期化させると、ドメインクロスが行われる。このとき、ドメインクロスは、DLL用可変遅延部314の遅延時間を反映したものである。これに関するより詳細な説明は、図4A〜図4Cを参照して説明する。
【0055】
出力イネーブル信号出力部356は、OE用可変遅延部354の出力信号OUT2を、CASレイテンシCL及び遅延測定値DLY_MS<0:2>に対応して、DLLクロック信号CLK_DLLに同期化した最終出力イネーブル信号OE_FINとして出力することができる。ここで、最終出力イネーブル信号OE_FINは、DLLクロック信号CLK_DLLに同期化することができ、外部クロック信号CLK_EXTを基準として、CASレイテンシCLに合わせてデータを出力する動作を保障できる信号となる。
【0056】
図4A〜図4Cは、本発明の概括的な動作を説明するためのタイミング図である。図4A〜図4Cに示す「tD1」は、ロック状態において、DLL用可変遅延部314で反映される遅延時間であり、「tD2」は、DLL用遅延レプリカモデル部316で反映される時間である。すなわち、tD1は、ロック状態において、基準クロック信号CLK_REFとDLLクロック信号CLK_DLLとの間の遅延の程度となり、tD2は、DLLクロック信号CLK_DLLとフィードバッククロック信号CLK_FEDとの間の遅延の程度となる。また、説明の便宜上、図4A〜図4Cは、いずれもCASレイテンシCLを5に設定した場合を一例として挙げている。また、図4A〜図4Cには、外部クロック信号CLK_EXT、読み出し命令信号同期化部352の出力信号OUT1、DLLクロック信号CLK_DLL、フィードバッククロック信号CLK_FED、及びOE用可変遅延部354の出力信号OUT2が示されている。説明の便宜上、読み出し命令信号同期化部352の出力信号OUT1を「第1出力信号」、OE用可変遅延部354の出力信号OUT2を「第2出力信号」と称する。
【0057】
以下、図3及び図4Aを参照して説明する。
【0058】
まず、読み出し命令RDの印加前に、遅延固定ループ310のロック動作によりロックが完了すると、図示のように、外部クロック信号CLK_EXTとDLLクロック信号CLK_DLLとの間の遅延時間は、tD1となり、DLLクロック信号CLK_DLLとフィードバッククロック信号CLK_FEDとの間の遅延時間は、tD2となり得る。すなわち、図4Aは、tD1とtD2との合計が1tCKの場合である。後に再度説明するが、遅延測定値DLY_MS<0:2>は、tD1とtD2とを合わせた遅延時間に対応する値を有し得る。
【0059】
このようにロックが完了した状態で読み出し命令RDが印加されると、読み出し命令信号RD_ENが活性化され、読み出し命令信号RD_ENは、読み出し命令信号同期化部352で外部クロック信号CLK_EXTの立ち下がりエッジに同期化して第1出力信号OUT1になる。次いで、第1出力信号OUT1は、OE用可変遅延部354でtD1だけ遅延された第2出力信号OUT2になる。図からわかるように、第2出力信号OUT2は、DLLクロック信号CLK_DLLの立ち下がりエッジ付近に自然に位置する。
【0060】
このように生成された第2出力信号OUT2は、DLLクロック信号CLK_DLLに応答して、シフト動作により最終出力イネーブル信号OE_FINとして出力され得る。ここで、シフト動作は、設定された分だけ行うことができるが、図4Aの場合、tD1とtD2との合計が1tCKであるため、第2出力信号OUT2は、CASレイテンシの5から、これを引いた分の4だけシフト動作を行うことができる。すなわち、第2出力信号OUT2は、DLLクロック信号CLK_DLLの4の時点に応答して活性化される最終出力イネーブル信号OE_FINになり、第1データ〜第4データD0,D1,D2,D3は、このように活性化された最終出力イネーブル信号OE_FINに応答して出力され得る。仮に、CASレイテンシが4であれば、最終出力イネーブル信号OE_FINは、DLLクロック信号CLK_DLLの3の時点に応答して活性化され、第1データ〜第4データD0,D1,D2,D3は、このように活性化された最終出力イネーブル信号OE_FINに応答して出力され得る。
【0061】
次いで、CASレイテンシCLが5の状況において、半導体メモリ装置内のタイミングにより、最終出力イネーブル信号OE_FINが、CASレイテンシCLよりも、例えば1tCK先に活性化されなければならない場合、第2出力信号OUT2は、CASレイテンシCLの5から、半導体メモリ装置内のタイミングによる1tCKに対応する値1を引き、tD1とtD2との合計である1をさらに引いた分だけシフト動作を行うことができる。すなわち、第2出力信号OUT2は、DLLクロック信号CLK_DLLの3の時点に応答して活性化される最終出力イネーブル信号OE_FINになり得る。
【0062】
以下、図3及び図4Bを参照して説明する。
【0063】
図4Bは、tD1とtD2との合計が2tCKの場合である。動作周波数が比較的低い半導体メモリ装置の場合、図4Aのように、tD1とtD2との合計は1tCKの場合がほとんどであるが、最近のように、動作周波数が高い半導体メモリ装置の場合、tD1とtD2との合計が1tCKを超える場合が多い。参考として、ロック後におけるtD1とtD2との合計は1tCKのN(ここで、Nは自然数である)倍数になる。
【0064】
このように、ロックが完了した状態で読み出し命令RDが印加されると、読み出し命令信号RD_ENが活性化され、読み出し命令信号RD_ENは、読み出し命令信号同期化部352で外部クロック信号CLK_EXTの立ち下がりエッジに同期化して第1出力信号OUT1になる。次いで、第1出力信号OUT1は、OE用可変遅延部354でtD1だけ遅延された第2出力信号OUT2になり、第2出力信号OUT2は、図4Aと同じように、DLLクロック信号CLK_DLLの立ち下がりエッジ付近に自然に位置する。
【0065】
このように生成された第2出力信号OUT2は、DLLクロック信号CLK_DLLに応答してシフト動作を行い、図4Bの場合、tD1とtD2との合計が2tCKであるため、第2出力信号OUT2は、CASレイテンシの5から、これを引いた分の3だけシフト動作を行うことができる。すなわち、第2出力信号OUT2は、DLLクロック信号CLK_DLLの3の時点に応答して活性化される最終出力イネーブル信号OE_FINになり、第1データ〜第4データD0,D1,D2,D3は、このように活性化された最終出力イネーブル信号OE_FINに応答して出力され得る。
【0066】
以下、図3及び図4Cを参照して説明する。ここで、tD1とtD2との合計は2tCKの場合である。
【0067】
ロックが完了した状態で読み出し命令RDが印加されると、読み出し命令信号RD_ENが活性化され、読み出し命令信号RD_ENは、読み出し命令信号同期化部352で外部クロック信号CLK_EXTの立ち下がりエッジに同期化して第1出力信号OUT1になる。次いで、第1出力信号OUT1は、OE用可変遅延部354でtD1だけ遅延された第2出力信号OUT2になり、第2出力信号OUT2は、同じように、DLLクロック信号CLK_DLLの立ち下がりエッジ付近に自然に位置する。
【0068】
このように生成された第2出力信号OUT2は、DLLクロック信号CLK_DLLに応答してシフト動作を行い、図4Cの場合、tD1とtD2との合計が2tCKであるため、第2出力信号OUT2は、CASレイテンシの5から、これを引いた分の3だけシフト動作を行うことができる。すなわち、第2出力信号OUT2は、DLLクロック信号CLK_DLLの3の時点に応答して活性化される最終出力イネーブル信号OE_FINになり、第1データ〜第4データD0,D1,D2,D3は、このように活性化された最終出力イネーブル信号OE_FINに応答して出力され得る。
【0069】
前述のように、本発明に係る半導体メモリ装置は、ロック完了後、測定モードにおいて、ロック完了信号DLL_LOCを用いてtD1とtD2とを合わせた時間に対応する遅延測定値DLY_MS<0:2>を生成し、遅延測定値DLY_MS<0:2>及びCASレイテンシCLに対応する分だけ、DLLクロック信号CLK_DLLに応答して第2出力信号OUT2をシフトした最終出力イネーブル信号OE_FINを生成することができる。
【0070】
図5は、本発明の第2実施形態に係る半導体メモリ装置の一部の構成を説明するためのブロック図である。説明の便宜上、第1実施形態と同じ構成については同じ名称を付する。第2実施形態におけるほとんどの構成は、第1実施形態と実質的に同じであり、異なる点は、第1実施形態の読み出し命令信号同期化部352とロック完了信号同期化部332とを備える選択出力部510に、多重化回路をさらに備えることにより、第1実施形態において構成されたOE用可変遅延部354と測定用可変遅延部334とを1つの第2可変遅延部550として共有して使用できるということである。
【0071】
同図に示すように、半導体メモリ装置は、選択出力部510と、遅延固定ループ530と、第2可変遅延部550と、遅延時間測定部570と、出力イネーブル信号出力部590とを備えることができる。
【0072】
選択出力部510は、読み出し命令信号RD_ENとロック完了信号DLL_LOCとを外部クロック信号CLK_EXTに同期化させ、ノーマルモード及び測定モードに応じて選択的に出力することができる。ここで、ノーマルモードは、遅延固定ループ530のロック後、読み出し命令が印加されて読み出し動作を行うモードを意味し、測定モードは、ロック後、読み出し命令が印加される前に、遅延固定ループ530で反映される様々な遅延の程度を測定するモードを意味する。また、第1実施形態で説明したように、ロック完了信号DLL_LOCは、ロック後、ロック完了に関する情報を知らせるためのレベル信号であり得る。
【0073】
図6は、図5の選択出力部510を説明するための図である。
【0074】
同図に示すように、選択出力部510は、読み出し命令信号同期化部610と、ロック完了信号同期化部630と、多重化部650とを備えることができる。
【0075】
読み出し命令信号同期化部610は、ノーマルモードにおいて、読み出し命令信号RD_ENを外部クロック信号CLK_EXTに同期化させ、同期化した読み出し命令信号RD_EN15を出力するためのものであり、第1Dフリップフロップ(DFF:D Flip Flop)612と、ラッチ部614とを備えることができる。
【0076】
ここで、第1Dフリップフロップ612は、読み出し命令信号RD_ENを外部クロック信号CLK_EXTに同期化させて出力するためのものであり、クロック信号に応答して動作する一般的なDフリップフロップ回路で設計され得る。ラッチ部614は、第1Dフリップフロップ612の出力信号RD_EN1を受信し、外部クロック信号CLK_EXTに応答して、同期化した読み出し命令信号RD_EN15を出力するためのものであり、クロック信号に応答して動作する一般的なラッチ回路で設計され得る。参考として、ノーマルモード時、同期化した読み出し命令信号RD_EN15は、図5の第2可変遅延部550を経て、出力イネーブル信号出力部590でDLLクロック信号CLK_DLLの立ち上がりエッジに同期化しなければならないため、ラッチ部614で外部クロック信号CLK_EXTの立ち下がりエッジに同期化させて出力することが好ましい。
【0077】
図7は、図6の読み出し命令信号同期化部610の動作タイミングを説明するためのタイミング図であり、外部クロック信号CLK_EXT、読み出し命令信号RD_EN、第1Dフリップフロップ612の出力信号RD_EN1、及び同期化した読み出し命令信号RD_EN15が示されている。
【0078】
以下、図6及び図7を参照して説明する。
【0079】
まず、外部クロック信号CLK_EXTに同期化して読み出し命令RDが印加されると、読み出し命令信号RD_ENが活性化される。第1Dフリップフロップ612は、読み出し命令信号RD_ENを外部クロック信号CLK_EXTの立ち上がりエッジに応答して同期化させ、ラッチ部614は、第1Dフリップフロップ612の出力信号RD_EN1を外部クロック信号CLK_EXTの立ち下がりエッジに同期化させ、同期化した読み出し命令信号RD_EN15として出力する。ここで、読み出し命令信号同期化部610は、読み出し命令信号RD_ENを外部クロック信号CLK_EXTに安定的に同期化させるための構成を有し得、設計に応じて異なり得る。
【0080】
さらに図6を参照すると、ロック完了信号同期化部630は、測定モードにおいて、ロック完了信号DLL_LOCを外部クロック信号CLK_EXTに同期化させ、遅延測定パルス信号PUL_MSを出力するためのものであり、同期化部632と、パルス信号生成部634とを備えることができる。
【0081】
同期化部632は、ロック完了信号DLL_LOCを外部クロック信号CLK_EXTに同期化させ、同期化したロック完了信号DLL_LOC25を出力するためのものであり、第2Dフリップフロップ〜第4Dフリップフロップ632_1,632_2,632_3を備えることができる。
【0082】
第2Dフリップフロップ632_1は、ロック完了信号DLL_LOCを外部クロック信号CLK_EXTに同期化させて出力することができる。第3Dフリップフロップ632_2は、第2Dフリップフロップ632_1の出力信号を外部クロック信号CLK_EXTに同期化させて出力することができる。第4Dフリップフロップ632_3は、第3Dフリップフロップ632_2の出力信号を外部クロック信号CLK_EXTに同期化させて出力することができる。ここで、第2Dフリップフロップ〜第4Dフリップフロップ632_1,632_2,632_3は、一般的なDフリップフロップ回路で構成され得る。参考として、第2Dフリップフロップ632_1及び第3Dフリップフロップ632_2は、ロック完了信号DLL_LOCのセットアップ/ホールドタイムを安定的に合わせるためのものであり、設計に応じて変形及び省略可能である。
【0083】
一方、パルス信号生成部634は、ロック完了信号DLL_LOCを同期化させて生成した、同期化したロック完了信号DLL_LOC25を受信して遅延測定パルス信号PUL_MSを生成するためのものであり、第5Dフリップフロップ634_1と、パルス信号出力部634_2とを備えることができる。
【0084】
第5Dフリップフロップ634_1は、同期化したロック完了信号DLL_LOC25を外部クロック信号CLK_EXTに同期化させて出力するためのものであり、一般的なDフリップフロップ回路で構成され得る。次いで、パルス信号出力部634_2は、同期化したロック完了信号DLL_LOC25及び第5Dフリップフロップ634_1の出力信号DLL_LOC35を受信し、予め定められたパルス幅を有する遅延測定パルス信号PUL_MSを出力するためのものである。パルス信号出力部634_2は、第5Dフリップフロップ634_1の出力信号DLL_LOC35を受信するインバータINVと、同期化したロック完了信号DLL_LOC25及びインバータINVの出力信号を受信し、遅延測定パルス信号PUL_MSを出力する論理積ゲートANDとを備えることができる。
【0085】
そのため、遅延測定パルス信号PUL_MSは、同期化したロック完了信号DLL_LOC25に応答して活性化され、第5Dフリップフロップ634_1の出力信号DLL_LOC35に応答して非活性化される。すなわち、遅延測定パルス信号PUL_MSのパルス幅は、同期化したロック完了信号DLL_LOC25及び第5Dフリップフロップ634_1の出力信号DLL_LCO35によって決定される。つまり、遅延測定パルス信号PUL_MSの活性化幅は、同期化したロック完了信号DLL_LOC25が活性化され、第5Dフリップフロップ634_1の出力信号DLL_LOC35が活性化されるまでの時間に対応することができる。
【0086】
図8は、図6のロック完了信号同期化部630の動作タイミングを説明するためのタイミング図であり、外部クロック信号CLK_EXT、ロック完了信号DLL_LOC、同期化したロック完了信号DLL_LOC25、第5Dフリップフロップ634_1の出力信号DLL_LOC35、及び遅延測定パルス信号PUL_MSが示されている。
【0087】
以下、図6及び図8を参照して説明する。
【0088】
まず、遅延固定ループ530のロック動作が完了すると、ロック完了信号DLL_LOCが論理ローから論理ハイに活性化遷移する。これにより、同期化したロック完了信号DLL_LOC25は、外部クロック信号CLK_EXTの立ち下がりエッジに応答して活性化される。このとき、遅延測定パルス信号PUL_MSは、同期化したロック完了信号DLL_LOC25に応答して論理ハイになる。次いで、第5Dフリップフロップ634_1の出力信号DLL_LOC35は、外部クロック信号CLK_EXTの立ち下がりエッジに応答して活性化遷移する。このとき、遅延測定パルス信号PUL_MSは、第5Dフリップフロップ634_1の出力信号DLL_LOC35に応答して論理ローになる。
【0089】
さらに図6を参照すると、多重化部650は、同期化した読み出し命令信号RD_EN15または遅延測定パルス信号PUL_MSを遅延測定モード信号MOD_MSにより出力するためのものであり、一般的な多重化回路で構成され得る。そのため、ノーマルモードの場合は、例えば、遅延測定モード信号MOD_MSが論理ローになり、同期化した読み出し命令信号RD_EN15を第1出力信号OUT1として出力し、遅延測定モードの場合は、遅延測定モード信号MOD_MSが論理ハイになり、遅延測定パルス信号PUL_MSを第1出力信号OUT1として出力することができる。
【0090】
本発明の第2実施形態に係る半導体メモリ装置は、選択出力部510を備えることにより、ノーマルモードでの動作と、測定モードでの動作とを区別して動作することができる。すなわち、選択出力部510は、ノーマルモード及び測定モードに応じて該当する信号を第1出力信号OUT1として出力できるため、第1実施形態のように2つの可変遅延部334、354を用いず、1つの可変遅延部550をノーマルモード及び測定モードで共有して使用することが可能である。
【0091】
さらに図5を参照すると、遅延固定ループ530は、基準クロック信号CLK_REFを受信して内部クロック信号のDLLクロック信号CLK_DLLを生成するためのものであり、位相検出部532と、第1可変遅延部534と、DLL用遅延レプリカモデル部536とを備えることができる。ここで、基準クロック信号CLK_REFは、外部クロック信号CLK_EXTをバッファリングして生成された信号であり得る。遅延固定ループ530の構成及び動作については、第1実施形態ですでに説明したため、さらなる説明は省略する。
【0092】
次いで、第2可変遅延部550は、選択出力部510の第1出力信号OUT1を、基準クロック信号CLK_REFとDLLクロック信号CLK_DLLとの間の遅延の程度に対応して遅延させるためのものであり、第1出力信号OTU1を、遅延制御信号CTR_DLYに対応する分だけ遅延させて第2出力信号OUT2として出力することができる。ここで、第2可変遅延部550は、遅延固定ループ530の第1可変遅延部534と類似の構成を有し得、同じ遅延制御信号CTR_DLYによって制御されて遅延動作を行うため、第1可変遅延部534と同じ遅延時間を有し得る。
【0093】
遅延時間測定部570は、第2可変遅延部550の第2出力信号OUT2を受信し、基準クロック信号CLK_REFとフィードバッククロック信号CLK_FEDとの間の遅延の程度を測定して遅延測定値DLY_MS<0:2>として出力するためのものであり、測定用遅延レプリカモデル部572と、遅延測定値生成部574とを備えることができる。
【0094】
測定用遅延レプリカモデル部572は、第2可変遅延部550の第2出力信号OUT2を、DLLクロック信号CLK_DLLとフィードバッククロック信号CLK_FEDとの間の遅延の程度だけ遅延させて第3出力信号OUT3として出力することができる。すなわち、測定用遅延レプリカモデル部572は、遅延固定ループ530のDLL用遅延レプリカモデル部536と類似の構成を有するため、第2可変遅延部550の第2出力信号OUT2を、実際のクロック/データ経路の遅延時間だけ遅延して第3出力信号OUT3として出力することができる。ここで、測定用遅延レプリカモデル部572は、測定モードでのみ第2可変遅延部550の第2出力信号OUT2を受信してもよい。この場合、測定用遅延レプリカモデル部572は、遅延測定モード信号MOD_MSをさらに受信し、測定モードでのみ第2可変遅延部550の第2出力信号OTU2を受信するように設計されることが好ましい。
【0095】
遅延測定値生成部574は、ロック完了信号DLL_LOCに対応する同期化したロック完了信号DLL_LOC25及び測定用遅延レプリカモデル部572の第3出力信号OUT3に応答して、カウントクロック信号CLK_CNTをカウントし、これを遅延測定値DLY_MS<0:2>として生成することができる。ここで、遅延測定値DLY_MS<0:2>は、3ビットのコード信号を用いることができ、これは、設計に応じて異なり得る。
【0096】
本発明に係る遅延測定値DLY_MS<0:2>は、遅延固定ループ530のロック完了後、基準クロック信号CLK_REFとフィードバッククロック信号CLK_FEDとの間の遅延の程度に対応する値を有し得る。すなわち、遅延測定値DLY_MS<0:2>は、同期化したロック完了信号DLL_LOC25が、第2可変遅延部550及び測定用遅延レプリカモデル部572を経た遅延時間に対応する値だけを有することになる。つまり、第2可変遅延部550は、第1可変遅延部534と同じ遅延時間を反映しており、測定用遅延レプリカモデル部572は、DLL用遅延レプリカモデル部536と同じ遅延時間を反映しているため、遅延測定値DLY_MS<0:2>は、基準クロック信号CLK_REFとフィードバッククロック信号CLK_FEDとの間の遅延の程度に対応する値を有することになる。
【0097】
図9は、図5の遅延測定値生成部574を説明するための図である。
【0098】
同図に示すように、遅延測定値生成部574は、モード信号生成部910と、遅延測定値カウント部930とを備えることができる。
【0099】
モード信号生成部910は、同期化したロック完了信号DLL_LOC25及び測定用遅延レプリカモデル部572の第3出力信号OUT3に応答して、遅延測定モード信号MOD_MSを生成するためのものである。モード信号生成部910は、同期化したロック完了信号DLL_LOC25及び第2否定論理積ゲートNAND2の出力信号を受信し、遅延測定モード信号MOD_MSを生成する第1否定論理積ゲートNAND1と、第3出力信号OUT3を受信して反転するインバータINVと、第1否定論理積ゲートNAND1の出力信号及びインバータINVの出力信号に対応して出力する第2否定論理積ゲートNAND2とを備えることができる。
【0100】
そのため、遅延測定モード信号MOD_MSは、同期化したロック完了信号DLL_LOC25に応答してセット状態を維持し、第3出力信号OUT3に応答してリセット状態になり得る。図8で説明したように、同期化したロック完了信号DLL_LOC25は、ロック完了信号DLL_LOCを外部クロック信号CLK_EXTの立ち下がりエッジに同期化した信号であり、図5で説明したように、第3出力信号OUT3は、第1出力信号OUT1が、第2可変遅延部550及び測定用遅延レプリカモデル部572に対応する分だけ遅延された信号である。結局、遅延測定モード信号MOD_MSのリセット時点は、ロック完了状態で同期化したロック完了信号DLL_LOC25が活性化され、第2可変遅延部550を経て、かつ、測定用遅延レプリカモデル部572を経て出力される時点になり得る。
【0101】
一方、遅延測定値カウント部930は、同期化したロック完了信号DLL_LOC25及び遅延測定モード信号MOD_MSによって定義された期間の間にカウントクロック信号CLK_CNTをカウントするためのものであり、活性化信号生成部932と、サンプリングクロック生成部934と、カウント部936とを備えることができる。
【0102】
ここで、活性化信号生成部932は、同期化したロック完了信号DLL_LOC25及び遅延測定モード信号MOD_MSに応答して活性化幅が定義される活性化信号EN_MSを生成するためのものであり、同期化したロック完了信号DLL_LOC25及び遅延測定モード信号MOD_MSを受信する第1論理積ゲートAND1を備えることができる。
【0103】
サンプリングクロック生成部934は、活性化信号EN_MSに応答してカウントクロック信号CLK_CNTをサンプリングし、サンプリングクロック信号CLK_SAMとして出力するためのものであり、活性化信号EN_MS及びカウントクロック信号CLK_CNTを受信する第2論理積ゲートAND2を備えることができる。
【0104】
カウント部936は、サンプリングクロック信号CLK_SAMに応答してカウントされる遅延測定値DLY_MS<0:2>を生成するためのものであり、クロック信号に応答してカウント動作を行うカウンタ回路を備えることができる。本実施形態では、サンプリングクロック信号CLK_SAMをカウントして3ビットの遅延測定値DLY_MS<0:2>を生成するカウンタを一例として挙げている。これは、活性化信号EN_MSの活性化期間の間にサンプリングされるサンプリングクロック信号CLK_SAMをカウントすることができる。つまり、活性化信号EN_MSの活性化期間は、第2可変遅延部550で反映される遅延時間であるtD1と、測定用遅延レプリカモデル部572で反映される遅延時間であるtD2との合計に対応するため、カウント部936は、tD1とtD2とを合わせた時間の間にサンプリングされたサンプリングクロック信号CLK_SAMをカウントして遅延測定値DLY_MS<0:2>を生成できるように設計されることが好ましい。
【0105】
図10は、図9の遅延測定値生成部574の動作タイミングを説明するためのタイミング図であり、カウントクロック信号CLK_CNT、同期化したロック完了信号DLL_LOC25、第2出力信号OUT2、第3出力信号OUT3、遅延測定モード信号MOD_MS、活性化信号EN_MS、及びサンプリングクロック信号CLK_SAMが示されている。
【0106】
以下、図5、図8、図9及び図10を参照して遅延測定値生成部574の動作タイミングを説明する。
【0107】
まず、ロック完了信号DLL_LOC(図8参照)が活性化されると、これにより、同期化したロック完了信号DLL_LOC25が活性化され、これに対応する遅延測定パルス信号PUL_MS(図8参照)が活性化される。測定モードにおいて、遅延測定パルス信号PUL_MSは、選択出力部510(図5参照)の第1出力信号OUT1になり、第1出力信号OUT1は、第2可変遅延部550(図5参照)でtD1だけ遅延されて第2出力信号OUT2として出力され、第2出力信号OUT2は、測定用遅延レプリカモデル部572でtD2だけ遅延されて第3出力信号OUT3として出力される。
【0108】
このとき、モード信号生成部910は、同期化したロック完了信号DLL_LOC25及び第3出力信号OUTに応答して、論理ローに非活性化される遅延測定モード信号MOD_MSを生成する。参考として、遅延測定モード信号MOD_MSの論理ハイの期間は、遅延固定ループ530で反映される遅延の程度を測定できる測定モードであり、論理ローの期間は、読み出し命令による動作を行うことができるノーマルモードである。
【0109】
一方、活性化信号EN_MSは、同期化したロック完了信号DLL_LOC25及び遅延測定モード信号MOD_MSに応答して活性化期間が定義される。すなわち、同期化したロック完了信号DLL_LOC25に応答して論理ハイに活性化され、遅延測定モード信号MOD_MSに応答して論理ローに非活性化される。次いで、カウントクロック信号CLK_CNTは、サンプリングクロック生成部934で活性化信号EN_MSの活性化期間の間にサンプリングされ、サンプリングクロック信号CLK_SAMとして出力される。このように生成されたサンプリングクロック信号CLK_SAMは、カウント部936でカウントされて遅延測定値DLY_MS<0:2>として出力される。ここでは、カウントクロック信号CLK_CNTを3つサンプリングしたサンプリングクロック信号CLK_SAMを生成しており、遅延測定値DLY_MS<0:2>は、3つに対応するカウント値を有し得る。
【0110】
仮に、遅延固定ループ530がリセットされた場合、論理ローに遷移するロック完了信号DLL_LOC(図8参照)に応答して、同期化したロック完了信号DLL_LOC25が論理ローに遷移し、これにより、遅延測定モード信号MOD_MSが論理ハイに活性化され、本発明に係る半導体メモリ装置は、測定モードに再び入ることが可能である。
【0111】
さらに図5を参照すると、出力イネーブル信号出力部590は、第2可変遅延部550の第2出力信号OUT2をDLLクロック信号CLK_DLLに同期化させ、遅延測定値DLY_MS<0:2>及びCASレイテンシCLに対応する最終出力イネーブル信号OE_FINを出力することができる。このような最終出力イネーブル信号OE_FINは、外部クロック信号CLK_EXTを基準として、CASレイテンシCLに合わせてデータが出力されることを保障できる信号となる。ここで、出力イネーブル信号出力部590は、ノーマルモードでのみ第2出力信号OUT2を受信することが好ましい。
【0112】
ノーマルモードの場合、読み出し命令信号RD_ENは、選択出力部510で同期化して第1出力信号OUT1として出力される。すなわち、図6で説明したように、第1出力信号OUT1に同期化した読み出し命令信号RD_EN15が出力される。第1出力信号OUT1は、第2可変遅延部550でtD1だけ遅延されて第2出力信号OUT2として出力され、前述のように、第2出力信号OUT2は、DLLクロック信号CLK_DLLの立ち下がりエッジ付近に位置する。出力イネーブル信号出力部590は、DLLクロック信号CLK_DLLの立ち下がりエッジ付近に位置する第2出力信号OUT2を、DLLクロック信号CLK_DLLの立ち上がりエッジに応答して最終出力イネーブル信号OE_FINとして出力する。このとき、最終出力イネーブル信号OE_FINは、CASレイテンシCL及び遅延測定値DLY_MS<0:2>に対応して出力され得る。
【0113】
図11は、図5の出力イネーブル信号出力部590を説明するための図である。
【0114】
同図に示すように、出力イネーブル信号出力部590は、信号入力部1110と、複数のシフト部1130と、最終出力イネーブル信号出力部1150とを備えることができる。
【0115】
信号入力部1110は、ノーマルモード時、第2出力信号OUT2が入力されるものであり、遅延測定モード信号MOD_MSを受信するインバータINVと、第2出力信号OUT2及びインバータINVの出力信号を受信し、第4出力信号OUT4を出力する論理積ゲートANDとを備えることができる。そのため、信号入力部1110は、遅延測定モード信号MOD_MSに応答して第2出力信号OUT2を受信し、これに対応する第4出力信号OUT4を出力することができる。ここで、遅延測定モード信号MOD_MSは、ノーマルモードの場合は論理ローに、測定モードの場合は論理ハイになる信号となり得る。
【0116】
複数のシフト部1130は、信号入力部1110の第4出力信号OUT4を、DLLクロック信号CLK_DLLに応答してシフトするためのものであり、第1シフト部〜第5シフト部1130_1,1130_2,1130_3,1130_4,1130_5を備えることができる。第1シフト部〜第5シフト部1130_1,1130_2,1130_3,1130_4,1130_5の各々は、入力される信号を、DLLクロック信号CLK_DLLに応答して出力するためのものであり、一般的なDフリップフロップで設計され得る。
【0117】
すなわち、第1シフト部1130_1は、DLLクロック信号CLK_DLLに応答して第4出力信号OUT4を第1出力イネーブル信号OE1として出力し、第2シフト部1130_2は、第1出力イネーブル信号OE1を、DLLクロック信号CLK_DLLに応答して第2出力イネーブル信号OE2として出力し、第3シフト部1130_3は、第2出力イネーブル信号OE2を、DLLクロック信号CLK_DLLに応答して第3出力イネーブル信号OE3として出力し、第4シフト部1130_4は、第3出力イネーブル信号OE3を、DLLクロック信号CLK_DLLに応答して第4出力イネーブル信号OE4として出力し、第5シフト部1130_5は、第4出力イネーブル信号OE4を、DLLクロック信号CLK_DLLに応答して第5出力イネーブル信号OE5として出力する。
【0118】
このとき、第1シフト部〜第5シフト部1130_1,1130_2,1130_3,1130_4,1130_5の各々は、DLLクロック信号CLK_DLLの立ち上がりエッジに応答して出力することが好ましい。参考として、第2出力信号OUT2をDLLクロック信号CLK_DLLの立ち下がりエッジ付近に位置するように設計したのは、第1シフト部〜第シフト部51130_1,1130_2,1130_3,1130_4,1130_5において、DLLクロック信号CLK_DLLの立ち上がりエッジに安定的に同期化させるためのものである。また、本実施形態では、5つの第1シフト部〜第5シフト部1130_1,1130_2,1130_3,1130_4,1130_5を備えた場合を一例として説明したが、状況に応じて5つより多いか、または少ないシフト部を備えた場合でも適用可能である。
【0119】
最終出力イネーブル信号出力部1150に関する説明に先立ち、複数のシフト部1130の動作タイミングを説明する。
【0120】
図12は、図11の複数のシフト部1130の動作タイミングを説明するためのタイミング図であり、DLLクロック信号CLK_DLL、第4出力信号OUT4、及び第1出力イネーブル信号〜第5出力イネーブル信号OE1,OE2,OE3,OE4,OE5が示されている。
【0121】
図11及び図12を参照すると、まず、第4出力信号OUT4は、DLLクロック信号CLK_DLLの立ち下がりエッジ付近に位置することができる。このような第4出力信号OUT4は、第1シフト部1130_1でDLLクロック信号CLK_DLLの立ち上がりエッジに同期化して第1出力イネーブル信号OE1になり、第1出力イネーブル信号OE1は、第2シフト部1130_2でDLLクロック信号CLK_DLLの立ち上がりエッジに同期化して第2出力イネーブル信号OE2になる。第3シフト部〜第5シフト部1130_3,1130_4,1130_5も、各々に入力される信号をDLLクロック信号CLK_DLLの立ち上がりエッジに同期化させ、第3出力イネーブル信号〜第5出力イネーブル信号OE3,OE4,OE5を出力する。
【0122】
さらに図11を参照すると、最終出力イネーブル信号出力部1150は、CASレイテンシCL及び遅延測定値DLY_MS<0:2>に応答して、第1シフト部〜第5シフト部1130_1,1130_2,1130_3,1130_4,1130_5の出力信号である第1出力イネーブル信号〜第5出力イネーブル信号OE1,OE2,OE3,OE4,OE5のいずれか1つを最終出力イネーブル信号OE_FINとして出力するためのものであり、演算部1152と、OE選択出力部1154とを備えることができる。
【0123】
演算部1152は、CASレイテンシCLと遅延測定値DLY_MS<0:2>とを演算して、第1出力イネーブル信号〜第5出力イネーブル信号OE1,OE2,OE3,OE4,OE5を選択可能な選択信号SELを出力することができる。このとき、選択される出力イネーブル信号は、読み出し命令後、CASレイテンシCLに合わせてデータの出力を保障できる最終出力イネーブル信号OE_FINになる。ここで、選択信号SELは、第1出力イネーブル信号〜第5出力イネーブル信号OE1,OE2,OE3,OE4,OE5の各々に対応する信号となり得、演算部1152は、CASレイテンシCLから、遅延測定値DLY_MS<0:2>を引くことのできる演算回路として設計され得る。
【0124】
OE選択出力部1154は、選択信号SELに応答して、第1出力イネーブル信号〜第5出力イネーブル信号OE1,OE2,OE3,OE4,OE5のいずれか1つを最終出力イネーブル信号OE_FINとして出力するためのものであり、一般的なマルチプレクサ回路で設計され得る。
【0125】
さらに図4A及び図4Bを参照して出力イネーブル信号出力部590の簡単な動作を説明する。説明の便宜上、読み出し命令信号RD_ENが同期化した読み出し命令信号RD_EN15となるのに必要な時間は無視する。
【0126】
図4A及び図11を参照すると、測定モードにおいて、tD1とtD2とを合わせた時間の1tCKに対応してサンプリングクロック信号CLK_SAMが1回トグルしたと仮定すると、演算部1152は、CASレイテンシCLの5から、1回トグルしたサンプリングクロック信号CLK_SAMに対応する遅延測定値DLY_MS<0:2>の1を引く演算により、これに該当する選択信号SELを出力する。この選択信号SELにより、OE選択出力部1154は、まだ活性化されていない第4出力イネーブル信号OE4を選択して最終出力イネーブル信号OE_FINとして出力する。
【0127】
次いで、ノーマルモードにおいて、読み出し命令RDが印加されると、これに対応して活性化される第1出力信号OUT1をtD1だけ遅延した第2出力信号OUT2が活性化され、これにより、第4出力信号OUT4も活性化される。その後、複数のシフト部1130は、第4出力信号OUT4を、DLLクロック信号CLK_DLLに応答してシフトする。測定モードにおいて、すでに第4出力イネーブル信号OE4を最終出力イネーブル信号OE_FINとして出力することを決定したため、第4出力信号OUT4を4回シフトして活性化される第4出力イネーブル信号OE4が、最終出力イネーブル信号OE_FINとして出力され得る。
【0128】
次いで、図4B及び図11を参照すると、測定モードにおいて、tD1とtD2とを合わせた時間の2tCKに対応してサンプリングクロック信号CLK_SAMが2回トグルしたと仮定すると、演算部1152は、CASレイテンシCLの5から、2回トグルしたサンプリングクロック信号CLK_SAMに対応する遅延測定値DLY_MS<0:2>の2を引く演算により、これに該当する選択信号SELを出力する。この選択信号SELにより、選択出力部1150は、まだ活性化されていない第3出力イネーブル信号OE3を選択して最終出力イネーブル信号OE_FINとして出力する。
【0129】
次いで、ノーマルモードにおいて、読み出し命令RDが印加されると、これに対応して活性化される第1出力信号OUT1をtD1だけ遅延した第2出力信号OUT2が活性化され、これにより、第4出力信号OUT4も活性化される。その後、複数のシフト部1130は、第4出力信号OUT4を、DLLクロック信号CLK_DLLに応答してシフトする。測定モードにおいて、すでに第3出力イネーブル信号OE3を、最終出力イネーブル信号OE_FINとして出力することを決定したため、第4出力信号OUT4を3回シフトして活性化される第3出力イネーブル信号OE3が、最終出力イネーブル信号OE_FINとして出力され得る。
【0130】
前述のように、従来の半導体メモリ装置は、読み出し命令の印加前に、カウント動作及び比較動作による継続的な電力消費が発生していた。しかし、本発明に係る半導体メモリ装置は、読み出し命令の印加前に、最終出力イネーブル信号OE_FINの選択が可能なため、読み出し命令の印加前に不要に消費される電力を最小化することができる。また、従来備えられていたカウンタ及び比較部がなくても、CASレイテンシCLに対応する最終出力イネーブル信号OE_FINの生成が可能なため、高速の回路動作を保障することができる。
【0131】
一方、図12からわかるように、第4出力信号OUT4は、DLLクロック信号CLK_DLLの立ち下がりエッジ付近に位置することができる。このため、第4出力信号OUT4及びDLLクロック信号CLK_DLLの立ち上がりエッジの間には、ある程度のマージンが生じる。ここで、第4出力信号OUT4が、第2可変遅延部550(図5参照)の第2出力信号OUT2とほぼ同じ信号であるとみなしたとき、第2可変遅延部550の単位遅延量は、第1可変遅延部534のように細かく設計しなくてもよい。すなわち、第2可変遅延部550の単位遅延量を、ある程度のマージンに合わせて大きく設計することが可能である。実質的に、遅延固定ループ530の第1可変遅延部534は、複数の単位遅延セルを備えており、遅延制御信号CTR_DLYに応答して非常に細かい単位遅延時間の間隔で制御される。
【0132】
図13は、図5の第2可変遅延部550に入力される制御信号に関して説明するためのブロック図である。
【0133】
図5及び図13を参照すると、制御信号サンプリング部1310は、位相検出部532から出力される複数の遅延制御信号CTR_DLYをサンプリングして、第2可変遅延部550を制御するための複数のサンプリング制御信号CTR_SAMを生成するためのものであり、エンコード部1312と、デコード部1314とを備えることができる。ここでは、説明の便宜上、複数の遅延制御信号CTR_DLYを100個、サンプリング制御信号CTR_SAMを50個とそれぞれ仮定し、100個の遅延制御信号CTR_DLYをエンコードした出力信号を6ビットと仮定した。
【0134】
エンコード部1312は、100個の遅延制御信号CTR_DLYを受信し、エンコードして、6ビットの出力信号を生成し、デコード部1314は、6ビットの出力信号をデコードして、50個のサンプリング制御信号CTR_SAMを生成することができる。すなわち、第1可変遅延部534は、100個の遅延制御信号CTR_DLYに対応する単位遅延セルを備えることにより、細かい遅延単位で制御され、第2可変遅延部550は、50個のサンプリング制御信号CTR_SAMに対応する単位遅延セルを備えることにより、より大きな遅延単位で制御され得る。この場合、第2可変遅延部550は、第1可変遅延部534より小さく設計され得る。つまり、本発明に係る半導体メモリ装置は、このような設計により第2可変遅延部550の大きさを減らすことができ、これは、つまり、チップの設計時においてレイアウトへの負担を軽減することができる。
【0135】
本発明の技術的思想は、上記の好ましい実施形態により具体的に記述されたが、以上で説明した実施形態は、それを説明するためのものであり、それを制限するためのものではないことに留意しなければならない。また、本発明の技術分野における通常の専門家であれば、本発明の技術的思想の範囲内で様々な置換、変形及び変更により多様な実施形態が可能であることを理解することができるであろう。
【0136】
さらに、上述した実施形態で示している論理ゲート及びトランジスタは、入力される信号の極性に応じてその位置及び種類が異なるように具現されなければならない。
【符号の説明】
【0137】
310 遅延固定ループ
330 遅延及び遅延時間測定部
350 出力イネーブル信号生成部
【特許請求の範囲】
【請求項1】
基準クロック信号とフィードバッククロック信号との位相差を検出し、これに対応する遅延制御信号を生成し、当該遅延制御信号に対応する分だけ前記基準クロック信号を遅延してDLLクロック信号を生成し、当該DLLクロック信号に実際のクロック/データ経路の遅延を反映した前記フィードバッククロック信号を生成する遅延固定ループと、
外部クロック信号に同期化したロック完了情報に応答して前記基準クロック信号と前記フィードバッククロック信号との間の遅延の程度を測定し、これを遅延測定値として出力する遅延及び遅延時間測定手段と、
前記外部クロック信号に同期化した読み出し命令情報を、前記基準クロック信号と前記DLLクロック信号との間の遅延の程度に対応する分だけ遅延させ、前記遅延測定値及びCASレイテンシ情報に対応して前記DLLクロック信号に同期化させ、最終出力イネーブル信号として生成する出力イネーブル信号生成手段と、
を備えることを特徴とする半導体メモリ装置。
【請求項2】
前記遅延及び遅延時間測定手段は、
前記同期化したロック完了情報を、前記遅延制御信号に対応する分だけ遅延させて出力する測定用可変遅延部と、
該測定用可変遅延部の出力信号を、前記DLLクロック信号と前記フィードバッククロック信号との間の遅延の程度だけ遅延させて出力する測定用遅延レプリカモデル部と、
前記同期化したロック完了情報及び前記測定用遅延レプリカモデル部の出力信号に応答して、カウントクロック信号をカウントした前記遅延測定値を生成する遅延測定値生成部と、
を備えることを特徴とする請求項1に記載の半導体メモリ装置。
【請求項3】
前記遅延測定値生成部は、
前記同期化したロック完了情報及び前記測定用遅延レプリカモデル部の出力信号に応答して、遅延測定モード信号を生成するモード信号生成部と、
前記同期化したロック完了情報及び前記遅延測定モード信号によって定義された期間の間に前記カウントクロック信号をカウントする遅延測定値カウント部と、
を備えることを特徴とする請求項2に記載の半導体メモリ装置。
【請求項4】
前記遅延測定モード信号は、前記同期化したロック完了信号に応答してセット状態を維持し、前記遅延レプリカモデル部の出力信号に応答してリセット状態になることを特徴とする請求項3に記載の半導体メモリ装置。
【請求項5】
前記遅延測定値カウント部は、
前記同期化したロック完了信号及び前記遅延測定モード信号に応答して、活性化信号を生成する活性化信号生成部と、
前記活性化信号に応答して、前記カウントクロック信号をサンプリングしたサンプリングクロック信号を生成するサンプリングクロック生成部と、
前記サンプリングクロック信号に応答してカウントされる前記遅延測定値を出力するカウント部と、
を備えることを特徴とする請求項3に記載の半導体メモリ装置。
【請求項6】
前記活性化信号の活性化幅は、前記ロック完了信号及び前記遅延測定モード信号に応答して定義されることを特徴とする請求項5に記載の半導体メモリ装置。
【請求項7】
前記出力イネーブル信号生成手段は、
前記同期化した読み出し命令情報を、前記遅延制御信号に対応する分だけ遅延させて出力するOE用可変遅延部と、
該OE用可変遅延部の出力信号を前記DLLクロック信号に同期化させ、前記CASレイテンシ情報及び前記遅延測定値に対応して前記最終出力イネーブル信号として出力する出力イネーブル信号出力部と、
を備えることを特徴とする請求項1に記載の半導体メモリ装置。
【請求項8】
前記出力イネーブル信号出力部は、
ノーマルモード時、前記OE用可変遅延部の出力信号が入力される信号入力部と、
該信号入力部の出力信号を、前記DLLクロック信号に応答してシフトする複数のシフト部と、
前記CASレイテンシ及び前記遅延測定値に応答して、前記複数のシフト部の出力信号のいずれか1つを前記最終出力イネーブル信号として出力する最終出力イネーブル信号出力部と、
を備えることを特徴とする請求項7に記載の半導体メモリ装置。
【請求項9】
前記ノーマルモードは、前記遅延固定ループのロック動作後、前記読み出し命令情報が活性化されて読み出し動作を行うモードであることを特徴とする請求項8に記載の半導体メモリ装置。
【請求項10】
前記最終出力イネーブル信号出力部は、
前記CASレイテンシと前記遅延測定値とを演算して、選択信号を出力する演算部と、
前記選択信号に応答して、前記複数のシフト部の出力信号のいずれか1つを出力する選択出力部と、
を備えることを特徴とする請求項8に記載の半導体メモリ装置。
【請求項11】
前記最終出力イネーブル信号は、前記読み出し命令情報の活性化前に前記複数のシフト部の出力信号のいずれか1つによって選択され、前記読み出し命令情報に応答して活性化されることを特徴とする請求項10に記載の半導体メモリ装置。
【請求項12】
前記遅延制御信号をサンプリングして、前記測定用可変遅延部と前記OE用可変遅延部とを制御するためのサンプリング制御信号を生成する制御信号サンプリング手段をさらに備えることを特徴とする請求項2または7に記載の半導体メモリ装置。
【請求項13】
前記制御信号サンプリング手段は、
前記遅延制御信号をエンコードするエンコード部と、
該エンコード部の出力信号をデコードして、前記サンプリング制御信号を生成するデコード部と、
を備えることを特徴とする請求項12に記載の半導体メモリ装置。
【請求項14】
前記測定用可変遅延部及び前記OE用可変遅延部は、前記サンプリング制御信号に対応する単位遅延セルを備えることを特徴とする請求項12に記載の半導体メモリ装置。
【請求項15】
読み出し命令情報及びロック完了情報を外部クロック信号に同期化させ、ノーマルモード及び測定モードに応じて選択的に出力する選択出力手段と、
基準クロック信号とフィードバッククロック信号との位相差を検出し、これに対応する遅延制御信号を生成し、当該遅延制御信号に対応する分だけ前記基準クロック信号を遅延してDLLクロック信号を生成し、当該DLLクロック信号に実際のクロック/データ経路の遅延を反映した前記フィードバッククロック信号を生成する遅延固定ループと、
前記選択出力手段の出力信号を、前記基準クロック信号と前記DLLクロック信号との間の遅延の程度に対応して遅延させて出力する可変遅延手段と、
該可変遅延手段の出力信号を受信し、前記基準クロック信号と前記フィードバッククロック信号との間の遅延の程度を測定して遅延測定値として出力する遅延時間測定手段と、
前記可変遅延手段の出力信号を前記DLLクロック信号に同期化させ、前記遅延測定値及びCASレイテンシ情報に対応して最終出力イネーブル信号として出力する出力イネーブル信号出力手段と、
を備えることを特徴とする半導体メモリ装置。
【請求項16】
前記ノーマルモードは、前記遅延固定ループのロック動作後、前記読み出し命令情報が活性化されて読み出し動作を行うモードであり、
前記測定モードは、遅延固定ループのロック動作後、前記読み出し命令情報が活性化される前に、前記遅延固定ループで反映される遅延の程度を測定するモードであることを特徴とする請求項15に記載の半導体メモリ装置。
【請求項17】
前記選択出力手段は、
前記ノーマルモードにおいて、前記読み出し命令情報を外部クロック信号に同期化させて出力する読み出し命令信号同期化部と、
前記測定モードにおいて、前記ロック完了信号を前記外部クロック信号に同期化させて出力するロック完了信号同期化部と、
前記読み出し命令信号同期化部の出力信号または前記ロック完了信号同期化部の出力信号を、前記ノーマルモード及び前記測定モードに応じて出力する多重化部と、
を備えることを特徴とする請求項15に記載の半導体メモリ装置。
【請求項18】
前記ロック完了信号同期化部は、
前記ロック完了信号を前記外部クロック信号に同期化させ、同期化したロック完了信号として出力する同期化部と、
前記同期化したロック完了信号に応答して、予め定められたパルス幅を有する遅延測定パルス信号を生成するパルス信号生成部と、
を備えることを特徴とする請求項17に記載の半導体メモリ装置。
【請求項19】
前記可変遅延手段は、前記選択出力手段の出力信号を、前記遅延制御信号に対応する分だけ遅延させて出力することを特徴とする請求項15に記載の半導体メモリ装置。
【請求項20】
前記可変遅延手段は、前記ノーマルモード及び測定モードで共有して使用することを特徴とする請求項15に記載の半導体メモリ装置。
【請求項21】
前記遅延時間測定部は、
前記可変遅延手段の出力信号を、前記DLLクロック信号と前記フィードバッククロック信号との間の遅延の程度だけ遅延させて出力する測定用遅延レプリカモデル部と、
前記同期化したロック完了情報及び前記測定用遅延レプリカモデル部の出力信号に応答して、カウントクロック信号をカウントした前記遅延測定値を生成する遅延測定値生成部と、
を備えることを特徴とする請求項18に記載の半導体メモリ装置。
【請求項22】
前記遅延測定値生成部は、
前記同期化したロック完了情報及び前記測定用遅延レプリカモデル部の出力信号に応答して、遅延測定モード信号を生成するモード信号生成部と、
前記同期化したロック完了情報及び前記遅延測定モード信号によって定義された期間の間に前記カウントクロック信号をカウントする遅延測定値カウント部と、
を備えることを特徴とする請求項21に記載の半導体メモリ装置。
【請求項23】
前記遅延測定モード信号は、前記同期化したロック完了信号に応答してセット状態を維持し、前記遅延レプリカモデル部の出力信号に応答してリセット状態になることを特徴とする請求項22に記載の半導体メモリ装置。
【請求項24】
前記遅延測定値カウント部は、
前記同期化したロック完了信号及び前記遅延測定モード信号に応答して、活性化信号を生成する活性化信号生成部と、
前記活性化信号に応答して、前記カウントクロック信号をサンプリングしたサンプリングクロック信号を生成するサンプリングクロック生成部と、
前記サンプリングクロック信号に応答してカウントされる前記遅延測定値を出力するカウント部と、
を備えることを特徴とする請求項22に記載の半導体メモリ装置。
【請求項25】
前記活性化信号の活性化幅は、前記ロック完了信号及び前記遅延測定モード信号に応答して定義されることを特徴とする請求項24に記載の半導体メモリ装置。
【請求項26】
前記出力イネーブル信号出力手段は、
前記ノーマルモード時、前記可変遅延手段の出力信号が入力される信号入力部と、
該信号入力部の出力信号を、前記DLLクロック信号に応答してシフトする複数のシフト部と、
前記CASレイテンシ及び前記遅延測定値に応答して、前記複数のシフト部の出力信号のいずれか1つを前記最終出力イネーブル信号として出力する最終出力イネーブル信号出力部と、
を備えることを特徴とする請求項15に記載の半導体メモリ装置。
【請求項27】
前記最終出力イネーブル信号出力部は、
前記CASレイテンシと前記遅延測定値とを演算して、選択信号を出力する演算部と、
前記選択信号に応答して、前記複数のシフト部の出力信号のいずれか1つを出力する選択出力部と、
を備えることを特徴とする請求項26に記載の半導体メモリ装置。
【請求項28】
前記最終出力イネーブル信号は、前記読み出し命令情報の活性化前に前記複数のシフト部の出力信号のいずれか1つによって選択され、前記読み出し命令情報に応答して活性化されることを特徴とする請求項26に記載の半導体メモリ装置。
【請求項29】
前記遅延制御信号をサンプリングして、前記可変遅延手段を制御するためのサンプリング制御信号を生成する制御信号サンプリング手段をさらに備えることを特徴とする請求項15に記載の半導体メモリ装置。
【請求項30】
前記制御信号サンプリング手段は、
前記遅延制御信号をエンコードするエンコード部と、
該エンコード部の出力信号をデコードして、前記サンプリング制御信号を生成するデコード部と、
を備えることを特徴とする請求項29に記載の半導体メモリ装置。
【請求項31】
前記可変遅延手段は、前記サンプリング制御信号に対応する単位遅延セルを備えることを特徴とする請求項29に記載の半導体メモリ装置。
【請求項32】
基準クロック信号とフィードバッククロック信号との位相差を検出し、これに対応する遅延制御信号を生成し、当該遅延制御信号に対応する分だけ前記基準クロック信号を遅延してDLLクロック信号を生成し、当該DLLクロック信号に実際のクロック/データ経路の遅延を反映した前記フィードバッククロック信号を生成するステップと、
ロック動作後、前記基準クロック信号と前記フィードバッククロック信号との間の遅延の程度を測定した遅延測定値を生成するステップと、
読み出し命令に応答して、前記遅延測定値及びCASレイテンシに対応する最終出力イネーブル信号を生成するステップと、
を含むことを特徴とする半導体メモリ装置の駆動方法。
【請求項33】
前記遅延測定値を生成するステップは、
前記ロック動作時に活性化されるロック完了信号を、前記基準クロック信号と前記フィードバッククロック信号との間の遅延の程度だけ遅延させるステップと、
前記ロック完了信号及び前記遅延された信号によって定義される活性化期間の間にカウントクロック信号をカウントして前記遅延測定値を出力するステップと、
を含むことを特徴とする請求項32に記載の半導体メモリ装置の駆動方法。
【請求項34】
前記最終出力イネーブル信号を生成するステップは、
前記読み出し命令を、前記基準クロック信号と前記DLLクロック信号との間の遅延の程度だけ遅延させるステップと、
前記遅延された信号を、前記DLLクロック信号に応答してシフトするステップと、
前記シフトされた信号のうち、前記遅延測定値及び前記CASレイテンシに対応する信号を前記最終出力イネーブル信号として選択するステップと、
を含むことを特徴とする請求項32に記載の半導体メモリ装置の駆動方法。
【請求項1】
基準クロック信号とフィードバッククロック信号との位相差を検出し、これに対応する遅延制御信号を生成し、当該遅延制御信号に対応する分だけ前記基準クロック信号を遅延してDLLクロック信号を生成し、当該DLLクロック信号に実際のクロック/データ経路の遅延を反映した前記フィードバッククロック信号を生成する遅延固定ループと、
外部クロック信号に同期化したロック完了情報に応答して前記基準クロック信号と前記フィードバッククロック信号との間の遅延の程度を測定し、これを遅延測定値として出力する遅延及び遅延時間測定手段と、
前記外部クロック信号に同期化した読み出し命令情報を、前記基準クロック信号と前記DLLクロック信号との間の遅延の程度に対応する分だけ遅延させ、前記遅延測定値及びCASレイテンシ情報に対応して前記DLLクロック信号に同期化させ、最終出力イネーブル信号として生成する出力イネーブル信号生成手段と、
を備えることを特徴とする半導体メモリ装置。
【請求項2】
前記遅延及び遅延時間測定手段は、
前記同期化したロック完了情報を、前記遅延制御信号に対応する分だけ遅延させて出力する測定用可変遅延部と、
該測定用可変遅延部の出力信号を、前記DLLクロック信号と前記フィードバッククロック信号との間の遅延の程度だけ遅延させて出力する測定用遅延レプリカモデル部と、
前記同期化したロック完了情報及び前記測定用遅延レプリカモデル部の出力信号に応答して、カウントクロック信号をカウントした前記遅延測定値を生成する遅延測定値生成部と、
を備えることを特徴とする請求項1に記載の半導体メモリ装置。
【請求項3】
前記遅延測定値生成部は、
前記同期化したロック完了情報及び前記測定用遅延レプリカモデル部の出力信号に応答して、遅延測定モード信号を生成するモード信号生成部と、
前記同期化したロック完了情報及び前記遅延測定モード信号によって定義された期間の間に前記カウントクロック信号をカウントする遅延測定値カウント部と、
を備えることを特徴とする請求項2に記載の半導体メモリ装置。
【請求項4】
前記遅延測定モード信号は、前記同期化したロック完了信号に応答してセット状態を維持し、前記遅延レプリカモデル部の出力信号に応答してリセット状態になることを特徴とする請求項3に記載の半導体メモリ装置。
【請求項5】
前記遅延測定値カウント部は、
前記同期化したロック完了信号及び前記遅延測定モード信号に応答して、活性化信号を生成する活性化信号生成部と、
前記活性化信号に応答して、前記カウントクロック信号をサンプリングしたサンプリングクロック信号を生成するサンプリングクロック生成部と、
前記サンプリングクロック信号に応答してカウントされる前記遅延測定値を出力するカウント部と、
を備えることを特徴とする請求項3に記載の半導体メモリ装置。
【請求項6】
前記活性化信号の活性化幅は、前記ロック完了信号及び前記遅延測定モード信号に応答して定義されることを特徴とする請求項5に記載の半導体メモリ装置。
【請求項7】
前記出力イネーブル信号生成手段は、
前記同期化した読み出し命令情報を、前記遅延制御信号に対応する分だけ遅延させて出力するOE用可変遅延部と、
該OE用可変遅延部の出力信号を前記DLLクロック信号に同期化させ、前記CASレイテンシ情報及び前記遅延測定値に対応して前記最終出力イネーブル信号として出力する出力イネーブル信号出力部と、
を備えることを特徴とする請求項1に記載の半導体メモリ装置。
【請求項8】
前記出力イネーブル信号出力部は、
ノーマルモード時、前記OE用可変遅延部の出力信号が入力される信号入力部と、
該信号入力部の出力信号を、前記DLLクロック信号に応答してシフトする複数のシフト部と、
前記CASレイテンシ及び前記遅延測定値に応答して、前記複数のシフト部の出力信号のいずれか1つを前記最終出力イネーブル信号として出力する最終出力イネーブル信号出力部と、
を備えることを特徴とする請求項7に記載の半導体メモリ装置。
【請求項9】
前記ノーマルモードは、前記遅延固定ループのロック動作後、前記読み出し命令情報が活性化されて読み出し動作を行うモードであることを特徴とする請求項8に記載の半導体メモリ装置。
【請求項10】
前記最終出力イネーブル信号出力部は、
前記CASレイテンシと前記遅延測定値とを演算して、選択信号を出力する演算部と、
前記選択信号に応答して、前記複数のシフト部の出力信号のいずれか1つを出力する選択出力部と、
を備えることを特徴とする請求項8に記載の半導体メモリ装置。
【請求項11】
前記最終出力イネーブル信号は、前記読み出し命令情報の活性化前に前記複数のシフト部の出力信号のいずれか1つによって選択され、前記読み出し命令情報に応答して活性化されることを特徴とする請求項10に記載の半導体メモリ装置。
【請求項12】
前記遅延制御信号をサンプリングして、前記測定用可変遅延部と前記OE用可変遅延部とを制御するためのサンプリング制御信号を生成する制御信号サンプリング手段をさらに備えることを特徴とする請求項2または7に記載の半導体メモリ装置。
【請求項13】
前記制御信号サンプリング手段は、
前記遅延制御信号をエンコードするエンコード部と、
該エンコード部の出力信号をデコードして、前記サンプリング制御信号を生成するデコード部と、
を備えることを特徴とする請求項12に記載の半導体メモリ装置。
【請求項14】
前記測定用可変遅延部及び前記OE用可変遅延部は、前記サンプリング制御信号に対応する単位遅延セルを備えることを特徴とする請求項12に記載の半導体メモリ装置。
【請求項15】
読み出し命令情報及びロック完了情報を外部クロック信号に同期化させ、ノーマルモード及び測定モードに応じて選択的に出力する選択出力手段と、
基準クロック信号とフィードバッククロック信号との位相差を検出し、これに対応する遅延制御信号を生成し、当該遅延制御信号に対応する分だけ前記基準クロック信号を遅延してDLLクロック信号を生成し、当該DLLクロック信号に実際のクロック/データ経路の遅延を反映した前記フィードバッククロック信号を生成する遅延固定ループと、
前記選択出力手段の出力信号を、前記基準クロック信号と前記DLLクロック信号との間の遅延の程度に対応して遅延させて出力する可変遅延手段と、
該可変遅延手段の出力信号を受信し、前記基準クロック信号と前記フィードバッククロック信号との間の遅延の程度を測定して遅延測定値として出力する遅延時間測定手段と、
前記可変遅延手段の出力信号を前記DLLクロック信号に同期化させ、前記遅延測定値及びCASレイテンシ情報に対応して最終出力イネーブル信号として出力する出力イネーブル信号出力手段と、
を備えることを特徴とする半導体メモリ装置。
【請求項16】
前記ノーマルモードは、前記遅延固定ループのロック動作後、前記読み出し命令情報が活性化されて読み出し動作を行うモードであり、
前記測定モードは、遅延固定ループのロック動作後、前記読み出し命令情報が活性化される前に、前記遅延固定ループで反映される遅延の程度を測定するモードであることを特徴とする請求項15に記載の半導体メモリ装置。
【請求項17】
前記選択出力手段は、
前記ノーマルモードにおいて、前記読み出し命令情報を外部クロック信号に同期化させて出力する読み出し命令信号同期化部と、
前記測定モードにおいて、前記ロック完了信号を前記外部クロック信号に同期化させて出力するロック完了信号同期化部と、
前記読み出し命令信号同期化部の出力信号または前記ロック完了信号同期化部の出力信号を、前記ノーマルモード及び前記測定モードに応じて出力する多重化部と、
を備えることを特徴とする請求項15に記載の半導体メモリ装置。
【請求項18】
前記ロック完了信号同期化部は、
前記ロック完了信号を前記外部クロック信号に同期化させ、同期化したロック完了信号として出力する同期化部と、
前記同期化したロック完了信号に応答して、予め定められたパルス幅を有する遅延測定パルス信号を生成するパルス信号生成部と、
を備えることを特徴とする請求項17に記載の半導体メモリ装置。
【請求項19】
前記可変遅延手段は、前記選択出力手段の出力信号を、前記遅延制御信号に対応する分だけ遅延させて出力することを特徴とする請求項15に記載の半導体メモリ装置。
【請求項20】
前記可変遅延手段は、前記ノーマルモード及び測定モードで共有して使用することを特徴とする請求項15に記載の半導体メモリ装置。
【請求項21】
前記遅延時間測定部は、
前記可変遅延手段の出力信号を、前記DLLクロック信号と前記フィードバッククロック信号との間の遅延の程度だけ遅延させて出力する測定用遅延レプリカモデル部と、
前記同期化したロック完了情報及び前記測定用遅延レプリカモデル部の出力信号に応答して、カウントクロック信号をカウントした前記遅延測定値を生成する遅延測定値生成部と、
を備えることを特徴とする請求項18に記載の半導体メモリ装置。
【請求項22】
前記遅延測定値生成部は、
前記同期化したロック完了情報及び前記測定用遅延レプリカモデル部の出力信号に応答して、遅延測定モード信号を生成するモード信号生成部と、
前記同期化したロック完了情報及び前記遅延測定モード信号によって定義された期間の間に前記カウントクロック信号をカウントする遅延測定値カウント部と、
を備えることを特徴とする請求項21に記載の半導体メモリ装置。
【請求項23】
前記遅延測定モード信号は、前記同期化したロック完了信号に応答してセット状態を維持し、前記遅延レプリカモデル部の出力信号に応答してリセット状態になることを特徴とする請求項22に記載の半導体メモリ装置。
【請求項24】
前記遅延測定値カウント部は、
前記同期化したロック完了信号及び前記遅延測定モード信号に応答して、活性化信号を生成する活性化信号生成部と、
前記活性化信号に応答して、前記カウントクロック信号をサンプリングしたサンプリングクロック信号を生成するサンプリングクロック生成部と、
前記サンプリングクロック信号に応答してカウントされる前記遅延測定値を出力するカウント部と、
を備えることを特徴とする請求項22に記載の半導体メモリ装置。
【請求項25】
前記活性化信号の活性化幅は、前記ロック完了信号及び前記遅延測定モード信号に応答して定義されることを特徴とする請求項24に記載の半導体メモリ装置。
【請求項26】
前記出力イネーブル信号出力手段は、
前記ノーマルモード時、前記可変遅延手段の出力信号が入力される信号入力部と、
該信号入力部の出力信号を、前記DLLクロック信号に応答してシフトする複数のシフト部と、
前記CASレイテンシ及び前記遅延測定値に応答して、前記複数のシフト部の出力信号のいずれか1つを前記最終出力イネーブル信号として出力する最終出力イネーブル信号出力部と、
を備えることを特徴とする請求項15に記載の半導体メモリ装置。
【請求項27】
前記最終出力イネーブル信号出力部は、
前記CASレイテンシと前記遅延測定値とを演算して、選択信号を出力する演算部と、
前記選択信号に応答して、前記複数のシフト部の出力信号のいずれか1つを出力する選択出力部と、
を備えることを特徴とする請求項26に記載の半導体メモリ装置。
【請求項28】
前記最終出力イネーブル信号は、前記読み出し命令情報の活性化前に前記複数のシフト部の出力信号のいずれか1つによって選択され、前記読み出し命令情報に応答して活性化されることを特徴とする請求項26に記載の半導体メモリ装置。
【請求項29】
前記遅延制御信号をサンプリングして、前記可変遅延手段を制御するためのサンプリング制御信号を生成する制御信号サンプリング手段をさらに備えることを特徴とする請求項15に記載の半導体メモリ装置。
【請求項30】
前記制御信号サンプリング手段は、
前記遅延制御信号をエンコードするエンコード部と、
該エンコード部の出力信号をデコードして、前記サンプリング制御信号を生成するデコード部と、
を備えることを特徴とする請求項29に記載の半導体メモリ装置。
【請求項31】
前記可変遅延手段は、前記サンプリング制御信号に対応する単位遅延セルを備えることを特徴とする請求項29に記載の半導体メモリ装置。
【請求項32】
基準クロック信号とフィードバッククロック信号との位相差を検出し、これに対応する遅延制御信号を生成し、当該遅延制御信号に対応する分だけ前記基準クロック信号を遅延してDLLクロック信号を生成し、当該DLLクロック信号に実際のクロック/データ経路の遅延を反映した前記フィードバッククロック信号を生成するステップと、
ロック動作後、前記基準クロック信号と前記フィードバッククロック信号との間の遅延の程度を測定した遅延測定値を生成するステップと、
読み出し命令に応答して、前記遅延測定値及びCASレイテンシに対応する最終出力イネーブル信号を生成するステップと、
を含むことを特徴とする半導体メモリ装置の駆動方法。
【請求項33】
前記遅延測定値を生成するステップは、
前記ロック動作時に活性化されるロック完了信号を、前記基準クロック信号と前記フィードバッククロック信号との間の遅延の程度だけ遅延させるステップと、
前記ロック完了信号及び前記遅延された信号によって定義される活性化期間の間にカウントクロック信号をカウントして前記遅延測定値を出力するステップと、
を含むことを特徴とする請求項32に記載の半導体メモリ装置の駆動方法。
【請求項34】
前記最終出力イネーブル信号を生成するステップは、
前記読み出し命令を、前記基準クロック信号と前記DLLクロック信号との間の遅延の程度だけ遅延させるステップと、
前記遅延された信号を、前記DLLクロック信号に応答してシフトするステップと、
前記シフトされた信号のうち、前記遅延測定値及び前記CASレイテンシに対応する信号を前記最終出力イネーブル信号として選択するステップと、
を含むことを特徴とする請求項32に記載の半導体メモリ装置の駆動方法。
【図1】
【図2】
【図3】
【図4A】
【図4B】
【図4C】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図2】
【図3】
【図4A】
【図4B】
【図4C】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【公開番号】特開2010−20888(P2010−20888A)
【公開日】平成22年1月28日(2010.1.28)
【国際特許分類】
【出願番号】特願2009−153848(P2009−153848)
【出願日】平成21年6月29日(2009.6.29)
【出願人】(591024111)株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】HYNIX SEMICONDUCTOR INC.
【住所又は居所原語表記】San 136−1,Ami−Ri,Bubal−Eup,Ichon−Shi,Kyoungki−Do,Korea
【Fターム(参考)】
【公開日】平成22年1月28日(2010.1.28)
【国際特許分類】
【出願日】平成21年6月29日(2009.6.29)
【出願人】(591024111)株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】HYNIX SEMICONDUCTOR INC.
【住所又は居所原語表記】San 136−1,Ami−Ri,Bubal−Eup,Ichon−Shi,Kyoungki−Do,Korea
【Fターム(参考)】
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