【課題】出力信号に生じるジッタ量を抑えることができる分周回路を提供する。
【解決手段】直列に接続されたＤ−ＦＦ７，９，１１を、入力信号Ｓ０を基準クロック信号として駆動し、分周比決定信号Ｓ２１によって選択された分周比で入力信号Ｓ０を分周して第１の分周信号Ｓ７を生成する回路モジュール３と、直列に接続されたＤ−ＦＦ４７，４９，５１，５３を、第１の分周信号Ｓ７を基準クロック信号として駆動し、当該直列に接続されたＤ−ＦＦの段数に応じた分周比である８分周で、第１の分周信号Ｓ７を分周して出力信号Ｓ５７を生成する回路モジュール４５と、回路モジュール４５のＤ−ＦＦの出力および４／５選択信号Ｓ２４に基づいて、分周比決定信号Ｓ２１を生成するＯＲ回路５５とを有する。 （もっと読む）

【課題】設計が容易、かつ変調プロファイルの変更も簡単であり、しかもプロセス、温度、電源電圧の変動に関わらず、常に一定の周波数変調を効率的に行うことができるスペクトラム拡散クロック生成回路を提供する。
【解決手段】スペクトラム拡散クロック生成回路は、電圧制御発振器から、基準クロックに位相同期され、その位相が各々９０°ずつずれた４相のクロックを出力するＰＬＬと、基準クロックに同期して動作し、４相のクロックの各々に対応して一定のパターンで周期的に繰り返し変化し、４相のクロックのうちの隣接する２相のクロックの間の重み付けを行うための制御信号を出力する位相補間制御回路と、隣接する２相のクロック毎に、制御信号に応じて隣接する２相のクロックの各々に重み付けをして合成し、両者の間を所定の段階に位相補間することを全ての隣接する２相のクロックについて行い、位相補間して得られたクロックをスペクトラム拡散クロックとして出力する位相補間器とを備える。 （もっと読む）

【課題】 初期起動においてロックアップ時間を短縮できるデュアルループＰＬＬ（Phase Looked Loop）を提供すること、および消費電力低減に寄与する逓倍クロック発生装置を提供すること。
【解決手段】 デュアルループＰＬＬは、位相を比較する位相比較器１を有する位相比較ループと、周波数を比較する周波数比較器７を有する周波数比較ループとを有するデュアルループＰＬＬを備え、周波数比較器７は、位相比較器１に用いる、外部基準クロックラインＣＬｅｘ１１から入力される基準クロック信号と異なる、キャリブレーションクロックラインＣＬｃａｌ１８から入力される入力信号を用いて周波数比較を行う。また、上記デュアルループＰＬＬを用いて、逓倍クロック発生装置を構成する。
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【課題】 高信頼性のデッドロック解除機能を持つＰＬＬ回路を備えた半導体集積回路装置を提供する。
【解決手段】 ＰＬＬ回路のデッドロック解除回路として、制御電圧モニタ回路によりＰＬＬ回路の位相比較出力に対応したＶＣＯ制御電圧が規定値を超えることを検出し、位相モニタ回路により基準信号と帰還信号の位相が入力半サイクル以上外れていることを検出し、判定回路により上記制御電圧モニタ回路と位相モニタ回路の両検出信号が成立した場合にのみデッドロック状態と判定して、上記ＶＣＯ制御電圧を強制的に下げてデッドロック状態の解除を行う。 （もっと読む）

【課題】 トグルフリップフロップ回路（ＴＦＦ）を用いて分周クロック信号を発生させる場合に、初期状態が定まらないというＴＦＦの本質的な問題に起因して、発生する各分周クロック信号間に位相ずれが生じてしまうのを回避しながら、４チャンネルよりも多くのチャンネル数のデータ信号の多重化を実現できるようにする。
【解決手段】 クロック発生回路であって、位相の異なる一対の分周クロック信号を出力しうる複数のトグルフリップフロップ回路ＴＦＦ１，ＴＦＦ２を直列に接続し、トグルフリップフロップ回路ＴＦＦ２から出力される一対の分周クロック信号の一方又は両方をディレイさせて一対の分周クロック信号とは異なる位相のクロック信号として出力しうるディレイ回路ＤＦＦ１を、トグルフリップフロップ回路ＴＦＦ２に接続して構成される。 （もっと読む）

【課題】 互いに異なる位相を有した複数個のクロック信号を発生することができる遅延同期ループを提供する。
【解決手段】 クロック信号とフィードバッククロック信号との位相差を検出し、前記位相差によって変化する複数ビットの遅延制御信号を発生する位相検出器１２と、前記複数ビットの遅延制御信号に応答して前記クロック信号を遅延させて複数個の出力クロック信号及び前記フィードバッククロック信号を発生する所定個数の縦続接続された第１の遅延セルを具備する第１の遅延器１８と、前記複数個の遅延制御信号に応答して反転クロック信号を遅延させて複数個の反転出力クロック信号を発生する所定個数の縦続接続された第２の遅延セルを具備する第２の遅延器２２と、前記複数個の出力クロック信号及び前記複数個の反転出力クロック信号の中で関連があるクロック信号を位相混合して補正された複数個の出力クロック信号を発生する位相混合器２４とを含む。 （もっと読む）

【課題】 電源電圧が変動する場合でも、逓倍クロック信号の出力精度を極力維持することができるクロック信号出力回路を提供する。
【解決手段】 周期カウンタ４では、基準クロック信号ｆｓの周期をリングオシレータ１より出力される高速クロック信号ｆｒでカウントし、周期カウンタ２４ではＮ分周された基準クロック信号ｆｓの周期をＮ分周した高速クロック信号ｆｒでカウントする。そして、有効判定回路２５は、周波数逓倍動作を開始した直後はマルチプレクサ２６により周期カウンタ４側の周期データＤ１を選択して逓倍クロック信号ｆｍを迅速に出力し、それ以降、周期カウンタ２４によってカウントされた周期データＤ１’が有効になる時間が経過すると、当該周期データＤ１’を選択するようにマルチプレクサ２６を切替えて周波数逓倍演算処理の対象とする。 （もっと読む）

【課題】 内部回路が逓倍クロック信号に基づいて動作することによる電源変動の影響が、クロック信号出力回路に及ぶことを極力回避できる集積回路を提供する。
【解決手段】 電源配線１４がデジタル回路群１７を経由してクロック信号出力回路１１に電源供給を行う経路中にローパスフィルタ２２を配置し、電源配線１４を伝搬しようとするノイズ成分をアナロググランド側に逃がして除去する。そして、クロック信号出力回路１１による逓倍クロック信号ｆｍの発振精度を向上させ、その逓倍クロック信号ｆｍに同期して動作するデジタル回路群１７における通信ブロック１６の通信精度等を向上させる。 （もっと読む）

【課題】回路内部で発生するジッタ成分を小さくすることができる位相差検出装置を提供する。
【解決手段】 第１入力信号と第２入力信号との位相差を検出する位相差検出装置であって、第１入力信号を２分周した第１分周信号を、第１入力信号の全ての立ち上がりエッジが、第１分周信号の立ち上がりエッジ又は立ち下がりエッジのいずれかと対応するように生成する第１分周器と、第２入力信号を２分周した第２分周信号を、第１分周信号とエッジが対応するように生成する第２分周器と、第１分周信号における立ち上がりエッジと、第２分周信号において当該立ち上がりエッジと対応するエッジとの間の位相差を検出する第１位相検出器と、第１分周信号における立ち下がりエッジと、第２分周信号において当該立ち下がりエッジと対応するエッジとの間の位相差を検出する第２位相検出器とを備える位相差検出装置を提供する。 （もっと読む）

【課題】１桁以上時間分解能を向上させることができる微小時間差回路及び時間測定回路を提供する。
【解決手段】所定の基準クロック信号を受け、第１発振周波数を発生する電圧制御発振回路を具える第１位相同期ループ回路と、前記第１位相同期ループ回路と同じ基準クロック信号を受け、前記第１発振周波数と異なる第２発振周波数を発生する電圧制御発振回路を具える第２位相同期ループ回路とを具え、前記第１位相同期ループ回路と前記第２位相同期ループ回路の出力信号の遅延時間差から微小時間を得る。 （もっと読む）

位相比較回路に関し、特にデータとクロックとの位相差の比較において、データのデューティが１００パーセントからずれたときに生じる位相の誤同期を検出する位相誤同期検出回路を提供する。データとクロックとの位相差を検出する位相比較器において、その位相誤同期検出回路は、データの立ち上がりとクロック位相との位相差を検出してその平均位相差を出力する第１の位相検出部と、データの立ち下がりとクロック位相との位相差を検出してその平均位相差を出力する第２の位相検出部と、前記第１の位相検出部からの平均位相差と前記第２の位相検出部からの平均位相差との差が所定の範囲を超えるときに位相誤同期と判定する位相誤同期判定部と、により構成する。
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位相周波数検出器（ＰＦＤ）と、チャージポンプと、電圧制御発振器とを含むシグマデルタベースのフェーズロックループ・デバイスが提供される。ＰＤＦは、基準信号とフィードバック信号とを受信し、基準信号とフィードバック信号との比較に基づく信号を出力する。チャージポンプは、ＰＦＤからの出力信号に基づくチャージを出力する。チャージポンプは、固定量の電流を流す第１の電流源と、可変量の電流を流す第２の電流源とを含む。電源制御発振器は、チャージポンプからの受け取ったチャージに基づくクロック信号を出力する。
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【課題】 高い精度で遅延時間を制御できる可変遅延回路を用いた半導体集積回路装置を提供することを目的とする。
【解決手段】入力クロック信号を遅延させる第１のＤＬＬ回路３と、第１のＤＬＬ回路よりも高い精度で遅延を制御できる第２のＤＬＬ回路１０とを有し、第１及び第２のＤＬＬ回路の位相比較（３１、１４）を独立に動作させ、かつ第２のＤＬＬ回路の遅延量制御を第１のＤＬＬ回路の動作に従属させることで、入力クロック信号に対し所定の位相関係を有する出力クロック信号を出力するように第１及び第２のＤＬＬ回路で遅延を与える半導体集積回路装置。 （もっと読む）

【課題】 位相誤差・振幅誤差発生の原因となる電圧−電流変換部を共通化することにより、回路構成による出力誤差発生の確率を低減し得る分周器を提供する。
【解決手段】 差動対を成すＴｒ（トランジスタ）Ｑ１・Ｑ２を用いて電圧信号であるクロック信号ＣＬＫ１とその相補信号であるクロック反転信号ＣＬＫ２とを電流信号に変換する電圧−電流変換部１１と、ＴｒＱ１から出力される電流信号ｉ１０１を入力して互いに１８０度位相の異なる２つの第１の信号・第２の信号をそれぞれ生成するＴｒＱ１１・Ｑ１２及びＴｒＱ５・Ｑ６と、ＴｒＱ２から出力される電流信号ｉ１０２を入力して互いに１８０度位相の異なる２つの第３・第４の信号をそれぞれ生成するＴｒＱ９・Ｑ１０及びＴｒＱ７・Ｑ８とを備えたＩ−Ｑ信号生成部１２とを備える。Ｉ−Ｑ信号生成部１２の第１・第３の信号の位相差が９０度であり、第２・第４の信号の位相差が９０度である。 （もっと読む）

【課題】 基準クロックの高速性やフリップフロップの高速動作を必要とせずに、狭い位相差を有する多相クロックを生成することができる多相クロック生成回路を提供する。
【解決手段】 基準クロックを基に位相が異なる複数の出力クロックを生成する多相クロック生成回路において、位相が異なる第１及び第２の基準クロック(clka,clkb)をそれぞれ分周して出力クロックを生成する第１及び第２の分周回路（diva,divb）と、第１及び第２の分周回路の所定のノード（divbx_qx,divax_qx）間を間欠的に短絡するスイッチとを有し、当該スイッチは、定常動作状態で前記所定のノードが同じレベルに制御されるタイミングで、当該所定のノード間を短絡する。具体的には、スイッチは、第１、第２の基準クロックのいずれかまたは両方により短絡制御される。独立して動作する分周回路が、位相が異なる基準クロックを分周して、位相が異なる出力クロックを生成し、短絡スイッチにより両分周回路の動作を整合させて、分周回路が生成するそれぞれの分周クロックの位相ずれを整合させる。 （もっと読む）

【課題】ジッタが低減される変調回路、又はそれを用いた、小数点以下の分周数を有する位相同期回路、或いは同位相同期回路を用いたインタフェース装置を提供すること。
【解決手段】本発明の変調回路は、レベルに応じて分離された信号modiと信号modtを出力するレベルシフト部0901と、信号modiを入力し、入力されるクロックclockによって動作して信号modoを出力する変調器0903と、信号modoと信号modtとを入力して演算を行ない、振れ幅１の信号divoを出力する演算器0905とを備える。信号divoは、例えば、任意の整数Ｍ，Ｎに対して、整数値Ｎ，（Ｎ＋１），・・・・・・，（Ｎ＋２Ｍ），（Ｎ＋２Ｍ＋１）を表す信号として実現される。 （もっと読む）

【課題】クロックおよびデータ列のどちらであっても、そのパルス幅を補正することができ、しかも、その面積効率および高速性も向上させることができるパルス幅補正回路を提供する。
【解決手段】入力信号を、その立上りのタイミングで２分周する第１の２分周器と、入力信号を、その立下りのタイミングで２分周する第２の２分周器と、第１の２分周器の出力信号および第２の２分周器の出力信号のうちの一方を所定時間遅延する遅延素子と、第１の２分周器の出力信号および第２の出力信号のうちの他方と遅延素子の出力信号とのＥＸＯＲをとって、入力信号のハイレベルもしくはローレベルのパルス幅が、遅延素子の遅延時間の分だけ広くなる方向に補正された出力信号を出力する論理回路とを備える。 （もっと読む）

【課題】
所望の分数逓倍、分周クロックを出力し、面積、電力の増大を抑止するクロック生成回路の提供。
【解決手段】
複数段の遅延回路１０Ａ_１〜１０Ａ_４を備え、入力される信号の遅延を測定する第１の遅延回路列と、第１の遅延回路列に対し信号伝播方向が逆向きに配置され、複数段の遅延回路１０Ｂ_１〜１０Ｂ_４を備えた遅延再現用の第２の遅延回路列と、を備え、第１の遅延回路列で遅延が検出された位置の遅延回路から出力される信号に基づき、前記遅延が検出された位置に対応する、前記第２の遅延回路列の遅延回路において、遅延回路の出力端子が入力端子に帰還されて閉ループを構成しリング発振回路を構成し、リング発振回路の発振出力が、第２の遅延回路列の出力端子から取り出される。第１の遅延回路列の前段には、制御信号に基づき、入力信号に対する出力信号の位相が可変に制御する位相補間器２０_１、２０_２を備え、第１の遅延回路列は、位相補間器２０_１、２０_２の出力信号の位相差を測定する。 （もっと読む）

第１のクロック発生回路と、周波数分割回路と、複数のマルチプレクサとを有する、ワイドレンジ複数位相クロック発生器である。第１のクロック発生回路は、それぞれが、第１の周波数および複数の異なる位相角のうちのそれぞれ１つをそれぞれが有する複数の第１のクロック信号を生成する。周波数分割回路は、第１のクロック発生回路から、複数の第１のクロック信号を受信して、第２の周波数および複数の異なる位相角のうちのそれぞれ１つをそれぞれが有する複数の第２のクロック信号を生成する。マルチプレクサは、それぞれが、第１のクロック信号のうちのそれぞれ１つを受信するように結合された第１の入力と、第２のクロック信号のうちの、第１のクロック信号のうちの前記１つと実質的に同じ位相角を有するそれぞれ１つを受信するように結合された第２の入力とを有する。
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本明細書で説明され、図示される多数の発明がある。１態様で、本発明は、出力信号を生成する微細電気機械共振器と、微細電気機械共振器の出力信号を受け取り、値のセットに応答して第２周波数を有する出力信号を生成するために微細電気機械共振器に結合された周波数調整回路構成と、を有する、補償された微細電気機械共振器を対象とする。１実施形態で、値を、微細電気機械共振器の動作温度および／または微細電気機械共振器の製造変動に依存する、微細電気機械共振器の出力信号の周波数を使用して、決定することができる。１実施形態で、周波数調整回路構成に、周波数逓倍器回路構成（たとえば、ＰＬＬ、ＤＬＬ、ディジタル／周波数シンセサイザ、および／またはＦＬＬならびにこれらの任意の組合せおよびその組み合わせの変更）を含めることができる。周波数調整回路構成に、それに加えてまたはその代わりに、周波数分周器回路構成（たとえば、ＤＬＬ、ディジタル／周波数シンセサイザ（たとえば、ＤＤＳ）、および／またはＦＬＬ、ならびにこれらの任意の組合せおよびその組み合わせの変更）を含めることができる。
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