【課題】クロック信号の同期エッジのタイミングと入力信号のエッジのタイミングが一致したときの誤動作を防止することができるリタイミング回路及び分周システムを提供することを課題とする。
【解決手段】第１及び第２のクロック端子に差動クロック信号を入力し、第１及び第２の入力端子に第１の差動信号を入力し、第１及び第２の出力端子から第２の差動信号を出力する第１のフリップフロップ回路（１０２）と、前記第２の差動信号を構成する第１及び第２の信号が同相になると同相検出信号を出力する同相検出回路（１０５）と、前記同相検出信号のカウント値をカウントするカウンタ（１０６）と、前記カウンタのカウンタ値に応じて前記第１のフリップフロップ回路の前記第１及び第２のクロック端子に入力する前記差動クロック信号の位相を切り換えるセレクタ（１０１）とを有することを特徴とするリタイミング回路が提供される。 （もっと読む）

【課題】 チューニングワードのビット長を増加させずに、分解能を向上させ得るＤＤＳ回路及び電子装置を提供することを目的とする。
【解決手段】 リファレンスクロックの周波数に基づいて、チューニングワードから正弦波の信号を出力するＤＤＳ部１１と、リファレンスクロックの周波数を分周する分周器１２ａと、ＤＤＳ部１１で出力された正弦波の信号の周波数を分周する分周器１２ｂと、分周器１２ａで分周された周波数と分周器１２ｂで分周された周波数とを合成した合成周波数を備える正弦波の信号を出力するミキサ１２ｃと、を有することを特徴としている。 （もっと読む）

【課題】ロックアップ時間を短縮すること。
【解決手段】ＰＬＬ回路２０の位相比較器２３は、基準信号ｆｒと比較信号ｆｐの位相を比較し、両信号ｆｒ，ｆｐの位相差に応じた信号を出力する。ループフィルタ２５は強誘電体容量Ｃ１を含み、位相比較器２３の出力信号に応じたチャージポンプ２４から出力される位相差電流ＩＰにより直流電圧を生成するとともに、その直流電圧を平滑化して制御電圧ＶＣを生成する。ＶＣＯ２６は、制御電圧ＶＣに応じた周波数の出力信号ｆｏを生成する。カウンタ３１は、入力信号ｆｉをカウントし、カウント値と第１の設定値，第２の設定値とを比較し、第１の期間、強誘電体容量Ｃ１を高電位電源ＶDDの電源線に接続し、第２の期間、強誘電体容量Ｃ１と低電位電源ＶSSの電源線を接続する。 （もっと読む）

【課題】ハザードなどが発生しやすい高周波信号を正しくカウントすることが可能なカウンタ回路を提供する。
【解決手段】クロック信号ＬＣＬＫに基づいて、互いに位相の異なる分周クロックＬＣＬＫＥ，ＬＣＬＫＯを生成する分周回路１００と、分周クロックＬＣＬＫＥをカウントする第１のカウンタ２１０と、分周クロックＬＣＬＫＯに同期して第１のカウンタ２１０のカウント値を取り込む第２のカウンタ２２０と、第１及び第２のカウンタ２１０，２２０のカウント値を排他的に選択する選択回路２３０とを備える。本発明によれば、第１及び第２のカウンタ２１０，２２０のカウント値の関係が常に一定に保たれることから、ハザードが生じた場合であってもカウント値がジャンプするのみであり、カウント値が不定となることがない。 （もっと読む）

【課題】ＰＬＬ回路のリファレンスクロックが停止された後に再開された場合、再開後のリファレンスクロックとフィードバッククロックとの位相合わせを短時間で行い、再ロックさせることができるＰＬＬ位相合わせ回路を提供する。
【解決手段】ＰＬＬ位相合わせ回路は、ＰＬＬ回路と、フィードバッククロックを分周する第１の分周回路と、ＰＬＬ回路の出力クロックを分周する第２の分周回路と、リファレンスクロックの動作状態を監視するクロックモニタ回路とを備える。第１の分周回路の分周数は、第２の分周回路の分周数と等しく、クロックモニタ回路が、リファレンスクロックが停止されたことを検出すると、第１の分周回路がリセットされてフィードバッククロックが停止され、リファレンスクロックが再開されたことを検出すると、第１の分周回路のリセットが解除されてフィードバッククロックが再開される。 （もっと読む）

【課題】ＩＱ信号発生器に対してスワップ機能を実施するためのシステム及び方法を提供する。
【解決手段】ＩＱ信号発生器を実施するためのシステム及び方法は、クロック入力信号に応答してＩ信号を発生するマスターラッチ、及び反転クロック入力信号に応答してＱ信号を発生するスレーブラッチを含む。マスターセレクタが、マスターラッチからスレーブラッチへの通信経路を形成するように構成され、スレーブセレクタが、スレーブラッチからマスターラッチへのフィードバック経路を形成するように構成される。上述のＩ及びＱ信号は、いかなる介在電子回路もなしにそれぞれマスター及びスレーブラッチから直接出力される。 （もっと読む）

【課題】ＰＶＴに依存せずに安定した周波数を出力する。
【解決手段】出力する第１の出力信号Ｖｆ１の周波数を第１の制御電圧ＶＣ１で制御する第１の電圧制御発振器１１と、第１の出力信号Ｖｆ１及び基準信号ＣＬＫに基づき第１の出力信号Ｖｆ１の周波数を一定に維持する第１の制御電圧ＶＣ１を生成する制御電圧生成部１３と、を含む位相同期回路１０と、出力する第２の出力信号Ｖｆ２の周波数を第２の制御電圧ＶＣ２で制御する第２の電圧制御発振器２０と、第１の制御電圧ＶＣ１に基づき第２の出力信号Ｖｆ２の周波数を一定に維持する第２の制御電圧ＶＣ２を生成する制御電圧変換部３０と、を含むパルス発生回路１。 （もっと読む）

【課題】 データ信号とクロック信号がどのような位相差であっても位相差に応じたパルス幅の位相差信号を出力する。
【解決手段】 データ信号および反転した信号Ｙを入力し、反転した信号Ｙをデータ信号の遷移タイミングで保持して信号Ｘを出力する第１の保持手段と、クロック信号および信号Ｘを入力し、信号Ｘをクロック信号の遷移タイミングで保持して信号Ｙを出力する第２の保持手段と、信号Ｘおよび信号Ｙを入力し、その位相差に応じたパルス幅を有する位相差信号を生成し、データ信号とクロック信号の位相差に応じたパルス幅を有する位相差信号として出力する比較手段とを備える。 （もっと読む）

【課題】大きな回路規模を必要とすることなく、有理数分周した出力クロック信号のサイクル時間変動を抑制するとともに、分周時に出力クロック信号の位相を調整する。
【解決手段】クロック選択制御回路１００により、入力クロック信号のサイクルごとに、分周比に応じた一定サイクル時間を有する基準分周クロック信号と入力クロック信号との位相関係を示す位相計算値１１１を計算するとともに、位相調整信号に応じてその値を増減し、この位相計算値１１１に基づいて、出力動作のうち、基準分周クロック信号の位相と近いクロック信号を生成するための出力動作を指示する制御信号１０２，１０３を生成する。クロック選択回路１０１により、制御信号１０２，１０３に基づいて、入力クロック信号のクロックパルスをそのまま非反転で出力するか、反転して出力するか、マスクして出力しないか、のいずれかの出力動作を選択して実行することにより、出力クロック信号を生成する。 （もっと読む）

【課題】通信機などが必要とする発振装置の発振周波数範囲の広帯域化が、簡単な構成で精度よく行えるようにする。
【解決手段】８ＧＨｚから１２ＧＨｚなどの第１の周波数帯域幅の可変範囲を持つ低位相雑音な発振手段と、発振手段の発振出力を分周する周波数分周器とを備える。発振手段が出力する発振信号の周波数と、周波数分周器で分周する分周比を制御して、周波数分周器の出力周波数を、発振手段の発振周波数以下の周波数で、第１の周波数帯域幅と同じかそれ以上の周波数帯域幅で可変設定される所望の周波数とする制御を行う。 （もっと読む）

【課題】低消費電力化に適したＡＶＳ技術又はＤＶＳ技術を実現した半導体集積回路を提供すること。
【解決手段】半導体集積回路は、クリティカル・パスを形成する第１のフリップ・フロップ、組み合わせ回路及び第２のフリップ・フロップと、前記組み合わせ回路の後段に設けられる第１の遅延回路及び第３のフリップ・フロップと、前記組み合わせ回路の後段に設けられる第２の遅延回路及び第４のフリップ・フロップと、第２のフリップ・フロップの出力と第３のフリップ・フロップの出力とを比較する第１の比較回路と、第２のフリップ・フロップの出力と第４のフリップ・フロップの出力とを比較する第２の比較回路と、これら比較回路の出力に応じて、前記組み合わせ回路に供給される電源電圧を制御する制御回路とを備える。なお、第１の遅延回路による遅延時間と第２の遅延回路による遅延時間は異なる。 （もっと読む）

【課題】本発明は、短いロッキングタイムを有しながらも、安定的に動作できる位相同期装置を提供する。
【解決手段】本発明の位相同期装置は、入力クロックを所定の分周比で分周した後、順次遅延させる動作により周波数を判別し、前記判別された周波数情報を用いて発振器ゲイン設定信号を生成する発振器ゲイン設定手段と、前記入力クロックに応じて、前記発振器ゲイン設定信号に対応する周波数を有する出力クロックを発振させるＰＬＬ回路を含むことを特徴とする。 （もっと読む）

【課題】本発明は、クロックを数多く変更可能で、ＬＳＩのクロック入力用のピン数を大幅に削減でき、クロックが安定したら自動的に信号入力用のピンに変更できる入出力端子共用クロック周波数選択発振回路を提供することを目的とする。
【解決手段】選択信号が入力されることで選択信号に応じた所定の周波数のクロック信号を発生させると共に、発生させたクロック信号が安定したことを示すロック信号を出力するＰＬＬ発振回路２と、入力手段を介して入力される入力信号を保持しＰＬＬ発振回路２に選択信号として出力するフリップフロップと、入力手段とフリップフロップとの間に設けられ該入力手段からの入力信号をフリップフロップへ伝達すると共に、ＰＬＬ発振回路２からのロック信号が入力されると入力手段からの信号をＩ／Ｏ制御回路４へ伝達するよう切換えるＩ／Ｏ切換え回路３とを備えたことを特徴とする。 （もっと読む）

【課題】高周波数かつ大振幅のジッタを生成する。
【解決手段】ジッタを有するジッタ重畳信号を生成するジッタ印加回路であって、与えられる基準信号を、それぞれ予め設定される遅延量で順次遅延させる、縦続接続された複数の遅延回路と、それぞれの遅延回路が出力する信号のタイミングに応じて、ジッタ重畳信号のそれぞれのエッジを生成する信号生成部と、ジッタ重畳信号の各周期に印加すべきジッタに応じた遅延量をそれぞれ設定する遅延設定部とを備え、少なくとも一つの遅延回路の遅延量が、ジッタ重畳信号の平均周期の整数倍とは異なる値に設定されるジッタ印加回路を提供する。 （もっと読む）

【課題】入力信号に含まれるジッタを増幅するジッタ増幅回路１５０。
【解決手段】入力信号に含まれるジッタを増幅するジッタ増幅回路であって、入力信号を受け取り、入力信号の波形を歪ませることにより、入力信号の高調波成分を生じさせる歪回路と、歪回路が出力する歪信号を、ジッタを増幅すべき増幅率に応じた次数の高調波成分以外の成分を除去して通過させるフィルタとを備えるジッタ増幅回路。 （もっと読む）

【課題】安価に構成することができる同期クロック生成回路を提供する。
【解決手段】角度検出器１０の出力する２相の角度信号Ｓ１とＳ２を、第１二乗回路１１と第２二乗回路１２でそれぞれ二乗し、それぞれの二乗信号を加算回路１４で加算し、加算回路１４の出力信号の直流成分をフィルタ１６で除去する。フィルタ１６の出力信号と基準電位とを比較するコンパレータ１８で矩形波に変換し、その矩形波の位相を移相器２０で所定量遅らせる。移相器２０の出力信号を、同期化分周回路２２で角度検出器１０に供給する励磁信号に同期して１／２分周して同期クロックＳＱ３を得る。 （もっと読む）

【課題】広帯域の信号を発生させる場合において、消費電力を低減することが可能な信号発生回路を提供することを目的とする。
【解決手段】基準信号ａを出力する基準信号源５１と、基準信号ａと出力信号ｃとの位相差に対応する電圧を出力する位相比較器５３と、位相比較器５３から出力される電圧に基づく発振信号ｂを出力する電圧制御発振器５５と、発振信号ｂを分周して出力信号ｃを出力する分周回路３と、ロック検出器５６と、基準信号ａと出力信号ｃとの位相差がゼロであることを示すフラグ信号ｆがロック検出器５６から出力されている間、分周回路３に流れる電流を所定量ずつ下げ続け、その後、ロック検出器５６からフラグ信号ｆが出力されなくなると、分周回路３に流れる電流を少なくとも上記所定量上げて再度上記位相差をゼロにさせる制御回路２とを備えて信号発生回路１を構成する。 （もっと読む）

【課題】基準信号の周波数を逓倍又は分周したクロック信号を生成するクロック生成回路において、一つの基準信号から任意周波数のクロック信号を発生可能とする。
【解決手段】クロック生成回路１は、リング状に連結したｍ個の遅延素子ＤＵからなるパルス遅延回路１０と、各遅延素子ＤＵから順次出力される通過信号Ｐ１〜Ｐｍに基づき、基準信号ＣＫＩの周期を遅延素子ＤＵでの遅延時間を単位として表した周期データＤＴを生成する周期測定部２０と、除数又は乗数として使用される設定値ＭＮを格納する設定値レジスタ５０と、周期データＤＴに、設定値ＭＮを乗・除してクロック信号の出力周期を表す制御データＣＤを生成する制御部３０と、制御データＣＤと通過信号Ｐ１〜Ｐｍとに基づき、基準信号ＣＫＩを分周又は逓倍したクロック信号ＣＫＯを出力する出力部４０とを備え、実数で表された設定値ＭＮを用いる。 （もっと読む）

【課題】クロック発生回路において、コストの増大を回避すること。
【解決手段】ディジタル位相比較器１、ディジタルループフィルタ２、ＤＤＳ３、バンドパスフィルタ４、増幅器５、ＯＣＸＯ６および第１分周器７は、ディジタルＰＬＬを構成する。ＯＣＸＯ６から与えられるＤＤＳ３の動作周波数をｆ_Sとし、ＤＤＳ３の出力設定周波数をｆ_Oとし、ｎを自然数とすると、ＤＤＳ３からは、ディジタル／アナログ変換のイメージ成分として、［ｎ×ｆ_S±ｆ_O］の周波数の信号が出力される。バンドパスフィルタ４は、このイメージ成分の周波数を通過帯域とする特性を有する。 （もっと読む）

【課題】簡単な回路構成により、低速の基準クロックから高速のクロック信号を生成することができ、高速クロック信号の周波数選択の制限を緩和することができるクロック信号発生回路を提供すること。
【解決手段】クロック信号発生回路１００は、低速の基準クロック信号Ｓ１を発生する基準クロック信号発生回路１１０と、基本クロック信号発生回路１１０からの低速の基準クロック信号Ｓ１をＮ１逓倍し、逓倍出力Ｓ２を出力するＰＬＬ回路１３０と、ＰＬＬ回路１３０の逓倍出力Ｓ２を１／Ｎ分周し、低速の基準クロック信号Ｓ１よりも高速の第２の基準クロック信号Ｓ３を出力する分周回路１４０と、分周回路１４０の第２の基準クロック信号Ｓ３をＮ２逓倍し、高速のクロック信号である逓倍出力Ｓ４を出力するＰＬＬ回路１５０とをこの順序で備える。 （もっと読む）