【課題】スイッチ素子のオン抵抗の影響を排除することにより、トリミングの誤差が特定の条件において大きくなることを回避することができる抵抗分割回路、さらには精度がよい電圧検出回路を提供する。
【解決手段】直列接続した抵抗値に重み付けをした複数の抵抗素子と、抵抗素子とそれぞれ並列に接続されたスイッチ素子とを備えた抵抗分割回路で、対応する抵抗素子の抵抗値とスイッチ素子がショート状態のときの抵抗値との比を一定となるように構成した。 （もっと読む）

【課題】分周信号を検査するにあたって、その周波数のみならず第１区間長および第２区間長をも検査し、比較対象に用いる信号を生成する高価な検査装置を必要としない自己診断回路を有する半導体集積回路およびその検査方法を提供する。
【解決手段】分周回路の検査を、生成される分周信号の周波数およびデューティー比、すなわち第１区間および第２区間の比率、の２つに対して行う。外部からはデューティー比を定義する２つの期待値を供給する。 （もっと読む）

【課題】デジタル位相周波数検出器、それを含むデジタル位相固定ループ、及びデジタル位相周波数検出方法を提供すること。
【解決手段】デジタル位相周波数検出器は検出部、位相比較部及びリセット部を含む。検出部は基準信号及びフィードバック入力信号のエッジを検出して基準エッジ信号及びフィードバックエッジ信号を発生する。リセット部は基準エッジ信号及びフィードバックエッジ信号に基づいてリセット信号を発生する。位相比較部は基準エッジ信号及びフィードバックエッジ信号に基づいて第１位相比較信号及び第２位相比較信号を発生し、第１フリップフロップ、第２フリップフロップ、及びラッチブロックを含む。第１フリップフロップは基準エッジ信号を受信するデータ入力端及びフィードバックエッジ信号を受信するクロック入力端を具備し、第２フリップフロップはフィードバックエッジ信号を受信するデータ入力端及び前記基準エッジ信号を受信するクロック入力端を具備する。 （もっと読む）

【課題】 電源起動からロックまでの時間を短くすると共に、電源断時に電荷を速く放電できるＰＬＬ回路を提供する。
【解決手段】 位相の進み／遅れを検出器１１で検出し、位相の進み／遅れに相当する信号を積分器１２で積分し、起動パルス生成部１３が、電源起動を検出し、ロックまでの時間に基づいたパルス幅のパルスをＬＰＦ５と積分器１２に出力し、ＬＰＦ５と積分器１２が、起動パルス生成部１３からのパルスによって内部のコンデンサを充電すると共に電源断で内部のコンデンサに蓄積された電荷を放電するＰＬＬ回路である。 （もっと読む）

【課題】特性の向上を図ることが可能なＰＬＬ回路を提供する。
【解決手段】ＰＬＬ回路は、発振信号に基づいた充放電信号に応じて、充放電電流を出力端子に流すチャージポンプを備え、出力端子に一端が接続され、ローパスフィルタを構成する可変抵抗を備え、可変抵抗の他端に一端が接続され、接地に他端が接続され、ローパスフィルタを構成する容量を備え、前記チャージポンプ電圧を電流に変換した動作電流を出力する電圧電流変換器を備え、リング状に直列に接続された複数のインバータを有し、インバータを動作させるための動作電流が供給され、動作電流に応じて発振周波数が制御される発振信号を出力する電流制御発振器を備え、可変抵抗の他端のフィルタ電圧と、第１の基準電圧およびこの第１の基準電圧よりも高い第２の基準電圧とを比較する第１の比較回路を備え、その比較信号に基づいて、電流制御発振器のインバータの段数を制御する制御回路を備える。 （もっと読む）

【課題】 信号の分周比を比較的少なくし、また位相雑音の増加も抑圧した上で微少な周波数変化した信号を生成するPLL回路を実現する。
【解決手段】 本発明は、所定の電圧を加減することにより出力周波数を制御する相関回路入力される電圧に応じて出力周波数が変化する電圧制御発振器と、電圧制御発振器の出力を分周する第１の分周回路と、外部から入力される基準周波数を分周する第２の分周回路と、第１の分周回路と前記第２の分周回路との出力の位相に応じたパルスを出力する位相比較器と、位相比較器の出力から低周波成分を抽出し、電圧制御発生器に入力するローパスフィルタとを有する。 （もっと読む）

【課題】平均値計算器に演算能力が比較的低い計算器を用いることが可能な技術を提供することを目的とする。
【解決手段】ＰＬＬ回路は、基準クロック信号ｆｒと比較クロック信号ｆｐとの位相比較を基準クロック信号ｆｒの周期毎に実行し、高電圧レベルの第１パルス及び低電圧レベルの第２パルスを含む信号を、前記第１及び第２パルスの当該周期単位でのパルス幅の差が当該位相比較での位相差に対応するように生成する位相比較器２と、位相比較器２が生成した信号の電圧を基準クロック信号ｆｒの周期毎に平均化する平均値計算器３とを備える。そして、平均値計算器３からの出力を基準クロック信号ｆｒの１周期分よりも長く遅延させるｍ周期遅延器５を備える。 （もっと読む）

【課題】位相同期回路のセトリング時間を短縮する。
【解決手段】位相同期回路は、制御信号に応じた発振周波数を含む発振信号を生成する電圧制御発振器と、前記発振信号を分周して分周信号を生成する分周器と、前記分周信号と基準信号との位相を比較し、比較信号を生成する位相比較器と、前記比較信号に応じた電流を出力するチャージポンプと、前記電流をフィルタリングし、前記制御信号を生成するフィルタと、前記分周信号の周波数の定数倍の値と前記基準信号の周波数の定数倍の値との差分が極小となった場合に検出信号を生成する周波数差検出回路と、前記検出信号が生成されると、前記分周信号と前記基準信号との位相を同期させる位相調整回路とを備える。 （もっと読む）

【課題】発振器の周期を基準として発振器の出力信号と基準信号との位相のずれを検出する。
【解決手段】多相化回路２は、差動発振信号Ｐ１、Ｐ２をＭ（Ｍは２以上の整数）分周することにより、位相が互いに１８０／Ｍ度ずつ異なる多相化信号Ｓ１〜ＳＮを生成し、フリップフロップＦ１〜ＦＮは、基準信号ＲＣＫの入力に同期して多相化信号Ｓ１〜ＳＮをそれぞれ取り込み、デコーダ３は、フリップフロップＦ１〜ＦＮの出力信号Ｑ１〜ＱＮをデコードする。 （もっと読む）

【課題】Ｎ相から２Ｎ相に切り替わったときに位相関係が不適切にならないようにする。
【解決手段】多相クロック生成回路は，基準クロックに同期して０°，９０°の位相の中間クロックを生成する第１の分周器と，０°の中間クロックに同期して０°，９０°の位相の第１群の出力クロックを生成する第２の分周器と，９０°の中間クロックに同期して４５°，１３５°の位相の第２群の出力クロックを生成する第３の分周器と，第１の分周器と第３の分周器との間に設けられ，切替信号に応じて，９０°の中間クロックまたは固定値のいずれかを第３の分周器に供給するセレクタとを有する。さらに，切替信号が２Ｎ相モードのときに，第１群の出力クロックと第２群の出力クロックの位相関係にエラーがあるか否かを検出するエラー検出回路と，エラー検出回路がエラーを検出したときに基準クロックと非同期のタイミングで２Ｎ相モードの切替信号をセレクタに出力する再リセット回路とを有する。 （もっと読む）

【課題】基準クロックの周波数を低くして消費電力を抑制することのできる位相同期回路を提供する。
【解決手段】第１の位相比較器と第２の位相比較器とに、それぞれ帰還クロックの少なくとも１周期分異なる位相差をつけた分周クロックを入力して基準クロックとの位相比較を行い、受信信号と帰還クロックとの位相比較の結果で第１と第２の位相比較器の出力の重みづけを行い、重みづけされた出力により帰還クロックの位相調節を行う。 （もっと読む）

【課題】ＴＤＣ（Ｔｉｍｅ−ｔｏ−ＤｉｇｉｔａｌＣｏｎｖｅｒｔｅｒ）の回路規模を拡張することなく、デスキュー用途に用いることが可能であるＡＤＰＬＬの構成の提供。
【解決手段】ＤＣＯ１９と、ＦＲＥＦを分周するＭＤＩＶ１１と、ＤＣＯの出力ＦＯを分周するＰＤＩＶ２０と、ＰＤＩＶの出力ＦＯＵＴを分周するＮＤＩＶ１２と、ＭＤＩＶの出力信号ＦＲとＤＣＯの出力ＦＯの位相差を測定するＴＤＣ１３と、ＮＤＩＶの出力ＦＤとＦＯの位相差を測定するＴＤＣ１４と、ＦＲでＦＯをサンプルするＦＦ１５と、ＦＲとＦＤのうち位相が先行するパルスと次のパルスのエッジの期間、ＦＯをカウントするＣＯＮＴ１７と、ＴＤＣ１３、１４、ＦＦ１５の出力を入力し、カウンタの出力を受け、ＦＲとＦＤの位相差を演算するＰＥＲＲ１６と、ＰＥＲＲの出力を入力し、フィルタ処理した信号をＤＣＯに供給するＤＦＩＬ１８を備える。 （もっと読む）

【課題】必要な特性を満たしつつ、回路構成を簡素化し、省面積化を可能とするデジタルＰＬＬの提供。
【解決手段】リファレンスクロック信号ＦＲと分周クロック信号ＦＤの位相差を検出するＴＤＣ１０１、ＦＤとＦＲの進み遅れを出力するＦＦ１０３、位相誤差演算器１０２、位相誤差（ＰＥＲＲ）を平滑化するデジタルフィルタ１０４、出力クロック信号ＦＯを出力するＤＣＯ１０５、ＦＯを分周したＦＤを出力するＮ分周器１０６、Ｎ分周器１０６内のカウンタ値をＦＲに応答してサンプルするレジスタ１０７を備え、ＴＤＣ１０１は、位相差検出測定範囲がＦＯの１周期以内とされ、ＦＲとＦＤの位相差をＦＯの１周期に換算した小数で出力し、位相誤差演算器１０２は、ＦＤとＦＲの位相差が、ＦＯの周期の整数倍以上のときは、レジスタ１０７出力と符号情報ｓｉｇｎから、ＦＯの１周期内のときは、ＴＤＣの出力と符号情報ｓｉｇｎからＰＥＲＲを演算出力する。 （もっと読む）

【課題】簡易な構成で、データおよびクロック間のタイミングスキューの制約をなくすとともに、データの周波数可変範囲を広くとることができるＣＤＲ回路を提供する。
【解決手段】ＣＤＲ回路は、基準クロック信号を用いてクロック信号を所望の周波数にロックするＬＴモードと、クロック信号をデータ信号に位相同期させる通常動作モードとを有する。ＣＤＲ回路は、ＶＣＯと、入力信号を平滑化して制御電圧を生成してＶＣＯに出力するＬＰＦと、ＬＴモード時に、基準クロック信号とクロック信号との周波数比較を行ない、該比較結果に応じた信号をＬＰＦに出力する周波数ループと、通常動作モード時に、データ信号とクロック信号との位相比較を行ない、該比較結果に応じた信号をＬＰＦに出力する位相ループと、基準クロック信号の周波数カウント値に応じてＶＣＯに設定する周波数レンジを調整する周波数検出回路とを備える。 （もっと読む）

【課題】簡易な回路構成で、高速かつジッタ入力に強く、信号エラーの発生を抑止することが可能なＣＤＲ回路、受信装置、および通信システムを提供する。
【解決手段】ＣＤＲ回路３１０は、遅延素子３１２−１〜３１２−４を含み、定期的に信号遷移の挿入されたデータ入力をトリガとしてクロックを抽出する分周器３２０と、分周器で抽出されたクロックに同期して入力データ信号をラッチするラッチ３１５−１〜３１５−８とを有する。 （もっと読む）

【課題】位相同期した出力信号及びその反転信号を生成・出力できる分周回路の実現。
【解決手段】分周回路１は、クロック信号生成部１０と、分周信号生成部２０と、出力信号生成部３０とから構成される。出力信号生成部３０からは、共通のクロック信号ＣＬＯＣＫによって動作／不動作が切り替えられるクロックドインバーターＸ１５，Ｘ１９によって、位相がほぼ完全に一致した出力信号ＯＵＴ，ＸＯＵＴが生成・出力される。 （もっと読む）

【課題】ロックアップタイムを短くすることのできるクロック発生回路を提供する。
【解決手段】クロック発生回路１は、基準クロックＲＣＬＫに基づいて、周波数を変調させた変調クロックＳＣＬＫを発生するスペクトラム拡散クロック発生回路１０と、基準クロックＲＣＬＫと変調クロックＳＣＬＫとの位相の一致を検出したときにＨレベルのロック信号ＬＯＣＫを出力する位相比較器２０とを含む。また、クロック発生回路１は、Ｈレベルのロック信号ＬＯＣＫが出力されるまでは基準クロックＲＣＬＫを出力クロックＣＬＫとして選択し、Ｈレベルのロック信号の出力に応答して変調クロックＳＣＬＫを選択するセレクタ５０を含む。 （もっと読む）

【課題】多様な信号形式のＤＵＴからのデータを取り込み可能なデータラッチ回路を提供する。
【解決手段】データ入力端子ＩＮは、シリアル形式のデータ信号Ｄ_ＩＮが入力される。ｎ個（ｎは２以上の整数）のクロック入力端子ＣＬＫ１〜ＣＬＫｎは、それぞれにクロック信号ＣＬＫ１〜ＣＬＫｎが入力される。ある入力フリップフロップＦＦ_ｉは、データ信号Ｄ_ＩＮを対応するクロック信号ＣＬＫ_ｉに応じたタイミングでラッチする。シリアルパラレル変換器ＳＰ_ｉは、シリアル形式のデータ信号Ｄ_ＩＮを対応するクロック信号ＣＬＫ_ｉを用いてパラレル形式の中間データ信号Ｄ_ＩＮＴｉに変換する。データセレクタＭＵＸ１は、ｎ個の中間データ信号Ｄ_{ＩＮＴ１〜ｎ}のうち選択信号ＳＥＬに応じたひとつを選択する。 （もっと読む）

【課題】小面積で広帯域特性及び低位相雑音特性を得ることが可能な同期回路を提供する。
【解決手段】位相検出器１１は、参照信号と帰還信号との位相差を検出する。電圧生成器１２，１３は、位相検出器の出力信号に基づき電圧を発生する。パルス発生器１６は、参照信号に基づきパルス信号を生成する。電圧制御発振器１４は、パルス信号に同期して、発振信号を発振する。分周器１５は、電圧制御発振器からの信号を分周し、帰還信号を生成する。電圧制御発振器１４は、電圧発生回路から供給される電圧レベルをシフトするレベルシフト回路１４ｃと、電圧発生回路からの電圧とレベルシフト回路からのレベルシフトされた電圧により駆動される複数のインバータ回路１４ａ、１４ｂからなるリング発振器とにより構成され、インバータ回路の１つにパルス信号が供給される。 （もっと読む）

【課題】周波数を周期的に増減させた拡散クロック信号を用いてデータを受信する場合に生じ得る通信の不成立を未然に防止でき、確実にＥＭＩ低減効果を得ることができる受信機器及び画像形成装置を提供する。
【解決手段】拡散クロック信号に基づいて、複数のビットを含むフレーム単位でデータを受信する際、受信速度に基づいて受信すべきデータのビット当たりの受信時間を算出し、該ビット当たりの受信時間に応じて前記拡散クロック信号の変更周期を調整する。 （もっと読む）