位相同期装置
【課題】本発明は、短いロッキングタイムを有しながらも、安定的に動作できる位相同期装置を提供する。
【解決手段】本発明の位相同期装置は、入力クロックを所定の分周比で分周した後、順次遅延させる動作により周波数を判別し、前記判別された周波数情報を用いて発振器ゲイン設定信号を生成する発振器ゲイン設定手段と、前記入力クロックに応じて、前記発振器ゲイン設定信号に対応する周波数を有する出力クロックを発振させるＰＬＬ回路を含むことを特徴とする。
【解決手段】本発明の位相同期装置は、入力クロックを所定の分周比で分周した後、順次遅延させる動作により周波数を判別し、前記判別された周波数情報を用いて発振器ゲイン設定信号を生成する発振器ゲイン設定手段と、前記入力クロックに応じて、前記発振器ゲイン設定信号に対応する周波数を有する出力クロックを発振させるＰＬＬ回路を含むことを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相同期装置に関し、特に、半導体集積回路で活用されるＰＬＬ(Phase Locked Loop)回路に関する。
【背景技術】
【０００２】
最近、半導体集積回路の高速化と伴い、外部クロックの周波数が益々高くなっており、これにより内部クロックの周波数も高くなっている。よって、高周波クロックに対する適応性を向上させるために、クロック位相同期装置として、ＤＬＬ(Delay Locked Loop)回路の代わりにＰＬＬ回路を使用する半導体集積回路が増加している。ＰＬＬ回路は、ＲＦを含む有無線通信システムなどのような多様な分野で適用可能であり、位相調節器、周波数合成器及び時分割システムなどに活用されている。
【０００３】
一般に、ＰＬＬ回路は、位相検出器、チャージポンプ、ローパスフィルタ、電圧制御発振器(VCO:Voltage Controlled Oscillator)及びクロック分周器を備える。このとき、電圧制御発振器のゲイン(Gain)、すなわちループフィルタを通して伝達される制御電圧対出力クロックの比率は、ＰＬＬ回路の動作特性を決定づける重要な要素である。従来の一般のＰＬＬ回路は、主にゲインの大きい電圧制御発振器を使用することで、短いロッキングタイム(Locking Time)を有する位相固定動作を具現しようとした（例えば特許文献１）。しかしながら、このように、ゲインの大きい電圧制御発振器は、電圧の変化により周波数帯域が敏感に変動して動作の安全性を低下させるという短所があった。さらに、これを克服するために、ゲインの小さい電圧制御発振器を使用する場合、動作の安全性は向上するが、ロッキングタイムが長くなり、可用周波数帯域が狭くなるという問題点を発生させた。
【０００４】
このように、従来のＰＬＬ回路は、電圧制御発振器のゲインによって動作性能が左右され、ゲインの 小さい電圧制御発振器を用いて動作の安全性を確保したり、ゲインの 大きい 電圧制御発振器を用いて短いロッキングタイムを追求するしかなかった。半導体集積回路の環境の高速化と伴い、高性能のクロック位相同期装置の具現が要求されているが、技術的に上述したような困難さがある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平２−１１３７２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、前記問題点を解決するために案出されたもので、その目的は、短いロッキングタイムを有しながらも、安定的に動作できる位相同期装置を提供することにある。
【課題を解決するための手段】
【０００７】
前記課題を達成するために、本発明の一実施例による位相同期装置は、入力クロックを所定の分周比で分周した後、順次遅延させる動作により周波数を判別し、前記判別された周波数情報を用いて発振器ゲイン設定信号を生成する発振器ゲイン設定手段と、前記入力クロックに応じて、前記発振器ゲイン設定信号に対応する周波数を有する出力クロックを発振させるＰＬＬ回路を含むことを特徴とする。
【０００８】
また、本発明の他の実施例による位相同期装置は、入力クロックを所定の分周比で分周して、分周クロックを生成する第１のクロック分周部；前記分周クロックを順次遅延させる動作により、前記入力クロックの周波数情報を含む周波数判別信号を生成する周波数判別部；前記周波数判別信号をエンコードして、周波数設定信号を生成するエンコーディング部と、前記周波数設定信号及び制御電圧に応じて出力クロックを発振させる電圧制御発振器を含むことを特徴とする。
【発明の効果】
【０００９】
本発明の位相同期装置は、出力クロックの可用周波数帯域を選択できるようにし、ゲインの小さい電圧制御発振器を使用することで、短いロッキングタイムを有しながらも安定的に動作できる。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施例による位相同期装置の構成を示すブロック図である。
【図２ａ】図１に示す位相同期装置の動作を説明するためのグラフである。
【図２ｂ】図１に示す位相同期装置の動作を説明するためのグラフである。
【図３】図１に示す第１のクロック分周部の詳細構成図である。
【図４】図１に示す周波数判別部の詳細構成図である。
【図５】図１に示すエンコーディング部の詳細構成を示すブロック図である。
【図６】図５に示すコード生成部の詳細構成図である。
【図７】図５に示すコード組合部の詳細構成図である。
【図８】図１に示すローパスフィルタの詳細構成図である。
【図９】図１に示す電圧制御発振器の詳細構成図である。
【発明を実施するための形態】
【００１１】
以下、添付図面に基づき、本発明の好適な実施例を詳細に説明する。
図１は、本発明の一実施例による位相同期装置の構成を示すブロック図である。
【００１２】
同図に示すように、本発明の一実施例による位相同期装置において、位相検出器１０は、入力クロック(ｃｌｋ＿ｉｎ)とフィードバッククロック(ｃｌｋ＿ｆｂ)との位相を比較して、プルアップ制御信号(ｐｌｕｐ)及びプルダウン制御信号(ｐｌｄｎ)を生成する。チャージポンプ２０は、プルアップ制御信号(ｐｌｕｐ)及びプルダウン制御信号(ｐｌｄｎ)に応じて電圧ポンピングを遂行して、ポンピング電圧(Ｖｐｍｐ)を生成する。第１のクロック分周部３０は、入力クロック(ｃｌｋ＿ｉｎ)を所定の分周比で分周して、分周クロック(ｃｌｋ＿ｄｉｖ)を生成する。
【００１３】
周波数判別部４０は、分周クロック(ｃｌｋ＿ｄｉｖ)を順次遅延させる動作を遂行して、入力クロック(ｃｌｋ＿ｉｎ)の周波数情報を含む第１〜１６の周波数判別信号(ｆｒｑｄｔｇ＜１：１６＞)を生成し、エンコーディング部５０は、第１〜第１６の周波数判別信号(ｆｒｑｄｔｇ＜１：１６＞)をエンコードして、第１及び第２の周波数設定信号(ｆｒｑｓｅｔ＜１：２＞)と、第１及び第２の電圧設定信号(ｖｌｔｓｅｔ＜１：２＞)とを生成する。
【００１４】
一方、ローパスフィルタ６０は、第１及び第２の電圧設定信号(ｖｌｔｓｅｔ＜１：２＞)に応じて、ポンピング電圧(Ｖｐｍｐ)を濾過して制御電圧(Ｖｃｔｒｌ)を生成し、電圧制御発振器７０は、第１及び第２の周波数設定信号(ｆｒｑｓｅｔ＜１：２＞)に応じて、制御電圧(Ｖｃｔｒｌ)を用いて出力クロック(ｃｌｋ＿ｏｕｔ)を発振させ、第２のクロック分周部８０は、出力クロック(ｃｌｋ＿ｏｕｔ)を所定の分周比で分周してフィードバッククロック(ｃｌｋ＿ｆｂ)を出力する。
【００１５】
ここで、周波数判別信号(ｆｒｑｄｔｇ＜１：１６＞)は、例えば１６個の信号として具現されるが、これに制限されるものではない。また、周波数設定信号として第１及び第２の周波数設定信号(ｆｒｑｓｅｔ＜１：２＞)が具現され、電圧設定信号として第１及び第２の電圧設定信号(ｖｌｔｓｅｔ＜１：２＞)が具現される点も、実施例に過ぎないものである。
【００１６】
第１のクロック分周部３０、周波数判別部４０及びエンコーディング部５０は、周波数設定信号及び電圧設定信号を生成することで、電圧制御発振器７０のゲインを設定することから、発振器ゲイン設定手段１００と呼んでもよい。また、同様に、発振器ゲイン設定手段１００が生成する第１及び第２の周波数設定信号(ｆｒｑｓｅｔ＜１：２＞)と、第１及び第２の電圧設定信号(ｖｌｔｓｅｔ＜１：２＞)とは、発振器ゲイン設定信号と呼んでもよい。すなわち、発振器ゲイン設定手段１００は、入力クロック(ｃｌｋ＿ｉｎ)を所定の分周比で分周した後、順次遅延させる動作により周波数を判別し、判別された周波数情報を用いて発振器ゲイン設定信号を生成する。
【００１７】
また、位相検出器１０、チャージポンプ２０、ローパスフィルタ６０、電圧制御発振器７０及び第２のクロック分周部８０は、ＰＬＬ回路を構成する要素と言われるため、これらを縛ってＰＬＬ回路２００と言われる。すなわち、ＰＬＬ回路２００は、入力クロック(ｃｌｋ＿ｉｎ)の入力に応じて、発振器ゲイン設定信号に対応する周波数を有する出力クロック(ｃｌｋ＿ｏｕｔ)を発振させる。
【００１８】
位相検出器１０は、入力クロック(ｃｌｋ＿ｉｎ)及びフィードバッククロック(ｃｌｋ＿ｆｂ)の位相差を検出して、プルアップ制御信号(ｐｌｕｐ)及びプルダウン制御信号(ｐｌｄｎ)を生成する。以後、チャージポンプ２０は、プルアップ制御信号(ｐｌｕｐ)及びプルダウン制御信号(ｐｌｄｎ)に応じて、ポンピング電圧(Ｖｐｍｐ)の電位を制御する。すなわち、プルアップ制御信号(ｐｌｕｐ)がイネーブルされる場合、ポンピング電圧(Ｖｐｍｐ)の電位を上昇させ、プルダウン制御信号(ｐｌｄｎ)がイネーブルされる場合、ポンピング電圧(Ｖｐｍｐ)の電位を降下させる。
【００１９】
第１のクロック分周部３０は、入力クロック(ｃｌｋ＿ｉｎ）を所定の分周比(ここでは２)で分周して、分周クロック(ｃｌｋ＿ｄｉｖ)を生成する。以後、周波数判別部４０は、分周クロック(ｃｌｋ＿ｄｉｖ)を複数の単位遅延器を介して順次遅延させて、入力クロック(ｃｌｋ＿ｉｎ)の周波数情報を抽出する。このような周波数判別部４０の動作は、以後に詳細に説明する。
【００２０】
エンコーディング部５０は、周波数判別部４０から出力される第１〜第１６の周波数判別信号(ｆｒｑｄｔｇ＜１：１６＞)の入力により、第１及び第２の周波数設定信号(ｆｒｑｓｅｔ＜１：２＞)と、第１及び第２の電圧設定信号(ｖｌｔｓｅｔ＜１：２＞)とを生成する。このとき、第１及び第２の周波数設定信号(ｆｒｑｓｅｔ＜１：２＞)は、入力クロック(ｃｌｋ＿ｉｎ)の周波数に応じて、出力クロック(ｃｌｋ＿ｏｕｔ)の初期周波数帯域を選択させる値を有する。同様に、第１及び第２の電圧設定信号(ｖｌｔｓｅｔ＜１：２＞)は、入力クロック(ｃｌｋ＿ｉｎ)の周波数に応じて、制御電圧(Ｖｃｔｒｌ)の初期電圧レベルを選択させる値を有する。
【００２１】
ローパスフィルタ６０は、このような特性を持つ第１及び第２の電圧設定信号(ｖｌｔｓｅｔ＜１：２＞)に応じて、ポンピング電圧(Ｖｐｍｐ)を濾過して制御電圧(Ｖｃｔｒｌ)を生成する。よって、制御電圧(Ｖｃｔｒｌ)のレベルは、第１及び第２の電圧設定信号(ｖｌｔｓｅｔ＜１：２＞)の論理値により決定される。
【００２２】
そして、電圧制御発振器７０は、上述した特性を持つ第１及び第２の周波数設定信号(ｆｒｑｓｅｔ＜１：２＞)の論理値並びに制御電圧(Ｖｃｔｒｌ)のレベルに対応する周波数を有する出力クロック(ｃｌｋ＿ｏｕｔ)を生成する。このとき、電圧制御発振器７０は、制御電圧(Ｖｃｔｒｌ)のレベルに応じて出力クロック(ｃｌｋ＿ｏｕｔ)の基本周波数を設定し、第１及び第２の周波数設定信号(ｆｒｑｓｅｔ＜１：２＞)の論理値に応じて出力クロック(ｃｌｋ＿ｏｕｔ)の周波数を変更する。すなわち、出力クロック(ｃｌｋ＿ｏｕｔ)の周波数は、第１及び第２の周波数設定信号(ｆｒｑｓｅｔ＜１：２＞)の論理値により決定される。このとき、電圧制御発振器７０のゲインは、低く設定されていなければならない。すなわち、電圧制御発振器７０は、制御電圧(Ｖｃｔｒｌ)のレベル変動に鈍感に反応して、出力クロック(ｃｌｋ＿ｏｕｔ)の周波数を変化させなければならないが、このように電圧制御発振器７０のゲインを低く調整することは、当業者であれば内部の素子の抵抗値又は電流量を調節することにより容易に実施し得る技術に該当することが分かる。
【００２３】
図２ａ及び図２ｂは、図１に示す位相同期装置の動作を説明するためのグラフである。
図２ａは、従来のＰＬＬ回路の電圧制御発振器のゲインを示す。同図に示すように、従来のＰＬＬ回路の電圧制御発振器のゲインは、急傾斜で設定され、これにより制御電圧(Ｖｃｔｒｌ)の変動に出力クロック(ｃｌｋ＿ｏｕｔ)の周波数が敏感に反応するため、動作の安全性が低下された。
【００２４】
しかしながら、図２ｂに示すように、本発明の一実施例によるＰＬＬ回路において、電圧制御発振器７０のゲインは緩い傾斜を示す。これにより、可用周波数帯域が狭くなる問題点を防止するために、可用周波数帯域は色々な(ここでは４つ)の場合に設定される。実線で示す４つの線はこのような可用周波数帯域でのそれぞれのゲインを示し、第１及び第２の周波数設定信号(ｆｒｑｓｅｔ＜１：２＞)は、前記４つの可用周波数帯域の何れか一つを選択する機能を遂行する。
【００２５】
また、選択された一つの可用周波数の場合に対し、制御電圧(Ｖｃｔｒｌ)の初期電圧レベルを色々な(ここでは４つ)場合に設定する。点線で示す区間は、このような電圧レベルの場合を示し、第１及び第２の電圧設定信号(ｖｌｔｓｅｔ＜１：２＞)は、制御電圧(Ｖｃｔｒｌ)の初期電圧レベルの４つの場合の何れか１つを選択する。
【００２６】
こうした動作により、本発明の一実施例によるＰＬＬ回路の電圧制御発振器７０は、制御電圧(Ｖｃｔｒｌ)のレベル変動に鈍感に反応しながらも、広い可用周波数帯域を有することができるため、動作の安全性を確保できる。また、初期に出力クロック(ｃｌｋ＿ｏｕｔ)の周波数帯域及び制御電圧(Ｖｃｔｒｌ)のレベルを設定することで、短いロッキングタイムを提供できる。
【００２７】
図３は、図１に示す第１のクロック分周部の詳細構成図である。
同図に示すように、第１のクロック分周部３０は、入力クロック(ｃｌｋ＿ｉｎ）の入力により、分周クロック(ｃｌｋ＿ｄｉｖ)の有効区間を定義する区間設定部３１０、入力クロック(ｃｌｋ＿ｉｎ)を２分周する分周部３２０、及び区間設定部３１０の出力信号と分周部３２０の出力信号とを組み合せて分周クロック(ｃｌｋ＿ｄｉｖ)を出力する信号組合部３３０を含む。
【００２８】
区間設定部３１０は、リセット信号(ｒｓｔ)により初期化され、入力クロック(ｃｌｋ＿ｉｎ)に応じてグラウンド電源(ＶＳＳ)を順次ラッチする第１〜第３のフリップフロップ(ＦＦ１〜ＦＦ３)を含む。
【００２９】
分周部３２０は、リセット信号(ｒｓｔ)により初期化され、入力クロック(ｃｌｋ＿ｉｎ)に応じて入力端に入力される信号をラッチする第４のフリップフロップ(ＦＦ４)、及び第４のフリップフロップ(ＦＦ４)の出力信号を反転させて、第４のフリップフロップ(ＦＦ４)の入力端に伝達する第１のインバータ(ＩＶ１)を含む。
【００３０】
信号組合部３３０は、区間設定部３１０の出力信号と分周部３２０の出力信号とを受信するナンドゲート(ＮＤ)、及びナンドゲート(ＮＤ)の出力信号を受信して分周クロック(ｃｌｋ＿ｄｉｖ)を出力する第２のインバータ(ＩＶ２)を含む。
【００３１】
このように構成される第１のクロック分周部３０において、分周部３２０の構成は、一般のクロック分周期回路と同様な形態であり得る。このとき、区間設定部３１０は、入力クロック(ｃｌｋ＿ｉｎ)の立ち上りエッジ毎にグラウンド電源(ＶＳＳ)を順次シフトさせる。これにより、入力クロック(ｃｌｋ＿ｉｎ)の３番目の立ち上りエッジになれば、信号組合部３３０にグラウンド電源(ＶＳＳ)レベルの電位、すなわちローレベルの電位が伝達され、分周クロック(ｃｌｋ＿ｄｉｖ)はローレベルになる。区間設定部３１０のこのような機能は、入力クロック(ｃｌｋ＿ｉｎ)の２倍の周期を有する分周クロック(ｃｌｋ＿ｄｉｖ)が、入力クロック(ｃｌｋ＿ｉｎ)の２周期だけの間で生成させるために具現される。これにより、入力クロック(ｃｌｋ＿ｉｎ)が高周波として具現される場合に発生し得る誤動作を防止できる。
【００３２】
図４は、図１に示す周波数判別部の詳細構成図である。
同図に示すように、周波数判別部４０は、分周クロック(ｃｌｋ＿ｄｉｖ)を順次遅延させる遅延部４１０と、遅延部４１０から順次遅延された１６個の信号及び分周クロック(ｃｌｋ＿ｄｉｖ)の位相をそれぞれ比較して、第１〜第１６の周波数判別信号(ｆｒｑｄｔｇ＜１：１６＞)を生成する位相比較部４２０とを含む。
【００３３】
遅延部４１０は、分周クロック(ｃｌｋ＿ｄｉｖ)を順次遅延させるために、直列連結している１６個の単位遅延器(ＵＤ＜１:１６＞)を備える。
【００３４】
位相比較部４２０は、分周クロック(ｃｌｋ＿ｄｉｖ)及び１６個の単位遅延器(ＵＤ＜１:１６＞)の出力信号をそれぞれ受信して、第１〜第１６の周波数判別信号(ｆｒｑｄｔｇ＜１：１６＞)をそれぞれ出力する１６個の位相比較器(ＰＣ＜１:１６＞)を含む。
【００３５】
分周クロック(ｃｌｋ＿ｄｉｖ)のハイレバル区間の長さは、入力クロック(ｃｌｋ＿ｉｎ)の一周期と同じである。このような分周クロック(ｃｌｋ＿ｄｉｖ)を順次遅延させながら、遅延された信号を用いて分周クロック(ｃｌｋ＿ｄｉｖ)をエッジトリガ動作を遂行すれば、第１〜第１６の周波数判別信号(ｆｒｑｄｔｇ＜１：１６＞)は、論理値が“１”である信号が連続的に発生し、以後論理値が“０”である信号が連続的に発生する形態として具現される。このとき、論理値が“１”である信号の個数により入力クロック(ｃｌｋ＿ｉｎ)の周期情報、すなわち周波数情報が分かる。結果として、第１〜第１６の周波数判別信号(ｆｒｑｄｔｇ＜１：１６＞)は、その論理値により入力クロック(ｃｌｋ＿ｉｎ)の周波数情報が分かる。
【００３６】
図５は、図１に示すエンコーディング部の詳細構成を示すブロック図である。
同図に示すように、エンコーディング部５０は、第１〜第１６の周波数判別信号(ｆｒｑｄｔｇ＜１：１６＞)を組み合せ、第１〜第１６のコード(ｃ＜１:１６＞)を生成するコード生成部５１０と、第１〜第１６のコード(ｃ＜１:１６＞)を組み合せ、第１及び第２の周波数設定信号(ｆｒｑｓｅｔ＜１：２＞)、第１及び第２の電圧設定信号(ｖｌｔｓｅｔ＜１：２＞)を生成するコード組合部５２０とを含む。
【００３７】
図６は、図５に示すコード生成部の詳細構成図である。
コード生成部５１０は、外部供給電源(ＶＤＤ)と、第１及び第２の周波数判別信号(ｆｒｑｄｔｇ＜１:２＞)とを受信して、第１のコード(ｃ＜１＞)を出力する第１のノアゲート(ＮＲ１)、第１〜第１６の周波数判別信号を順次３個ずつ受信して、第２〜第１５のコード(ｃ＜２:１５＞)を出力する第２〜第１５のノアゲート(ＮＲ２〜ＮＲ１５)、並びに、第１５及び第１６の周波数判別信号(ｆｒｑｄｔｇ＜１５：１６＞)と、グラウンド電源(ＶＳＳ)とを受信して、第１６のコード(ｃ＜１６＞)を出力する第１６のノアゲート(ＮＲ１６)を含む。
【００３８】
より詳しくは、コード生成部５１０は、外部供給電源(ＶＤＤ)を受信する第３のインバータ(ＩＶ３)、第３のインバータ(ＩＶ３)の出力信号と第１及び第２の周波数判別信号(ｆｒｑｄｔｇ＜１:２＞)とを受信して、第１のコード(ｃ＜１＞)を出力する第１のノアゲート(ＮＲ１)、第１の周波数判別信号(ｆｒｑｄｔｇ＜１＞)を受信する第４のインバータ(ＩＶ４)、第４のインバータ(ＩＶ４)の出力信号と第２及び第３の周波数判別信号(ｆｒｑｄｔｇ＜２:３＞)とを受信して、第２のコード(ｃ＜２＞)を出力する第２のノアゲート(ＮＲ２)、第２の周波数判別信号(ｆｒｑｄｔｇ＜２＞)を受信する第５のインバータ(ＩＶ５)、第５のインバータ(ＩＶ５)の出力信号と第３及び第４の周波数判別信号(ｆｒｑｄｔｇ＜３:４＞)とを受信して、第３のコード(ｃ＜３＞)を出力する第３のノアゲート(ＮＲ３)、第３の周波数判別信号(ｆｒｑｄｔｇ＜３＞)を受信する第６のインバータ(ＩＶ６)、並びに、第６のインバータ(ＩＶ６)の出力信号と第４及び第５の周波数判別信号(ｆｒｑｄｔｇ＜４:５＞)とを受信して、第４のコード(ｃ＜４＞)を出力する第４のノアゲート(ＮＲ４)を含む。
【００３９】
また、コード生成部５１０は、第４の周波数判別信号(ｆｒｑｄｔｇ＜４＞)を受信する第７のインバータ(ＩＶ７)、第７のインバータ(ＩＶ７)の出力信号と第５及び第６の周波数判別信号(ｆｒｑｄｔｇ＜５:６＞)とを受信して、第５のコード(ｃ＜５＞)を出力する第５のノアゲート(ＮＲ５)、第５の周波数判別信号(ｆｒｑｄｔｇ＜５＞)を受信する第８のインバータ(ＩＶ８)、第８のインバータ(ＩＶ８)の出力信号と第６及び第７の周波数判別信号(ｆｒｑｄｔｇ＜６:７＞)とを受信して、第６のコード(ｃ＜６＞)を出力する第６のノアゲート(ＮＲ６)、第６の周波数判別信号(ｆｒｑｄｔｇ＜６＞)を受信する第９のインバータ(ＩＶ９)、第９のインバータ(ＩＶ９)の出力信号と第７及び第８の周波数判別信号(ｆｒｑｄｔｇ＜７:８＞)とを受信して、第７のコード(ｃ＜７＞)を出力する第７のノアゲート(ＮＲ７)、第７の周波数判別信号(ｆｒｑｄｔｇ＜７＞)を受信する第１０のインバータ(ＩＶ１０)、並びに、第１０のインバータ(ＩＶ１０)の出力信号と第８及び第９の周波数判別信号(ｆｒｑｄｔｇ＜８:９＞)とを受信して、第８のコード(ｃ＜８＞)を出力する第８のノアゲート(ＮＲ８)をさらに含む。
【００４０】
そして、コード生成部５１０は、第８の周波数判別信号(ｆｒｑｄｔｇ＜８＞)を受信する第１１のインバータ(ＩＶ１１)、第１１のインバータ(ＩＶ１１)の出力信号と第９及び第１０の周波数判別信号(ｆｒｑｄｔｇ＜９:１０＞)とを受信して、第９のコード(ｃ＜９＞)を出力する第９のノアゲート(ＮＲ９)、第９の周波数判別信号(ｆｒｑｄｔｇ＜９＞)を受信する第１２のインバータ(ＩＶ１２)、第１２のインバータ(ＩＶ１２)の出力信号と第１０及び第１１の周波数判別信号(ｆｒｑｄｔｇ＜１０:１１＞)とを受信して、第１０のコード(ｃ＜１０＞)を出力する第１０のノアゲート(ＮＲ１０)、第１０の周波数判別信号(ｆｒｑｄｔｇ＜１０＞)を受信する第１３のインバータ(ＩＶ１３)、第１３のインバータ(ＩＶ１３)の出力信号と第１１及び第１２の周波数判別信号(ｆｒｑｄｔｇ＜１１:１２＞)とを受信して、第１１のコード(ｃ＜１１＞)を出力する第１１のノアゲート(ＮＲ１１)、第１１の周波数判別信号(ｆｒｑｄｔｇ＜１１＞)を受信する第１４のインバータ(ＩＶ１４)、並びに、第１４のインバータ(ＩＶ１４)の出力信号と第１２及び第１３の周波数判別信号(ｆｒｑｄｔｇ＜１２:１３＞)とを受信して、第１２のコード(ｃ＜１２＞)を出力する第１２のノアゲート(ＮＲ１２)をさらに含む。
【００４１】
また、コード生成部５１０は、第１２の周波数判別信号(ｆｒｑｄｔｇ＜１２＞)を受信する第１５のインバータ(ＩＶ１５)、第１５のインバータ(ＩＶ１５)の出力信号と第１３及び第１４の周波数判別信号(ｆｒｑｄｔｇ＜１３:１４＞)とを受信して、第１３のコード(ｃ＜１３＞)を出力する第１３のノアゲート(ＮＲ１３)、第１３の周波数判別信号(ｆｒｑｄｔｇ＜１３＞)を受信する第１６のインバータ(ＩＶ１６)、第１６のインバータ(ＩＶ１６)の出力信号と第１４及び第１５の周波数判別信号(ｆｒｑｄｔｇ＜１４:１５＞)とを受信して、第１４のコード(ｃ＜１４＞)を出力する第１４のノアゲート(ＮＲ１４)、第１４の周波数判別信号(ｆｒｑｄｔｇ＜１４＞)を受信する第１７のインバータ(ＩＶ１７)、第１７のインバータ(ＩＶ１７)の出力信号と第１５及び第１６の周波数判別信号(ｆｒｑｄｔｇ＜１５:１６＞)とを受信して、第１５のコード(ｃ＜１５＞)を出力する第１５のノアゲート(ＮＲ１５)、第１５の周波数判別信号(ｆｒｑｄｔｇ＜１５＞)を受信する第１８のインバータ(ＩＶ１８)、並びに、第１８のインバータ(ＩＶ１８)の出力信号と第１６の周波数判別信号(ｆｒｑｄｔｇ＜１６＞)とグラウンド電源(ＶＳＳ)とを受信して、第１６のコード(ｃ＜１６＞)を出力する第１６のノアゲート(ＮＲ１６)をさらに含む。
【００４２】
図７は、図５に示すコード組合部の詳細構成図である。
同図に示すように、コード組合部５２０は、第９〜第１２のコード(ｃ＜９:１２＞)を受信する第１７のノアゲート(ＮＲ１７)、第１７のノアゲート(ＮＲ１７)の出力信号を受信する第１９のインバータ(ＩＶ１９)、第１３〜第１６のコード(ｃ＜１３:１６＞)を受信する第１８のノアゲート(ＮＲ１８)、第１８のノアゲート(ＮＲ１８)の出力信号を受信する第２０のインバータ(ＩＶ２０)、第１９のインバータ(ＩＶ１９)の出力信号と第２０のインバータ(ＩＶ２０)の出力信号とを受信する第１９のノアゲート(ＮＲ１９)、及び、第１９のノアゲート(ＮＲ１９)の出力信号を受信して、第１の周波数設定信号(ｆｒｑｓｅｔ＜１＞)を出力する第２１のインバータ(ＩＶ２１)を含む。
【００４３】
また、コード組合部５２０は、第５〜第８のコード(ｃ＜５:８＞)を受信する第２０のノアゲート(ＮＲ２０)、第２０のノアゲート(ＮＲ２０)の出力信号を受信する第２２のインバータ(ＩＶ２２)、第１３〜第１６のコード(ｃ＜１３:１６＞)を受信する第２１のノアゲート(ＮＲ２１)、第２１のノアゲート(ＮＲ２１)の出力信号を受信する第２３のインバータ(ＩＶ２３)、第２２のインバータ(ＩＶ２２)の出力信号と第２３のインバータ(ＩＶ２３)の出力信号とを受信する第２２のノアゲート(ＮＲ２２)、及び、第２２のノアゲート(ＮＲ２２)の出力信号を受信して、第２の周波数設定信号(ｆｒｑｓｅｔ＜２＞)を出力する第２４のインバータ(ＩＶ２４)をさらに含む。
【００４４】
そして、コード組合部５２０は、第３及び第４のコード(ｃ＜３:４＞)と第７及び第８のコード(ｃ＜７:８＞)とを受信する第２３のノアゲート(ＮＲ２３)、第２３のノアゲート(ＮＲ２３)の出力信号を受信する第２５のインバータ(ＩＶ２５)、第１１及び第１２のコード(ｃ＜１１:１２＞)と第１５及び第１６のコード(ｃ＜１５:１６＞)とを受信する第２４のノアゲート(ＮＲ２４)、第２４のノアゲート(ＮＲ２４)の出力信号を受信する第２６のインバータ(ＩＶ２６)、第２５のインバータ(ＩＶ２５)の出力信号と第２６のインバータ(ＩＶ２６)の出力信号とを受信する第２５のノアゲート(ＮＲ２５)、及び、第２５のノアゲート(ＮＲ２５)の出力信号を受信して、第１の電圧設定信号(ｖｌｔｓｅｔ＜１＞)を出力する第２７のインバータ(ＩＶ２７)をさらに含む。
【００４５】
コード組合部５２０は、第２、第４、第６及び第８のコード(ｃ＜２、４、６、８＞)を受信する第２６のノアゲート(ＮＲ２６)、第２６のノアゲート(ＮＲ２６)の出力信号を受信する第２８のインバータ(ＩＶ２８)、第１０、第１２、第１４及び第１６のコード(ｃ＜１０、１２、１４、１６＞)を受信する第２７のノアゲート(ＮＲ２７)、第２７のノアゲート(ＮＲ２７)の出力信号を受信する第２９のインバータ(ＩＶ２９)、第２８のインバータ(ＩＶ２８)の出力信号と第２９のインバータ(ＩＶ２９)の出力信号とを受信する第２８のノアゲート(ＮＲ２８)、及び、第２８のノアゲート(ＮＲ２８)の出力信号を受信して、第２の電圧設定信号(ｖｌｔｓｅｔ＜２＞)を出力する第３０のインバータ(ＩＶ３０)をさらに含む。
【００４６】
前述したように、エンコーディング部５０の構成により、第１及び第２の周波数設定信号(ｆｒｑｓｅｔ＜１：２＞)と、第１及び第２の電圧設定信号(ｖｌｔｓｅｔ＜１：２＞)とは、第１〜第１６の周波数判別信号(ｆｒｑｄｔｇ＜１：１６＞)から伝達される入力クロック(ｃｌｋ＿ｉｎ)の周波数情報を含むことになる。このような第１〜第１６の周波数判別信号(ｆｒｑｄｔｇ＜１：１６＞)、第１〜第１６のコード(ｃ＜１:１６＞)、第１及び第２の周波数設定信号(ｆｒｑｓｅｔ＜１：２＞)、並びに、第１及び第２の電圧設定信号(ｖｌｔｓｅｔ＜１：２＞)の関係は、以下の表１を参照すれば、容易に理解し得る。
【表１】
【００４７】
第１〜第１６の周波数判別信号(ｆｒｑｄｔｇ＜１：１６＞)のうち、論理値が“１”である信号が連続的に何個発生するかに従い、第１〜第１６のコード(ｃ＜１:１６＞)に含まれた論理値が“１”である信号の位置が決定される。例えば、第１〜第５の周波数判別信号(ｆｒｑｄｔｇ＜１:５＞)の論理値が“１”であり、第６〜第１６の周波数判別信号(ｆｒｑｄｔｇ＜６:１６＞)の論理値が“０”である場合、第５のコード(ｃ＜５＞)の論理値は“１”になり、残りのコードの論理値は“０”になる。このように、周波数判別部４０から入力クロック(ｃｌｋ＿ｉｎ)の周波数情報が第１〜第１６の周波数判別信号(ｆｒｑｄｔｇ＜１：１６＞)によりコード生成部５１０に伝達されると、コード生成部５１０はこれを用いて第１〜第１６のコード(ｃ＜１:１６＞)を生成する。そして、コード組合部５２０は、第１〜第１６のコード(ｃ＜１:１６＞)が有する論理値により、第１及び第２の周波数設定信号(ｆｒｑｓｅｔ＜１：２＞)と第１及び第２の電圧設定信号(ｖｌｔｓｅｔ＜１：２＞)とを生成する。
【００４８】
ここで、図２ｂを参照すれば、第１及び第２の周波数設定信号(ｆｒｑｓｅｔ＜１：２＞)の論理値が、(０、０)であれば、入力クロック(ｃｌｋ＿ｉｎ)が最高の周波数を有する場合なので、最上に示した線分が選択され、(１、１)であれば、入力クロック(ｃｌｋ＿ｉｎ)が最低の周波数を有する場合なので、最下に示した線分が選択されることを類推できる。
【００４９】
また、このように、第１及び第２の周波数設定信号(ｆｒｑｓｅｔ＜１：２＞)により選択された線分上において、第１及び第２の電圧設定信号(ｖｌｔｓｅｔ＜１：２＞)が有する論理値により制御電圧(Ｖｃｔｒｌ)のレベルが選択されることが分かる。
【００５０】
図８は、図１に示すローパスフィルタの詳細構成図である。
【００５１】
同図に示すように、ローパスフィルタ６０は、第１及び第２の電圧設定信号(ｖｌｔｓｅｔ＜１：２＞)をデコードして、第１〜第４の抵抗調整信号(ｒｅｓａｄｊ＜１:４＞)を生成する第１のデコーダ６１０、ポンピング電圧(Ｖｐｍｐ)が印加されて制御電圧(Ｖｃｔｒｌ)を出力する第１のノード(Ｎ１)、第１のノード(Ｎ１)に接続され、第１〜第４の抵抗調整信号(ｒｅｓａｄｊ＜１:４＞)に応じて抵抗値が変化する可変抵抗部６２０、可変抵抗部６２０と接地端との間に具備される第１のキャパシタ(ＣＡＰ１)、並びに、可変抵抗部６２０及び第１のキャパシタ(ＣＡＰ１)と並列に配置される第２のキャパシタ(ＣＡＰ２)を含む。
【００５２】
可変抵抗部６２０は、並列に具備される第１〜第４のトランジスタ(ＴＲ１〜ＴＲ４)を含み、各トランジスタのゲート端には、第１〜第４の抵抗調整信号(ｒｅｓａｄｊ＜１:４＞)がそれぞれ一つずつ入力される。
【００５３】
ここでは、第１及び第２の電圧設定信号(ｖｌｔｓｅｔ＜１：２＞)の論理値が、(０、０)であれば第１の抵抗調整信号(ｒｅｓａｄｊ＜１＞)がイネーブルされ、(０、１)であれば第２の抵抗調整信号(ｒｅｓａｄｊ＜２＞)がイネーブルされ、(１、０)であれば第３の抵抗調整信号(ｒｅｓａｄｊ＜３＞)がイネーブルされ、 (１、１)であれば第４の抵抗調整信号(ｒｅｓａｄｊ＜４＞)がイネーブルされると仮定する。
【００５４】
このとき、第１〜第４のトランジスタ(ＴＲ１〜ＴＲ４)の抵抗値は、各々異なるように設定されるべきであり、第１の抵抗調整信号(ｒｅｓａｄｊ＜１＞)のイネーブル時、可変抵抗部６２０が有する抵抗値が最大になり、第４の抵抗調整信号(ｒｅｓａｄｊ＜４＞)のイネーブル時、可変抵抗部６２０が有する抵抗値が最小になるべきである。このように、第１及び第２の電圧設定信号(ｖｌｔｓｅｔ＜１：２＞)をデコードすることにより生成された第１〜第４の抵抗調整信号(ｒｅｓａｄｊ＜１:４＞)により、可変抵抗部６２０が有する抵抗値を差別化することで、制御電圧(Ｖｃｔｒｌ)の初期レベルが定義される。すなわち、入力クロック(ｃｌｋ＿ｉｎ)の周波数により電圧制御発振器７０の初期ゲインを定義することで、ＰＬＬ回路はより短いロッキングタイムを有することになる。
【００５５】
図９は、図１に示す電圧制御発振器の詳細構成図である。
同図に示すように、電圧制御発振器７０は、第２のノード(Ｎ２)と、出力クロック(ｃｌｋ＿ｏｕｔ)をフィードバックして発振させる発振部７１０と、第１及び第２の周波数設定信号(ｆｒｑｓｅｔ＜１：２＞)をデコードして第１〜第４の電流量調整信号(ｃｒｎａｄｊ＜１:４＞)を生成する第２のデコーダ７２０と、制御電圧(Ｖｃｔｒｌ)及び第１〜第４の電流量調整信号(ｃｒｎａｄｊ＜１:４＞)に応じて第２のノード(Ｎ２)に流れる電流量を制御する電流量制御部７３０と、第２のノード(Ｎ２)に流れる電流量に応じて発振部７１０の動作速度を制御する速度制御部７４０とを含む。
【００５６】
発振部７１０は、同図に示すように、直列に連結している５個のインバータ(ＩＶ３１〜ＩＶ３５)を用いて構成できる。このとき、第３５のインバータ(ＩＶ３５)から出力される出力クロック(ｃｌｋ＿ｏｕｔ)は、第３１のインバータ(ＩＶ３１)にフィードバックされて入力されなければならない。
【００５７】
電流量制御部７３０は、第２のノード(Ｎ２)に接続され、互いに並列に配置され、それぞれのゲート端に制御電圧(Ｖｃｔｒｌ)が印加される第５〜第８のトランジスタ(ＴＲ５〜ＴＲ８)と、第５〜第８のトランジスタ(ＴＲ５〜ＴＲ８)と接地端との間に各々具備され、それぞれのゲート端に第１〜第４の電流量調整信号(ｃｒｎａｄｊ＜１:４＞)が一つずつ入力される第９〜第１２のトランジスタ(ＴＲ９〜ＴＲ１２)とを含む。
【００５８】
速度制御部７４０は、ゲート端及びドレーン端が第２のノード(Ｎ２)に接続され、ソース端に外部供給電源(ＶＤＤ)が印加される第１３のトランジスタ(ＴＲ１３)と、ゲート端が第２のノード(Ｎ２)に接続され、ソース端に外部供給電源(ＶＤＤ)が印加され、ドレーン端が第３のノード(Ｎ３)に接続される第１４のトランジスタ(ＴＲ１４)と、ゲート端及びドレーン端が第３のノード(Ｎ３)に接続され、ソース端が接地される第１５のトランジスタ(ＴＲ１５)とを含む。
【００５９】
また、速度制御部７４０は、それぞれのゲート端が第２のノード(Ｎ２)に接続され、ソース端に外部供給電源(ＶＤＤ)が印加され、ドレーン端が各々第３１〜第３５のインバータ(ＩＶ３１〜ＩＶ３５)のプルアップ端に接続される第１６〜第２０のトランジスタ(ＴＲ１６〜ＴＲ２０)と、それぞれのゲート端が第３のノード(Ｎ３)に接続され、ソース端が接地され、ドレーン端が各々第３１〜第３５のインバータ(ＩＶ３１〜ＩＶ３５）のプルダウン端に接続される第２１〜第２５のトランジスタ(ＴＲ２１〜ＴＲ２５)とをさらに含む。
【００６０】
第１〜第４の電流量調整信号(ｃｒｎａｄｊ＜１:４＞)は、第１〜第４の抵抗調整信号(ｒｅｓａｄｊ＜１:４＞)と同様な原理により生成され得る。すなわち、第１及び第２の周波数設定信号(ｆｒｑｓｅｔ＜１：２＞)の論理値が、(０、０)であれば第１の電流量調整信号(ｃｒｎａｄｊ＜１＞)がイネーブルされ、(０、１)であれば第２の電流量調整信号(ｃｒｎａｄｊ＜２＞)がイネーブルされ、(１、０)であれば第３の電流量調整信号(ｃｒｎａｄｊ＜３＞)がイネーブルされ、(１、１)であれば第４の電流量調整信号(ｃｒｎａｄｊ＜４＞)がイネーブルされ得る。
【００６１】
このとき、電流量制御部７３０の第９〜第１２のトランジスタ(ＴＲ９〜ＴＲ１２)の抵抗値は、各々異なるように設定されるべきであり、第１の電流量調整信号(ｃｒｎａｄｊ＜１＞)のイネーブル時、第２のノード(Ｎ２)に流れる電流量が最大になり、第４の電流量調整信号(ｃｒｎａｄｊ＜４＞)のイネーブル時、第２のノード(Ｎ２)に流れる電流量が最小になるように設定されるべきである。電流量制御部７３０は、制御電圧(Ｖｃｔｒｌ)に応じて、第５〜第８のトランジスタ(ＴＲ５〜ＴＲ８)の貫通電流量を制御することで、基本的に第２のノード(Ｎ２)に流れる電流量を設定する。また、前述したように、第１及び第２の周波数設定信号(ｆｒｑｓｅｔ＜１：２＞)をデコードして生成された第１〜第４の電流量調整信号(ｃｒｎａｄｊ＜１:４＞)により、第２のノード(Ｎ２)に流れる電流量を追加的に制御する。
【００６２】
第２のノード(Ｎ２)に流れる電流量が増加すれば、第３のノード(Ｎ３)に流れる電流量も増加する。よって、第２のノード(Ｎ２)に流れる電流量が増加すれば、速度制御部７４０の第１６〜第２０のトランジスタ(ＴＲ１６〜ＴＲ２０)を介して発振部７１０に供給される電流量と、発振部７１０から第速度制御部７４０の第２１〜第２５のトランジスタ(ＴＲ２１〜ＴＲ２５)を介して流れ出る電流量とが増加する。これにより、発振部７１０の動作速度が増加することになり、出力クロック(ｃｌｋ＿ｏｕｔ)の周波数が高くなることになる。
【００６３】
反対に、第２のノード(Ｎ２)に流れる電流量が減少すれば、第３のノード(Ｎ３)に流れる電流量も減少する。よって、第２のノード(Ｎ２)に流れる電流量が減少すれば、速度制御部７４０の第１６〜第２０のトランジスタ(ＴＲ１６〜ＴＲ２０)を介して発振部７１０に供給される電流量と、発振部７１０から第速度制御部７４０の第２１〜第２５のトランジスタ(ＴＲ２１〜ＴＲ２５)を介して流れ出る電流量とが減少する。これにより、発振部７１０の動作速度が減少することになり、出力クロック(ｃｌｋ＿ｏｕｔ)の周波数が低くなることになる。
【００６４】
すなわち、入力クロック(ｃｌｋ＿ｉｎ)の周波数により電圧制御発振器７０の初期周波数帯域を定義することで、ゲインの低い電圧制御発振器の短所である可用周波数帯域が狭いという点及びロッキングタイムが長いという点を克服できることになる。
【００６５】
前述したように、本発明のＰＬＬ回路は、電圧制御発振器のゲインを低く設定して動作の安全性を増加させる。そして、入力クロックの周波数を判別し、これにより出力クロックの初期周波数帯域を定義することで、ゲインが高い電圧制御発振器の使用時と同一の範囲の可用周波数帯域を有することができる。また、入力クロックの周波数により制御電圧の初期レベルを設定することで、より短いロッキングタイムを有することができるため、半導体集積回路の高速動作を効率よく支援できる。
【００６６】
なお、本発明の詳細な説明では具体的な実施形態について説明したが、本発明の要旨から逸脱しない範囲内で多様に変形・実施が可能である。よって、本発明の範囲は、前述の実施形態に限定されるものではなく、特許請求の範囲の記載及びこれと均等なものに基づいて定められるべきである。
【符号の説明】
【００６７】
１０…位相検出器
２０…チャージポンプ
３０…第１のクロック分周部
４０…周波数判別部
５０…エンコーディング部
６０…ローパスフィルタ
７０…電圧制御発振器
８０…第２のクロック分周部
【技術分野】
【０００１】
本発明は、位相同期装置に関し、特に、半導体集積回路で活用されるＰＬＬ(Phase Locked Loop)回路に関する。
【背景技術】
【０００２】
最近、半導体集積回路の高速化と伴い、外部クロックの周波数が益々高くなっており、これにより内部クロックの周波数も高くなっている。よって、高周波クロックに対する適応性を向上させるために、クロック位相同期装置として、ＤＬＬ(Delay Locked Loop)回路の代わりにＰＬＬ回路を使用する半導体集積回路が増加している。ＰＬＬ回路は、ＲＦを含む有無線通信システムなどのような多様な分野で適用可能であり、位相調節器、周波数合成器及び時分割システムなどに活用されている。
【０００３】
一般に、ＰＬＬ回路は、位相検出器、チャージポンプ、ローパスフィルタ、電圧制御発振器(VCO:Voltage Controlled Oscillator)及びクロック分周器を備える。このとき、電圧制御発振器のゲイン(Gain)、すなわちループフィルタを通して伝達される制御電圧対出力クロックの比率は、ＰＬＬ回路の動作特性を決定づける重要な要素である。従来の一般のＰＬＬ回路は、主にゲインの大きい電圧制御発振器を使用することで、短いロッキングタイム(Locking Time)を有する位相固定動作を具現しようとした（例えば特許文献１）。しかしながら、このように、ゲインの大きい電圧制御発振器は、電圧の変化により周波数帯域が敏感に変動して動作の安全性を低下させるという短所があった。さらに、これを克服するために、ゲインの小さい電圧制御発振器を使用する場合、動作の安全性は向上するが、ロッキングタイムが長くなり、可用周波数帯域が狭くなるという問題点を発生させた。
【０００４】
このように、従来のＰＬＬ回路は、電圧制御発振器のゲインによって動作性能が左右され、ゲインの 小さい電圧制御発振器を用いて動作の安全性を確保したり、ゲインの 大きい 電圧制御発振器を用いて短いロッキングタイムを追求するしかなかった。半導体集積回路の環境の高速化と伴い、高性能のクロック位相同期装置の具現が要求されているが、技術的に上述したような困難さがある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平２−１１３７２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、前記問題点を解決するために案出されたもので、その目的は、短いロッキングタイムを有しながらも、安定的に動作できる位相同期装置を提供することにある。
【課題を解決するための手段】
【０００７】
前記課題を達成するために、本発明の一実施例による位相同期装置は、入力クロックを所定の分周比で分周した後、順次遅延させる動作により周波数を判別し、前記判別された周波数情報を用いて発振器ゲイン設定信号を生成する発振器ゲイン設定手段と、前記入力クロックに応じて、前記発振器ゲイン設定信号に対応する周波数を有する出力クロックを発振させるＰＬＬ回路を含むことを特徴とする。
【０００８】
また、本発明の他の実施例による位相同期装置は、入力クロックを所定の分周比で分周して、分周クロックを生成する第１のクロック分周部；前記分周クロックを順次遅延させる動作により、前記入力クロックの周波数情報を含む周波数判別信号を生成する周波数判別部；前記周波数判別信号をエンコードして、周波数設定信号を生成するエンコーディング部と、前記周波数設定信号及び制御電圧に応じて出力クロックを発振させる電圧制御発振器を含むことを特徴とする。
【発明の効果】
【０００９】
本発明の位相同期装置は、出力クロックの可用周波数帯域を選択できるようにし、ゲインの小さい電圧制御発振器を使用することで、短いロッキングタイムを有しながらも安定的に動作できる。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施例による位相同期装置の構成を示すブロック図である。
【図２ａ】図１に示す位相同期装置の動作を説明するためのグラフである。
【図２ｂ】図１に示す位相同期装置の動作を説明するためのグラフである。
【図３】図１に示す第１のクロック分周部の詳細構成図である。
【図４】図１に示す周波数判別部の詳細構成図である。
【図５】図１に示すエンコーディング部の詳細構成を示すブロック図である。
【図６】図５に示すコード生成部の詳細構成図である。
【図７】図５に示すコード組合部の詳細構成図である。
【図８】図１に示すローパスフィルタの詳細構成図である。
【図９】図１に示す電圧制御発振器の詳細構成図である。
【発明を実施するための形態】
【００１１】
以下、添付図面に基づき、本発明の好適な実施例を詳細に説明する。
図１は、本発明の一実施例による位相同期装置の構成を示すブロック図である。
【００１２】
同図に示すように、本発明の一実施例による位相同期装置において、位相検出器１０は、入力クロック(ｃｌｋ＿ｉｎ)とフィードバッククロック(ｃｌｋ＿ｆｂ)との位相を比較して、プルアップ制御信号(ｐｌｕｐ)及びプルダウン制御信号(ｐｌｄｎ)を生成する。チャージポンプ２０は、プルアップ制御信号(ｐｌｕｐ)及びプルダウン制御信号(ｐｌｄｎ)に応じて電圧ポンピングを遂行して、ポンピング電圧(Ｖｐｍｐ)を生成する。第１のクロック分周部３０は、入力クロック(ｃｌｋ＿ｉｎ)を所定の分周比で分周して、分周クロック(ｃｌｋ＿ｄｉｖ)を生成する。
【００１３】
周波数判別部４０は、分周クロック(ｃｌｋ＿ｄｉｖ)を順次遅延させる動作を遂行して、入力クロック(ｃｌｋ＿ｉｎ)の周波数情報を含む第１〜１６の周波数判別信号(ｆｒｑｄｔｇ＜１：１６＞)を生成し、エンコーディング部５０は、第１〜第１６の周波数判別信号(ｆｒｑｄｔｇ＜１：１６＞)をエンコードして、第１及び第２の周波数設定信号(ｆｒｑｓｅｔ＜１：２＞)と、第１及び第２の電圧設定信号(ｖｌｔｓｅｔ＜１：２＞)とを生成する。
【００１４】
一方、ローパスフィルタ６０は、第１及び第２の電圧設定信号(ｖｌｔｓｅｔ＜１：２＞)に応じて、ポンピング電圧(Ｖｐｍｐ)を濾過して制御電圧(Ｖｃｔｒｌ)を生成し、電圧制御発振器７０は、第１及び第２の周波数設定信号(ｆｒｑｓｅｔ＜１：２＞)に応じて、制御電圧(Ｖｃｔｒｌ)を用いて出力クロック(ｃｌｋ＿ｏｕｔ)を発振させ、第２のクロック分周部８０は、出力クロック(ｃｌｋ＿ｏｕｔ)を所定の分周比で分周してフィードバッククロック(ｃｌｋ＿ｆｂ)を出力する。
【００１５】
ここで、周波数判別信号(ｆｒｑｄｔｇ＜１：１６＞)は、例えば１６個の信号として具現されるが、これに制限されるものではない。また、周波数設定信号として第１及び第２の周波数設定信号(ｆｒｑｓｅｔ＜１：２＞)が具現され、電圧設定信号として第１及び第２の電圧設定信号(ｖｌｔｓｅｔ＜１：２＞)が具現される点も、実施例に過ぎないものである。
【００１６】
第１のクロック分周部３０、周波数判別部４０及びエンコーディング部５０は、周波数設定信号及び電圧設定信号を生成することで、電圧制御発振器７０のゲインを設定することから、発振器ゲイン設定手段１００と呼んでもよい。また、同様に、発振器ゲイン設定手段１００が生成する第１及び第２の周波数設定信号(ｆｒｑｓｅｔ＜１：２＞)と、第１及び第２の電圧設定信号(ｖｌｔｓｅｔ＜１：２＞)とは、発振器ゲイン設定信号と呼んでもよい。すなわち、発振器ゲイン設定手段１００は、入力クロック(ｃｌｋ＿ｉｎ)を所定の分周比で分周した後、順次遅延させる動作により周波数を判別し、判別された周波数情報を用いて発振器ゲイン設定信号を生成する。
【００１７】
また、位相検出器１０、チャージポンプ２０、ローパスフィルタ６０、電圧制御発振器７０及び第２のクロック分周部８０は、ＰＬＬ回路を構成する要素と言われるため、これらを縛ってＰＬＬ回路２００と言われる。すなわち、ＰＬＬ回路２００は、入力クロック(ｃｌｋ＿ｉｎ)の入力に応じて、発振器ゲイン設定信号に対応する周波数を有する出力クロック(ｃｌｋ＿ｏｕｔ)を発振させる。
【００１８】
位相検出器１０は、入力クロック(ｃｌｋ＿ｉｎ)及びフィードバッククロック(ｃｌｋ＿ｆｂ)の位相差を検出して、プルアップ制御信号(ｐｌｕｐ)及びプルダウン制御信号(ｐｌｄｎ)を生成する。以後、チャージポンプ２０は、プルアップ制御信号(ｐｌｕｐ)及びプルダウン制御信号(ｐｌｄｎ)に応じて、ポンピング電圧(Ｖｐｍｐ)の電位を制御する。すなわち、プルアップ制御信号(ｐｌｕｐ)がイネーブルされる場合、ポンピング電圧(Ｖｐｍｐ)の電位を上昇させ、プルダウン制御信号(ｐｌｄｎ)がイネーブルされる場合、ポンピング電圧(Ｖｐｍｐ)の電位を降下させる。
【００１９】
第１のクロック分周部３０は、入力クロック(ｃｌｋ＿ｉｎ）を所定の分周比(ここでは２)で分周して、分周クロック(ｃｌｋ＿ｄｉｖ)を生成する。以後、周波数判別部４０は、分周クロック(ｃｌｋ＿ｄｉｖ)を複数の単位遅延器を介して順次遅延させて、入力クロック(ｃｌｋ＿ｉｎ)の周波数情報を抽出する。このような周波数判別部４０の動作は、以後に詳細に説明する。
【００２０】
エンコーディング部５０は、周波数判別部４０から出力される第１〜第１６の周波数判別信号(ｆｒｑｄｔｇ＜１：１６＞)の入力により、第１及び第２の周波数設定信号(ｆｒｑｓｅｔ＜１：２＞)と、第１及び第２の電圧設定信号(ｖｌｔｓｅｔ＜１：２＞)とを生成する。このとき、第１及び第２の周波数設定信号(ｆｒｑｓｅｔ＜１：２＞)は、入力クロック(ｃｌｋ＿ｉｎ)の周波数に応じて、出力クロック(ｃｌｋ＿ｏｕｔ)の初期周波数帯域を選択させる値を有する。同様に、第１及び第２の電圧設定信号(ｖｌｔｓｅｔ＜１：２＞)は、入力クロック(ｃｌｋ＿ｉｎ)の周波数に応じて、制御電圧(Ｖｃｔｒｌ)の初期電圧レベルを選択させる値を有する。
【００２１】
ローパスフィルタ６０は、このような特性を持つ第１及び第２の電圧設定信号(ｖｌｔｓｅｔ＜１：２＞)に応じて、ポンピング電圧(Ｖｐｍｐ)を濾過して制御電圧(Ｖｃｔｒｌ)を生成する。よって、制御電圧(Ｖｃｔｒｌ)のレベルは、第１及び第２の電圧設定信号(ｖｌｔｓｅｔ＜１：２＞)の論理値により決定される。
【００２２】
そして、電圧制御発振器７０は、上述した特性を持つ第１及び第２の周波数設定信号(ｆｒｑｓｅｔ＜１：２＞)の論理値並びに制御電圧(Ｖｃｔｒｌ)のレベルに対応する周波数を有する出力クロック(ｃｌｋ＿ｏｕｔ)を生成する。このとき、電圧制御発振器７０は、制御電圧(Ｖｃｔｒｌ)のレベルに応じて出力クロック(ｃｌｋ＿ｏｕｔ)の基本周波数を設定し、第１及び第２の周波数設定信号(ｆｒｑｓｅｔ＜１：２＞)の論理値に応じて出力クロック(ｃｌｋ＿ｏｕｔ)の周波数を変更する。すなわち、出力クロック(ｃｌｋ＿ｏｕｔ)の周波数は、第１及び第２の周波数設定信号(ｆｒｑｓｅｔ＜１：２＞)の論理値により決定される。このとき、電圧制御発振器７０のゲインは、低く設定されていなければならない。すなわち、電圧制御発振器７０は、制御電圧(Ｖｃｔｒｌ)のレベル変動に鈍感に反応して、出力クロック(ｃｌｋ＿ｏｕｔ)の周波数を変化させなければならないが、このように電圧制御発振器７０のゲインを低く調整することは、当業者であれば内部の素子の抵抗値又は電流量を調節することにより容易に実施し得る技術に該当することが分かる。
【００２３】
図２ａ及び図２ｂは、図１に示す位相同期装置の動作を説明するためのグラフである。
図２ａは、従来のＰＬＬ回路の電圧制御発振器のゲインを示す。同図に示すように、従来のＰＬＬ回路の電圧制御発振器のゲインは、急傾斜で設定され、これにより制御電圧(Ｖｃｔｒｌ)の変動に出力クロック(ｃｌｋ＿ｏｕｔ)の周波数が敏感に反応するため、動作の安全性が低下された。
【００２４】
しかしながら、図２ｂに示すように、本発明の一実施例によるＰＬＬ回路において、電圧制御発振器７０のゲインは緩い傾斜を示す。これにより、可用周波数帯域が狭くなる問題点を防止するために、可用周波数帯域は色々な(ここでは４つ)の場合に設定される。実線で示す４つの線はこのような可用周波数帯域でのそれぞれのゲインを示し、第１及び第２の周波数設定信号(ｆｒｑｓｅｔ＜１：２＞)は、前記４つの可用周波数帯域の何れか一つを選択する機能を遂行する。
【００２５】
また、選択された一つの可用周波数の場合に対し、制御電圧(Ｖｃｔｒｌ)の初期電圧レベルを色々な(ここでは４つ)場合に設定する。点線で示す区間は、このような電圧レベルの場合を示し、第１及び第２の電圧設定信号(ｖｌｔｓｅｔ＜１：２＞)は、制御電圧(Ｖｃｔｒｌ)の初期電圧レベルの４つの場合の何れか１つを選択する。
【００２６】
こうした動作により、本発明の一実施例によるＰＬＬ回路の電圧制御発振器７０は、制御電圧(Ｖｃｔｒｌ)のレベル変動に鈍感に反応しながらも、広い可用周波数帯域を有することができるため、動作の安全性を確保できる。また、初期に出力クロック(ｃｌｋ＿ｏｕｔ)の周波数帯域及び制御電圧(Ｖｃｔｒｌ)のレベルを設定することで、短いロッキングタイムを提供できる。
【００２７】
図３は、図１に示す第１のクロック分周部の詳細構成図である。
同図に示すように、第１のクロック分周部３０は、入力クロック(ｃｌｋ＿ｉｎ）の入力により、分周クロック(ｃｌｋ＿ｄｉｖ)の有効区間を定義する区間設定部３１０、入力クロック(ｃｌｋ＿ｉｎ)を２分周する分周部３２０、及び区間設定部３１０の出力信号と分周部３２０の出力信号とを組み合せて分周クロック(ｃｌｋ＿ｄｉｖ)を出力する信号組合部３３０を含む。
【００２８】
区間設定部３１０は、リセット信号(ｒｓｔ)により初期化され、入力クロック(ｃｌｋ＿ｉｎ)に応じてグラウンド電源(ＶＳＳ)を順次ラッチする第１〜第３のフリップフロップ(ＦＦ１〜ＦＦ３)を含む。
【００２９】
分周部３２０は、リセット信号(ｒｓｔ)により初期化され、入力クロック(ｃｌｋ＿ｉｎ)に応じて入力端に入力される信号をラッチする第４のフリップフロップ(ＦＦ４)、及び第４のフリップフロップ(ＦＦ４)の出力信号を反転させて、第４のフリップフロップ(ＦＦ４)の入力端に伝達する第１のインバータ(ＩＶ１)を含む。
【００３０】
信号組合部３３０は、区間設定部３１０の出力信号と分周部３２０の出力信号とを受信するナンドゲート(ＮＤ)、及びナンドゲート(ＮＤ)の出力信号を受信して分周クロック(ｃｌｋ＿ｄｉｖ)を出力する第２のインバータ(ＩＶ２)を含む。
【００３１】
このように構成される第１のクロック分周部３０において、分周部３２０の構成は、一般のクロック分周期回路と同様な形態であり得る。このとき、区間設定部３１０は、入力クロック(ｃｌｋ＿ｉｎ)の立ち上りエッジ毎にグラウンド電源(ＶＳＳ)を順次シフトさせる。これにより、入力クロック(ｃｌｋ＿ｉｎ)の３番目の立ち上りエッジになれば、信号組合部３３０にグラウンド電源(ＶＳＳ)レベルの電位、すなわちローレベルの電位が伝達され、分周クロック(ｃｌｋ＿ｄｉｖ)はローレベルになる。区間設定部３１０のこのような機能は、入力クロック(ｃｌｋ＿ｉｎ)の２倍の周期を有する分周クロック(ｃｌｋ＿ｄｉｖ)が、入力クロック(ｃｌｋ＿ｉｎ)の２周期だけの間で生成させるために具現される。これにより、入力クロック(ｃｌｋ＿ｉｎ)が高周波として具現される場合に発生し得る誤動作を防止できる。
【００３２】
図４は、図１に示す周波数判別部の詳細構成図である。
同図に示すように、周波数判別部４０は、分周クロック(ｃｌｋ＿ｄｉｖ)を順次遅延させる遅延部４１０と、遅延部４１０から順次遅延された１６個の信号及び分周クロック(ｃｌｋ＿ｄｉｖ)の位相をそれぞれ比較して、第１〜第１６の周波数判別信号(ｆｒｑｄｔｇ＜１：１６＞)を生成する位相比較部４２０とを含む。
【００３３】
遅延部４１０は、分周クロック(ｃｌｋ＿ｄｉｖ)を順次遅延させるために、直列連結している１６個の単位遅延器(ＵＤ＜１:１６＞)を備える。
【００３４】
位相比較部４２０は、分周クロック(ｃｌｋ＿ｄｉｖ)及び１６個の単位遅延器(ＵＤ＜１:１６＞)の出力信号をそれぞれ受信して、第１〜第１６の周波数判別信号(ｆｒｑｄｔｇ＜１：１６＞)をそれぞれ出力する１６個の位相比較器(ＰＣ＜１:１６＞)を含む。
【００３５】
分周クロック(ｃｌｋ＿ｄｉｖ)のハイレバル区間の長さは、入力クロック(ｃｌｋ＿ｉｎ)の一周期と同じである。このような分周クロック(ｃｌｋ＿ｄｉｖ)を順次遅延させながら、遅延された信号を用いて分周クロック(ｃｌｋ＿ｄｉｖ)をエッジトリガ動作を遂行すれば、第１〜第１６の周波数判別信号(ｆｒｑｄｔｇ＜１：１６＞)は、論理値が“１”である信号が連続的に発生し、以後論理値が“０”である信号が連続的に発生する形態として具現される。このとき、論理値が“１”である信号の個数により入力クロック(ｃｌｋ＿ｉｎ)の周期情報、すなわち周波数情報が分かる。結果として、第１〜第１６の周波数判別信号(ｆｒｑｄｔｇ＜１：１６＞)は、その論理値により入力クロック(ｃｌｋ＿ｉｎ)の周波数情報が分かる。
【００３６】
図５は、図１に示すエンコーディング部の詳細構成を示すブロック図である。
同図に示すように、エンコーディング部５０は、第１〜第１６の周波数判別信号(ｆｒｑｄｔｇ＜１：１６＞)を組み合せ、第１〜第１６のコード(ｃ＜１:１６＞)を生成するコード生成部５１０と、第１〜第１６のコード(ｃ＜１:１６＞)を組み合せ、第１及び第２の周波数設定信号(ｆｒｑｓｅｔ＜１：２＞)、第１及び第２の電圧設定信号(ｖｌｔｓｅｔ＜１：２＞)を生成するコード組合部５２０とを含む。
【００３７】
図６は、図５に示すコード生成部の詳細構成図である。
コード生成部５１０は、外部供給電源(ＶＤＤ)と、第１及び第２の周波数判別信号(ｆｒｑｄｔｇ＜１:２＞)とを受信して、第１のコード(ｃ＜１＞)を出力する第１のノアゲート(ＮＲ１)、第１〜第１６の周波数判別信号を順次３個ずつ受信して、第２〜第１５のコード(ｃ＜２:１５＞)を出力する第２〜第１５のノアゲート(ＮＲ２〜ＮＲ１５)、並びに、第１５及び第１６の周波数判別信号(ｆｒｑｄｔｇ＜１５：１６＞)と、グラウンド電源(ＶＳＳ)とを受信して、第１６のコード(ｃ＜１６＞)を出力する第１６のノアゲート(ＮＲ１６)を含む。
【００３８】
より詳しくは、コード生成部５１０は、外部供給電源(ＶＤＤ)を受信する第３のインバータ(ＩＶ３)、第３のインバータ(ＩＶ３)の出力信号と第１及び第２の周波数判別信号(ｆｒｑｄｔｇ＜１:２＞)とを受信して、第１のコード(ｃ＜１＞)を出力する第１のノアゲート(ＮＲ１)、第１の周波数判別信号(ｆｒｑｄｔｇ＜１＞)を受信する第４のインバータ(ＩＶ４)、第４のインバータ(ＩＶ４)の出力信号と第２及び第３の周波数判別信号(ｆｒｑｄｔｇ＜２:３＞)とを受信して、第２のコード(ｃ＜２＞)を出力する第２のノアゲート(ＮＲ２)、第２の周波数判別信号(ｆｒｑｄｔｇ＜２＞)を受信する第５のインバータ(ＩＶ５)、第５のインバータ(ＩＶ５)の出力信号と第３及び第４の周波数判別信号(ｆｒｑｄｔｇ＜３:４＞)とを受信して、第３のコード(ｃ＜３＞)を出力する第３のノアゲート(ＮＲ３)、第３の周波数判別信号(ｆｒｑｄｔｇ＜３＞)を受信する第６のインバータ(ＩＶ６)、並びに、第６のインバータ(ＩＶ６)の出力信号と第４及び第５の周波数判別信号(ｆｒｑｄｔｇ＜４:５＞)とを受信して、第４のコード(ｃ＜４＞)を出力する第４のノアゲート(ＮＲ４)を含む。
【００３９】
また、コード生成部５１０は、第４の周波数判別信号(ｆｒｑｄｔｇ＜４＞)を受信する第７のインバータ(ＩＶ７)、第７のインバータ(ＩＶ７)の出力信号と第５及び第６の周波数判別信号(ｆｒｑｄｔｇ＜５:６＞)とを受信して、第５のコード(ｃ＜５＞)を出力する第５のノアゲート(ＮＲ５)、第５の周波数判別信号(ｆｒｑｄｔｇ＜５＞)を受信する第８のインバータ(ＩＶ８)、第８のインバータ(ＩＶ８)の出力信号と第６及び第７の周波数判別信号(ｆｒｑｄｔｇ＜６:７＞)とを受信して、第６のコード(ｃ＜６＞)を出力する第６のノアゲート(ＮＲ６)、第６の周波数判別信号(ｆｒｑｄｔｇ＜６＞)を受信する第９のインバータ(ＩＶ９)、第９のインバータ(ＩＶ９)の出力信号と第７及び第８の周波数判別信号(ｆｒｑｄｔｇ＜７:８＞)とを受信して、第７のコード(ｃ＜７＞)を出力する第７のノアゲート(ＮＲ７)、第７の周波数判別信号(ｆｒｑｄｔｇ＜７＞)を受信する第１０のインバータ(ＩＶ１０)、並びに、第１０のインバータ(ＩＶ１０)の出力信号と第８及び第９の周波数判別信号(ｆｒｑｄｔｇ＜８:９＞)とを受信して、第８のコード(ｃ＜８＞)を出力する第８のノアゲート(ＮＲ８)をさらに含む。
【００４０】
そして、コード生成部５１０は、第８の周波数判別信号(ｆｒｑｄｔｇ＜８＞)を受信する第１１のインバータ(ＩＶ１１)、第１１のインバータ(ＩＶ１１)の出力信号と第９及び第１０の周波数判別信号(ｆｒｑｄｔｇ＜９:１０＞)とを受信して、第９のコード(ｃ＜９＞)を出力する第９のノアゲート(ＮＲ９)、第９の周波数判別信号(ｆｒｑｄｔｇ＜９＞)を受信する第１２のインバータ(ＩＶ１２)、第１２のインバータ(ＩＶ１２)の出力信号と第１０及び第１１の周波数判別信号(ｆｒｑｄｔｇ＜１０:１１＞)とを受信して、第１０のコード(ｃ＜１０＞)を出力する第１０のノアゲート(ＮＲ１０)、第１０の周波数判別信号(ｆｒｑｄｔｇ＜１０＞)を受信する第１３のインバータ(ＩＶ１３)、第１３のインバータ(ＩＶ１３)の出力信号と第１１及び第１２の周波数判別信号(ｆｒｑｄｔｇ＜１１:１２＞)とを受信して、第１１のコード(ｃ＜１１＞)を出力する第１１のノアゲート(ＮＲ１１)、第１１の周波数判別信号(ｆｒｑｄｔｇ＜１１＞)を受信する第１４のインバータ(ＩＶ１４)、並びに、第１４のインバータ(ＩＶ１４)の出力信号と第１２及び第１３の周波数判別信号(ｆｒｑｄｔｇ＜１２:１３＞)とを受信して、第１２のコード(ｃ＜１２＞)を出力する第１２のノアゲート(ＮＲ１２)をさらに含む。
【００４１】
また、コード生成部５１０は、第１２の周波数判別信号(ｆｒｑｄｔｇ＜１２＞)を受信する第１５のインバータ(ＩＶ１５)、第１５のインバータ(ＩＶ１５)の出力信号と第１３及び第１４の周波数判別信号(ｆｒｑｄｔｇ＜１３:１４＞)とを受信して、第１３のコード(ｃ＜１３＞)を出力する第１３のノアゲート(ＮＲ１３)、第１３の周波数判別信号(ｆｒｑｄｔｇ＜１３＞)を受信する第１６のインバータ(ＩＶ１６)、第１６のインバータ(ＩＶ１６)の出力信号と第１４及び第１５の周波数判別信号(ｆｒｑｄｔｇ＜１４:１５＞)とを受信して、第１４のコード(ｃ＜１４＞)を出力する第１４のノアゲート(ＮＲ１４)、第１４の周波数判別信号(ｆｒｑｄｔｇ＜１４＞)を受信する第１７のインバータ(ＩＶ１７)、第１７のインバータ(ＩＶ１７)の出力信号と第１５及び第１６の周波数判別信号(ｆｒｑｄｔｇ＜１５:１６＞)とを受信して、第１５のコード(ｃ＜１５＞)を出力する第１５のノアゲート(ＮＲ１５)、第１５の周波数判別信号(ｆｒｑｄｔｇ＜１５＞)を受信する第１８のインバータ(ＩＶ１８)、並びに、第１８のインバータ(ＩＶ１８)の出力信号と第１６の周波数判別信号(ｆｒｑｄｔｇ＜１６＞)とグラウンド電源(ＶＳＳ)とを受信して、第１６のコード(ｃ＜１６＞)を出力する第１６のノアゲート(ＮＲ１６)をさらに含む。
【００４２】
図７は、図５に示すコード組合部の詳細構成図である。
同図に示すように、コード組合部５２０は、第９〜第１２のコード(ｃ＜９:１２＞)を受信する第１７のノアゲート(ＮＲ１７)、第１７のノアゲート(ＮＲ１７)の出力信号を受信する第１９のインバータ(ＩＶ１９)、第１３〜第１６のコード(ｃ＜１３:１６＞)を受信する第１８のノアゲート(ＮＲ１８)、第１８のノアゲート(ＮＲ１８)の出力信号を受信する第２０のインバータ(ＩＶ２０)、第１９のインバータ(ＩＶ１９)の出力信号と第２０のインバータ(ＩＶ２０)の出力信号とを受信する第１９のノアゲート(ＮＲ１９)、及び、第１９のノアゲート(ＮＲ１９)の出力信号を受信して、第１の周波数設定信号(ｆｒｑｓｅｔ＜１＞)を出力する第２１のインバータ(ＩＶ２１)を含む。
【００４３】
また、コード組合部５２０は、第５〜第８のコード(ｃ＜５:８＞)を受信する第２０のノアゲート(ＮＲ２０)、第２０のノアゲート(ＮＲ２０)の出力信号を受信する第２２のインバータ(ＩＶ２２)、第１３〜第１６のコード(ｃ＜１３:１６＞)を受信する第２１のノアゲート(ＮＲ２１)、第２１のノアゲート(ＮＲ２１)の出力信号を受信する第２３のインバータ(ＩＶ２３)、第２２のインバータ(ＩＶ２２)の出力信号と第２３のインバータ(ＩＶ２３)の出力信号とを受信する第２２のノアゲート(ＮＲ２２)、及び、第２２のノアゲート(ＮＲ２２)の出力信号を受信して、第２の周波数設定信号(ｆｒｑｓｅｔ＜２＞)を出力する第２４のインバータ(ＩＶ２４)をさらに含む。
【００４４】
そして、コード組合部５２０は、第３及び第４のコード(ｃ＜３:４＞)と第７及び第８のコード(ｃ＜７:８＞)とを受信する第２３のノアゲート(ＮＲ２３)、第２３のノアゲート(ＮＲ２３)の出力信号を受信する第２５のインバータ(ＩＶ２５)、第１１及び第１２のコード(ｃ＜１１:１２＞)と第１５及び第１６のコード(ｃ＜１５:１６＞)とを受信する第２４のノアゲート(ＮＲ２４)、第２４のノアゲート(ＮＲ２４)の出力信号を受信する第２６のインバータ(ＩＶ２６)、第２５のインバータ(ＩＶ２５)の出力信号と第２６のインバータ(ＩＶ２６)の出力信号とを受信する第２５のノアゲート(ＮＲ２５)、及び、第２５のノアゲート(ＮＲ２５)の出力信号を受信して、第１の電圧設定信号(ｖｌｔｓｅｔ＜１＞)を出力する第２７のインバータ(ＩＶ２７)をさらに含む。
【００４５】
コード組合部５２０は、第２、第４、第６及び第８のコード(ｃ＜２、４、６、８＞)を受信する第２６のノアゲート(ＮＲ２６)、第２６のノアゲート(ＮＲ２６)の出力信号を受信する第２８のインバータ(ＩＶ２８)、第１０、第１２、第１４及び第１６のコード(ｃ＜１０、１２、１４、１６＞)を受信する第２７のノアゲート(ＮＲ２７)、第２７のノアゲート(ＮＲ２７)の出力信号を受信する第２９のインバータ(ＩＶ２９)、第２８のインバータ(ＩＶ２８)の出力信号と第２９のインバータ(ＩＶ２９)の出力信号とを受信する第２８のノアゲート(ＮＲ２８)、及び、第２８のノアゲート(ＮＲ２８)の出力信号を受信して、第２の電圧設定信号(ｖｌｔｓｅｔ＜２＞)を出力する第３０のインバータ(ＩＶ３０)をさらに含む。
【００４６】
前述したように、エンコーディング部５０の構成により、第１及び第２の周波数設定信号(ｆｒｑｓｅｔ＜１：２＞)と、第１及び第２の電圧設定信号(ｖｌｔｓｅｔ＜１：２＞)とは、第１〜第１６の周波数判別信号(ｆｒｑｄｔｇ＜１：１６＞)から伝達される入力クロック(ｃｌｋ＿ｉｎ)の周波数情報を含むことになる。このような第１〜第１６の周波数判別信号(ｆｒｑｄｔｇ＜１：１６＞)、第１〜第１６のコード(ｃ＜１:１６＞)、第１及び第２の周波数設定信号(ｆｒｑｓｅｔ＜１：２＞)、並びに、第１及び第２の電圧設定信号(ｖｌｔｓｅｔ＜１：２＞)の関係は、以下の表１を参照すれば、容易に理解し得る。
【表１】
【００４７】
第１〜第１６の周波数判別信号(ｆｒｑｄｔｇ＜１：１６＞)のうち、論理値が“１”である信号が連続的に何個発生するかに従い、第１〜第１６のコード(ｃ＜１:１６＞)に含まれた論理値が“１”である信号の位置が決定される。例えば、第１〜第５の周波数判別信号(ｆｒｑｄｔｇ＜１:５＞)の論理値が“１”であり、第６〜第１６の周波数判別信号(ｆｒｑｄｔｇ＜６:１６＞)の論理値が“０”である場合、第５のコード(ｃ＜５＞)の論理値は“１”になり、残りのコードの論理値は“０”になる。このように、周波数判別部４０から入力クロック(ｃｌｋ＿ｉｎ)の周波数情報が第１〜第１６の周波数判別信号(ｆｒｑｄｔｇ＜１：１６＞)によりコード生成部５１０に伝達されると、コード生成部５１０はこれを用いて第１〜第１６のコード(ｃ＜１:１６＞)を生成する。そして、コード組合部５２０は、第１〜第１６のコード(ｃ＜１:１６＞)が有する論理値により、第１及び第２の周波数設定信号(ｆｒｑｓｅｔ＜１：２＞)と第１及び第２の電圧設定信号(ｖｌｔｓｅｔ＜１：２＞)とを生成する。
【００４８】
ここで、図２ｂを参照すれば、第１及び第２の周波数設定信号(ｆｒｑｓｅｔ＜１：２＞)の論理値が、(０、０)であれば、入力クロック(ｃｌｋ＿ｉｎ)が最高の周波数を有する場合なので、最上に示した線分が選択され、(１、１)であれば、入力クロック(ｃｌｋ＿ｉｎ)が最低の周波数を有する場合なので、最下に示した線分が選択されることを類推できる。
【００４９】
また、このように、第１及び第２の周波数設定信号(ｆｒｑｓｅｔ＜１：２＞)により選択された線分上において、第１及び第２の電圧設定信号(ｖｌｔｓｅｔ＜１：２＞)が有する論理値により制御電圧(Ｖｃｔｒｌ)のレベルが選択されることが分かる。
【００５０】
図８は、図１に示すローパスフィルタの詳細構成図である。
【００５１】
同図に示すように、ローパスフィルタ６０は、第１及び第２の電圧設定信号(ｖｌｔｓｅｔ＜１：２＞)をデコードして、第１〜第４の抵抗調整信号(ｒｅｓａｄｊ＜１:４＞)を生成する第１のデコーダ６１０、ポンピング電圧(Ｖｐｍｐ)が印加されて制御電圧(Ｖｃｔｒｌ)を出力する第１のノード(Ｎ１)、第１のノード(Ｎ１)に接続され、第１〜第４の抵抗調整信号(ｒｅｓａｄｊ＜１:４＞)に応じて抵抗値が変化する可変抵抗部６２０、可変抵抗部６２０と接地端との間に具備される第１のキャパシタ(ＣＡＰ１)、並びに、可変抵抗部６２０及び第１のキャパシタ(ＣＡＰ１)と並列に配置される第２のキャパシタ(ＣＡＰ２)を含む。
【００５２】
可変抵抗部６２０は、並列に具備される第１〜第４のトランジスタ(ＴＲ１〜ＴＲ４)を含み、各トランジスタのゲート端には、第１〜第４の抵抗調整信号(ｒｅｓａｄｊ＜１:４＞)がそれぞれ一つずつ入力される。
【００５３】
ここでは、第１及び第２の電圧設定信号(ｖｌｔｓｅｔ＜１：２＞)の論理値が、(０、０)であれば第１の抵抗調整信号(ｒｅｓａｄｊ＜１＞)がイネーブルされ、(０、１)であれば第２の抵抗調整信号(ｒｅｓａｄｊ＜２＞)がイネーブルされ、(１、０)であれば第３の抵抗調整信号(ｒｅｓａｄｊ＜３＞)がイネーブルされ、 (１、１)であれば第４の抵抗調整信号(ｒｅｓａｄｊ＜４＞)がイネーブルされると仮定する。
【００５４】
このとき、第１〜第４のトランジスタ(ＴＲ１〜ＴＲ４)の抵抗値は、各々異なるように設定されるべきであり、第１の抵抗調整信号(ｒｅｓａｄｊ＜１＞)のイネーブル時、可変抵抗部６２０が有する抵抗値が最大になり、第４の抵抗調整信号(ｒｅｓａｄｊ＜４＞)のイネーブル時、可変抵抗部６２０が有する抵抗値が最小になるべきである。このように、第１及び第２の電圧設定信号(ｖｌｔｓｅｔ＜１：２＞)をデコードすることにより生成された第１〜第４の抵抗調整信号(ｒｅｓａｄｊ＜１:４＞)により、可変抵抗部６２０が有する抵抗値を差別化することで、制御電圧(Ｖｃｔｒｌ)の初期レベルが定義される。すなわち、入力クロック(ｃｌｋ＿ｉｎ)の周波数により電圧制御発振器７０の初期ゲインを定義することで、ＰＬＬ回路はより短いロッキングタイムを有することになる。
【００５５】
図９は、図１に示す電圧制御発振器の詳細構成図である。
同図に示すように、電圧制御発振器７０は、第２のノード(Ｎ２)と、出力クロック(ｃｌｋ＿ｏｕｔ)をフィードバックして発振させる発振部７１０と、第１及び第２の周波数設定信号(ｆｒｑｓｅｔ＜１：２＞)をデコードして第１〜第４の電流量調整信号(ｃｒｎａｄｊ＜１:４＞)を生成する第２のデコーダ７２０と、制御電圧(Ｖｃｔｒｌ)及び第１〜第４の電流量調整信号(ｃｒｎａｄｊ＜１:４＞)に応じて第２のノード(Ｎ２)に流れる電流量を制御する電流量制御部７３０と、第２のノード(Ｎ２)に流れる電流量に応じて発振部７１０の動作速度を制御する速度制御部７４０とを含む。
【００５６】
発振部７１０は、同図に示すように、直列に連結している５個のインバータ(ＩＶ３１〜ＩＶ３５)を用いて構成できる。このとき、第３５のインバータ(ＩＶ３５)から出力される出力クロック(ｃｌｋ＿ｏｕｔ)は、第３１のインバータ(ＩＶ３１)にフィードバックされて入力されなければならない。
【００５７】
電流量制御部７３０は、第２のノード(Ｎ２)に接続され、互いに並列に配置され、それぞれのゲート端に制御電圧(Ｖｃｔｒｌ)が印加される第５〜第８のトランジスタ(ＴＲ５〜ＴＲ８)と、第５〜第８のトランジスタ(ＴＲ５〜ＴＲ８)と接地端との間に各々具備され、それぞれのゲート端に第１〜第４の電流量調整信号(ｃｒｎａｄｊ＜１:４＞)が一つずつ入力される第９〜第１２のトランジスタ(ＴＲ９〜ＴＲ１２)とを含む。
【００５８】
速度制御部７４０は、ゲート端及びドレーン端が第２のノード(Ｎ２)に接続され、ソース端に外部供給電源(ＶＤＤ)が印加される第１３のトランジスタ(ＴＲ１３)と、ゲート端が第２のノード(Ｎ２)に接続され、ソース端に外部供給電源(ＶＤＤ)が印加され、ドレーン端が第３のノード(Ｎ３)に接続される第１４のトランジスタ(ＴＲ１４)と、ゲート端及びドレーン端が第３のノード(Ｎ３)に接続され、ソース端が接地される第１５のトランジスタ(ＴＲ１５)とを含む。
【００５９】
また、速度制御部７４０は、それぞれのゲート端が第２のノード(Ｎ２)に接続され、ソース端に外部供給電源(ＶＤＤ)が印加され、ドレーン端が各々第３１〜第３５のインバータ(ＩＶ３１〜ＩＶ３５)のプルアップ端に接続される第１６〜第２０のトランジスタ(ＴＲ１６〜ＴＲ２０)と、それぞれのゲート端が第３のノード(Ｎ３)に接続され、ソース端が接地され、ドレーン端が各々第３１〜第３５のインバータ(ＩＶ３１〜ＩＶ３５）のプルダウン端に接続される第２１〜第２５のトランジスタ(ＴＲ２１〜ＴＲ２５)とをさらに含む。
【００６０】
第１〜第４の電流量調整信号(ｃｒｎａｄｊ＜１:４＞)は、第１〜第４の抵抗調整信号(ｒｅｓａｄｊ＜１:４＞)と同様な原理により生成され得る。すなわち、第１及び第２の周波数設定信号(ｆｒｑｓｅｔ＜１：２＞)の論理値が、(０、０)であれば第１の電流量調整信号(ｃｒｎａｄｊ＜１＞)がイネーブルされ、(０、１)であれば第２の電流量調整信号(ｃｒｎａｄｊ＜２＞)がイネーブルされ、(１、０)であれば第３の電流量調整信号(ｃｒｎａｄｊ＜３＞)がイネーブルされ、(１、１)であれば第４の電流量調整信号(ｃｒｎａｄｊ＜４＞)がイネーブルされ得る。
【００６１】
このとき、電流量制御部７３０の第９〜第１２のトランジスタ(ＴＲ９〜ＴＲ１２)の抵抗値は、各々異なるように設定されるべきであり、第１の電流量調整信号(ｃｒｎａｄｊ＜１＞)のイネーブル時、第２のノード(Ｎ２)に流れる電流量が最大になり、第４の電流量調整信号(ｃｒｎａｄｊ＜４＞)のイネーブル時、第２のノード(Ｎ２)に流れる電流量が最小になるように設定されるべきである。電流量制御部７３０は、制御電圧(Ｖｃｔｒｌ)に応じて、第５〜第８のトランジスタ(ＴＲ５〜ＴＲ８)の貫通電流量を制御することで、基本的に第２のノード(Ｎ２)に流れる電流量を設定する。また、前述したように、第１及び第２の周波数設定信号(ｆｒｑｓｅｔ＜１：２＞)をデコードして生成された第１〜第４の電流量調整信号(ｃｒｎａｄｊ＜１:４＞)により、第２のノード(Ｎ２)に流れる電流量を追加的に制御する。
【００６２】
第２のノード(Ｎ２)に流れる電流量が増加すれば、第３のノード(Ｎ３)に流れる電流量も増加する。よって、第２のノード(Ｎ２)に流れる電流量が増加すれば、速度制御部７４０の第１６〜第２０のトランジスタ(ＴＲ１６〜ＴＲ２０)を介して発振部７１０に供給される電流量と、発振部７１０から第速度制御部７４０の第２１〜第２５のトランジスタ(ＴＲ２１〜ＴＲ２５)を介して流れ出る電流量とが増加する。これにより、発振部７１０の動作速度が増加することになり、出力クロック(ｃｌｋ＿ｏｕｔ)の周波数が高くなることになる。
【００６３】
反対に、第２のノード(Ｎ２)に流れる電流量が減少すれば、第３のノード(Ｎ３)に流れる電流量も減少する。よって、第２のノード(Ｎ２)に流れる電流量が減少すれば、速度制御部７４０の第１６〜第２０のトランジスタ(ＴＲ１６〜ＴＲ２０)を介して発振部７１０に供給される電流量と、発振部７１０から第速度制御部７４０の第２１〜第２５のトランジスタ(ＴＲ２１〜ＴＲ２５)を介して流れ出る電流量とが減少する。これにより、発振部７１０の動作速度が減少することになり、出力クロック(ｃｌｋ＿ｏｕｔ)の周波数が低くなることになる。
【００６４】
すなわち、入力クロック(ｃｌｋ＿ｉｎ)の周波数により電圧制御発振器７０の初期周波数帯域を定義することで、ゲインの低い電圧制御発振器の短所である可用周波数帯域が狭いという点及びロッキングタイムが長いという点を克服できることになる。
【００６５】
前述したように、本発明のＰＬＬ回路は、電圧制御発振器のゲインを低く設定して動作の安全性を増加させる。そして、入力クロックの周波数を判別し、これにより出力クロックの初期周波数帯域を定義することで、ゲインが高い電圧制御発振器の使用時と同一の範囲の可用周波数帯域を有することができる。また、入力クロックの周波数により制御電圧の初期レベルを設定することで、より短いロッキングタイムを有することができるため、半導体集積回路の高速動作を効率よく支援できる。
【００６６】
なお、本発明の詳細な説明では具体的な実施形態について説明したが、本発明の要旨から逸脱しない範囲内で多様に変形・実施が可能である。よって、本発明の範囲は、前述の実施形態に限定されるものではなく、特許請求の範囲の記載及びこれと均等なものに基づいて定められるべきである。
【符号の説明】
【００６７】
１０…位相検出器
２０…チャージポンプ
３０…第１のクロック分周部
４０…周波数判別部
５０…エンコーディング部
６０…ローパスフィルタ
７０…電圧制御発振器
８０…第２のクロック分周部
【特許請求の範囲】
【請求項１】
入力クロックを所定の分周比で分周した後、順次遅延させる動作により周波数を判別し、前記判別された周波数情報を用いて発振器ゲイン設定信号を生成する発振器ゲイン設定手段と、
前記入力クロックに応じて、前記発振器ゲイン設定信号に対応する周波数を有する出力クロックを発振させるＰＬＬ回路と
を含むことを特徴とする位相同期装置。
【請求項２】
前記発振器ゲイン設定信号は、周波数設定信号及び電圧設定信号を含み、
前記発振器ゲイン設定手段は、前記入力クロックの周波数に応じて前記出力クロックの初期周波数帯域を選択させる前記周波数設定信号と、前記入力クロックの周波数に応じて前記制御電圧の初期電圧レベルを選択させる前記電圧設定信号とを生成することを特徴とする請求項１に記載の位相同期装置。
【請求項３】
前記発振器ゲイン設定手段は、
前記入力クロックを所定の分周比で分周して分周クロックを生成するクロック分周部と、
前記分周クロックを順次遅延させて、前記入力クロックの周波数情報を含む複数の周波数判別信号を生成する周波数判別部と、
前記複数の周波数判別信号をエンコードして、前記周波数設定信号及び前記電圧設定信号を生成するエンコーディング部と
を含むことを特徴とする請求項２に記載の位相同期装置。
【請求項４】
前記クロック分周部は、
前記入力クロックを受信して前記分周クロックの有効区間を定義する区間設定部と、
前記入力クロックを前記所定の分周比で分周する分周部と、
前記区間設定部の出力信号と前記分周部の出力信号とを組み合せ、前記分周クロックを出力する信号組合部と
を含むことを特徴とする請求項３に記載の位相同期装置。
【請求項５】
前記周波数判別部は、
前記分周クロックを順次遅延させる遅延部と、
前記遅延部から順次遅延された複数の信号及び前記分周クロックの位相を各々比較して、前記複数の周波数判別信号を生成する位相比較部と
を含むことを特徴とする請求項３に記載の位相同期装置。
【請求項６】
前記エンコーディング部は、
前記複数の周波数判別信号を組み合せ、複数のコードを生成するコード生成部と、
前記複数のコードを組み合せ、前記周波数設定信号及び前記電圧設定信号を生成するコード組合部と
を含むことを特徴とする請求項３に記載の位相同期装置。
【請求項７】
前記ＰＬＬ回路は、
前記入力クロック及びフィードバッククロックの位相を比較して、プルアップ制御信号及びプルダウン制御信号を生成する位相検出器と、
前記プルアップ制御信号及び前記プルダウン制御信号に応じて、電圧ポンピング動作によりポンピング電圧を生成するチャージポンプと、
前記電圧設定信号に応じて、前記ポンピング電圧を濾過して制御電圧を生成するローパスフィルタと、
前記周波数設定信号及び前記制御電圧に応じて、前記出力クロックを発振させる電圧制御発振器と、
前記出力クロックを所定の分周比で分周して、前記フィードバッククロックを出力するクロック分周部と
を含むことを特徴とする請求項２に記載の位相同期装置。
【請求項８】
前記電圧設定信号は、第１の電圧設定信号及び第２の電圧設定信号を含み、
前記ローパスフィルタは、
前記第１の電圧設定信号及び前記第２の電圧設定信号をデコードして、複数の抵抗調整信号を生成するデコーダと、
前記ポンピング電圧が印加され、前記制御電圧を出力する第１のノードと、
前記第１のノードに接続され、前記複数の抵抗調整信号に応じて抵抗値が変化する可変抵抗部と、
前記可変抵抗部及び接地端間に具備される第１のキャパシタと、
前記可変抵抗部及び前記第１のキャパシタと並列に配置される第２のキャパシタと
を含むことを特徴とする請求項７に記載の位相同期装置。
【請求項９】
前記電圧制御発振器は、前記制御電圧のレベルにより前記出力クロックの基本周波数を設定し、前記周波数設定信号に応じて前記出力クロックの周波数を変更することを特徴とする請求項７に記載の位相同期装置。
【請求項１０】
前記周波数設定信号は、第１の周波数設定信号及び第２の周波数設定信号を含み、
前記電圧制御発振器は、
第２のノードと、
前記出力クロックをフィードバックして発振させる発振部と、
前記第１の周波数設定信号及び前記第２の周波数設定信号をデコードして、複数の電流量調整信号を生成するデコーダと、
前記制御電圧及び前記複数の電流量調整信号に応じて、前記第２のノードに流れる電流量を制御する電流量制御部と、
前記第２のノードに流れる電流量に応じて、前記発振部の動作速度を制御する速度制御部と
を含むことを特徴とする請求項１又は請求項８に記載の位相同期装置。
【請求項１１】
入力クロックを所定の分周比で分周して、分周クロックを生成する第１のクロック分周部と、
前記分周クロックを順次遅延させる動作により、前記入力クロックの周波数情報を含む周波数判別信号を生成する周波数判別部と、
前記周波数判別信号をエンコードして、周波数設定信号を生成するエンコーディング部と、
前記周波数設定信号及び制御電圧に応じて出力クロックを発振させる電圧制御発振器と
を含むことを特徴とする位相同期装置。
【請求項１２】
前記第１のクロック分周部は、
前記入力クロックを受信して、前記分周クロックの有効区間を定義する区間設定部と、
前記入力クロックを前記所定の分周比で分周する分周部と、
前記区間設定部の出力信号及び前記分周部の出力信号を組み合せ、前記分周クロックを出力する信号組合部と
を含むことを特徴とする請求項１１に記載の位相同期装置。
【請求項１３】
前記周波数判別部は、
前記分周クロックを順次遅延させる遅延部と、
前記遅延部から順次遅延された複数の信号及び前記分周クロックの位相を各々比較して、複数の前記周波数判別信号を生成する位相比較部と
を含むことを特徴とする請求項１１に記載の位相同期装置。
【請求項１４】
前記エンコーディング部は、前記入力クロックの周波数に応じて、前記出力クロックの初期周波数帯域を選択させる前記周波数設定信号を生成することを特徴とする請求項１１に記載の位相同期装置。
【請求項１５】
前記エンコーディング部は、
前記複数の周波数判別信号を組み合せ、複数のコードを生成するコード生成部と、
前記複数のコードを組み合せ、前記周波数設定信号を生成するコード組合部と
を含むことを特徴とする請求項１４に記載の位相同期装置。
【請求項１６】
前記電圧制御発振器は、前記制御電圧のレベルにより前記出力クロックの基本周波数を設定し、前記周波数設定信号に応じて前記出力クロックの周波数を変更することを特徴とする請求項１１に記載の位相同期装置。
【請求項１７】
前記周波数設定信号は、第１の周波数設定信号及び第２の周波数設定信号を含み、
前記電圧制御発振器は、
第１のノードと、
前記出力クロックをフィードバックして発振させる発振部と、
前記第１の周波数設定信号及び前記第２の周波数設定信号をデコードして、複数の電流量調整信号を生成するデコーダと、
前記制御電圧及び前記複数の電流量調整信号に応じて、前記第１のノードに流れる電流量を制御する電流量制御部と、
前記第１のノードに流れる電流量に応じて、前記発振部の動作速度を制御する速度制御部と
を含むことを特徴とする請求項１６に記載の位相同期装置。
【請求項１８】
前記エンコーディング部は、前記入力クロックの周波数に応じて、前記制御電圧の初期電圧レベルを選択させる電圧設定信号を生成する回路構成をさらに含むことを特徴とする請求項１４に記載の位相同期装置。
【請求項１９】
前記電圧設定信号に応じてポンピング電圧を濾過して、前記制御電圧を生成するローパスフィルタをさらに含むことを特徴とする請求項１８に記載の位相同期装置。
【請求項２０】
前記電圧設定信号は、第１の電圧設定信号及び第２の電圧設定信号を含み、
前記ローパスフィルタは、
前記第１の電圧設定信号及び前記第２の電圧設定信号をデコードして、複数の抵抗調整信号を生成するデコーダと、
前記ポンピング電圧が印加され、前記制御電圧を出力する第１のノードと、
前記第１のノードに接続され、前記複数の抵抗調整信号に応じて抵抗値が変化する可変抵抗部と、
前記可変抵抗部及び接地端間に具備される第１のキャパシタと、
前記可変抵抗部及び前記第１のキャパシタと並列に配置される第２のキャパシタと
を含むことを特徴とする請求項１９に記載の位相同期装置。
【請求項２１】
前記出力クロックを所定の分周比で分周して、フィードバッククロックを出力する第２のクロック分周部と、
前記入力クロック及び前記フィードバッククロックの位相を比較して、プルアップ制御信号及びプルダウン制御信号を生成する位相検出器と、
前記プルアップ制御信号及び前記プルダウン制御信号に応じて、電圧ポンピング動作により前記ポンピング電圧を生成するチャージポンプと
をさらに含むことを特徴とする請求項１９に記載の位相同期装置。
【請求項１】
入力クロックを所定の分周比で分周した後、順次遅延させる動作により周波数を判別し、前記判別された周波数情報を用いて発振器ゲイン設定信号を生成する発振器ゲイン設定手段と、
前記入力クロックに応じて、前記発振器ゲイン設定信号に対応する周波数を有する出力クロックを発振させるＰＬＬ回路と
を含むことを特徴とする位相同期装置。
【請求項２】
前記発振器ゲイン設定信号は、周波数設定信号及び電圧設定信号を含み、
前記発振器ゲイン設定手段は、前記入力クロックの周波数に応じて前記出力クロックの初期周波数帯域を選択させる前記周波数設定信号と、前記入力クロックの周波数に応じて前記制御電圧の初期電圧レベルを選択させる前記電圧設定信号とを生成することを特徴とする請求項１に記載の位相同期装置。
【請求項３】
前記発振器ゲイン設定手段は、
前記入力クロックを所定の分周比で分周して分周クロックを生成するクロック分周部と、
前記分周クロックを順次遅延させて、前記入力クロックの周波数情報を含む複数の周波数判別信号を生成する周波数判別部と、
前記複数の周波数判別信号をエンコードして、前記周波数設定信号及び前記電圧設定信号を生成するエンコーディング部と
を含むことを特徴とする請求項２に記載の位相同期装置。
【請求項４】
前記クロック分周部は、
前記入力クロックを受信して前記分周クロックの有効区間を定義する区間設定部と、
前記入力クロックを前記所定の分周比で分周する分周部と、
前記区間設定部の出力信号と前記分周部の出力信号とを組み合せ、前記分周クロックを出力する信号組合部と
を含むことを特徴とする請求項３に記載の位相同期装置。
【請求項５】
前記周波数判別部は、
前記分周クロックを順次遅延させる遅延部と、
前記遅延部から順次遅延された複数の信号及び前記分周クロックの位相を各々比較して、前記複数の周波数判別信号を生成する位相比較部と
を含むことを特徴とする請求項３に記載の位相同期装置。
【請求項６】
前記エンコーディング部は、
前記複数の周波数判別信号を組み合せ、複数のコードを生成するコード生成部と、
前記複数のコードを組み合せ、前記周波数設定信号及び前記電圧設定信号を生成するコード組合部と
を含むことを特徴とする請求項３に記載の位相同期装置。
【請求項７】
前記ＰＬＬ回路は、
前記入力クロック及びフィードバッククロックの位相を比較して、プルアップ制御信号及びプルダウン制御信号を生成する位相検出器と、
前記プルアップ制御信号及び前記プルダウン制御信号に応じて、電圧ポンピング動作によりポンピング電圧を生成するチャージポンプと、
前記電圧設定信号に応じて、前記ポンピング電圧を濾過して制御電圧を生成するローパスフィルタと、
前記周波数設定信号及び前記制御電圧に応じて、前記出力クロックを発振させる電圧制御発振器と、
前記出力クロックを所定の分周比で分周して、前記フィードバッククロックを出力するクロック分周部と
を含むことを特徴とする請求項２に記載の位相同期装置。
【請求項８】
前記電圧設定信号は、第１の電圧設定信号及び第２の電圧設定信号を含み、
前記ローパスフィルタは、
前記第１の電圧設定信号及び前記第２の電圧設定信号をデコードして、複数の抵抗調整信号を生成するデコーダと、
前記ポンピング電圧が印加され、前記制御電圧を出力する第１のノードと、
前記第１のノードに接続され、前記複数の抵抗調整信号に応じて抵抗値が変化する可変抵抗部と、
前記可変抵抗部及び接地端間に具備される第１のキャパシタと、
前記可変抵抗部及び前記第１のキャパシタと並列に配置される第２のキャパシタと
を含むことを特徴とする請求項７に記載の位相同期装置。
【請求項９】
前記電圧制御発振器は、前記制御電圧のレベルにより前記出力クロックの基本周波数を設定し、前記周波数設定信号に応じて前記出力クロックの周波数を変更することを特徴とする請求項７に記載の位相同期装置。
【請求項１０】
前記周波数設定信号は、第１の周波数設定信号及び第２の周波数設定信号を含み、
前記電圧制御発振器は、
第２のノードと、
前記出力クロックをフィードバックして発振させる発振部と、
前記第１の周波数設定信号及び前記第２の周波数設定信号をデコードして、複数の電流量調整信号を生成するデコーダと、
前記制御電圧及び前記複数の電流量調整信号に応じて、前記第２のノードに流れる電流量を制御する電流量制御部と、
前記第２のノードに流れる電流量に応じて、前記発振部の動作速度を制御する速度制御部と
を含むことを特徴とする請求項１又は請求項８に記載の位相同期装置。
【請求項１１】
入力クロックを所定の分周比で分周して、分周クロックを生成する第１のクロック分周部と、
前記分周クロックを順次遅延させる動作により、前記入力クロックの周波数情報を含む周波数判別信号を生成する周波数判別部と、
前記周波数判別信号をエンコードして、周波数設定信号を生成するエンコーディング部と、
前記周波数設定信号及び制御電圧に応じて出力クロックを発振させる電圧制御発振器と
を含むことを特徴とする位相同期装置。
【請求項１２】
前記第１のクロック分周部は、
前記入力クロックを受信して、前記分周クロックの有効区間を定義する区間設定部と、
前記入力クロックを前記所定の分周比で分周する分周部と、
前記区間設定部の出力信号及び前記分周部の出力信号を組み合せ、前記分周クロックを出力する信号組合部と
を含むことを特徴とする請求項１１に記載の位相同期装置。
【請求項１３】
前記周波数判別部は、
前記分周クロックを順次遅延させる遅延部と、
前記遅延部から順次遅延された複数の信号及び前記分周クロックの位相を各々比較して、複数の前記周波数判別信号を生成する位相比較部と
を含むことを特徴とする請求項１１に記載の位相同期装置。
【請求項１４】
前記エンコーディング部は、前記入力クロックの周波数に応じて、前記出力クロックの初期周波数帯域を選択させる前記周波数設定信号を生成することを特徴とする請求項１１に記載の位相同期装置。
【請求項１５】
前記エンコーディング部は、
前記複数の周波数判別信号を組み合せ、複数のコードを生成するコード生成部と、
前記複数のコードを組み合せ、前記周波数設定信号を生成するコード組合部と
を含むことを特徴とする請求項１４に記載の位相同期装置。
【請求項１６】
前記電圧制御発振器は、前記制御電圧のレベルにより前記出力クロックの基本周波数を設定し、前記周波数設定信号に応じて前記出力クロックの周波数を変更することを特徴とする請求項１１に記載の位相同期装置。
【請求項１７】
前記周波数設定信号は、第１の周波数設定信号及び第２の周波数設定信号を含み、
前記電圧制御発振器は、
第１のノードと、
前記出力クロックをフィードバックして発振させる発振部と、
前記第１の周波数設定信号及び前記第２の周波数設定信号をデコードして、複数の電流量調整信号を生成するデコーダと、
前記制御電圧及び前記複数の電流量調整信号に応じて、前記第１のノードに流れる電流量を制御する電流量制御部と、
前記第１のノードに流れる電流量に応じて、前記発振部の動作速度を制御する速度制御部と
を含むことを特徴とする請求項１６に記載の位相同期装置。
【請求項１８】
前記エンコーディング部は、前記入力クロックの周波数に応じて、前記制御電圧の初期電圧レベルを選択させる電圧設定信号を生成する回路構成をさらに含むことを特徴とする請求項１４に記載の位相同期装置。
【請求項１９】
前記電圧設定信号に応じてポンピング電圧を濾過して、前記制御電圧を生成するローパスフィルタをさらに含むことを特徴とする請求項１８に記載の位相同期装置。
【請求項２０】
前記電圧設定信号は、第１の電圧設定信号及び第２の電圧設定信号を含み、
前記ローパスフィルタは、
前記第１の電圧設定信号及び前記第２の電圧設定信号をデコードして、複数の抵抗調整信号を生成するデコーダと、
前記ポンピング電圧が印加され、前記制御電圧を出力する第１のノードと、
前記第１のノードに接続され、前記複数の抵抗調整信号に応じて抵抗値が変化する可変抵抗部と、
前記可変抵抗部及び接地端間に具備される第１のキャパシタと、
前記可変抵抗部及び前記第１のキャパシタと並列に配置される第２のキャパシタと
を含むことを特徴とする請求項１９に記載の位相同期装置。
【請求項２１】
前記出力クロックを所定の分周比で分周して、フィードバッククロックを出力する第２のクロック分周部と、
前記入力クロック及び前記フィードバッククロックの位相を比較して、プルアップ制御信号及びプルダウン制御信号を生成する位相検出器と、
前記プルアップ制御信号及び前記プルダウン制御信号に応じて、電圧ポンピング動作により前記ポンピング電圧を生成するチャージポンプと
をさらに含むことを特徴とする請求項１９に記載の位相同期装置。
【図１】
【図２ａ】
【図２ｂ】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２ａ】
【図２ｂ】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２００９−１９４９０２（Ｐ２００９−１９４９０２Ａ）
【公開日】平成２１年８月２７日（２００９．８．２７）
【国際特許分類】
【出願番号】特願２００９−８１１５（Ｐ２００９−８１１５）
【出願日】平成２１年１月１６日（２００９．１．１６）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】ＨＹＮＩＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】Ｓａｎ １３６−１，Ａｍｉ−Ｒｉ，Ｂｕｂａｌ−Ｅｕｐ，Ｉｃｈｏｎ−Ｓｈｉ，Ｋｙｏｕｎｇｋｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２１年８月２７日（２００９．８．２７）
【国際特許分類】
【出願日】平成２１年１月１６日（２００９．１．１６）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】ＨＹＮＩＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】Ｓａｎ １３６−１，Ａｍｉ−Ｒｉ，Ｂｕｂａｌ−Ｅｕｐ，Ｉｃｈｏｎ−Ｓｈｉ，Ｋｙｏｕｎｇｋｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
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