リタイミング回路及び分周システム
【課題】クロック信号の同期エッジのタイミングと入力信号のエッジのタイミングが一致したときの誤動作を防止することができるリタイミング回路及び分周システムを提供することを課題とする。
【解決手段】第１及び第２のクロック端子に差動クロック信号を入力し、第１及び第２の入力端子に第１の差動信号を入力し、第１及び第２の出力端子から第２の差動信号を出力する第１のフリップフロップ回路（１０２）と、前記第２の差動信号を構成する第１及び第２の信号が同相になると同相検出信号を出力する同相検出回路（１０５）と、前記同相検出信号のカウント値をカウントするカウンタ（１０６）と、前記カウンタのカウンタ値に応じて前記第１のフリップフロップ回路の前記第１及び第２のクロック端子に入力する前記差動クロック信号の位相を切り換えるセレクタ（１０１）とを有することを特徴とするリタイミング回路が提供される。
【解決手段】第１及び第２のクロック端子に差動クロック信号を入力し、第１及び第２の入力端子に第１の差動信号を入力し、第１及び第２の出力端子から第２の差動信号を出力する第１のフリップフロップ回路（１０２）と、前記第２の差動信号を構成する第１及び第２の信号が同相になると同相検出信号を出力する同相検出回路（１０５）と、前記同相検出信号のカウント値をカウントするカウンタ（１０６）と、前記カウンタのカウンタ値に応じて前記第１のフリップフロップ回路の前記第１及び第２のクロック端子に入力する前記差動クロック信号の位相を切り換えるセレクタ（１０１）とを有することを特徴とするリタイミング回路が提供される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、リタイミング回路及び分周システムに関する。
【背景技術】
【０００２】
テレビ放送や携帯電話等の無線通信分野におけるＣＭＯＳを用いた回路技術の開発が盛んに行われている。信号の送受信や高速データの信号処理に必要な高速、低雑音クロックを発生させるシンセサイザ回路では、近年の製品開発の発展により、低雑音特性、広帯域特性、そして低電力が同時に求められるようになっている。リタイミング回路は、このような高性能シンセサイザや高速信号処理においてパフォーマンスや雑音の改善のために必要となる。
【０００３】
図２は、リタイミング回路の構成例を示す図である。リタイミング回路は、単純にはフリップフロップ回路２０１である。入力端子Ｄに、一般には雑音が重畳した信号を入力し、クロック端子Ｃに基準となるクロック信号を入力すると、出力端子Ｑにはクロック信号でサンプリング（＝リタイミング）された信号が現れる。ジッタ（雑音）２０２が重畳した入力信号は、クロック信号によって新たにタイミングを取り直されるために、出力信号の雑音特性はクロック信号によって決まるレベルにまで改善できることが、利点である。
【０００４】
図３（Ａ）及び（Ｂ）は、図２のリタイミング回路のクロック信号、入力信号及び出力信号のタイミングチャートである。クロック信号ＣＬＫは、図２のフリップフロップ回路２０１のクロック端子Ｃに入力される信号である。入力信号は、図２のフリップフロップ回路２０１の入力端子Ｄに入力される信号である。出力信号は、図２のフリップフロップ回路２０１の出力端子Ｑから出力される信号である。フリップフロップ回路２０１は、クロック信号ＣＬＫの立ち上がりエッジに同期して、入力信号を保持し、出力信号を出力する。
【０００５】
図３（Ａ）は、フリップフロップ回路２０１の正しい動作例を示す。時刻ｔ１では、入力信号がハイレベルからローレベルに変化して安定している時点で、クロック信号ＣＬＫの立ち上がりエッジに同期して、ローレベルの入力信号を保持する。その結果、出力信号は、ハイレベルからローレベルに変化する。このように、クロック信号ＣＬＫの立ち上がりエッジが入力信号の立ち下がりエッジ及び立ち上がりエッジのタイミングとずれているときには、出力信号が正常になる。
【０００６】
図３（Ｂ）は、フリップフロップ回路２０１の誤動作例を示す。時刻ｔ２では、入力信号がハイレベルからローレベルに変化途中の時点で、クロック信号ＣＬＫの立ち上がりエッジに同期して、中間レベルの入力信号を保持する。その結果、出力信号は、ハイレベルから徐々に中間レベルに変化する。入力信号がローレベルからハイレベルに変化する際も、同様に、出力信号はローレベルから徐々に中間レベルに変化する。その結果、出力信号の立ち下がりエッジ及び立ち上がりエッジが鈍くなる。このように、クロック信号ＣＬＫの立ち上がりエッジが入力信号の立ち下がりエッジ又は立ち上がりエッジのタイミングと一致しているときには、出力信号が異常になり、セットアップ時間が不足し、セットアップエラーを招く。
【０００７】
フリップフロップ回路２０１は、入力信号のローレベル及びハイレベル間の遷移（立ち上がりエッジや立ち下がりエッジ）の時間と、クロック信号ＣＬＫのローレベル及びハイレベル間の遷移の時間との関係によっては、誤動作を引き起こす。直感的には、入力信号が遷移している最中（ローレベルとハイレベルの間の電位、例えばちょうど中間の電位を持っている時間）に、クロック信号ＣＬＫの遷移が起こると、出力信号はハイレベルとローレベルの間の中途半端な論理レベルを持つ場合や、出力信号への反映が１クロック分だけ遅れるようになってしまう場合がある。
【０００８】
このような問題に対処するには、複数の位相のクロック信号を用意しておき、入力信号と選択されているクロック信号との間のタイミング（位相）関係が適切となるようにクロック信号の選択を行う必要がある。以下に、クロック信号の選択をいかにして実現しているかを説明する。
【０００９】
特開２００１−４２９６８号公報における位相監視・位相選択回路は、リタイミング回路（Ｆ／Ｆ）に用いるクロック信号を２つの位相（正相・逆相）の中から選択する。判定される入力信号をそれぞれに異なる遅延量を付加して３つのＦ／Ｆに入力し、クロック信号は共通の位相でリタイミング出力を得る。遅延回路の遅延量が、対象としているクロック信号の周期に対して十分に小さい限りは効果的に機能し、データの遅延が一番大きいＦ／Ｆと、逆に小さいＦ／Ｆの論理が逆転しているケースが起こると、データの遷移がクロック信号の遷移に近いと判断できるので、選択クロック信号を逆位相のものに切り替える方式である。
【００１０】
また、特開昭５５−１３４４２４号公報では、位相監視回路に位相比較回路を用い、内部で遅延を作る等して、データ遷移のタイミングとクロック信号の遷移のタイミングとを判定し、不適切な位相の場合にはクロック信号の極性を反転させる方式である。データに同期したクロック信号に対して内部の適切に設計された遅延量を持つ遅延回路とその反転出力、更にはその反転出力に更に遅延を加えた信号をクロック信号とするＪＫフリップフロップ回路を用いて、検出したいクロック信号の位相と、データに同期したクロック信号との位相関係を検出できる。
【００１１】
【特許文献１】特開２００１−４２９６８号公報
【特許文献２】特開昭５５−１３４４２４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明の目的は、クロック信号の同期エッジのタイミングと入力信号のエッジのタイミングが一致したときの誤動作を防止することができるリタイミング回路及び分周システムを提供することである。
【課題を解決するための手段】
【００１３】
本発明のリタイミング回路は、第１及び第２のクロック端子に差動クロック信号を入力し、第１及び第２の入力端子に第１の差動信号を入力し、第１及び第２の出力端子から第２の差動信号を出力する第１のフリップフロップ回路と、前記第２の差動信号を構成する第１及び第２の信号が同相になると同相検出信号を出力する同相検出回路と、前記同相検出信号のカウント値をカウントするカウンタと、前記カウンタのカウンタ値に応じて前記第１のフリップフロップ回路の前記第１及び第２のクロック端子に入力する前記差動クロック信号の位相を切り換えるセレクタとを有することを特徴とする。
【発明の効果】
【００１４】
差動クロック信号の位相を切り換えることにより、差動クロック信号の同期エッジのタイミングと第１の差動信号のエッジのタイミングをずらすことができるので、第１のフリップフロップ回路の誤動作を防止することができる。
【発明を実施するための最良の形態】
【００１５】
（第１の実施形態）
図１は、本発明の第１の実施形態によるリタイミング回路の構成例を示す図である。リタイミング回路は、セレクタ１０１、第１のフリップフロップ回路１０２、第２のフリップフロップ回路１０３及び位相監視及び位相選択回路１０４を有する。位相監視及び位相選択回路１０４は、同相検出回路１０５及びカウンタ１０６を有する。リタイミング回路は、第１の差動信号ＣＫ１，ＸＣＫ１及び差動クロック信号ＣＫ，ＸＣＫを入力し、リタイミングされた信号Ａを出力する。
【００１６】
図４は、第１の差動信号ＣＫ１，ＸＣＫ１及び差動クロック信号ＣＫ，ＸＣＫを示すタイミングチャートである。第１の差動信号ＣＫ１，ＸＣＫ１は、相互に位相が反転した信号ＣＫ１及び信号ＸＣＫ１から構成される。差動クロック信号ＣＫ，ＸＣＫは、相互に位相が反転した第１のクロック信号ＣＫ１及び第２のクロック信号ＸＣＫ１から構成される。第１の差動信号ＣＫ１，ＸＣＫ１は、差動クロック信号ＣＫ，ＸＣＫより周波数が低い。例えば、後に図９（Ａ）及び（Ｂ）を参照しながら詳しく説明するように、第１の差動信号ＣＫ１，ＸＣＫ１は高速可変分周器９０２により差動クロック信号ＸＣＫ，ＸＣＫが分周された信号である。
【００１７】
図５は、図１のリタイミング回路のシミュレーション例を示すタイミングチャートである。セレクタ１０１は、差動クロック信号ＣＫ，ＸＣＫを入力し、カウンタ１０６のカウンタ値に応じて、差動クロック信号ＣＫ，ＸＣＫの位相を切り換えて第１のフリップフロップ回路１０２のクロック端子に出力する。第１のフリップフロップ回路１０２は、クロック端子にセレクタ１０１が出力する差動クロック信号を入力し、入力端子に第１の差動信号ＣＫ１，ＸＣＫ１を入力し、出力端子から第２の差動信号ＣＫ２，ＸＣＫ２を出力する。図４に示すように、第１の差動信号ＣＫ１及びＸＣＫ１は、相互に反転した信号である。しかし、図５に示すように、第２の差動信号ＣＫ２及びＸＣＫ２は、その一部の立ち上がりエッジ及び立ち下がりエッジ付近で相互に反転しておらず、同相の信号になっている。これは、図３（Ｂ）を参照しながら説明した上記の理由により生ずる。すなわち、差動クロック信号ＣＫ，ＸＣＫ及び第１の差動信号ＣＫ１，ＸＣＫ１は、時間の経過と共に温度及び／又は電源電圧の変化に応じて位相が動的に変化する。そのため、差動クロック信号ＣＫ，ＸＣＫの立ち上がりエッジと第１の差動信号ＣＫ１，ＸＣＫ１のエッジとのタイミングが一致してしまうことがある。その場合には、図５のように、第２の差動信号ＣＫ２及びＸＣＫ２が同相になってしまう。なお、図５では、シミュレーションの性質上、第２の差動信号ＣＫ２，ＸＣＫ２が実際の波形と異なるものになっているが、実際には図３（Ｂ）の出力信号のような波形になる。すなわち、図５のシミュレーションでは、第２の差動信号ＣＫ２，ＸＣＫ２が同相となるように意図的に第２の差動信号ＣＫ２，ＸＣＫ２を作っている。
【００１８】
位相監視及び位相選択回路１０４は、第２の差動信号ＣＫ２及びＸＣＫ２の位相を監視し、セレクタ１０１に位相選択信号を出力する。同相検出回路１０５は、第２の差動信号ＣＫ２，ＸＣＫ２を構成する相互に位相が反転した第１の信号ＣＫ２及び第２の信号ＸＣＫ２が第１のフリップフロップ回路１０２の誤動作により同相になると同相検出信号Ｅをカウンタ１０６に出力する。同相検出信号Ｅは、第１の信号ＣＫ２及び第２の信号ＸＣＫ２が同相になるとハイレベルになり、第１の信号ＣＫ２及び第２の信号ＸＣＫ２が逆相になるとローレベルになる。
【００１９】
ここで、同相は、第１の信号ＣＫ２及び第２の信号ＸＣＫ２が論理回路により同じ論理レベル（共にハイレベル又は共にローレベル）であると判断されることを示す。逆相は、第１の信号ＣＫ２及び第２の信号ＸＣＫ２が論理回路により異なる論理レベル（一方がローレベルで他方がハイレベル）であると判断されることを示す。
【００２０】
カウンタ１０６は、同相検出信号Ｅのハイレベルパルス数のカウント値をカウントする。そのカウント値は、複数ビットであり、例えば３ビット信号Ｂ，Ｃ，Ｄである。３ビット信号は、上位から順にＢ，Ｃ，Ｄである。信号Ｂが最上位ビット（ＭＳＢ）であり、信号Ｄが最下位ビット（ＬＳＢ）である。ここで、ハイレベルを「１」、ローレベルを「０」として表す。信号Ｂ，Ｃ，Ｄが「０，０，０」であるときにはカウント値が０、信号Ｂ，Ｃ，Ｄが「０，０，１」であるときにはカウント値が１、信号Ｂ，Ｃ，Ｄが「０，１，０」であるときにはカウント値が２、信号Ｂ，Ｃ，Ｄが「０，１，１」であるときにはカウント値が３、信号Ｂ，Ｃ，Ｄが「１，０，０」であるときにはカウント値が４である。信号Ｂは、同期検出信号Ｅのハイレベルが４個発生する毎にレベルが変化する。
【００２１】
セレクタ１０１は、信号Ｂに応じて差動クロック信号ＣＫ，ＸＣＫの位相を切り換えて第１のフリップフロップ回路１０２に出力する。具体的には、セレクタ１０１は、差動クロック信号ＣＫ，ＸＣＫを基に複数の異なる位相の差動クロック信号の中から選択して、第１のフリップフロップ回路１０２に出力する。例えば、セレクタ１０１は、カウンタ値信号Ｂがローレベルであるときには第１の位相の差動クロック信号を出力し、カウンタ値信号Ｂがハイレベルであるときには第２の位相の差動クロック信号を出力する。第１の位相と第２の位相とは、１８０度異なる。セレクタ１０１は、同期検出信号Ｅのハイレベルパルスが４個発生する毎に差動クロック信号の位相を切り換える。
【００２２】
例えば、カウンタ値信号Ｂがローレベルのときには、第１のフリップフロップ回路１０２は、差動クロック信号ＣＫ，ＸＣＫの立ち下がりエッジに同期して保持する。これに対して、カウンタ値信号Ｂがハイレベルのときには、第１のフリップフロップ回路１０２は、差動クロック信号ＣＫ，ＸＣＫの立ち上がりエッジに同期して保持する。
【００２３】
第１の信号ＣＫ２及び第２の信号ＸＣＫ２が同相になると、図５に示すように、やがて、カウンタ値信号Ｂがローレベルからハイレベルに変化する。カウンタ値信号Ｂがハイレベルになると、差動クロック信号の位相が切り換えられ、第１の信号ＣＫ２及び第２の信号ＸＣＫ２が同相にならず、カウンタ１０６のカウントは行われない。これにより、信号ＣＫ２及びＸＣＫ２は、相互に反転した適正な差動信号となる。この後、第１の信号ＣＫ２及び第２の信号ＸＣＫ２が同相になり、カウンタ値信号Ｂが再びローレベルになると、セレクタ１０１は位相を切り換え、第１の位相の差動クロック信号を出力する。
【００２４】
第２のフリップフロップ回路１０３は、クロック端子に第１のクロック信号ＣＫを入力し、入力端子に第１の信号ＣＫ２を入力し、出力端子から信号Ａを出力する。第２のフリップフロップ回路１０３は、クロック信号ＣＫの立ち上がりエッジに同期して信号ＣＫ２を保持し、信号Ａを出力する。第２のフリップフロップ回路１０３は、必ずしも必要ではないが、同相クロック信号ＣＫの立ち上がりエッジに同期した信号Ａを生成することができる。
【００２５】
第１の差動信号ＣＫ１，ＸＣＫ１は、ジッタ等の雑音が重畳された信号である。リタイミング回路は、第１の差動信号ＣＫ１，ＸＣＫ１を差動クロック信号ＣＫ，ＸＣＫに同期させた第２の差動信号ＣＫ２，ＸＣＫ２を出力することにより、第２の差動信号ＣＫ２，ＸＣＫ２のジッタ等の雑音を改善することができる。
【００２６】
図６は、図１の第１のフリップフロップ回路１０２の構成例を示す回路図である。第１のフリップフロップ回路１０２は、第１の入力端子Ｄ、第２の入力端子ＸＤ、第１のクロック端子ＣＫ３、第２のクロック端子ＸＣＫ３、第１の出力端子Ｑ、第２の出力端子ＸＱ、書き込み回路６０１及びラッチ回路６０２を有する。
【００２７】
第１の入力端子Ｄには、信号ＣＫ１が入力される。第２の入力端子ＸＤには、信号ＸＣＫ１が入力される。図１のセレクタ１０１は、カウンタ値信号Ｂがローレベル（第１の値）のときには、第１のクロック信号ＣＫを図６の第１のクロック端子ＣＫ３に出力し、第２のクロック信号ＸＣＫを図６の第２のクロック端子ＸＣＫ３に出力する。また、セレクタ１０１は、カウンタ値信号Ｂがハイレベル（第２の値）のときには、第１のクロック信号ＣＫを図６の第２のクロック端子ＸＣＫ３に出力し、第２のクロック信号ＸＣＫを図６の第１のクロック端子ＣＫ３に出力する。第１の出力端子Ｑは、第１の信号ＣＫ２を出力する。第２の出力端子ＸＱは、第２の信号ＸＣＫ２を出力する。
【００２８】
書き込み回路６０１は、ＭＯＳ電界効果トランジスタ６１１〜６１６を有する。以下、ＭＯＳ電界効果トランジスタを単にトランジスタという。ｐチャネルトランジスタ６１１は、ソースが電源電位ノードに接続され、ゲートが第１のクロック端子ＣＫ３に接続される。ｐチャネルトランジスタ６１２は、ソースがトランジスタ６１１のドレインに接続され、ゲートが第１の入力端子Ｄに接続され、ドレインがノード６３１に接続される。ｎチャネルトランジスタ６１４は、ドレインがノード６３１に接続され、ゲートが第１の入力端子Ｄに接続され、ソースがｎチャネルトランジスタ６１６のドレインに接続される。ｐチャネルトランジスタ６１３は、ソースがトランジスタ６１１のドレインに接続され、ゲートが第２の入力端子ＸＤに接続され、ドレインがノード６３２に接続される。ｎチャネルトランジスタ６１５は、ドレインがノード６３２に接続され、ゲートが第２の入力端子ＸＤに接続され、ソースがｎチャネルトランジスタ６１６のドレインに接続される。ｎチャネルトランジスタ６１６は、ゲートが第２のクロック端子ＸＣＫ３に接続され、ソースが基準電位ノード（グランド電位ノード）に接続される。
【００２９】
ラッチ回路６０２は、トランジスタ６１７〜６２２を有する。ｐチャネルトランジスタ６１７は、ソースが電源電位ノードに接続され、ゲートが第２のクロック端子ＸＣＫ３に接続される。ｐチャネルトランジスタ６１８は、ソースがトランジスタ６１７のドレインに接続され、ゲートがノード６３１に接続され、ドレインがノード６３２に接続される。ｎチャネルトランジスタ６２０は、ドレインがノード６３２に接続され、ゲートがノード６３１に接続され、ソースがｎチャネルトランジスタ６２２のドレインに接続される。ｐチャネルトランジスタ６１９は、ソースがトランジスタ６１７のドレインに接続され、ゲートがノード６３２に接続され、ドレインがノード６３１に接続される。ｎチャネルトランジスタ６２１は、ドレインがノード６３１に接続され、ゲートが第２のノード６３２に接続され、ソースがｎチャネルトランジスタ６２２のドレインに接続される。ｎチャネルトランジスタ６２２は、ゲートが第１のクロック端子ＣＫ３に接続され、ソースが基準電位ノード（グランド電位ノード）に接続される。
【００３０】
第１の出力端子Ｑは、ノード６３２に接続される。第２の出力端子ＸＱは、ノード６３１に接続される。
【００３１】
ｐチャネルトランジスタ６１２及びｎチャネルトランジスタ６１４は、ＣＭＯＳインバータを構成する。ｐチャネルトランジスタ６１３及びｎチャネルトランジスタ６１５は、ＣＭＯＳインバータを構成する。ｐチャネルトランジスタ６１８及びｎチャネルトランジスタ６２０は、ＣＭＯＳインバータを構成する。ｐチャネルトランジスタ６１９及びｎチャネルトランジスタ６２１は、ＣＭＯＳインバータを構成する。ＣＭＯＳインバータは、入力信号を論理反転して出力する。
【００３２】
第１のクロック端子ＣＫ３がローレベル、第２のクロック端子ＸＣＫ３がハイレベルであるときには、ｐチャネルトランジスタ６１１及びｎチャネルトランジスタ６１６がオンし、書き込み回路６０１は活性化状態になる。また、その時、ｐチャネルトランジスタ６１７及びｎチャネルトランジスタ６２２はオフし、ラッチ回路６０２は不活性化状態になる。第１の入力端子Ｄがハイレベル、第２の入力端子ＸＤがローレベルのとき、ノード６３１はローレベル、ノード６３２はハイレベル、第１の出力端子Ｑはハイレベル、第２の出力端子ＸＱはローレベルになる。逆に、第１の入力端子Ｄがローレベル、第２の入力端子ＸＤがハイレベルのとき、ノード６３１はハイレベル、ノード６３２はローレベル、第１の出力端子Ｑはローレベル、第２の出力端子ＸＱはハイレベルになる。
【００３３】
第１のクロック端子ＣＫ３がハイレベル、第２のクロック端子ＸＣＫ３がローレベルであるときには、ｐチャネルトランジスタ６１１及びｎチャネルトランジスタ６１６がオフし、書き込み回路６０１が不活性化状態になる。また、その時、ｐチャネルトランジスタ６１７及びｎチャネルトランジスタ６２２はオンし、ラッチ回路６０２は活性化状態になる。トランジスタ６１８及び６２０のＣＭＯＳインバータの入力及び出力は、それぞれトランジスタ６１９及び６２１のＣＭＯＳインバータの出力及び入力に接続されているので、ノード６３１及び６３２のレベルは保持される。
【００３４】
第１のフリップフロップ回路１０２は、ＣＭＯＳインバータを有するので、差動クロック信号ＣＫ，ＸＣＫの同期エッジと第１の差動信号ＣＫ１，ＸＣＫ１のエッジのタイミングが一致すると、図３（Ｂ）のように、第２の差動信号ＣＫ２，ＸＣＫ２が中間電位になってしまい同相になる場合がある。すなわち、書き込み回路６０１のＣＭＯＳインバータの特性（トランジスタの閾値電圧）とラッチ回路６０２のＣＭＯＳインバータの特性（トランジスタの閾値電圧）と第１の差動信号ＣＫ１，ＸＣＫ１の電位に応じて、第２の差動信号ＣＫ２及びＸＣＫ２は同時に中間電位、ローレベルより少し高いレベル、ハイレベルより少し低いレベルになり得る。
【００３５】
図７は、図１の同相検出回路１０５の構成例を示す回路図である。同相検出回路１０５は、排他的論理和（ＥＸＯＲ）回路であり、差動入力端子Ｉ，ＸＩ、差動出力端子Ｑ，ＸＱ及びトランジスタ７０１〜７２４を有する。入力端子Ｉには、第１の信号ＣＫ２が入力される。入力端子ＸＩには、第２の信号ＸＣＫ２が入力される。出力端子Ｑは、同相検出信号Ｅを出力する。
【００３６】
ｐチャネルトランジスタ７０１は、ソースが電源電位ノードに接続され、ゲートが入力端子Ｉに接続され、ドレインがノード７３１に接続される。ｎチャネルトランジスタ７０２は、ドレインがノード７３１に接続され、ゲートが入力端子Ｉに接続され、ソースが基準電位ノードに接続される。ｐチャネルトランジスタ７０３は、ソースが電源電位ノードに接続され、ゲートがノード７３１に接続され、ドレインがノード７３２に接続される。ｎチャネルトランジスタ７０４は、ドレインがノード７３２に接続され、ゲートがノード７３１に接続され、ソースが基準電位ノードに接続される。
【００３７】
ｐチャネルトランジスタ７０５は、ソースが電源電位ノードに接続され、ゲートが入力端子ＸＩに接続され、ドレインがノード７３３に接続される。ｎチャネルトランジスタ７０６は、ドレインがノード７３３に接続され、ゲートが入力端子ＸＩに接続され、ソースが基準電位ノードに接続される。ｐチャネルトランジスタ７０７は、ソースが電源電位ノードに接続され、ゲートがノード７３３に接続され、ドレインがノード７３４に接続される。ｎチャネルトランジスタ７０８は、ドレインがノード７３４に接続され、ゲートがノード７３３に接続され、ソースが基準電位ノードに接続される。
【００３８】
ｐチャネルトランジスタ７０９は、ソースが電源電位ノードに接続され、ゲートがノード７３１に接続される。ｐチャネルトランジスタ７１０は、ソースがトランジスタ７０９のドレインに接続され、ゲートがノード７３４に接続され、ドレインが出力端子ＸＱに接続される。ｎチャネルトランジスタ７１１は、ドレインが出力端子ＸＱに接続され、ゲートがノード７３３に接続される。ｎチャネルトランジスタ７１２は、ドレインがトランジスタ７１１のソースに接続され、ゲートがノード７３１に接続され、ソースが基準電位ノードに接続される。
【００３９】
ｐチャネルトランジスタ７１３は、ソースが電源電位ノードに接続され、ゲートがノード７３２に接続される。ｐチャネルトランジスタ７１４は、ソースがトランジスタ７１３のドレインに接続され、ゲートがノード７３３に接続され、ドレインが出力端子ＸＱに接続される。ｎチャネルトランジスタ７１５は、ドレインが出力端子ＸＱに接続され、ゲートがノード７３４に接続される。ｎチャネルトランジスタ７１６は、ドレインがトランジスタ７１５のソースに接続され、ゲートがノード７３２に接続され、ソースが基準電位ノードに接続される。
【００４０】
ｐチャネルトランジスタ７１７は、ソースが電源電位ノードに接続され、ゲートがノード７３３に接続される。ｐチャネルトランジスタ７１８は、ソースがトランジスタ７１７のドレインに接続され、ゲートがノード７３１に接続され、ドレインが出力端子Ｑに接続される。ｎチャネルトランジスタ７１９は、ドレインが出力端子Ｑに接続され、ゲートがノード７３２に接続される。ｎチャネルトランジスタ７２０は、ドレインがトランジスタ７１９のソースに接続され、ゲートがノード７３３に接続され、ソースが基準電位ノードに接続される。
【００４１】
ｐチャネルトランジスタ７２１は、ソースが電源電位ノードに接続され、ゲートがノード７３４に接続される。ｐチャネルトランジスタ７２２は、ソースがトランジスタ７２１のドレインに接続され、ゲートがノード７３２に接続され、ドレインが出力端子Ｑに接続される。ｎチャネルトランジスタ７２３は、ドレインが出力端子Ｑに接続され、ゲートがノード７３１に接続される。ｎチャネルトランジスタ７２４は、ドレインがトランジスタ７２３のソースに接続され、ゲートがノード７３４に接続され、ソースが基準電位ノードに接続される。
【００４２】
トランジスタ７０１及び７０２はＣＭＯＳインバータを構成し、トランジスタ７０３及び７０４はＣＭＯＳインバータを構成し、トランジスタ７０５及び７０６はＣＭＯＳインバータを構成し、トランジスタ７０７及び７０８はＣＭＯＳインバータを構成する。
【００４３】
入力端子Ｉ及びＸＩが共にハイレベルのとき、出力端子Ｑはハイレベルを出力し、出力端子ＸＱはローレベルを出力する。入力端子Ｉ及びＸＩが共にローレベルのとき、出力端子Ｑはハイレベルを出力し、出力端子ＸＱはローレベルを出力する。入力端子Ｉがハイレベル、入力端子ＸＩがローレベルのとき、出力端子Ｑはローレベルを出力し、出力端子ＸＱはハイレベルを出力する。入力端子Ｉがローレベル、入力端子ＸＩがハイレベルのとき、出力端子Ｑはローレベルを出力し、出力端子ＸＱはハイレベルを出力する。すなわち、入力端子Ｉ及びＸＩのレベルが同じときには出力端子Ｑはハイレベルを出力し、入力端子Ｉ及びＸＩのレベルが異なるときには出力端子Ｑはローレベルを出力する。出力端子Ｑ及びＸＱは、相互に反転した論理レベルを出力する。
【００４４】
同相検出回路１０５は、ＣＭＯＳインバータの立ち上がり特性、立ち下がり特性、及びトランジスタの閾値電圧によって、第２の差動信号ＣＫ２及びＸＣＫ２が同相であると判断することがある。このことも、第２の差動信号ＣＫ２及びＸＣＫ２が同相となる原因の一つである。
【００４５】
出力端子Ｑは、入力端子Ｉ及びＸＩの信号の否定排他的論理和信号を出力する。出力端子ＸＱは、入力端子Ｉ及びＸＩの信号の排他的論理和信号を出力する。同相検出回路１０５は、排他的論理和回路でも否定排他的論理和回路でもよい。
【００４６】
図８は、図１のカウンタ１０６の構成例を示す図である。カウンタ１０６は、３個のフリップフロップ回路８０１〜８０３を有する。フリップフロップ回路８０１〜８０３は、電源投入時に、リセット信号ＲＳＴにより、出力端子Ｑの信号をローレベルにリセットする。フリップフロップ回路８０１は、クロック端子が同相検出信号Ｅの線に接続され、入力端子Ｄが自己の反転出力端子ＸＱに接続される。フリップフロップ回路８０２は、クロック端子がフリップフロップ回路８０１の正転出力端子Ｑに接続され、入力端子Ｄが自己の反転出力端子ＸＱに接続される。フリップフロップ回路８０３は、クロック端子がフリップフロップ回路８０２の正転出力端子Ｑに接続され、入力端子Ｄが自己の反転出力端子ＸＱに接続される。フリップフロップ回路８０１〜８０３は、クロック端子の信号の立ち下がりエッジに同期して入力端子Ｄの信号を保持し、正転出力端子Ｑから正転信号を出力し、反転出力端子ＸＱから反転信号を出力する。フリップフロップ回路８０１の正転出力端子Ｑは、カウンタ値の１ビット目（最下位ビット）の信号Ｄを出力する。フリップフロップ回路８０２の正転出力端子Ｑは、カウンタ値の２ビット目の信号Ｃを出力する。フリップフロップ回路８０３の正転出力端子Ｑは、カウンタ値の３ビット目（最上位ビット）の信号Ｂを出力する。なお、フリップフロップ回路８０１〜８０３は、クロック端子の信号の立ち上がりエッジに同期して入力信号を保持するようにしてもよい。
【００４７】
以上のように、本実施形態では、同相検出回路１０５は第２の差動信号ＣＫ２，ＸＣＫ２に同相の信号が現れると、その都度、同相検出信号Ｅとしてハイレベルパルスを出力する。このようにして得られた同相検出信号Ｅは、次段のカウンタ１０６のトリガとなり、カウンタ１０６はカウントアップしていき、設計されたビット数によるものの、現在選択されている差動クロック信号が不適切な位相関係にあればカウントが続き、いずれ最上位ビット信号Ｂが反転する。この結果、セレクタ１０１は、１８０度位相がずれた逆相の差動クロック信号に切り替える。
【００４８】
具体的には、カウンタ１０６が３ビットカウンタの場合、同相検出信号Ｅ上で４個のハイレベルパルスが発生したら、カウンタ１０６の最上位ビット信号Ｂがローレベルからハイレベルに変わる。すると、セレクタ１０１は、第１のフリップフロップ回路１０７の差動クロック信号ＣＫ，ＸＣＫの位相を１８０度ずらす（極性を反転切り換えする）。これにより、差動クロック信号ＣＫ，ＸＣＫの同期エッジのタイミングと第１の差動信号ＣＫ１，ＸＣＫ１のエッジのタイミングが離れて、第２の差動信号ＣＫ２及びＸＣＫ２で同相の論理レベルが現れることがなくなる。即ち、適切な差動クロック信号の位相によるリタイミングが行われる。
【００４９】
（第２の実施形態）
図９（Ａ）は、本発明の第２の実施形態による分周システムの構成例を示す図である。分周システムは、差動クロック信号生成回路９０１、高速可変分周器９０２及びリタイミング回路９０３を有する。リタイミング回路９０３は、第１の実施形態（図１）のリタイミング回路である。差動クロック信号生成回路９０１は、差動クロック信号ＣＫ及びＸＣＫを生成し、高速可変分周器９０２及びリタイミング回路９０３に出力する。高速可変分周器９０２は、差動クロック信号ＣＫ，ＸＣＫを可変の分周数で分周し、その分周した第１の差動信号ＣＫ１，ＸＣＫ１をリタイミング回路９０３に出力する。例えば、差動クロック信号ＣＫ，ＸＣＫは数ＧＨｚであり、第１の差動信号ＣＫ１，ＸＣＫ１は数百ＭＨｚである。第１の差動信号ＣＫ１，ＸＣＫ１は、ジッタ等の雑音が重畳された信号である。リタイミング回路９０３は、図１に示したように、第１の差動信号ＣＫ１，ＸＣＫ１を入力し、差動クロック信号ＣＫ，ＸＣＫでリタイミングされた信号Ａを出力する。信号Ａは、リタイミング回路９０３によりジッタ等の雑音特性が改善された信号である。
【００５０】
図９（Ｂ）は、図９（Ａ）の高速可変分周器９０２の構成例を示す図である。分周器９１１は、例えば２分周器であり、差動クロック信号ＣＫ，ＸＣＫを２分周し、その２分周した差動クロック信号を分周器９１２に出力する。分周器９１２は、例えば２分周器であり、分周器９１１が出力する差動クロック信号を２分周し、その２分周した差動クロック信号を遅延回路９１４に出力する。遅延回路９１４は、分周器９１２が出力する差動クロック信号を遅延し、０度、９０度、１８０度及び２７０度の信号を回転式スイッチ９１５に出力する。回転式スイッチ９１５は、分周設定回路９１６の分周設定信号に応じて、０度、９０度、１８０度又は２７０度の信号を選択して分周器９１３に出力する。分周器９１３は、例えば２分周器であり、回転式スイッチ９１５が出力する差動クロック信号を２分周し、第１の差動信号ＣＫ１，ＸＣＫ１として出力する。分周設定回路９１６は、差動クロック信号ＣＫ，ＸＣＫ、分周器９１１〜９１３の出力差動信号、及び回転スイッチ９１５の出力差動信号に応じて、分周設定信号を回転式スイッチ９１５に出力する。
【００５１】
分周器９１２の出力差動信号は、差動クロック信号ＣＫ，ＸＣＫを４分周した信号である。その４分周された信号において、９０度は差動クロック信号ＣＫ，ＸＣＫの１クロック分の長さである。ここで、３個の分周器９１１〜９１３がそれぞれ２分周を行うと、第１の差動信号ＣＫ１，ＸＣＫ１は差動クロック信号ＣＫ，ＸＣＫを８分周した信号になる。回転式スイッチ９１５が０度、９０度、１８０度、２７０度の信号を選択することにより、第１の差動信号ＣＫ１，ＸＣＫ１は差動クロック信号ＣＫ，ＸＣＫに対して７分周、８分周、９分周等に変化させることができる。以上のように、高速可変分周器９０２は、差動クロック信号ＣＫ，ＸＣＫを可変の分周数で分周し、第１の差動信号ＣＫ１，ＸＣＫ１を出力することができる。
【００５２】
なお、ディレイ回路９１４は、必ずしも必要ではなく、分周器９１２内で直列に接続された複数のフリップフロップ回路のそれぞれの出力信号を取り出すことにより、０度、９０度、１８０度、２７０度の信号を得るようにしてもよい。
【００５３】
本実施形態の分周システムは、無線通信向け高速シンセサイザ等において必要となる１機能ブロックであり、分周比をシンセサイザのシステムクロックに同期させて変化させながら、長い時間での平均値を設定するフラクショナルシンセサイザの実現に必要である。分周器９０２の出力差動信号ＣＫ１，ＸＣＫ１は、分周器９０２自身が雑音を新たに重畳していくため、リタイミング回路９０３により元の高速の差動クロック信号ＣＫ，ＸＣＫでリタイミングすることで、信号Ａの雑音特性を差動クロック信号ＣＫ，ＸＣＫなみに回復することができる。高速可変分周器９０２での遅延は、温度や電源電圧の変化や、プロセスばらつきにより変わるため、リタイミング回路９０３で用いられる差動クロック信号ＣＫ，ＸＣＫは、常に位相を監視して適切に位相が選択されることが望ましく、そのリタイミング機能に第１の実施形態のクロック位相自動切り替え機能付きリタイミング回路を用いる。
【００５４】
第１及び第２の実施形態によれば、差動クロック信号の位相を切り換えることにより、差動クロック信号の同期エッジのタイミングと第１の差動信号のエッジのタイミングをずらすことができるので、第１のフリップフロップ回路の誤動作を防止することができる。
【００５５】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【図面の簡単な説明】
【００５６】
【図１】本発明の第１の実施形態によるリタイミング回路の構成例を示す図である。
【図２】リタイミング回路の構成例を示す図である。
【図３】図３（Ａ）及び（Ｂ）は図２のリタイミング回路のクロック信号、入力信号及び出力信号のタイミングチャートである。
【図４】第１の差動信号及び差動クロック信号を示すタイミングチャートである。
【図５】図１のリタイミング回路のシミュレーション例を示すタイミングチャートである。
【図６】図１の第１のフリップフロップ回路の構成例を示す回路図である。
【図７】図１の同相検出回路の構成例を示す回路図である。
【図８】図１のカウンタの構成例を示す図である。
【図９】図９（Ａ）及び（Ｂ）は本発明の第２の実施形態による分周システムの構成例を示す図である。
【符号の説明】
【００５７】
１０１ セレクタ
１０２ 第１のフリップフロップ回路
１０３ 第２のフリップフロップ回路
１０４ 位相監視及び位相選択回路
１０５ 同相検出回路
１０６ カウンタ
【技術分野】
【０００１】
本発明は、リタイミング回路及び分周システムに関する。
【背景技術】
【０００２】
テレビ放送や携帯電話等の無線通信分野におけるＣＭＯＳを用いた回路技術の開発が盛んに行われている。信号の送受信や高速データの信号処理に必要な高速、低雑音クロックを発生させるシンセサイザ回路では、近年の製品開発の発展により、低雑音特性、広帯域特性、そして低電力が同時に求められるようになっている。リタイミング回路は、このような高性能シンセサイザや高速信号処理においてパフォーマンスや雑音の改善のために必要となる。
【０００３】
図２は、リタイミング回路の構成例を示す図である。リタイミング回路は、単純にはフリップフロップ回路２０１である。入力端子Ｄに、一般には雑音が重畳した信号を入力し、クロック端子Ｃに基準となるクロック信号を入力すると、出力端子Ｑにはクロック信号でサンプリング（＝リタイミング）された信号が現れる。ジッタ（雑音）２０２が重畳した入力信号は、クロック信号によって新たにタイミングを取り直されるために、出力信号の雑音特性はクロック信号によって決まるレベルにまで改善できることが、利点である。
【０００４】
図３（Ａ）及び（Ｂ）は、図２のリタイミング回路のクロック信号、入力信号及び出力信号のタイミングチャートである。クロック信号ＣＬＫは、図２のフリップフロップ回路２０１のクロック端子Ｃに入力される信号である。入力信号は、図２のフリップフロップ回路２０１の入力端子Ｄに入力される信号である。出力信号は、図２のフリップフロップ回路２０１の出力端子Ｑから出力される信号である。フリップフロップ回路２０１は、クロック信号ＣＬＫの立ち上がりエッジに同期して、入力信号を保持し、出力信号を出力する。
【０００５】
図３（Ａ）は、フリップフロップ回路２０１の正しい動作例を示す。時刻ｔ１では、入力信号がハイレベルからローレベルに変化して安定している時点で、クロック信号ＣＬＫの立ち上がりエッジに同期して、ローレベルの入力信号を保持する。その結果、出力信号は、ハイレベルからローレベルに変化する。このように、クロック信号ＣＬＫの立ち上がりエッジが入力信号の立ち下がりエッジ及び立ち上がりエッジのタイミングとずれているときには、出力信号が正常になる。
【０００６】
図３（Ｂ）は、フリップフロップ回路２０１の誤動作例を示す。時刻ｔ２では、入力信号がハイレベルからローレベルに変化途中の時点で、クロック信号ＣＬＫの立ち上がりエッジに同期して、中間レベルの入力信号を保持する。その結果、出力信号は、ハイレベルから徐々に中間レベルに変化する。入力信号がローレベルからハイレベルに変化する際も、同様に、出力信号はローレベルから徐々に中間レベルに変化する。その結果、出力信号の立ち下がりエッジ及び立ち上がりエッジが鈍くなる。このように、クロック信号ＣＬＫの立ち上がりエッジが入力信号の立ち下がりエッジ又は立ち上がりエッジのタイミングと一致しているときには、出力信号が異常になり、セットアップ時間が不足し、セットアップエラーを招く。
【０００７】
フリップフロップ回路２０１は、入力信号のローレベル及びハイレベル間の遷移（立ち上がりエッジや立ち下がりエッジ）の時間と、クロック信号ＣＬＫのローレベル及びハイレベル間の遷移の時間との関係によっては、誤動作を引き起こす。直感的には、入力信号が遷移している最中（ローレベルとハイレベルの間の電位、例えばちょうど中間の電位を持っている時間）に、クロック信号ＣＬＫの遷移が起こると、出力信号はハイレベルとローレベルの間の中途半端な論理レベルを持つ場合や、出力信号への反映が１クロック分だけ遅れるようになってしまう場合がある。
【０００８】
このような問題に対処するには、複数の位相のクロック信号を用意しておき、入力信号と選択されているクロック信号との間のタイミング（位相）関係が適切となるようにクロック信号の選択を行う必要がある。以下に、クロック信号の選択をいかにして実現しているかを説明する。
【０００９】
特開２００１−４２９６８号公報における位相監視・位相選択回路は、リタイミング回路（Ｆ／Ｆ）に用いるクロック信号を２つの位相（正相・逆相）の中から選択する。判定される入力信号をそれぞれに異なる遅延量を付加して３つのＦ／Ｆに入力し、クロック信号は共通の位相でリタイミング出力を得る。遅延回路の遅延量が、対象としているクロック信号の周期に対して十分に小さい限りは効果的に機能し、データの遅延が一番大きいＦ／Ｆと、逆に小さいＦ／Ｆの論理が逆転しているケースが起こると、データの遷移がクロック信号の遷移に近いと判断できるので、選択クロック信号を逆位相のものに切り替える方式である。
【００１０】
また、特開昭５５−１３４４２４号公報では、位相監視回路に位相比較回路を用い、内部で遅延を作る等して、データ遷移のタイミングとクロック信号の遷移のタイミングとを判定し、不適切な位相の場合にはクロック信号の極性を反転させる方式である。データに同期したクロック信号に対して内部の適切に設計された遅延量を持つ遅延回路とその反転出力、更にはその反転出力に更に遅延を加えた信号をクロック信号とするＪＫフリップフロップ回路を用いて、検出したいクロック信号の位相と、データに同期したクロック信号との位相関係を検出できる。
【００１１】
【特許文献１】特開２００１−４２９６８号公報
【特許文献２】特開昭５５−１３４４２４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明の目的は、クロック信号の同期エッジのタイミングと入力信号のエッジのタイミングが一致したときの誤動作を防止することができるリタイミング回路及び分周システムを提供することである。
【課題を解決するための手段】
【００１３】
本発明のリタイミング回路は、第１及び第２のクロック端子に差動クロック信号を入力し、第１及び第２の入力端子に第１の差動信号を入力し、第１及び第２の出力端子から第２の差動信号を出力する第１のフリップフロップ回路と、前記第２の差動信号を構成する第１及び第２の信号が同相になると同相検出信号を出力する同相検出回路と、前記同相検出信号のカウント値をカウントするカウンタと、前記カウンタのカウンタ値に応じて前記第１のフリップフロップ回路の前記第１及び第２のクロック端子に入力する前記差動クロック信号の位相を切り換えるセレクタとを有することを特徴とする。
【発明の効果】
【００１４】
差動クロック信号の位相を切り換えることにより、差動クロック信号の同期エッジのタイミングと第１の差動信号のエッジのタイミングをずらすことができるので、第１のフリップフロップ回路の誤動作を防止することができる。
【発明を実施するための最良の形態】
【００１５】
（第１の実施形態）
図１は、本発明の第１の実施形態によるリタイミング回路の構成例を示す図である。リタイミング回路は、セレクタ１０１、第１のフリップフロップ回路１０２、第２のフリップフロップ回路１０３及び位相監視及び位相選択回路１０４を有する。位相監視及び位相選択回路１０４は、同相検出回路１０５及びカウンタ１０６を有する。リタイミング回路は、第１の差動信号ＣＫ１，ＸＣＫ１及び差動クロック信号ＣＫ，ＸＣＫを入力し、リタイミングされた信号Ａを出力する。
【００１６】
図４は、第１の差動信号ＣＫ１，ＸＣＫ１及び差動クロック信号ＣＫ，ＸＣＫを示すタイミングチャートである。第１の差動信号ＣＫ１，ＸＣＫ１は、相互に位相が反転した信号ＣＫ１及び信号ＸＣＫ１から構成される。差動クロック信号ＣＫ，ＸＣＫは、相互に位相が反転した第１のクロック信号ＣＫ１及び第２のクロック信号ＸＣＫ１から構成される。第１の差動信号ＣＫ１，ＸＣＫ１は、差動クロック信号ＣＫ，ＸＣＫより周波数が低い。例えば、後に図９（Ａ）及び（Ｂ）を参照しながら詳しく説明するように、第１の差動信号ＣＫ１，ＸＣＫ１は高速可変分周器９０２により差動クロック信号ＸＣＫ，ＸＣＫが分周された信号である。
【００１７】
図５は、図１のリタイミング回路のシミュレーション例を示すタイミングチャートである。セレクタ１０１は、差動クロック信号ＣＫ，ＸＣＫを入力し、カウンタ１０６のカウンタ値に応じて、差動クロック信号ＣＫ，ＸＣＫの位相を切り換えて第１のフリップフロップ回路１０２のクロック端子に出力する。第１のフリップフロップ回路１０２は、クロック端子にセレクタ１０１が出力する差動クロック信号を入力し、入力端子に第１の差動信号ＣＫ１，ＸＣＫ１を入力し、出力端子から第２の差動信号ＣＫ２，ＸＣＫ２を出力する。図４に示すように、第１の差動信号ＣＫ１及びＸＣＫ１は、相互に反転した信号である。しかし、図５に示すように、第２の差動信号ＣＫ２及びＸＣＫ２は、その一部の立ち上がりエッジ及び立ち下がりエッジ付近で相互に反転しておらず、同相の信号になっている。これは、図３（Ｂ）を参照しながら説明した上記の理由により生ずる。すなわち、差動クロック信号ＣＫ，ＸＣＫ及び第１の差動信号ＣＫ１，ＸＣＫ１は、時間の経過と共に温度及び／又は電源電圧の変化に応じて位相が動的に変化する。そのため、差動クロック信号ＣＫ，ＸＣＫの立ち上がりエッジと第１の差動信号ＣＫ１，ＸＣＫ１のエッジとのタイミングが一致してしまうことがある。その場合には、図５のように、第２の差動信号ＣＫ２及びＸＣＫ２が同相になってしまう。なお、図５では、シミュレーションの性質上、第２の差動信号ＣＫ２，ＸＣＫ２が実際の波形と異なるものになっているが、実際には図３（Ｂ）の出力信号のような波形になる。すなわち、図５のシミュレーションでは、第２の差動信号ＣＫ２，ＸＣＫ２が同相となるように意図的に第２の差動信号ＣＫ２，ＸＣＫ２を作っている。
【００１８】
位相監視及び位相選択回路１０４は、第２の差動信号ＣＫ２及びＸＣＫ２の位相を監視し、セレクタ１０１に位相選択信号を出力する。同相検出回路１０５は、第２の差動信号ＣＫ２，ＸＣＫ２を構成する相互に位相が反転した第１の信号ＣＫ２及び第２の信号ＸＣＫ２が第１のフリップフロップ回路１０２の誤動作により同相になると同相検出信号Ｅをカウンタ１０６に出力する。同相検出信号Ｅは、第１の信号ＣＫ２及び第２の信号ＸＣＫ２が同相になるとハイレベルになり、第１の信号ＣＫ２及び第２の信号ＸＣＫ２が逆相になるとローレベルになる。
【００１９】
ここで、同相は、第１の信号ＣＫ２及び第２の信号ＸＣＫ２が論理回路により同じ論理レベル（共にハイレベル又は共にローレベル）であると判断されることを示す。逆相は、第１の信号ＣＫ２及び第２の信号ＸＣＫ２が論理回路により異なる論理レベル（一方がローレベルで他方がハイレベル）であると判断されることを示す。
【００２０】
カウンタ１０６は、同相検出信号Ｅのハイレベルパルス数のカウント値をカウントする。そのカウント値は、複数ビットであり、例えば３ビット信号Ｂ，Ｃ，Ｄである。３ビット信号は、上位から順にＢ，Ｃ，Ｄである。信号Ｂが最上位ビット（ＭＳＢ）であり、信号Ｄが最下位ビット（ＬＳＢ）である。ここで、ハイレベルを「１」、ローレベルを「０」として表す。信号Ｂ，Ｃ，Ｄが「０，０，０」であるときにはカウント値が０、信号Ｂ，Ｃ，Ｄが「０，０，１」であるときにはカウント値が１、信号Ｂ，Ｃ，Ｄが「０，１，０」であるときにはカウント値が２、信号Ｂ，Ｃ，Ｄが「０，１，１」であるときにはカウント値が３、信号Ｂ，Ｃ，Ｄが「１，０，０」であるときにはカウント値が４である。信号Ｂは、同期検出信号Ｅのハイレベルが４個発生する毎にレベルが変化する。
【００２１】
セレクタ１０１は、信号Ｂに応じて差動クロック信号ＣＫ，ＸＣＫの位相を切り換えて第１のフリップフロップ回路１０２に出力する。具体的には、セレクタ１０１は、差動クロック信号ＣＫ，ＸＣＫを基に複数の異なる位相の差動クロック信号の中から選択して、第１のフリップフロップ回路１０２に出力する。例えば、セレクタ１０１は、カウンタ値信号Ｂがローレベルであるときには第１の位相の差動クロック信号を出力し、カウンタ値信号Ｂがハイレベルであるときには第２の位相の差動クロック信号を出力する。第１の位相と第２の位相とは、１８０度異なる。セレクタ１０１は、同期検出信号Ｅのハイレベルパルスが４個発生する毎に差動クロック信号の位相を切り換える。
【００２２】
例えば、カウンタ値信号Ｂがローレベルのときには、第１のフリップフロップ回路１０２は、差動クロック信号ＣＫ，ＸＣＫの立ち下がりエッジに同期して保持する。これに対して、カウンタ値信号Ｂがハイレベルのときには、第１のフリップフロップ回路１０２は、差動クロック信号ＣＫ，ＸＣＫの立ち上がりエッジに同期して保持する。
【００２３】
第１の信号ＣＫ２及び第２の信号ＸＣＫ２が同相になると、図５に示すように、やがて、カウンタ値信号Ｂがローレベルからハイレベルに変化する。カウンタ値信号Ｂがハイレベルになると、差動クロック信号の位相が切り換えられ、第１の信号ＣＫ２及び第２の信号ＸＣＫ２が同相にならず、カウンタ１０６のカウントは行われない。これにより、信号ＣＫ２及びＸＣＫ２は、相互に反転した適正な差動信号となる。この後、第１の信号ＣＫ２及び第２の信号ＸＣＫ２が同相になり、カウンタ値信号Ｂが再びローレベルになると、セレクタ１０１は位相を切り換え、第１の位相の差動クロック信号を出力する。
【００２４】
第２のフリップフロップ回路１０３は、クロック端子に第１のクロック信号ＣＫを入力し、入力端子に第１の信号ＣＫ２を入力し、出力端子から信号Ａを出力する。第２のフリップフロップ回路１０３は、クロック信号ＣＫの立ち上がりエッジに同期して信号ＣＫ２を保持し、信号Ａを出力する。第２のフリップフロップ回路１０３は、必ずしも必要ではないが、同相クロック信号ＣＫの立ち上がりエッジに同期した信号Ａを生成することができる。
【００２５】
第１の差動信号ＣＫ１，ＸＣＫ１は、ジッタ等の雑音が重畳された信号である。リタイミング回路は、第１の差動信号ＣＫ１，ＸＣＫ１を差動クロック信号ＣＫ，ＸＣＫに同期させた第２の差動信号ＣＫ２，ＸＣＫ２を出力することにより、第２の差動信号ＣＫ２，ＸＣＫ２のジッタ等の雑音を改善することができる。
【００２６】
図６は、図１の第１のフリップフロップ回路１０２の構成例を示す回路図である。第１のフリップフロップ回路１０２は、第１の入力端子Ｄ、第２の入力端子ＸＤ、第１のクロック端子ＣＫ３、第２のクロック端子ＸＣＫ３、第１の出力端子Ｑ、第２の出力端子ＸＱ、書き込み回路６０１及びラッチ回路６０２を有する。
【００２７】
第１の入力端子Ｄには、信号ＣＫ１が入力される。第２の入力端子ＸＤには、信号ＸＣＫ１が入力される。図１のセレクタ１０１は、カウンタ値信号Ｂがローレベル（第１の値）のときには、第１のクロック信号ＣＫを図６の第１のクロック端子ＣＫ３に出力し、第２のクロック信号ＸＣＫを図６の第２のクロック端子ＸＣＫ３に出力する。また、セレクタ１０１は、カウンタ値信号Ｂがハイレベル（第２の値）のときには、第１のクロック信号ＣＫを図６の第２のクロック端子ＸＣＫ３に出力し、第２のクロック信号ＸＣＫを図６の第１のクロック端子ＣＫ３に出力する。第１の出力端子Ｑは、第１の信号ＣＫ２を出力する。第２の出力端子ＸＱは、第２の信号ＸＣＫ２を出力する。
【００２８】
書き込み回路６０１は、ＭＯＳ電界効果トランジスタ６１１〜６１６を有する。以下、ＭＯＳ電界効果トランジスタを単にトランジスタという。ｐチャネルトランジスタ６１１は、ソースが電源電位ノードに接続され、ゲートが第１のクロック端子ＣＫ３に接続される。ｐチャネルトランジスタ６１２は、ソースがトランジスタ６１１のドレインに接続され、ゲートが第１の入力端子Ｄに接続され、ドレインがノード６３１に接続される。ｎチャネルトランジスタ６１４は、ドレインがノード６３１に接続され、ゲートが第１の入力端子Ｄに接続され、ソースがｎチャネルトランジスタ６１６のドレインに接続される。ｐチャネルトランジスタ６１３は、ソースがトランジスタ６１１のドレインに接続され、ゲートが第２の入力端子ＸＤに接続され、ドレインがノード６３２に接続される。ｎチャネルトランジスタ６１５は、ドレインがノード６３２に接続され、ゲートが第２の入力端子ＸＤに接続され、ソースがｎチャネルトランジスタ６１６のドレインに接続される。ｎチャネルトランジスタ６１６は、ゲートが第２のクロック端子ＸＣＫ３に接続され、ソースが基準電位ノード（グランド電位ノード）に接続される。
【００２９】
ラッチ回路６０２は、トランジスタ６１７〜６２２を有する。ｐチャネルトランジスタ６１７は、ソースが電源電位ノードに接続され、ゲートが第２のクロック端子ＸＣＫ３に接続される。ｐチャネルトランジスタ６１８は、ソースがトランジスタ６１７のドレインに接続され、ゲートがノード６３１に接続され、ドレインがノード６３２に接続される。ｎチャネルトランジスタ６２０は、ドレインがノード６３２に接続され、ゲートがノード６３１に接続され、ソースがｎチャネルトランジスタ６２２のドレインに接続される。ｐチャネルトランジスタ６１９は、ソースがトランジスタ６１７のドレインに接続され、ゲートがノード６３２に接続され、ドレインがノード６３１に接続される。ｎチャネルトランジスタ６２１は、ドレインがノード６３１に接続され、ゲートが第２のノード６３２に接続され、ソースがｎチャネルトランジスタ６２２のドレインに接続される。ｎチャネルトランジスタ６２２は、ゲートが第１のクロック端子ＣＫ３に接続され、ソースが基準電位ノード（グランド電位ノード）に接続される。
【００３０】
第１の出力端子Ｑは、ノード６３２に接続される。第２の出力端子ＸＱは、ノード６３１に接続される。
【００３１】
ｐチャネルトランジスタ６１２及びｎチャネルトランジスタ６１４は、ＣＭＯＳインバータを構成する。ｐチャネルトランジスタ６１３及びｎチャネルトランジスタ６１５は、ＣＭＯＳインバータを構成する。ｐチャネルトランジスタ６１８及びｎチャネルトランジスタ６２０は、ＣＭＯＳインバータを構成する。ｐチャネルトランジスタ６１９及びｎチャネルトランジスタ６２１は、ＣＭＯＳインバータを構成する。ＣＭＯＳインバータは、入力信号を論理反転して出力する。
【００３２】
第１のクロック端子ＣＫ３がローレベル、第２のクロック端子ＸＣＫ３がハイレベルであるときには、ｐチャネルトランジスタ６１１及びｎチャネルトランジスタ６１６がオンし、書き込み回路６０１は活性化状態になる。また、その時、ｐチャネルトランジスタ６１７及びｎチャネルトランジスタ６２２はオフし、ラッチ回路６０２は不活性化状態になる。第１の入力端子Ｄがハイレベル、第２の入力端子ＸＤがローレベルのとき、ノード６３１はローレベル、ノード６３２はハイレベル、第１の出力端子Ｑはハイレベル、第２の出力端子ＸＱはローレベルになる。逆に、第１の入力端子Ｄがローレベル、第２の入力端子ＸＤがハイレベルのとき、ノード６３１はハイレベル、ノード６３２はローレベル、第１の出力端子Ｑはローレベル、第２の出力端子ＸＱはハイレベルになる。
【００３３】
第１のクロック端子ＣＫ３がハイレベル、第２のクロック端子ＸＣＫ３がローレベルであるときには、ｐチャネルトランジスタ６１１及びｎチャネルトランジスタ６１６がオフし、書き込み回路６０１が不活性化状態になる。また、その時、ｐチャネルトランジスタ６１７及びｎチャネルトランジスタ６２２はオンし、ラッチ回路６０２は活性化状態になる。トランジスタ６１８及び６２０のＣＭＯＳインバータの入力及び出力は、それぞれトランジスタ６１９及び６２１のＣＭＯＳインバータの出力及び入力に接続されているので、ノード６３１及び６３２のレベルは保持される。
【００３４】
第１のフリップフロップ回路１０２は、ＣＭＯＳインバータを有するので、差動クロック信号ＣＫ，ＸＣＫの同期エッジと第１の差動信号ＣＫ１，ＸＣＫ１のエッジのタイミングが一致すると、図３（Ｂ）のように、第２の差動信号ＣＫ２，ＸＣＫ２が中間電位になってしまい同相になる場合がある。すなわち、書き込み回路６０１のＣＭＯＳインバータの特性（トランジスタの閾値電圧）とラッチ回路６０２のＣＭＯＳインバータの特性（トランジスタの閾値電圧）と第１の差動信号ＣＫ１，ＸＣＫ１の電位に応じて、第２の差動信号ＣＫ２及びＸＣＫ２は同時に中間電位、ローレベルより少し高いレベル、ハイレベルより少し低いレベルになり得る。
【００３５】
図７は、図１の同相検出回路１０５の構成例を示す回路図である。同相検出回路１０５は、排他的論理和（ＥＸＯＲ）回路であり、差動入力端子Ｉ，ＸＩ、差動出力端子Ｑ，ＸＱ及びトランジスタ７０１〜７２４を有する。入力端子Ｉには、第１の信号ＣＫ２が入力される。入力端子ＸＩには、第２の信号ＸＣＫ２が入力される。出力端子Ｑは、同相検出信号Ｅを出力する。
【００３６】
ｐチャネルトランジスタ７０１は、ソースが電源電位ノードに接続され、ゲートが入力端子Ｉに接続され、ドレインがノード７３１に接続される。ｎチャネルトランジスタ７０２は、ドレインがノード７３１に接続され、ゲートが入力端子Ｉに接続され、ソースが基準電位ノードに接続される。ｐチャネルトランジスタ７０３は、ソースが電源電位ノードに接続され、ゲートがノード７３１に接続され、ドレインがノード７３２に接続される。ｎチャネルトランジスタ７０４は、ドレインがノード７３２に接続され、ゲートがノード７３１に接続され、ソースが基準電位ノードに接続される。
【００３７】
ｐチャネルトランジスタ７０５は、ソースが電源電位ノードに接続され、ゲートが入力端子ＸＩに接続され、ドレインがノード７３３に接続される。ｎチャネルトランジスタ７０６は、ドレインがノード７３３に接続され、ゲートが入力端子ＸＩに接続され、ソースが基準電位ノードに接続される。ｐチャネルトランジスタ７０７は、ソースが電源電位ノードに接続され、ゲートがノード７３３に接続され、ドレインがノード７３４に接続される。ｎチャネルトランジスタ７０８は、ドレインがノード７３４に接続され、ゲートがノード７３３に接続され、ソースが基準電位ノードに接続される。
【００３８】
ｐチャネルトランジスタ７０９は、ソースが電源電位ノードに接続され、ゲートがノード７３１に接続される。ｐチャネルトランジスタ７１０は、ソースがトランジスタ７０９のドレインに接続され、ゲートがノード７３４に接続され、ドレインが出力端子ＸＱに接続される。ｎチャネルトランジスタ７１１は、ドレインが出力端子ＸＱに接続され、ゲートがノード７３３に接続される。ｎチャネルトランジスタ７１２は、ドレインがトランジスタ７１１のソースに接続され、ゲートがノード７３１に接続され、ソースが基準電位ノードに接続される。
【００３９】
ｐチャネルトランジスタ７１３は、ソースが電源電位ノードに接続され、ゲートがノード７３２に接続される。ｐチャネルトランジスタ７１４は、ソースがトランジスタ７１３のドレインに接続され、ゲートがノード７３３に接続され、ドレインが出力端子ＸＱに接続される。ｎチャネルトランジスタ７１５は、ドレインが出力端子ＸＱに接続され、ゲートがノード７３４に接続される。ｎチャネルトランジスタ７１６は、ドレインがトランジスタ７１５のソースに接続され、ゲートがノード７３２に接続され、ソースが基準電位ノードに接続される。
【００４０】
ｐチャネルトランジスタ７１７は、ソースが電源電位ノードに接続され、ゲートがノード７３３に接続される。ｐチャネルトランジスタ７１８は、ソースがトランジスタ７１７のドレインに接続され、ゲートがノード７３１に接続され、ドレインが出力端子Ｑに接続される。ｎチャネルトランジスタ７１９は、ドレインが出力端子Ｑに接続され、ゲートがノード７３２に接続される。ｎチャネルトランジスタ７２０は、ドレインがトランジスタ７１９のソースに接続され、ゲートがノード７３３に接続され、ソースが基準電位ノードに接続される。
【００４１】
ｐチャネルトランジスタ７２１は、ソースが電源電位ノードに接続され、ゲートがノード７３４に接続される。ｐチャネルトランジスタ７２２は、ソースがトランジスタ７２１のドレインに接続され、ゲートがノード７３２に接続され、ドレインが出力端子Ｑに接続される。ｎチャネルトランジスタ７２３は、ドレインが出力端子Ｑに接続され、ゲートがノード７３１に接続される。ｎチャネルトランジスタ７２４は、ドレインがトランジスタ７２３のソースに接続され、ゲートがノード７３４に接続され、ソースが基準電位ノードに接続される。
【００４２】
トランジスタ７０１及び７０２はＣＭＯＳインバータを構成し、トランジスタ７０３及び７０４はＣＭＯＳインバータを構成し、トランジスタ７０５及び７０６はＣＭＯＳインバータを構成し、トランジスタ７０７及び７０８はＣＭＯＳインバータを構成する。
【００４３】
入力端子Ｉ及びＸＩが共にハイレベルのとき、出力端子Ｑはハイレベルを出力し、出力端子ＸＱはローレベルを出力する。入力端子Ｉ及びＸＩが共にローレベルのとき、出力端子Ｑはハイレベルを出力し、出力端子ＸＱはローレベルを出力する。入力端子Ｉがハイレベル、入力端子ＸＩがローレベルのとき、出力端子Ｑはローレベルを出力し、出力端子ＸＱはハイレベルを出力する。入力端子Ｉがローレベル、入力端子ＸＩがハイレベルのとき、出力端子Ｑはローレベルを出力し、出力端子ＸＱはハイレベルを出力する。すなわち、入力端子Ｉ及びＸＩのレベルが同じときには出力端子Ｑはハイレベルを出力し、入力端子Ｉ及びＸＩのレベルが異なるときには出力端子Ｑはローレベルを出力する。出力端子Ｑ及びＸＱは、相互に反転した論理レベルを出力する。
【００４４】
同相検出回路１０５は、ＣＭＯＳインバータの立ち上がり特性、立ち下がり特性、及びトランジスタの閾値電圧によって、第２の差動信号ＣＫ２及びＸＣＫ２が同相であると判断することがある。このことも、第２の差動信号ＣＫ２及びＸＣＫ２が同相となる原因の一つである。
【００４５】
出力端子Ｑは、入力端子Ｉ及びＸＩの信号の否定排他的論理和信号を出力する。出力端子ＸＱは、入力端子Ｉ及びＸＩの信号の排他的論理和信号を出力する。同相検出回路１０５は、排他的論理和回路でも否定排他的論理和回路でもよい。
【００４６】
図８は、図１のカウンタ１０６の構成例を示す図である。カウンタ１０６は、３個のフリップフロップ回路８０１〜８０３を有する。フリップフロップ回路８０１〜８０３は、電源投入時に、リセット信号ＲＳＴにより、出力端子Ｑの信号をローレベルにリセットする。フリップフロップ回路８０１は、クロック端子が同相検出信号Ｅの線に接続され、入力端子Ｄが自己の反転出力端子ＸＱに接続される。フリップフロップ回路８０２は、クロック端子がフリップフロップ回路８０１の正転出力端子Ｑに接続され、入力端子Ｄが自己の反転出力端子ＸＱに接続される。フリップフロップ回路８０３は、クロック端子がフリップフロップ回路８０２の正転出力端子Ｑに接続され、入力端子Ｄが自己の反転出力端子ＸＱに接続される。フリップフロップ回路８０１〜８０３は、クロック端子の信号の立ち下がりエッジに同期して入力端子Ｄの信号を保持し、正転出力端子Ｑから正転信号を出力し、反転出力端子ＸＱから反転信号を出力する。フリップフロップ回路８０１の正転出力端子Ｑは、カウンタ値の１ビット目（最下位ビット）の信号Ｄを出力する。フリップフロップ回路８０２の正転出力端子Ｑは、カウンタ値の２ビット目の信号Ｃを出力する。フリップフロップ回路８０３の正転出力端子Ｑは、カウンタ値の３ビット目（最上位ビット）の信号Ｂを出力する。なお、フリップフロップ回路８０１〜８０３は、クロック端子の信号の立ち上がりエッジに同期して入力信号を保持するようにしてもよい。
【００４７】
以上のように、本実施形態では、同相検出回路１０５は第２の差動信号ＣＫ２，ＸＣＫ２に同相の信号が現れると、その都度、同相検出信号Ｅとしてハイレベルパルスを出力する。このようにして得られた同相検出信号Ｅは、次段のカウンタ１０６のトリガとなり、カウンタ１０６はカウントアップしていき、設計されたビット数によるものの、現在選択されている差動クロック信号が不適切な位相関係にあればカウントが続き、いずれ最上位ビット信号Ｂが反転する。この結果、セレクタ１０１は、１８０度位相がずれた逆相の差動クロック信号に切り替える。
【００４８】
具体的には、カウンタ１０６が３ビットカウンタの場合、同相検出信号Ｅ上で４個のハイレベルパルスが発生したら、カウンタ１０６の最上位ビット信号Ｂがローレベルからハイレベルに変わる。すると、セレクタ１０１は、第１のフリップフロップ回路１０７の差動クロック信号ＣＫ，ＸＣＫの位相を１８０度ずらす（極性を反転切り換えする）。これにより、差動クロック信号ＣＫ，ＸＣＫの同期エッジのタイミングと第１の差動信号ＣＫ１，ＸＣＫ１のエッジのタイミングが離れて、第２の差動信号ＣＫ２及びＸＣＫ２で同相の論理レベルが現れることがなくなる。即ち、適切な差動クロック信号の位相によるリタイミングが行われる。
【００４９】
（第２の実施形態）
図９（Ａ）は、本発明の第２の実施形態による分周システムの構成例を示す図である。分周システムは、差動クロック信号生成回路９０１、高速可変分周器９０２及びリタイミング回路９０３を有する。リタイミング回路９０３は、第１の実施形態（図１）のリタイミング回路である。差動クロック信号生成回路９０１は、差動クロック信号ＣＫ及びＸＣＫを生成し、高速可変分周器９０２及びリタイミング回路９０３に出力する。高速可変分周器９０２は、差動クロック信号ＣＫ，ＸＣＫを可変の分周数で分周し、その分周した第１の差動信号ＣＫ１，ＸＣＫ１をリタイミング回路９０３に出力する。例えば、差動クロック信号ＣＫ，ＸＣＫは数ＧＨｚであり、第１の差動信号ＣＫ１，ＸＣＫ１は数百ＭＨｚである。第１の差動信号ＣＫ１，ＸＣＫ１は、ジッタ等の雑音が重畳された信号である。リタイミング回路９０３は、図１に示したように、第１の差動信号ＣＫ１，ＸＣＫ１を入力し、差動クロック信号ＣＫ，ＸＣＫでリタイミングされた信号Ａを出力する。信号Ａは、リタイミング回路９０３によりジッタ等の雑音特性が改善された信号である。
【００５０】
図９（Ｂ）は、図９（Ａ）の高速可変分周器９０２の構成例を示す図である。分周器９１１は、例えば２分周器であり、差動クロック信号ＣＫ，ＸＣＫを２分周し、その２分周した差動クロック信号を分周器９１２に出力する。分周器９１２は、例えば２分周器であり、分周器９１１が出力する差動クロック信号を２分周し、その２分周した差動クロック信号を遅延回路９１４に出力する。遅延回路９１４は、分周器９１２が出力する差動クロック信号を遅延し、０度、９０度、１８０度及び２７０度の信号を回転式スイッチ９１５に出力する。回転式スイッチ９１５は、分周設定回路９１６の分周設定信号に応じて、０度、９０度、１８０度又は２７０度の信号を選択して分周器９１３に出力する。分周器９１３は、例えば２分周器であり、回転式スイッチ９１５が出力する差動クロック信号を２分周し、第１の差動信号ＣＫ１，ＸＣＫ１として出力する。分周設定回路９１６は、差動クロック信号ＣＫ，ＸＣＫ、分周器９１１〜９１３の出力差動信号、及び回転スイッチ９１５の出力差動信号に応じて、分周設定信号を回転式スイッチ９１５に出力する。
【００５１】
分周器９１２の出力差動信号は、差動クロック信号ＣＫ，ＸＣＫを４分周した信号である。その４分周された信号において、９０度は差動クロック信号ＣＫ，ＸＣＫの１クロック分の長さである。ここで、３個の分周器９１１〜９１３がそれぞれ２分周を行うと、第１の差動信号ＣＫ１，ＸＣＫ１は差動クロック信号ＣＫ，ＸＣＫを８分周した信号になる。回転式スイッチ９１５が０度、９０度、１８０度、２７０度の信号を選択することにより、第１の差動信号ＣＫ１，ＸＣＫ１は差動クロック信号ＣＫ，ＸＣＫに対して７分周、８分周、９分周等に変化させることができる。以上のように、高速可変分周器９０２は、差動クロック信号ＣＫ，ＸＣＫを可変の分周数で分周し、第１の差動信号ＣＫ１，ＸＣＫ１を出力することができる。
【００５２】
なお、ディレイ回路９１４は、必ずしも必要ではなく、分周器９１２内で直列に接続された複数のフリップフロップ回路のそれぞれの出力信号を取り出すことにより、０度、９０度、１８０度、２７０度の信号を得るようにしてもよい。
【００５３】
本実施形態の分周システムは、無線通信向け高速シンセサイザ等において必要となる１機能ブロックであり、分周比をシンセサイザのシステムクロックに同期させて変化させながら、長い時間での平均値を設定するフラクショナルシンセサイザの実現に必要である。分周器９０２の出力差動信号ＣＫ１，ＸＣＫ１は、分周器９０２自身が雑音を新たに重畳していくため、リタイミング回路９０３により元の高速の差動クロック信号ＣＫ，ＸＣＫでリタイミングすることで、信号Ａの雑音特性を差動クロック信号ＣＫ，ＸＣＫなみに回復することができる。高速可変分周器９０２での遅延は、温度や電源電圧の変化や、プロセスばらつきにより変わるため、リタイミング回路９０３で用いられる差動クロック信号ＣＫ，ＸＣＫは、常に位相を監視して適切に位相が選択されることが望ましく、そのリタイミング機能に第１の実施形態のクロック位相自動切り替え機能付きリタイミング回路を用いる。
【００５４】
第１及び第２の実施形態によれば、差動クロック信号の位相を切り換えることにより、差動クロック信号の同期エッジのタイミングと第１の差動信号のエッジのタイミングをずらすことができるので、第１のフリップフロップ回路の誤動作を防止することができる。
【００５５】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【図面の簡単な説明】
【００５６】
【図１】本発明の第１の実施形態によるリタイミング回路の構成例を示す図である。
【図２】リタイミング回路の構成例を示す図である。
【図３】図３（Ａ）及び（Ｂ）は図２のリタイミング回路のクロック信号、入力信号及び出力信号のタイミングチャートである。
【図４】第１の差動信号及び差動クロック信号を示すタイミングチャートである。
【図５】図１のリタイミング回路のシミュレーション例を示すタイミングチャートである。
【図６】図１の第１のフリップフロップ回路の構成例を示す回路図である。
【図７】図１の同相検出回路の構成例を示す回路図である。
【図８】図１のカウンタの構成例を示す図である。
【図９】図９（Ａ）及び（Ｂ）は本発明の第２の実施形態による分周システムの構成例を示す図である。
【符号の説明】
【００５７】
１０１ セレクタ
１０２ 第１のフリップフロップ回路
１０３ 第２のフリップフロップ回路
１０４ 位相監視及び位相選択回路
１０５ 同相検出回路
１０６ カウンタ
【特許請求の範囲】
【請求項１】
第１及び第２のクロック端子に差動クロック信号を入力し、第１及び第２の入力端子に第１の差動信号を入力し、第１及び第２の出力端子から第２の差動信号を出力する第１のフリップフロップ回路と、
前記第２の差動信号を構成する第１及び第２の信号が同相になると同相検出信号を出力する同相検出回路と、
前記同相検出信号のカウント値をカウントするカウンタと、
前記カウンタのカウンタ値に応じて前記第１のフリップフロップ回路の前記第１及び第２のクロック端子に入力する前記差動クロック信号の位相を切り換えるセレクタと
を有することを特徴とするリタイミング回路。
【請求項２】
前記差動クロック信号は、相互に位相が反転した第１のクロック信号及び第２のクロック信号で構成され、
前記セレクタは、前記カウンタのカウンタ値が第１の値であるときには、前記第１のクロック信号を前記第１のフリップフロップ回路の前記第１のクロック端子に出力しかつ前記第２のクロック信号を前記第１のフリップフロップ回路の前記第２のクロック端子に出力し、前記カウンタのカウンタ値が第２の値であるときには、前記第１のクロック信号を前記第１のフリップフロップ回路の前記第２のクロック端子に出力しかつ前記第２のクロック信号を前記第１のフリップフロップ回路の前記第１のクロック端子に出力することを特徴とする請求項１記載のリタイミング回路。
【請求項３】
前記同相検出回路は、排他的論理和回路又は否定排他的論理和回路を有することを特徴とする請求項１又は２記載のリタイミング回路。
【請求項４】
前記第１のフリップフロップ回路は、ＣＭＯＳインバータを有することを特徴とする請求項１〜３のいずれか１項に記載のリタイミング回路。
【請求項５】
差動クロック信号を生成する差動クロック信号生成回路と、
前記差動クロック信号を分周して第１の差動信号を出力する分周器と、
前記差動クロック信号及び前記第１の差動信号を入力し、第２の差動信号を出力するリタイミング回路とを有し、
前記リタイミング回路は、
第１及び第２の入力端子に前記第１の差動信号を入力し、第１及び第２の出力端子から前記第２の差動信号を出力する第１のフリップフロップ回路と、
前記第２の差動信号を構成する第１及び第２の信号が同相になると同相検出信号を出力する同相検出回路と、
前記同相検出信号のカウント値をカウントするカウンタと、
前記カウンタのカウンタ値に応じて前記差動クロック信号の位相を切り換えて前記第１のフリップフロップ回路の第１及び第２のクロック端子に出力するセレクタと
を有することを特徴とする分周システム。
【請求項１】
第１及び第２のクロック端子に差動クロック信号を入力し、第１及び第２の入力端子に第１の差動信号を入力し、第１及び第２の出力端子から第２の差動信号を出力する第１のフリップフロップ回路と、
前記第２の差動信号を構成する第１及び第２の信号が同相になると同相検出信号を出力する同相検出回路と、
前記同相検出信号のカウント値をカウントするカウンタと、
前記カウンタのカウンタ値に応じて前記第１のフリップフロップ回路の前記第１及び第２のクロック端子に入力する前記差動クロック信号の位相を切り換えるセレクタと
を有することを特徴とするリタイミング回路。
【請求項２】
前記差動クロック信号は、相互に位相が反転した第１のクロック信号及び第２のクロック信号で構成され、
前記セレクタは、前記カウンタのカウンタ値が第１の値であるときには、前記第１のクロック信号を前記第１のフリップフロップ回路の前記第１のクロック端子に出力しかつ前記第２のクロック信号を前記第１のフリップフロップ回路の前記第２のクロック端子に出力し、前記カウンタのカウンタ値が第２の値であるときには、前記第１のクロック信号を前記第１のフリップフロップ回路の前記第２のクロック端子に出力しかつ前記第２のクロック信号を前記第１のフリップフロップ回路の前記第１のクロック端子に出力することを特徴とする請求項１記載のリタイミング回路。
【請求項３】
前記同相検出回路は、排他的論理和回路又は否定排他的論理和回路を有することを特徴とする請求項１又は２記載のリタイミング回路。
【請求項４】
前記第１のフリップフロップ回路は、ＣＭＯＳインバータを有することを特徴とする請求項１〜３のいずれか１項に記載のリタイミング回路。
【請求項５】
差動クロック信号を生成する差動クロック信号生成回路と、
前記差動クロック信号を分周して第１の差動信号を出力する分周器と、
前記差動クロック信号及び前記第１の差動信号を入力し、第２の差動信号を出力するリタイミング回路とを有し、
前記リタイミング回路は、
第１及び第２の入力端子に前記第１の差動信号を入力し、第１及び第２の出力端子から前記第２の差動信号を出力する第１のフリップフロップ回路と、
前記第２の差動信号を構成する第１及び第２の信号が同相になると同相検出信号を出力する同相検出回路と、
前記同相検出信号のカウント値をカウントするカウンタと、
前記カウンタのカウンタ値に応じて前記差動クロック信号の位相を切り換えて前記第１のフリップフロップ回路の第１及び第２のクロック端子に出力するセレクタと
を有することを特徴とする分周システム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２００９−２９０７７５（Ｐ２００９−２９０７７５Ａ）
【公開日】平成２１年１２月１０日（２００９．１２．１０）
【国際特許分類】
【出願番号】特願２００８−１４３５５６（Ｐ２００８−１４３５５６）
【出願日】平成２０年５月３０日（２００８．５．３０）
【出願人】（３０８０１４３４１）富士通マイクロエレクトロニクス株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２１年１２月１０日（２００９．１２．１０）
【国際特許分類】
【出願日】平成２０年５月３０日（２００８．５．３０）
【出願人】（３０８０１４３４１）富士通マイクロエレクトロニクス株式会社 (2,507)
【Ｆターム（参考）】
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