半導体集積回路装置
【課題】 高信頼性のデッドロック解除機能を持つＰＬＬ回路を備えた半導体集積回路装置を提供する。
【解決手段】 ＰＬＬ回路のデッドロック解除回路として、制御電圧モニタ回路によりＰＬＬ回路の位相比較出力に対応したＶＣＯ制御電圧が規定値を超えることを検出し、位相モニタ回路により基準信号と帰還信号の位相が入力半サイクル以上外れていることを検出し、判定回路により上記制御電圧モニタ回路と位相モニタ回路の両検出信号が成立した場合にのみデッドロック状態と判定して、上記ＶＣＯ制御電圧を強制的に下げてデッドロック状態の解除を行う。
【解決手段】 ＰＬＬ回路のデッドロック解除回路として、制御電圧モニタ回路によりＰＬＬ回路の位相比較出力に対応したＶＣＯ制御電圧が規定値を超えることを検出し、位相モニタ回路により基準信号と帰還信号の位相が入力半サイクル以上外れていることを検出し、判定回路により上記制御電圧モニタ回路と位相モニタ回路の両検出信号が成立した場合にのみデッドロック状態と判定して、上記ＶＣＯ制御電圧を強制的に下げてデッドロック状態の解除を行う。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路装置に関し、ＰＬＬ（フェーズ・ロックド・ループ）回路を備えたものに利用して好適な回路技術に関するものである。
【背景技術】
【０００２】
ＰＬＬ回路は、位相比較器、チャージポンプ部、フィルタ部、ＶＣＯ（電圧制御型発振回路）部、分周回路で構成されており、ＶＣＯの発振周波数を分周器でＮ分周して帰還周波数を形成して基準信号と位相比較器で比較する。上記帰還周波数が遅い場合にはＶＣＯの発振周波数を上昇する方向へ、帰還周波数が速い場合は発振周波数を遅くする方向に動作し、基準信号の周波数と帰還信号の周波数とが一致するように動作する。この結果、ＶＣＯの発振信号は、基準信号のＮ倍の周波数とされる。
【０００３】
ＰＬＬ回路が動作途中に、電源遮断により分周回路が一次停止する場合、もしくは一定時間、分周回路にリセットが入る場合や電源投入時等により帰還信号が停止することがある。図１１の波形図に示すように帰還信号が停止すると位相比較器はＶＣＯ周波数を上昇させる。ＶＣＯ周波数が上昇して分周回路の動作周波数を超えてしまうと、再度帰還が開始しても分周回路はそれに応答できずに予定より低速な信号しか出力できなくなるという誤動作を行う。その為、位相比較器は更にＶＣＯ周波数を上昇させるように動作して、上記のように一旦上昇した周波数を下げる事が出来ず、再び正常動作に戻ることはない。この状態はデッドロックと呼ばれる。
【０００４】
特開平１１−２５９０３３号公報には、デッドロックを回避するために、ＰＬＬ回路中のカウンタ出力部のパルスを検出部にて検出し、ＶＣＯ制御電圧を自動に切り替え、ＰＬＬのデッドロックを回避する技術が開示されている。つまり、分周パルスを時定数回路で平滑し、平滑電圧が高くなるとＶＣＯの制御電圧を回避するよな制御電圧に切り替える。この公報では、発振器に最低周波数を持たせる事により正常動作を保証するというものである。特開平０５−３１５９４８号公報では、ＶＣＯ入力の電圧をモニタし、フィルタ電圧の使用範囲に対して外側に上限監視電圧と下限監視電圧を設定する。上限監視電圧より高い電圧になった事を検知し、ＶＣＯ入力電圧をリセットする。リセットにより、ＶＣＯ入力電圧が低下して下限監視電圧よりも低くなったら、リセット状態が解除されて正常動作に戻り使用範囲に遷移する。以上の動作により、ＶＣＯ入力電圧をモニタすることでデッドロック検知を行っている。特開２００１−２７４６７９公報は、抵抗分圧等で比較電圧を作成、ＶＣＯ入力電圧と比較して、比較電圧より高くなった場合に、デッドロック状態と判定しフィルタ電圧のリセットを行う。
【０００５】
【特許文献１】特開平１１−２５９０３３号公報
【特許文献２】特開平０５−３１５９４８号公報
【特許文献３】特開２００１−２７４６７９公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献１は、デッドロック状態でも分周回路が不確定な動作を行い、低周波数の帰還信号を伝達することがあり、発振器の最低周波数＜デッドロック時の低周波数＜ターゲット周波数の関係が成立する可能性があり、デッドロック時に検知ができず、デッドロックが解除されない可能性がある。また、製品仕様によっては最低周波数を持つことが出来ないことや低電圧時にリセット電圧の生成が困難となる。特許文献２は、使用範囲上限より高い電圧に上限監視電圧を設定し、使用範囲より低い電圧で下限監視電圧を設定する必要がある。このように使用範囲より広い範囲で監視電圧を設定する為、実行的な使用範囲が狭くなる欠点がある。又、低電圧化の際に、監視範囲が確保できなくなる場合が生じる。引用文献３は、電圧のみをモニタする事により検知している為、フィルタ電圧が比較電圧値で正常に動作していてもリセットに遷移するため、マージンを設け、比較電圧の設定を使用範囲上限より高く設定する必要がある。
【０００７】
この発明の目的は、高信頼性のデッドロック解除機能を持つＰＬＬ回路を備えた半導体集積回路装置を提供することにある。この発明の他の目的は、低電圧まで高信頼性のデッドロック解除機能を実現したＰＬＬ回路を備えた半導体集積回路装置を提供する。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。ＰＬＬ回路のデッドロック解除回路として、制御電圧モニタ回路によりＰＬＬ回路の位相比較出力に対応したＶＣＯ制御電圧が規定値を超えることを検出し、位相モニタ回路により基準信号と帰還信号の位相が入力半サイクル以上外れていることを検出し、判定回路により上記制御電圧モニタ回路と位相モニタ回路の両検出信号が成立した場合にのみデッドロック状態と判定して、上記ＶＣＯ制御電圧を強制的に下げてデッドロック状態の解除を行う。
【発明の効果】
【０００９】
ＶＣＯ制御電圧と位相信号の両方の検出信号が成立したときのみデッドロックと判定し、その解除を行うことにより高精度で高信頼性のＰＬＬ動作を実現できる。
【発明を実施するための最良の形態】
【００１０】
図１には、この発明に係るＰＬＬ回路とそれに設けられるデッドロック解除回路の一実施例のブロック図が示されている。ＰＬＬ回路は、以下の各ブロックにより構成される。位相比較器の一方の入力には、基準信号が供給される。上記位相比較器の他方の入力には、帰還信号が分周回路を通して供給される。上記位相比較器は、周波数を上げる信号Ｎ１と、周波数を下げる信号Ｎ２とを形成し、チャージポンプ回路に伝える。チャージポンプ回路は、上記信号Ｎ１とＮ２に対応してチャージアップ電流又はディスチャージ電流を形成する。このチャージアップ電流又はディスチャージ電流は、フィルタ回路のキャパシタに伝えられて制御電圧ＶＣが生成される。この制御電圧ＶＣは、ＶＣＯの制御入力に伝えられて発振周波数の制御が行われる。そして、この発振周波数信号は、上記分周回路により分周されて上記位相比較器の帰還信号とされる。ＶＣＯは、特に制限されないが、上記制御電圧ＶＣを受ける電圧電流（ＶＩ）変換回路と、この変換電流によって動作電流が制御されるＣＭＯＳインバータ回路等のような可変遅延回路からなるリングオシレータから構成される。
【００１１】
位相比較器は、基準信号に対して帰還信号の位相が遅れているとき、言い換えるならば、周波数が低いときには位相差に対応したパルス幅の周波数を上げる信号Ｎ１を生成する。この信号Ｎ１に対応してＶＣＯの発振周波数が高くなり、分周された帰還信号の位相が進められる。位相比較器は、基準信号に対して帰還信号の位相が進んでしまうと、言い換えるならば、周波数が高くなってしまったときには位相差に対応したパルス幅の周波数を下げる信号Ｎ２を生成する。この信号Ｎ２に対応してＶＣＯの発振周波数が低くなるように制御される。このように、この位相比較信号Ｎ１又はＮ２に対応してＶＣＯの発振周波数が制御されるので、ＶＣＯの発振周波数は分周回路の分周比をＭとすると、基準信号のＭ倍の周波数に対応した発振信号を得ることができる。
【００１２】
デッドロック解除回路は、同図に点線で示したように、制御電圧モニタ回路、位相モニタ回路、判定回路及びフィルタリセット回路から構成される。上記制御電圧モニタ回路は、上記制御電圧ＶＣを受けて、かかる制御電圧ＶＣが規定電圧より大きくなったときに検出信号Ｉout を形成する。上記位相モニタ回路は、上記基準信号と位相比較器の上記周波数を上げる信号Ｎ１とを受けて、両者の位相差が所定値を超えたときに検出信号det を形成する。
【００１３】
判定回路は、上記両検出信号Ｉout 及びdet を受け、両信号Ｉout とdet とが成立したとき、言い換えるならば、両検出信号が有効となったときにデッドロック判定信号deadrst を生成する。このデッドロック判定信号deadrst は、フリップフロップ回路等に保持される。フィルタリセット回路は、上記デッドロック判定信号deadrst を受けてリセット信号を生成して、制御電圧ＶＣを強制的にディスチャージ（低下）させる。この制御電圧ＶＣの低下により、ＶＣＯの発振周波数は最も低い周波数まで低下させられる。そして、上記デッドロック解除に必要な時間経過後に初期化信号RST を生成して上記判定回路の初期化を行う。これにより、上記デッドロック判定信号deadrst を保持しているフリップフロップ回路等がリセットされて、ＰＬＬループが有効となって基準信号と帰還信号に対応したＶＣＯの発振周波数が得られる。
【００１４】
図２には、位相モニタ回路の動作の一例を説明するための波形図が示されている。同図には、ＰＬＬ正常動作波形図が示されている。位相比較器においては、基準信号に対して帰還信号が遅れている場合には、その位相差に対応して周波数を上げる信号Ｎ１を形成する。この信号Ｎ１と基準信号とを用いて、位相差が基準信号の半周期遅れたときには検出信号det をロウレベル（Ｌ）にさせる。例えば、基準信号の反転信号と上記信号Ｎ１との論理積（ＮＡＮＤ）を採ることにより、帰還信号が基準信号の半周期以内なら同図のようにハイレベルに維持される。また、位相比較器は、基準信号に対して帰還信号が進んでいる場合には、その位相差に対応して周波数を下げる信号Ｎ２をハイレベルにするが、このときには信号Ｎ１はロウレベルのままであるので、上記検出信号det はハイレベルのままに維持される。
【００１５】
図３には、位相モニタ回路の動作の他の一例を説明するための波形図が示されている。同図には、ＰＬＬデッドロック動作波形図が示されている。前記説明したようにデッドロック動作のときには、分周回路の分周動作がＶＣＯの発振周波数に追従できない帰還信号を形成している。このため、基準信号の１周期以上に渡って帰還信号がハイレベルとなるような信号となり、基準信号に対して帰還信号がみかけ上遅れた信号と見做されて、基準信号のロウレベルと帰還信号のハイレベルの期間にハイレベルとなる検出信号det が形成される。
【００１６】
図４には、制御電圧モニタ回路の一実施例の回路図が示されている。ＰチャネルＭＯＳＦＥＴＱＰ１は、ゲートに制御電圧ＶＣが供給されて、ドレインから制御電圧ＶＣに対応した電流Ｉvcを形成する。ＰチャネルＭＯＳＦＥＴＱＰ２のゲートには、定常的に回路の接地電位が供給されて、そのドレインからほぼ一定の電流Ｉrfを流すようにする。このとき、ＭＯＳＦＥＴＱＰ２のサイズは、上記ＭＯＳＦＥＴＱＰ１のサイズよりも小さく形成して、ＰＬＬ回路の制御電圧ＶＣが所定電圧に対応した判定電圧のときにＭＯＳＦＥＴＱＰ１に流れる電流Ｉvcと、上記ＭＯＳＦＥＴＱＰ２に流れる電流Ｉrfとが等しくなるようにＭＯＳＦＥＴＱＰ１とＱＰ２のサイズが設定される。
【００１７】
上記ＭＯＳＦＥＴＱＰ１に対応して、ＮチャネルＭＯＳＦＥＴＱＮ１とＱＮ２からなる第１電流ミラー回路が設けられる。同様に、上記ＭＯＳＦＥＴＱＰ２に対応してＮチャネルＭＯＳＦＥＴＱＮ３とＱＮ４からなる第２電流ミラー回路が設けられる。上記第１電流ミラー回路の入力側ＭＯＳＦＥＴＱＮ１と上記第２電流ミラー回路の出力側ＭＯＳＦＥＴＱＮ４とを並列接続し、ＭＯＳＦＥＴＱＮ１とＱＮ４のドレイン接続部に上記ＭＯＳＦＥＴＱＰ２のドレイン電流に対応した基準電流Ｉrfを流すようにする。この結果、ＭＯＳＦＥＴＱＮ１には、上記ＭＯＳＦＥＴＱＰ１とＱＰ２のドレイン電流の差分（Ｉvc−Ｉrf）を流すようにして、ＭＯＳＦＥＴＱＰ２のドレインから検出電流Ｉout(Ｉvc−Ｉrf) を形成する。
【００１８】
図５及び図６には、図４の制御電圧モニタ回路の動作を説明するための電圧−電流特性図が示されている。図５に示すようにＭＯＳＦＥＴＱＰ１のドレインには、制御電圧ＶＣが高くなるに従い低下する電流Ｉvcが流れる。一方、ＭＯＳＦＥＴＱＰ２には一定の電流Ｉrfが流れている。したがって、図６に示すように、制御電圧ＶＣが比較的高いときにはＩvc＜Ｉrfとなって検出電流Ｉout が形成されない。制御電圧ＶＣが低下してＩvc＞Ｉrfになると、その差分（Ｉvc−Ｉrf) に対応した検出電流Ｉout が形成される。以上のように、この実施例の制御電圧モニタ回路は、制御電圧（フィルタ電圧）ＶＣが判定値を超えたときに、検出電流Ioutを出力可能となる。判定電圧はＰチャネルＭＯＳＦＥＴＱＰ２との電流Ｉrfとの差分（Ｉvc−Ｉrf) により作成しており、ＭＯＳＦＥＴ等の閾値によらない為、低電圧化に対応した電圧モニタ回路とすることができる。
【００１９】
この実施例では、前記ＶＣＯが上記制御電圧ＶＣを受ける電圧電流（ＶＩ）変換回路と、この変換電流によって動作電流が制御されるＣＭＯＳインバータ又は差動増幅回路等のような可変遅延回路からなるリングオシレータから構成され、上記電圧電流（ＶＩ）変換回路としてはＰチャネルＭＯＳＦＥＴが用いられる等により、制御電圧ＶＣが低くなるに従い、発振周波数が高くなるように動作することを前提としている。
【００２０】
図７には、位相モニタ回路の動作の一例を説明するための波形図が示されている。同図には、参考として位相モニタ回路の回路も合わせて示されている。つまり、基準信号と信号Ｎ１は、それぞれインバータ回路ＮＶ１とＮＶ２を通してナンド（ＮＡＮＤ）ゲート回路Ｇ１に供給されて、検出信号det が形成される。この実施例の位相比較器は、周波数を上げる信号Ｎ１はロウレベル（Ｌ）のときに周波数上昇を指示し、ハイレベル（Ｈ）のときに上昇の停止を指示する。また、ポジエッジ（立ち上がり）比較の位相比較器を使用しているので、（１）のように基準信号のポジエッジに同期して信号Ｎ１が出力されて、遅れてくる帰還信号のポジエッジに同期して信号Ｎ１は停止する。デッドロック状態は、位相比較器が上記信号Ｎ１が発生し続けることにより生じるものであるから、上記信号Ｎ１を用いることによって簡単な構成でデッドロックを検出するための位相モニタ回路を構成することができる。
【００２１】
通常のＰＬＬロック状態では、ジッタ等で信号Ｎ１は出力されるが、基準信号がハイレベル（Ｈ）の状態で停止する。そのため、基準信号のハイレベルによりナンドゲート回路Ｇ１の出力信号はハイレベル（Ｈ）となり、信号Ｎ１は位相モニタ部の出力信号detに伝達しない。（２）のように、デッドロック等で帰還信号が停止もしくは低周波数の状態になった場合、基準周波数より低周波数の帰還信号が帰還するため、基準信号がロウレベル（Ｌ）の状態でも信号Ｎ１がロウレベル（Ｌ）になる。その為、位相モニタ部の出力信号detに信号Ｎ１が伝達される。以上より、この実施例の位相モニタ回路では、基準信号入力から帰還信号入力の位相差が、基準信号のハイレベル幅（デューティ５０％のときの半周期）より大きい場合、位相モニタ回路は出力信号detをハイレベル（Ｈ）とする。位相差が基準信号のハイレベル幅より小さい場合、位相モニタ部の出力信号detをロウレベル（Ｌ）とする。
【００２２】
図８には、判定回路の一実施例の回路図が示されている。判定回路は、位相モニタ回路から検出信号det及び制御電圧モニタ回路の検出電流Ioutを入力として、デッドロック状態の判定を行う。上記位相モニタ回路の検出信号detは、ＣＭＯＳインバータ回路ＮＶ３を通してＰチャネルＭＯＳＦＥＴＱＰ６のソースに伝えられる。このＭＯＳＦＥＴＱＰ６と電流ミラー形態にされたＰチャネルＭＯＳＦＥＴＱＰ５のソースには、ＰチャネルＭＯＳＦＥＴＱＰ７を通して電源電圧ＶＤＤが供給される。上記ＭＯＳＦＥＴＱＰ７のゲートには回路の接地電位が定常的に供給される。このＭＯＳＦＥＴＱＰ７は、上記ＣＭＯＳインバータ回路ＮＶ３のＰチャネルＭＯＳＦＥＴと同じサイズで形成される。
【００２３】
上記ＭＯＳＦＥＴＱＰ５は、ゲートとドレインとが接続されてダイオード形態にされる。そして、ＭＯＳＦＥＴＱＰ５のドレインと回路の接地電位との間には、同図には電流源として示された前記制御電圧モニタ回路の出力ＭＯＳＦＥＴＱＮ２が設けられ、上記ＭＯＳＦＥＴＱＰ５に検出電流Ｉout を流すようにされる。ＭＯＳＦＥＴＱＰ６は、上記ＭＯＳＦＥＴＱＰ５と電流ミラー形態とされるが、位相モニタ回路の検出信号detがハイレベルのときにはオフ状態（出力ハイインピーダンス状態）にされる。また、位相モニタ回路の検出信号detがロウレベルであっても、上記検出電流Ｉout が流れないときにはＰチャネルＭＯＳＦＥＴＱＰ５がオフ状態となり、それに対応してオフ状態（出力ハイインピーダンス）状態にされる。したがって、この実施例の判定回路は、制御電圧モニタ回路の検出電流Ioutが出力されており、かつ、位相モニタ回路の位相差大を示す検出信号detがロウレベルを出力しているときに、検出電流Ioutが判定電流Ｉonとして出力される。
【００２４】
判定電流Ｉonは、キャパシタＣＰに蓄積され容量電圧ＶCPを上昇させる。一定時間蓄積されるとコンパレータとしてのインバータ回路列（ＮＶ４，ＮＶ５）の論理しきい値電圧によりハイと判定をして、デッドロック検出信号deadrstをハイレベルにしてデッドロック状態と判定する。
【００２５】
この実施例の判定回路には、上記キャパシタＣＰに並列形態に微小電流源Ｉoff が設けられている。この微小電流源Ｉoff は、ＭＯＳＦＥＴＱＰ６等から流れるリーク電流を吸収するために設けられる。つまり、リーク電流によってキャパシタＣＰの容量電圧VCP が高くなった誤動作してしまうのを防止する。また、上記キャパシタＣＰには並列形態にＮチャネルＭＯＳＦＥＴＱＮ５が設けられる。このＭＯＳＦＥＴＱＮ５は、リセット信号RST によりオン状態にされて、上記キャパシタＣＰの容量電圧VCP をディスチャージさせて判定回路の初期化が行われる。
【００２６】
図９には、フィルタリセット回路の一実施例の回路図が示されている。フィルタリセット回路は、上記デッドロック検出信号deadrst及び基準信号を入力とし、フィルタ回路をリセットする出力端子及び判定回路の容量電圧をリセットする出力端子を持つ。基準信号は、１／８分周回路の入力端子ｉｎに供給される。デッドロック検出信号deadrstは、入力にハイレベル（ＶＤＤ）が供給されたフリップフロップ回路ＦＦ１のクロック端子に供給される。このフリップフロップ回路ＦＦ１のリセット端子にはノアゲート回路Ｇ２で形成されたリセット信号res が供給される。上記フリップフロップ回路ＦＦ１の出力端子ｑから起動信号stpnが形成されて分周回路及びフリップフロップ回路ＦＦ２のリセット解除信号とされる。
【００２７】
分周回路の分周出力out は、バッファ回路ＢＡ２を通してリセット信号RST として前記判定回路のＭＯＳＦＥＴＱＮ５のゲートに伝えられて、判定回路のキャパシタＣＰのリセット電流Irset2の電流経路が形成される。これより、前記インバータ回路ＮＶ４，ＮＶ５等からなるバッファ回路ＢＡ１がデッドロック検出信号deadrstをロウレベルとして判定回路のリセットが行われるが、上記フリップフロップ回路ＦＦ１により、前記デッドロック検出状態は維持されている。上記リセット信号RST は、インバータ回路ＮＶ４により反転信号RSTBとされてフィルタ回路をリセットさせるＰチャネルＭＯＳＦＥＴＱＰ８とＱＰ９をオン状態にする。これにより、フィルタ回路の制御電圧ＶＣをハイレベル（ＶＤＤ）にするリセット電流Irset1の電流経路が形成される。上記信号RSTBは、入力にハイレベル（ＶＤＤ）が供給されたフリップフロップ回路ＦＦ２のクロック端子に供給される。このフリップフロップ回路ＦＦ２の出力端子ｑから出力される信号q1と信号pdは、前記ノアゲート回路Ｇ２に入力されて、上記フリップフロップ回路ＦＦ１のリセット信号res を形成する。
【００２８】
図１０には、図９のフィルタリセット回路の動作の一例を説明するための波形図が示されている。（１）のようにＰＬＬ回路がスタンバイ状態のときには、信号pdがハイレベルとなり、フリップフロップ回路ＦＦ１はロウレベルを出力するので信号stpnがロウレベルとなり、フリップフロップ回路ＦＦ２もロウレベルを出力して信号q1がロウレベルとなっている。ＰＬＬ回路を起動することにより、信号pdがロウレベルに遷移し、信号res がハイレベルになる。
【００２９】
（２）のようにデッドロック状態となると、信号deadrstがロウレベルからハイレベルに遷移し、フリップフロップ回路ＦＦ１がハイレベルを取り込む。これにより、信号stpnがハイレベルとなり、１／８分周回路が動作を開始する。信号stpnによるリセット解除後の最初の基準信号の立ち上がり（３）によって、バッファＢＡ２を通した信号RST がハイレベルに、インバータ回路ＮＶ４を通した信号RSTBがロウレベルに遷移する。
【００３０】
信号RST がハイレベルになる事でＮチャネルＭＯＳＦＥＴＱＮ５がオン状態となって、前記図９の放電２（電流Irset2）の経路で判定回路の容量CPをリセットさせる。これにより、デッドロック検出信号deadrstはロウレベルに下がるが、前記フリップフロップ回路ＦＦ１はハイレベルを保持している。信号RSTBがロウレベルになる事で放電１（電流Irset1) の経路でフィルタ回路の制御電圧ＶＣがリセットされる。
【００３１】
１／８分周回路のカウントにより、信号stpnがハイレベルになってから基準信号の５つ目の立ち上がり（５）に応じて、信号RST がロウレベルへ、その反転信号RSTB wハイレベルに遷移する。信号RST の立ち上がりエッジによりフリップフロップ回路ＦＦ２はハイレベルを取り込み、信号q1がハイレベルに遷移し、ゲート回路Ｇ２を通して形成されたリセット信号res がロウレベルに遷移する。フリップフロップ回路ＦＦ１は、上記信号res のロウレベルによりリセットされるので、その出力信号stpnがロウレベルになる。これに対応してフリップフロップ回路ＦＦ２もリセットされて信号q1がロウレベルに遷移し、信号res がハイレベルに設定される。信号res がハイレベルに戻った時点で、デッドロック検出信号deadrst が形成される前の状態、つまりは初期状態に戻る。以上のようにして、デッドロック検出信号deadrst のロウレベル→ハイレベルへの変化によって開始されてデッドロック解除動作が、基準信号４サイクル間で自動的に判定回路の容量ＣＰ及びフィルタ回路の制御電圧をリセットし、初期状態に戻る動作が行われる。そして、（６）は、ＰＬＬ回路の引き込みが行われる状態である。
【００３２】
この実施例では、低周波数状態では制御電圧モニタ回路の検出電流Ioutが出力されない。その為、引き込み動作中に位相モニタ回路において信号detが一時的に出力されても正常に引き込み動作を行う事が可能である。よって、発振開始時のＶＣＯ出力のハイレベル幅やロウレベル幅を問題にすることがなく、発振周波数下限を設ける必要がない。又、フィルタ回路を完全にリセットすればよく、リセットレベルを設ける必要がない。制御電圧が規定値を超えて検出電流Ioutが出力されていても、位相ロックしている状態では位相モニタ回路において信号detが出力されない為、デッドロック検出信号deadrstか出力されない。その為、制御電圧モニタ回路の規定値が実使用範囲を狭めることは無く、低電圧化での動作が可能になるものである。
【００３３】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、ＶＣＯを構成するリングオシレータは、制御電流に対応した動作電流が流れるようにされた差動増幅器を用いるもの他、ＣＭＯＳインバータ回路等を用いるものであってもよい。すなわち、ＣＭＯＳインバータ回路を構成するＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥＴのそれぞれに、電流制御されたＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥＴを直列接続して、インバータ回路段での遅延時間を制御してリングオシレータを構成するようにするものであってもよい。
【００３４】
図９のように分周回路によって、デッドロック解除回路を初期状態に戻すもの他、時定数回路のようなタイマー回路によって前記同様に初期状態に戻すものであってもよい。上記制御電圧に対応した制御電流をＮチャネルＭＯＳＦＥＴで形成した場合には、制御電圧が高くなるに従い制御電流が増加して、遅延時間が短くなりリングオシレータの周波数が高くなる。この場合には、前記図４、図８及び図９等おける電圧−電流変換動作を行うＰチャネルＭＯＳＦＥＴをＮチャネルＭＯＳＦＥＴに、電流ミラー回路を構成するＮチャネルＭＯＳＦＥＴをＰチャネルＭＯＳＦＥＴに置き換えて構成する等のようにＭＯＳＦＥＴの導電型を逆にすれば同様な動作を実現することができる。この発明は、ＰＬＬ回路を含む半導体集積回路装置に広く利用できる。
【図面の簡単な説明】
【００３５】
【図１】この発明に係るＰＬＬ回路とそれに設けられるデッドロック解除回路の一実施例を示すブロック図である。
【図２】位相モニタ回路の動作の一例を説明するための波形図である。
【図３】位相モニタ回路の動作の他の一例を説明するための波形図である。
【図４】制御電圧モニタ回路の一実施例を示す回路図である。
【図５】図４の制御電圧モニタ回路の動作を説明するための電圧−電流特性図である。
【図６】図４の制御電圧モニタ回路の動作を説明するための電圧−電流特性図である。
【図７】この発明に係る位相モニタ回路の動作の一例を説明するための波形図である。
【図８】図１の判定回路の一実施例を示す回路図である。
【図９】図１のフィルタリセット回路の一実施例を示す回路図である。
【図１０】図９のフィルタリセット回路の動作の一例を説明するための波形図である。
【図１１】ＰＬＬ回路のデッドロック状態を説明するための波形図である。
【符号の説明】
【００３６】
ＱＮ１〜ＱＮ７…ＮチャネルＭＯＳＦＥＴ、ＱＰ１〜ＱＰ９…ＰチャネルＭＯＳＦＥＴ、ＶＣＯ…電圧制御発振回路、ＦＦ１，ＦＦ２…フリップフロップ回路、ＮＶ１〜ＮＶ４…インバータ回路、ＢＡ１，ＢＡ２…バッファ回路、Ｇ１，Ｇ２…ゲート回路。
【技術分野】
【０００１】
この発明は、半導体集積回路装置に関し、ＰＬＬ（フェーズ・ロックド・ループ）回路を備えたものに利用して好適な回路技術に関するものである。
【背景技術】
【０００２】
ＰＬＬ回路は、位相比較器、チャージポンプ部、フィルタ部、ＶＣＯ（電圧制御型発振回路）部、分周回路で構成されており、ＶＣＯの発振周波数を分周器でＮ分周して帰還周波数を形成して基準信号と位相比較器で比較する。上記帰還周波数が遅い場合にはＶＣＯの発振周波数を上昇する方向へ、帰還周波数が速い場合は発振周波数を遅くする方向に動作し、基準信号の周波数と帰還信号の周波数とが一致するように動作する。この結果、ＶＣＯの発振信号は、基準信号のＮ倍の周波数とされる。
【０００３】
ＰＬＬ回路が動作途中に、電源遮断により分周回路が一次停止する場合、もしくは一定時間、分周回路にリセットが入る場合や電源投入時等により帰還信号が停止することがある。図１１の波形図に示すように帰還信号が停止すると位相比較器はＶＣＯ周波数を上昇させる。ＶＣＯ周波数が上昇して分周回路の動作周波数を超えてしまうと、再度帰還が開始しても分周回路はそれに応答できずに予定より低速な信号しか出力できなくなるという誤動作を行う。その為、位相比較器は更にＶＣＯ周波数を上昇させるように動作して、上記のように一旦上昇した周波数を下げる事が出来ず、再び正常動作に戻ることはない。この状態はデッドロックと呼ばれる。
【０００４】
特開平１１−２５９０３３号公報には、デッドロックを回避するために、ＰＬＬ回路中のカウンタ出力部のパルスを検出部にて検出し、ＶＣＯ制御電圧を自動に切り替え、ＰＬＬのデッドロックを回避する技術が開示されている。つまり、分周パルスを時定数回路で平滑し、平滑電圧が高くなるとＶＣＯの制御電圧を回避するよな制御電圧に切り替える。この公報では、発振器に最低周波数を持たせる事により正常動作を保証するというものである。特開平０５−３１５９４８号公報では、ＶＣＯ入力の電圧をモニタし、フィルタ電圧の使用範囲に対して外側に上限監視電圧と下限監視電圧を設定する。上限監視電圧より高い電圧になった事を検知し、ＶＣＯ入力電圧をリセットする。リセットにより、ＶＣＯ入力電圧が低下して下限監視電圧よりも低くなったら、リセット状態が解除されて正常動作に戻り使用範囲に遷移する。以上の動作により、ＶＣＯ入力電圧をモニタすることでデッドロック検知を行っている。特開２００１−２７４６７９公報は、抵抗分圧等で比較電圧を作成、ＶＣＯ入力電圧と比較して、比較電圧より高くなった場合に、デッドロック状態と判定しフィルタ電圧のリセットを行う。
【０００５】
【特許文献１】特開平１１−２５９０３３号公報
【特許文献２】特開平０５−３１５９４８号公報
【特許文献３】特開２００１−２７４６７９公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献１は、デッドロック状態でも分周回路が不確定な動作を行い、低周波数の帰還信号を伝達することがあり、発振器の最低周波数＜デッドロック時の低周波数＜ターゲット周波数の関係が成立する可能性があり、デッドロック時に検知ができず、デッドロックが解除されない可能性がある。また、製品仕様によっては最低周波数を持つことが出来ないことや低電圧時にリセット電圧の生成が困難となる。特許文献２は、使用範囲上限より高い電圧に上限監視電圧を設定し、使用範囲より低い電圧で下限監視電圧を設定する必要がある。このように使用範囲より広い範囲で監視電圧を設定する為、実行的な使用範囲が狭くなる欠点がある。又、低電圧化の際に、監視範囲が確保できなくなる場合が生じる。引用文献３は、電圧のみをモニタする事により検知している為、フィルタ電圧が比較電圧値で正常に動作していてもリセットに遷移するため、マージンを設け、比較電圧の設定を使用範囲上限より高く設定する必要がある。
【０００７】
この発明の目的は、高信頼性のデッドロック解除機能を持つＰＬＬ回路を備えた半導体集積回路装置を提供することにある。この発明の他の目的は、低電圧まで高信頼性のデッドロック解除機能を実現したＰＬＬ回路を備えた半導体集積回路装置を提供する。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。ＰＬＬ回路のデッドロック解除回路として、制御電圧モニタ回路によりＰＬＬ回路の位相比較出力に対応したＶＣＯ制御電圧が規定値を超えることを検出し、位相モニタ回路により基準信号と帰還信号の位相が入力半サイクル以上外れていることを検出し、判定回路により上記制御電圧モニタ回路と位相モニタ回路の両検出信号が成立した場合にのみデッドロック状態と判定して、上記ＶＣＯ制御電圧を強制的に下げてデッドロック状態の解除を行う。
【発明の効果】
【０００９】
ＶＣＯ制御電圧と位相信号の両方の検出信号が成立したときのみデッドロックと判定し、その解除を行うことにより高精度で高信頼性のＰＬＬ動作を実現できる。
【発明を実施するための最良の形態】
【００１０】
図１には、この発明に係るＰＬＬ回路とそれに設けられるデッドロック解除回路の一実施例のブロック図が示されている。ＰＬＬ回路は、以下の各ブロックにより構成される。位相比較器の一方の入力には、基準信号が供給される。上記位相比較器の他方の入力には、帰還信号が分周回路を通して供給される。上記位相比較器は、周波数を上げる信号Ｎ１と、周波数を下げる信号Ｎ２とを形成し、チャージポンプ回路に伝える。チャージポンプ回路は、上記信号Ｎ１とＮ２に対応してチャージアップ電流又はディスチャージ電流を形成する。このチャージアップ電流又はディスチャージ電流は、フィルタ回路のキャパシタに伝えられて制御電圧ＶＣが生成される。この制御電圧ＶＣは、ＶＣＯの制御入力に伝えられて発振周波数の制御が行われる。そして、この発振周波数信号は、上記分周回路により分周されて上記位相比較器の帰還信号とされる。ＶＣＯは、特に制限されないが、上記制御電圧ＶＣを受ける電圧電流（ＶＩ）変換回路と、この変換電流によって動作電流が制御されるＣＭＯＳインバータ回路等のような可変遅延回路からなるリングオシレータから構成される。
【００１１】
位相比較器は、基準信号に対して帰還信号の位相が遅れているとき、言い換えるならば、周波数が低いときには位相差に対応したパルス幅の周波数を上げる信号Ｎ１を生成する。この信号Ｎ１に対応してＶＣＯの発振周波数が高くなり、分周された帰還信号の位相が進められる。位相比較器は、基準信号に対して帰還信号の位相が進んでしまうと、言い換えるならば、周波数が高くなってしまったときには位相差に対応したパルス幅の周波数を下げる信号Ｎ２を生成する。この信号Ｎ２に対応してＶＣＯの発振周波数が低くなるように制御される。このように、この位相比較信号Ｎ１又はＮ２に対応してＶＣＯの発振周波数が制御されるので、ＶＣＯの発振周波数は分周回路の分周比をＭとすると、基準信号のＭ倍の周波数に対応した発振信号を得ることができる。
【００１２】
デッドロック解除回路は、同図に点線で示したように、制御電圧モニタ回路、位相モニタ回路、判定回路及びフィルタリセット回路から構成される。上記制御電圧モニタ回路は、上記制御電圧ＶＣを受けて、かかる制御電圧ＶＣが規定電圧より大きくなったときに検出信号Ｉout を形成する。上記位相モニタ回路は、上記基準信号と位相比較器の上記周波数を上げる信号Ｎ１とを受けて、両者の位相差が所定値を超えたときに検出信号det を形成する。
【００１３】
判定回路は、上記両検出信号Ｉout 及びdet を受け、両信号Ｉout とdet とが成立したとき、言い換えるならば、両検出信号が有効となったときにデッドロック判定信号deadrst を生成する。このデッドロック判定信号deadrst は、フリップフロップ回路等に保持される。フィルタリセット回路は、上記デッドロック判定信号deadrst を受けてリセット信号を生成して、制御電圧ＶＣを強制的にディスチャージ（低下）させる。この制御電圧ＶＣの低下により、ＶＣＯの発振周波数は最も低い周波数まで低下させられる。そして、上記デッドロック解除に必要な時間経過後に初期化信号RST を生成して上記判定回路の初期化を行う。これにより、上記デッドロック判定信号deadrst を保持しているフリップフロップ回路等がリセットされて、ＰＬＬループが有効となって基準信号と帰還信号に対応したＶＣＯの発振周波数が得られる。
【００１４】
図２には、位相モニタ回路の動作の一例を説明するための波形図が示されている。同図には、ＰＬＬ正常動作波形図が示されている。位相比較器においては、基準信号に対して帰還信号が遅れている場合には、その位相差に対応して周波数を上げる信号Ｎ１を形成する。この信号Ｎ１と基準信号とを用いて、位相差が基準信号の半周期遅れたときには検出信号det をロウレベル（Ｌ）にさせる。例えば、基準信号の反転信号と上記信号Ｎ１との論理積（ＮＡＮＤ）を採ることにより、帰還信号が基準信号の半周期以内なら同図のようにハイレベルに維持される。また、位相比較器は、基準信号に対して帰還信号が進んでいる場合には、その位相差に対応して周波数を下げる信号Ｎ２をハイレベルにするが、このときには信号Ｎ１はロウレベルのままであるので、上記検出信号det はハイレベルのままに維持される。
【００１５】
図３には、位相モニタ回路の動作の他の一例を説明するための波形図が示されている。同図には、ＰＬＬデッドロック動作波形図が示されている。前記説明したようにデッドロック動作のときには、分周回路の分周動作がＶＣＯの発振周波数に追従できない帰還信号を形成している。このため、基準信号の１周期以上に渡って帰還信号がハイレベルとなるような信号となり、基準信号に対して帰還信号がみかけ上遅れた信号と見做されて、基準信号のロウレベルと帰還信号のハイレベルの期間にハイレベルとなる検出信号det が形成される。
【００１６】
図４には、制御電圧モニタ回路の一実施例の回路図が示されている。ＰチャネルＭＯＳＦＥＴＱＰ１は、ゲートに制御電圧ＶＣが供給されて、ドレインから制御電圧ＶＣに対応した電流Ｉvcを形成する。ＰチャネルＭＯＳＦＥＴＱＰ２のゲートには、定常的に回路の接地電位が供給されて、そのドレインからほぼ一定の電流Ｉrfを流すようにする。このとき、ＭＯＳＦＥＴＱＰ２のサイズは、上記ＭＯＳＦＥＴＱＰ１のサイズよりも小さく形成して、ＰＬＬ回路の制御電圧ＶＣが所定電圧に対応した判定電圧のときにＭＯＳＦＥＴＱＰ１に流れる電流Ｉvcと、上記ＭＯＳＦＥＴＱＰ２に流れる電流Ｉrfとが等しくなるようにＭＯＳＦＥＴＱＰ１とＱＰ２のサイズが設定される。
【００１７】
上記ＭＯＳＦＥＴＱＰ１に対応して、ＮチャネルＭＯＳＦＥＴＱＮ１とＱＮ２からなる第１電流ミラー回路が設けられる。同様に、上記ＭＯＳＦＥＴＱＰ２に対応してＮチャネルＭＯＳＦＥＴＱＮ３とＱＮ４からなる第２電流ミラー回路が設けられる。上記第１電流ミラー回路の入力側ＭＯＳＦＥＴＱＮ１と上記第２電流ミラー回路の出力側ＭＯＳＦＥＴＱＮ４とを並列接続し、ＭＯＳＦＥＴＱＮ１とＱＮ４のドレイン接続部に上記ＭＯＳＦＥＴＱＰ２のドレイン電流に対応した基準電流Ｉrfを流すようにする。この結果、ＭＯＳＦＥＴＱＮ１には、上記ＭＯＳＦＥＴＱＰ１とＱＰ２のドレイン電流の差分（Ｉvc−Ｉrf）を流すようにして、ＭＯＳＦＥＴＱＰ２のドレインから検出電流Ｉout(Ｉvc−Ｉrf) を形成する。
【００１８】
図５及び図６には、図４の制御電圧モニタ回路の動作を説明するための電圧−電流特性図が示されている。図５に示すようにＭＯＳＦＥＴＱＰ１のドレインには、制御電圧ＶＣが高くなるに従い低下する電流Ｉvcが流れる。一方、ＭＯＳＦＥＴＱＰ２には一定の電流Ｉrfが流れている。したがって、図６に示すように、制御電圧ＶＣが比較的高いときにはＩvc＜Ｉrfとなって検出電流Ｉout が形成されない。制御電圧ＶＣが低下してＩvc＞Ｉrfになると、その差分（Ｉvc−Ｉrf) に対応した検出電流Ｉout が形成される。以上のように、この実施例の制御電圧モニタ回路は、制御電圧（フィルタ電圧）ＶＣが判定値を超えたときに、検出電流Ioutを出力可能となる。判定電圧はＰチャネルＭＯＳＦＥＴＱＰ２との電流Ｉrfとの差分（Ｉvc−Ｉrf) により作成しており、ＭＯＳＦＥＴ等の閾値によらない為、低電圧化に対応した電圧モニタ回路とすることができる。
【００１９】
この実施例では、前記ＶＣＯが上記制御電圧ＶＣを受ける電圧電流（ＶＩ）変換回路と、この変換電流によって動作電流が制御されるＣＭＯＳインバータ又は差動増幅回路等のような可変遅延回路からなるリングオシレータから構成され、上記電圧電流（ＶＩ）変換回路としてはＰチャネルＭＯＳＦＥＴが用いられる等により、制御電圧ＶＣが低くなるに従い、発振周波数が高くなるように動作することを前提としている。
【００２０】
図７には、位相モニタ回路の動作の一例を説明するための波形図が示されている。同図には、参考として位相モニタ回路の回路も合わせて示されている。つまり、基準信号と信号Ｎ１は、それぞれインバータ回路ＮＶ１とＮＶ２を通してナンド（ＮＡＮＤ）ゲート回路Ｇ１に供給されて、検出信号det が形成される。この実施例の位相比較器は、周波数を上げる信号Ｎ１はロウレベル（Ｌ）のときに周波数上昇を指示し、ハイレベル（Ｈ）のときに上昇の停止を指示する。また、ポジエッジ（立ち上がり）比較の位相比較器を使用しているので、（１）のように基準信号のポジエッジに同期して信号Ｎ１が出力されて、遅れてくる帰還信号のポジエッジに同期して信号Ｎ１は停止する。デッドロック状態は、位相比較器が上記信号Ｎ１が発生し続けることにより生じるものであるから、上記信号Ｎ１を用いることによって簡単な構成でデッドロックを検出するための位相モニタ回路を構成することができる。
【００２１】
通常のＰＬＬロック状態では、ジッタ等で信号Ｎ１は出力されるが、基準信号がハイレベル（Ｈ）の状態で停止する。そのため、基準信号のハイレベルによりナンドゲート回路Ｇ１の出力信号はハイレベル（Ｈ）となり、信号Ｎ１は位相モニタ部の出力信号detに伝達しない。（２）のように、デッドロック等で帰還信号が停止もしくは低周波数の状態になった場合、基準周波数より低周波数の帰還信号が帰還するため、基準信号がロウレベル（Ｌ）の状態でも信号Ｎ１がロウレベル（Ｌ）になる。その為、位相モニタ部の出力信号detに信号Ｎ１が伝達される。以上より、この実施例の位相モニタ回路では、基準信号入力から帰還信号入力の位相差が、基準信号のハイレベル幅（デューティ５０％のときの半周期）より大きい場合、位相モニタ回路は出力信号detをハイレベル（Ｈ）とする。位相差が基準信号のハイレベル幅より小さい場合、位相モニタ部の出力信号detをロウレベル（Ｌ）とする。
【００２２】
図８には、判定回路の一実施例の回路図が示されている。判定回路は、位相モニタ回路から検出信号det及び制御電圧モニタ回路の検出電流Ioutを入力として、デッドロック状態の判定を行う。上記位相モニタ回路の検出信号detは、ＣＭＯＳインバータ回路ＮＶ３を通してＰチャネルＭＯＳＦＥＴＱＰ６のソースに伝えられる。このＭＯＳＦＥＴＱＰ６と電流ミラー形態にされたＰチャネルＭＯＳＦＥＴＱＰ５のソースには、ＰチャネルＭＯＳＦＥＴＱＰ７を通して電源電圧ＶＤＤが供給される。上記ＭＯＳＦＥＴＱＰ７のゲートには回路の接地電位が定常的に供給される。このＭＯＳＦＥＴＱＰ７は、上記ＣＭＯＳインバータ回路ＮＶ３のＰチャネルＭＯＳＦＥＴと同じサイズで形成される。
【００２３】
上記ＭＯＳＦＥＴＱＰ５は、ゲートとドレインとが接続されてダイオード形態にされる。そして、ＭＯＳＦＥＴＱＰ５のドレインと回路の接地電位との間には、同図には電流源として示された前記制御電圧モニタ回路の出力ＭＯＳＦＥＴＱＮ２が設けられ、上記ＭＯＳＦＥＴＱＰ５に検出電流Ｉout を流すようにされる。ＭＯＳＦＥＴＱＰ６は、上記ＭＯＳＦＥＴＱＰ５と電流ミラー形態とされるが、位相モニタ回路の検出信号detがハイレベルのときにはオフ状態（出力ハイインピーダンス状態）にされる。また、位相モニタ回路の検出信号detがロウレベルであっても、上記検出電流Ｉout が流れないときにはＰチャネルＭＯＳＦＥＴＱＰ５がオフ状態となり、それに対応してオフ状態（出力ハイインピーダンス）状態にされる。したがって、この実施例の判定回路は、制御電圧モニタ回路の検出電流Ioutが出力されており、かつ、位相モニタ回路の位相差大を示す検出信号detがロウレベルを出力しているときに、検出電流Ioutが判定電流Ｉonとして出力される。
【００２４】
判定電流Ｉonは、キャパシタＣＰに蓄積され容量電圧ＶCPを上昇させる。一定時間蓄積されるとコンパレータとしてのインバータ回路列（ＮＶ４，ＮＶ５）の論理しきい値電圧によりハイと判定をして、デッドロック検出信号deadrstをハイレベルにしてデッドロック状態と判定する。
【００２５】
この実施例の判定回路には、上記キャパシタＣＰに並列形態に微小電流源Ｉoff が設けられている。この微小電流源Ｉoff は、ＭＯＳＦＥＴＱＰ６等から流れるリーク電流を吸収するために設けられる。つまり、リーク電流によってキャパシタＣＰの容量電圧VCP が高くなった誤動作してしまうのを防止する。また、上記キャパシタＣＰには並列形態にＮチャネルＭＯＳＦＥＴＱＮ５が設けられる。このＭＯＳＦＥＴＱＮ５は、リセット信号RST によりオン状態にされて、上記キャパシタＣＰの容量電圧VCP をディスチャージさせて判定回路の初期化が行われる。
【００２６】
図９には、フィルタリセット回路の一実施例の回路図が示されている。フィルタリセット回路は、上記デッドロック検出信号deadrst及び基準信号を入力とし、フィルタ回路をリセットする出力端子及び判定回路の容量電圧をリセットする出力端子を持つ。基準信号は、１／８分周回路の入力端子ｉｎに供給される。デッドロック検出信号deadrstは、入力にハイレベル（ＶＤＤ）が供給されたフリップフロップ回路ＦＦ１のクロック端子に供給される。このフリップフロップ回路ＦＦ１のリセット端子にはノアゲート回路Ｇ２で形成されたリセット信号res が供給される。上記フリップフロップ回路ＦＦ１の出力端子ｑから起動信号stpnが形成されて分周回路及びフリップフロップ回路ＦＦ２のリセット解除信号とされる。
【００２７】
分周回路の分周出力out は、バッファ回路ＢＡ２を通してリセット信号RST として前記判定回路のＭＯＳＦＥＴＱＮ５のゲートに伝えられて、判定回路のキャパシタＣＰのリセット電流Irset2の電流経路が形成される。これより、前記インバータ回路ＮＶ４，ＮＶ５等からなるバッファ回路ＢＡ１がデッドロック検出信号deadrstをロウレベルとして判定回路のリセットが行われるが、上記フリップフロップ回路ＦＦ１により、前記デッドロック検出状態は維持されている。上記リセット信号RST は、インバータ回路ＮＶ４により反転信号RSTBとされてフィルタ回路をリセットさせるＰチャネルＭＯＳＦＥＴＱＰ８とＱＰ９をオン状態にする。これにより、フィルタ回路の制御電圧ＶＣをハイレベル（ＶＤＤ）にするリセット電流Irset1の電流経路が形成される。上記信号RSTBは、入力にハイレベル（ＶＤＤ）が供給されたフリップフロップ回路ＦＦ２のクロック端子に供給される。このフリップフロップ回路ＦＦ２の出力端子ｑから出力される信号q1と信号pdは、前記ノアゲート回路Ｇ２に入力されて、上記フリップフロップ回路ＦＦ１のリセット信号res を形成する。
【００２８】
図１０には、図９のフィルタリセット回路の動作の一例を説明するための波形図が示されている。（１）のようにＰＬＬ回路がスタンバイ状態のときには、信号pdがハイレベルとなり、フリップフロップ回路ＦＦ１はロウレベルを出力するので信号stpnがロウレベルとなり、フリップフロップ回路ＦＦ２もロウレベルを出力して信号q1がロウレベルとなっている。ＰＬＬ回路を起動することにより、信号pdがロウレベルに遷移し、信号res がハイレベルになる。
【００２９】
（２）のようにデッドロック状態となると、信号deadrstがロウレベルからハイレベルに遷移し、フリップフロップ回路ＦＦ１がハイレベルを取り込む。これにより、信号stpnがハイレベルとなり、１／８分周回路が動作を開始する。信号stpnによるリセット解除後の最初の基準信号の立ち上がり（３）によって、バッファＢＡ２を通した信号RST がハイレベルに、インバータ回路ＮＶ４を通した信号RSTBがロウレベルに遷移する。
【００３０】
信号RST がハイレベルになる事でＮチャネルＭＯＳＦＥＴＱＮ５がオン状態となって、前記図９の放電２（電流Irset2）の経路で判定回路の容量CPをリセットさせる。これにより、デッドロック検出信号deadrstはロウレベルに下がるが、前記フリップフロップ回路ＦＦ１はハイレベルを保持している。信号RSTBがロウレベルになる事で放電１（電流Irset1) の経路でフィルタ回路の制御電圧ＶＣがリセットされる。
【００３１】
１／８分周回路のカウントにより、信号stpnがハイレベルになってから基準信号の５つ目の立ち上がり（５）に応じて、信号RST がロウレベルへ、その反転信号RSTB wハイレベルに遷移する。信号RST の立ち上がりエッジによりフリップフロップ回路ＦＦ２はハイレベルを取り込み、信号q1がハイレベルに遷移し、ゲート回路Ｇ２を通して形成されたリセット信号res がロウレベルに遷移する。フリップフロップ回路ＦＦ１は、上記信号res のロウレベルによりリセットされるので、その出力信号stpnがロウレベルになる。これに対応してフリップフロップ回路ＦＦ２もリセットされて信号q1がロウレベルに遷移し、信号res がハイレベルに設定される。信号res がハイレベルに戻った時点で、デッドロック検出信号deadrst が形成される前の状態、つまりは初期状態に戻る。以上のようにして、デッドロック検出信号deadrst のロウレベル→ハイレベルへの変化によって開始されてデッドロック解除動作が、基準信号４サイクル間で自動的に判定回路の容量ＣＰ及びフィルタ回路の制御電圧をリセットし、初期状態に戻る動作が行われる。そして、（６）は、ＰＬＬ回路の引き込みが行われる状態である。
【００３２】
この実施例では、低周波数状態では制御電圧モニタ回路の検出電流Ioutが出力されない。その為、引き込み動作中に位相モニタ回路において信号detが一時的に出力されても正常に引き込み動作を行う事が可能である。よって、発振開始時のＶＣＯ出力のハイレベル幅やロウレベル幅を問題にすることがなく、発振周波数下限を設ける必要がない。又、フィルタ回路を完全にリセットすればよく、リセットレベルを設ける必要がない。制御電圧が規定値を超えて検出電流Ioutが出力されていても、位相ロックしている状態では位相モニタ回路において信号detが出力されない為、デッドロック検出信号deadrstか出力されない。その為、制御電圧モニタ回路の規定値が実使用範囲を狭めることは無く、低電圧化での動作が可能になるものである。
【００３３】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、ＶＣＯを構成するリングオシレータは、制御電流に対応した動作電流が流れるようにされた差動増幅器を用いるもの他、ＣＭＯＳインバータ回路等を用いるものであってもよい。すなわち、ＣＭＯＳインバータ回路を構成するＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥＴのそれぞれに、電流制御されたＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥＴを直列接続して、インバータ回路段での遅延時間を制御してリングオシレータを構成するようにするものであってもよい。
【００３４】
図９のように分周回路によって、デッドロック解除回路を初期状態に戻すもの他、時定数回路のようなタイマー回路によって前記同様に初期状態に戻すものであってもよい。上記制御電圧に対応した制御電流をＮチャネルＭＯＳＦＥＴで形成した場合には、制御電圧が高くなるに従い制御電流が増加して、遅延時間が短くなりリングオシレータの周波数が高くなる。この場合には、前記図４、図８及び図９等おける電圧−電流変換動作を行うＰチャネルＭＯＳＦＥＴをＮチャネルＭＯＳＦＥＴに、電流ミラー回路を構成するＮチャネルＭＯＳＦＥＴをＰチャネルＭＯＳＦＥＴに置き換えて構成する等のようにＭＯＳＦＥＴの導電型を逆にすれば同様な動作を実現することができる。この発明は、ＰＬＬ回路を含む半導体集積回路装置に広く利用できる。
【図面の簡単な説明】
【００３５】
【図１】この発明に係るＰＬＬ回路とそれに設けられるデッドロック解除回路の一実施例を示すブロック図である。
【図２】位相モニタ回路の動作の一例を説明するための波形図である。
【図３】位相モニタ回路の動作の他の一例を説明するための波形図である。
【図４】制御電圧モニタ回路の一実施例を示す回路図である。
【図５】図４の制御電圧モニタ回路の動作を説明するための電圧−電流特性図である。
【図６】図４の制御電圧モニタ回路の動作を説明するための電圧−電流特性図である。
【図７】この発明に係る位相モニタ回路の動作の一例を説明するための波形図である。
【図８】図１の判定回路の一実施例を示す回路図である。
【図９】図１のフィルタリセット回路の一実施例を示す回路図である。
【図１０】図９のフィルタリセット回路の動作の一例を説明するための波形図である。
【図１１】ＰＬＬ回路のデッドロック状態を説明するための波形図である。
【符号の説明】
【００３６】
ＱＮ１〜ＱＮ７…ＮチャネルＭＯＳＦＥＴ、ＱＰ１〜ＱＰ９…ＰチャネルＭＯＳＦＥＴ、ＶＣＯ…電圧制御発振回路、ＦＦ１，ＦＦ２…フリップフロップ回路、ＮＶ１〜ＮＶ４…インバータ回路、ＢＡ１，ＢＡ２…バッファ回路、Ｇ１，Ｇ２…ゲート回路。
【特許請求の範囲】
【請求項１】
ＰＬＬ回路と、
デッドロック解除回路とを備え、
上記デッドロック解除回路は、
上記ＰＬＬ回路の位相比較出力に対応したＶＣＯ制御電圧が規定値を超えることを検出する制御電圧モニタ回路と、
基準信号と帰還信号の位相が入力され、半サイクル以上外れていることを検出する位相モニタ回路と、
上記制御電圧モニタ回路と位相モニタ回路の検出信号を受けて、両検出信号が成立した場合にのみデッドロック状態と判定する判定回路を含み、
上記判定回路の出力信号により上記ＶＣＯ制御電圧を強制的に下げてデッドロック状態の解除を行うことを特徴とする半導体集積回路装置。
【請求項２】
請求項１において、
上記ＶＣＯ制御電圧は、上記位相比較出力を受けて動作するチャージポンプ回路により充放電が行われる第１キャパシタを含むフィルタ回路で形成されるものであり、
上記判定回路の出力信号により、上記フィルタ回路の第１キャパシタを強制的に放電させてデッドロック状態の解除が行われることを特徴とする半導体集積回路装置。
【請求項３】
請求項２において、
上記位相モニタ回路は、上記基準信号と上記位相比較出力のうち周波数を上げるよう指示する位相出力との論理積を採ることにより検出信号を形成するものであることを特徴とする半導体集積回路装置。
【請求項４】
請求項３において、
上記制御電圧モニタ回路は、
上記ＶＣＯ制御電圧をゲートに受ける第１ＰチャネルＭＯＳＦＥＴと、
上記規定値に対応した電流を流す第２ＰチャネルＭＯＳＦＥＴと、
上記第１ＰチャネルＭＯＳＦＥＴのドレイン電流を受けるＮチャネルＭＯＳＦＥＴからなる第１電流ミラー回路と、
上記第２ＰチャネルＭＯＳＦＥＴのドレイン電流を受けるＮチャネルＭＯＳＦＥＴからなる第２電流ミラー回路とを含み、
上記第２電流ミラー回路の出力側ＭＯＳＦＥＴと、上記第１電流ミラー回路の入力側ＭＯＳＦＥＴとを並列接続して第１ＰチャネルＭＯＳＦＥＴと第２ＰチャネルＭＯＳＦＥＴの両ドレイン電流の差分に対応したモニタ電流を上記第１電流ミラー回路の出力側ＭＯＳＦＥＴから取り出してなることを特徴とする半導体集積回路装置。
【請求項５】
請求項４において、
上記判定回路は、
上記モニタ電流を受けるダイオード形態の第３ＰチャネルＭＯＳＦＥＴと、
上記第３ＰチャネルＭＯＳＦＥＴと電流ミラー形態にされ、上記位相検出信号に対応したハイレベルがソースに供給される第４ＰチャネルＭＯＳＦＥＴと、
上記第４ＰチャネルＭＯＳＦＥＴのドレイン電流により充電される第２キャパシタと、
上記第２キャパシタの電圧を判定する電圧比較回路とを備え
上記電圧比較回路からデッドロック状態の検出信号を送出することを特徴とする半導体集積回路装置。
【請求項６】
請求項５において、
上記判定回路の電圧比較回路は、２つのＣＭＯＳインバータ回路からなり、
上記第４ＰチャネルＭＯＳＦＥＴのソースは、上記位相検出信号を形成する出力側ＣＭＯＳインバータ回路の出力端子に接続され、
上記第３ＭＯＳＦＥＴのソースと電源電圧との間には、上記出力側ＣＭＯＳインバータ回路のＰチャネルＭＯＳＦＥＴに対応し、ゲートに回路の接地電位が与えられたダミーＰチャネルＭＯＳＦＥＴが設けられるものであることを特徴とする半導体集積回路装置。
【請求項７】
請求項６において、
上記第２キャパシタには、それに流れ込むリーク電流に対応したオフセット電流を流す電流源が並列形態に設けられてなることを特徴とする半導体集積回路装置。
【請求項８】
請求項７において、
上記判定回路によりデッドロック解除動作が開始されてから一定期間経過後に上記デッドロック解除回路を初期状態に戻すリセット回路を更に備えてなることを特徴とする半導体集積回路装置。
【請求項９】
請求項８において、
上記リセット回路は、上記デッドロック解除動作が開始されることにより動作を開始し、上記基準電圧を分周する分周回路からなり、上記デッドロック解除に必要な動作時間を越える分周動作を行って上記デッドロック解除回路を初期状態に戻すリセット信号を形成することを特徴とする半導体集積回路装置。
【請求項１】
ＰＬＬ回路と、
デッドロック解除回路とを備え、
上記デッドロック解除回路は、
上記ＰＬＬ回路の位相比較出力に対応したＶＣＯ制御電圧が規定値を超えることを検出する制御電圧モニタ回路と、
基準信号と帰還信号の位相が入力され、半サイクル以上外れていることを検出する位相モニタ回路と、
上記制御電圧モニタ回路と位相モニタ回路の検出信号を受けて、両検出信号が成立した場合にのみデッドロック状態と判定する判定回路を含み、
上記判定回路の出力信号により上記ＶＣＯ制御電圧を強制的に下げてデッドロック状態の解除を行うことを特徴とする半導体集積回路装置。
【請求項２】
請求項１において、
上記ＶＣＯ制御電圧は、上記位相比較出力を受けて動作するチャージポンプ回路により充放電が行われる第１キャパシタを含むフィルタ回路で形成されるものであり、
上記判定回路の出力信号により、上記フィルタ回路の第１キャパシタを強制的に放電させてデッドロック状態の解除が行われることを特徴とする半導体集積回路装置。
【請求項３】
請求項２において、
上記位相モニタ回路は、上記基準信号と上記位相比較出力のうち周波数を上げるよう指示する位相出力との論理積を採ることにより検出信号を形成するものであることを特徴とする半導体集積回路装置。
【請求項４】
請求項３において、
上記制御電圧モニタ回路は、
上記ＶＣＯ制御電圧をゲートに受ける第１ＰチャネルＭＯＳＦＥＴと、
上記規定値に対応した電流を流す第２ＰチャネルＭＯＳＦＥＴと、
上記第１ＰチャネルＭＯＳＦＥＴのドレイン電流を受けるＮチャネルＭＯＳＦＥＴからなる第１電流ミラー回路と、
上記第２ＰチャネルＭＯＳＦＥＴのドレイン電流を受けるＮチャネルＭＯＳＦＥＴからなる第２電流ミラー回路とを含み、
上記第２電流ミラー回路の出力側ＭＯＳＦＥＴと、上記第１電流ミラー回路の入力側ＭＯＳＦＥＴとを並列接続して第１ＰチャネルＭＯＳＦＥＴと第２ＰチャネルＭＯＳＦＥＴの両ドレイン電流の差分に対応したモニタ電流を上記第１電流ミラー回路の出力側ＭＯＳＦＥＴから取り出してなることを特徴とする半導体集積回路装置。
【請求項５】
請求項４において、
上記判定回路は、
上記モニタ電流を受けるダイオード形態の第３ＰチャネルＭＯＳＦＥＴと、
上記第３ＰチャネルＭＯＳＦＥＴと電流ミラー形態にされ、上記位相検出信号に対応したハイレベルがソースに供給される第４ＰチャネルＭＯＳＦＥＴと、
上記第４ＰチャネルＭＯＳＦＥＴのドレイン電流により充電される第２キャパシタと、
上記第２キャパシタの電圧を判定する電圧比較回路とを備え
上記電圧比較回路からデッドロック状態の検出信号を送出することを特徴とする半導体集積回路装置。
【請求項６】
請求項５において、
上記判定回路の電圧比較回路は、２つのＣＭＯＳインバータ回路からなり、
上記第４ＰチャネルＭＯＳＦＥＴのソースは、上記位相検出信号を形成する出力側ＣＭＯＳインバータ回路の出力端子に接続され、
上記第３ＭＯＳＦＥＴのソースと電源電圧との間には、上記出力側ＣＭＯＳインバータ回路のＰチャネルＭＯＳＦＥＴに対応し、ゲートに回路の接地電位が与えられたダミーＰチャネルＭＯＳＦＥＴが設けられるものであることを特徴とする半導体集積回路装置。
【請求項７】
請求項６において、
上記第２キャパシタには、それに流れ込むリーク電流に対応したオフセット電流を流す電流源が並列形態に設けられてなることを特徴とする半導体集積回路装置。
【請求項８】
請求項７において、
上記判定回路によりデッドロック解除動作が開始されてから一定期間経過後に上記デッドロック解除回路を初期状態に戻すリセット回路を更に備えてなることを特徴とする半導体集積回路装置。
【請求項９】
請求項８において、
上記リセット回路は、上記デッドロック解除動作が開始されることにより動作を開始し、上記基準電圧を分周する分周回路からなり、上記デッドロック解除に必要な動作時間を越える分周動作を行って上記デッドロック解除回路を初期状態に戻すリセット信号を形成することを特徴とする半導体集積回路装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２００６−１７４３５８（Ｐ２００６−１７４３５８Ａ）
【公開日】平成１８年６月２９日（２００６．６．２９）
【国際特許分類】
【出願番号】特願２００４−３６７６８５（Ｐ２００４−３６７６８５）
【出願日】平成１６年１２月２０日（２００４．１２．２０）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成１８年６月２９日（２００６．６．２９）
【国際特許分類】
【出願日】平成１６年１２月２０日（２００４．１２．２０）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
[ Back to top ]