【課題】本発明は、デュアル・プル・アップ及びプル・ダウン・トランジスタの複数の個々に制御できるセグメントのパラレル構成を有するセグメント化自己直列終端（ＳＳＳＴ）送信機の設計を用いて振幅、プリ・エンファシス及びスルー・レートの柔軟な制御を可能にする回路設計方法及び送信機を提供する。本発明は、供給電圧を調整することにより、自己直列終端（ＳＳＴ）送信機の全体にわたって正確な出力を供給／維持する機構をも提供する。
【解決手段】振幅制御、スルー・レート制御及びプリ・エンファシス制御は、様々なセグメントに対する通常入力または反転入力の操作／選択により可能になる。供給電圧の調整は従来のシリアル・リンク受信機ターミネーション電圧との互換性を可能にし、これら電圧が装置への通常の供給よりも大きければ送信機出力装置を保護する。 （もっと読む）

【課題】被検査装置（ＤＵＴ）の出力インピーダンスを許容インピーダンスの所定の範囲内に実質的に正確に較正することを行う。
【解決手段】ＤＵＴは、ソース直列終端（ＳＳＴ）シリアル・リンク送信器の一部であり、当該送信器において、並列トランジスタの２つの分岐は、それぞれ、並列分岐の特定のトランジスタがオンになる場合に、インピーダンス値を提供する。当該インピーダンス値は、直列接続された抵抗器に付加されて、出力インピーダンスを提供する。ＤＵＴは、抵抗器に直列な並列トランジスタの１つの分岐からなる。ＤＵＴの出力インピーダンスは、基準抵抗器の抵抗と比較され、比較器は、出力インピーダンスが基準抵抗の予め設定されたパーセンテージ変動内に収まるかどうかに基づいて、制御信号を提供する。制御信号は、ＤＵＴインピーダンス値が所望の範囲内に収まるまで、並列分岐内のトランジスタを個別にオンまたはオフするように動作するＦＳＭ（有限ステート・マシン）によって処理される。 （もっと読む）

【課題】 ＺＱキャリブレーション回路を備えた半導体装置は、使用状態によりそのインピーダンスは異なるために、実使用状態においては適時ＺＱキャリブレーションされる。しかし、実動作中の短期間の規定されたクロック数内では正しくＺＱキャリブレーションできないという問題がある。
【解決手段】 ＺＱキャリブレーションコマンドと異なる外部からのコマンドからＺＱキャリブレーションコマンドを内部生成し、ＺＱキャリブレーション動作を自動的に追加実施させる。入力されたコマンドから次のコマンド入力までのコマンド間隔を有効活用することにより、ＺＱキャリブレーション期間を確保する。このコマンドとしては、セルフリフレッシュコマンドがより好ましい。ＺＱキャリブレーション動作を追加することでＺＱキャリブレーション間隔が短くなりより正確なＺＱキャリブレーション動作が行えるＺＱキャリブレーション回路が得られる。 （もっと読む）

【課題】並列同調回路の同調周波数の変化時にアンテナインピーダンスとの整合調整が不要で良好な周波数選択度と改善した雑音指数の受信機入力回路を提供する。
【解決手段】Ｒ−∞形ローパスフィルタ２と小容量結合キャパシタ素子３と並列同調回路４とからなり、ローパスフィルタ２は、直列接続インダクタ素子８及び第１キャパシタ素子９と分路接続第２キャパシタ素子１０とを有しており、第１及び第２キャパシタ素子８、９は、通常の分路接続キャパシタ素子を２分割したもので、その総合容量値を通常の分路接続キャパシタ素子の容量値に等しく選び、並列同調回路４は同調用第１可変容量キャパシタ素子１２を用い、結合キャパシタ素子３に第２可変容量キャパシタ素子を用い、並列同調回路４の同調周波数を第１可変容量キャパシタ素子１２の容量を調整して変化させる際、その容量の調整に連動して結合キャパシタ素子３の容量値を変更させる。 （もっと読む）

【課題】出力インピーダンスを伝送インピーダンス及び受信インピーダンスに效率的にマッチングさせることができる出力ドライバーを提供する。
【解決手段】モードレジスターセットを用いてインピーダンスを制御する出力ドライバーが掲示される。本発明の出力ドライバーは、データ信号によるメイン信号を所定の伝送線で出力及びドライビングするメインドライビング回路、補助信号を前記伝送線で出力及びドライビングする補助ドライビング回路及びモードレジスターセットを備える。モードレジスターセットは、インピーダンス制御信号群、ドライビング幅制御信号群及び遅延制御信号群を生成する。前記インピーダンス制御信号群、前記ドライビング幅制御信号群及び前記遅延制御信号群によって、補助インピーダンス（ＳＩＭ）の大きさ、補助信号（ＸＳＤＲ）のドライビング幅及びドライビング時点に対する制御が可能である。 （もっと読む）

【課題】オンダイターミネーションが動作する周波数に関係なく、遅延固定ループクロックと内部クロックとの間のクロックドメインエラーを解決し、所望のタイミングにオンダイターミネーション動作を行うことができるオンダイターミネーション制御方法及びそれに係る制御回路を提供する。
【解決手段】外部クロック及び遅延固定ループクロックを受信して、それぞれのクロックがトグルされる数を設定された値からカウントするカウンタ部と、オンダイターミネーション命令信号に応答し、前記外部クロックカウント値と前記遅延固定ループカウント値とを比較し、その値に応じてオンダイターミネーションの動作を制御する比較制御部とを備える。 （もっと読む）

【課題】レイテンシ情報を利用してオンダイターミネーション（ＯＤＴ;On Die Termination）回路のイネーブル時間を決定できるようにする技術を提供すること。
【解決手段】オンダイターミネーション制御信号をバッファリングして内部クロックに同期された互いに異なる遅延時間を有する複数個の制御信号を出力し、第１レイテンシ情報に応じて複数個の制御信号のうちいずれかを選択してレイテンシ制御信号を出力するレイテンシブロックと、レイテンシ制御信号のアクティブの時、第２レイテンシ情報を初期値として内部クロックをカウントした第１制御信号と、出力クロックをカウントして発生した第２制御信号を比較して、オンダイターミネーションイネーブル信号のアクティブの時点を制御するイネーブル信号発生部と、ターミネーションの抵抗値を制御するオンダイターミネーション部とを備える。 （もっと読む）

【課題】本発明はオンダイターミネーション制御装置に関し、特に、ＯＤＴ（Ｏｎ−Ｄｉｅ Ｔｅｒｍｉｎａｔｉｏｎ）とＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）のディセーブル状態でクロック信号を制御し電流の無駄使いを抑えることのできるオンダイターミネーション制御装置を提供すること。
【解決手段】本発明のオンダイターミネーション制御装置は、モード設定に応じて状態が異なるようにするクロック制御信号を出力するモードレジスタセットと、前記クロック制御信号のアクティブ状態に応じて第１内部クロックと第１同期クロックを受信し、第２内部クロックと第２同期クロックを選択的に出力するクロック制御部と、ＯＤＴ制御信号を受信し、前記第２内部クロックと前記第２同期クロックに同期して、オンダイターミネーションブロックの動作を制御するオンダイターミネーション制御部とを備える。 （もっと読む）

【課題】差動出力信号の変化速度を調節する。
【解決手段】第１電流源１０は、高電位側に設けられ、第１駆動電流Ｉｄｒｖ１を生成する。第２電流源１２は、低電位側に設けられ、第１電流源１０と略同一の第２駆動電流Ｉｄｒｖ２を生成する。第１スイッチ群１４は、第１電流源１０および第２電流源１２の間に設けられ、差動入力信号Ｓｉｎ１に応じて相補的にオンオフする第１トランジスタＭ１、第２トランジスタＭ２を含む。第２スイッチ群１６は、第１スイッチ群１４と並列に設けられ、差動入力信号Ｓｉｎ２にもとづき、第１スイッチ群１４とは逆相で相補的にオン、オフする第３トランジスタＭ３、第４トランジスタＭ４を含む。第１出力端子２４と第２出力端子２６の間には、可変抵抗素子Ｒｖａｒが設けられる。第１駆動電流Ｉｄｒｖ１、第２駆動電流Ｉｄｒｖ２は、第１出力端子２４、第２出力端子２６間の合成インピーダンスに反比例するように設定される。 （もっと読む）

【課題】分岐された差動配線での放射ノイズの低減を図った配線基板を提供する。
【解決手段】差動信号出力素子からの差動信号が接続点から差動信号バス配線に入力され、接続点と両端それぞれＮ対の分岐配線で分岐され、２Ｎ個の差動信号入力素子に入力される。差動信号出力素子から差動信号入力素子間の配線の実効長を半波長とする周波数ｆにおいて、分岐配線および差動信号入力素子の全体での入力インピーダンスＺbnと、差動バス配線の特性インピーダンスＺ１とが０．８・Ｚ１≦Ｚbn／Ｎ≦１．２・Ｚ１の関係を満たす。 （もっと読む）

【課題】波形品質の劣化、電源バウンス、及び電磁波放射を抑制して、高速動作を実現すると共に、使用ピンの数の増大及び回路規模の拡大を抑制することができるようにする。
【解決手段】バス回路１０は、伝送線路１２と、伝送線路１２の送信端に接続されたオープンドレインのＰＭＯＳ素子からなる駆動スイッチング回路１４と、一端が伝送線路１２の受信端に接続された終端抵抗１６と、インダクタンス成分を有する接続回路２０を介して、終端抵抗１６の他端に接続され、終端電位となっている電源２２と、終端抵抗１６の一端に接続され、かつ、信号を受信するためのレシーバ素子１８とを備える。バス回路１０は、ドレインが、終端抵抗１６を迂回するように接続回路２０を介して電源２２に接続され、ソースが接地されているＮＭＯＳ素子からなる迂回スイッチング回路２４を備え、迂回スイッチング回路２４のゲートは伝送線路１２の受信端に接続されている。 （もっと読む）

【課題】 伝送信号の反射による不要輻射を抑圧する。
【解決手段】 送信信号駆動等価回路部装置１１と信号受信等価回路部装置１３との間を基板伝送線路部装置１２で接続してパルス信号を伝送する伝送システムにおいて、伝送線路部装置１２の信号受信等価回路部装置１３に接続される端部に、伝送線路インピーダンス相当のインピーダンスを有する一次終端回路１２１を並列接続し、基板伝送線路部装置１２の信号受信等価回路部装置１３に接続される端部に、伝送線路インピーダンスの半分相当のインピーダンスを有する二次終端回路を直列接続する。 （もっと読む）

【課題】 信号の減衰を防止し、素子内でインピーダンスマッチングが取れるＳＡＷフィルタモジュールおよび信号伝送装置を提供する。
【解決手段】 ＳＡＷフィルタモジュール１０は、ＳＡＷフィルタ２０と、前記ＳＡＷフィルタ２０の入力側および出力側に接続されたマッチング回路と、前記ＳＡＷフィルタ２０の入力側および出力側の少なくともいずれか一方に接続された信号増幅回路と、を備えた構成である。そしてマッチング回路、またはマッチング回路と信号増幅回路は、バッファ３２，３４を構成している。 （もっと読む）

【課題】インピーダンスマッチングにおける電流を低減しつつ、コストの増大および装置の大型化を抑制することを目的とする。
【解決手段】印刷装置１にＣＰＵ７と画像メモリ８とを設ける。さらに、ＣＰＵ７と画像メモリ８との間で、画像データを表現する信号を入出力するインターフェース回路装置１０を設ける。インターフェース回路装置１０は複数のＳＳＴＬ回路１１ないし１８によって構成する。また、画像データにおいて、互いに隣接する画素Ｐ１，Ｐ２のうち、画素Ｐ１を非反転画素、画素Ｐ２を反転画素とする。画素Ｐ１を表現する信号が入力されるＳＳＴＬ回路１１ないし１４では、入力信号を反転させないように非反転素子２１に入力信号を入力する。一方、反転画素である画素Ｐ２を表現する信号が入力されるＳＳＴＬ回路１５ないし１８では、入力信号を反転させるように反転素子２３に入力信号を入力させる。 （もっと読む）

【課題】メモリコントローラ側からOCDインピーダンス調整機能を用いたDDR2メモリの出力バッファのインピーダンス調整を行う。
【解決手段】入力信号を共通に受け、インピーダンスが可変自在な、プルアップ及びプルダウン用の第１の出力バッファ（P1、N1）と第２のバッファ（P2、N2）を備え、第１及び第２のバッファから出力される第１及び第２の信号をそれぞれ受ける第１及び第２の端子（DQS、DQSB）と、第１の端子と前記第２の端子の間に直列に接続された第１及び第２のスイッチ（SW1、SW2）と、第１、第２のスイッチの接続点D１の電圧と基準電圧VREFとを比較する比較器１２と、比較器からの比較結果を受け、第１及び／又は第２のバッファのインピーダンスを可変に設定する制御を行うとともに、前記第１および第２のスイッチ（SW1、SW2）のオン・オフ制御を行う制御回路１１を備える。 （もっと読む）

【課題】低電圧差動信号受信器及びそれの終端抵抗値の設定方法を提供する。
【解決手段】低電圧差動信号受信器は、外部から提供される基準電圧を感知して第１信号を出力する第１受信部、抵抗制御コードに基づいて可変される可変終端抵抗部の両端に外部から提供される基準電流によって形成される電圧を感知して第２信号を出力する第２受信部を含む。低電圧差動信号受信器は、第１信号と第２信号とを比較してカウンタ制御信号を出力する比較部及びカウンタ制御信号に応答して可変終端抵抗部の抵抗値を変動させるための抵抗制御コードを可変終端抵抗に出力するアップ／ダウンカウンタ部を更に含む。アップ／ダウンカウンタ部は、可変終端抵抗部に抵抗制御コードを提供する。 （もっと読む）

【課題】
抵抗値の変動を低減することができる半導体回路及び抵抗値制御方法を提供すること。
【解決手段】
本発明にかかる半導体回路は、Ｐｃｈトランジスタ１１が設けられた終端抵抗回路１０と、Ｐｃｈトランジスタ１１のゲート端子に制御信号２７を出力し、終端抵抗回路１０の抵抗値を制御する制御回路２０とを備えた半導体回路であって、制御回路２０がＰｃｈトランジスタ１１の抵抗値を変化させる特定のパラメータに対してＰｃｈトランジスタ１１と同じ方向に抵抗値が変化するＰｃｈトランジスタ２１と、Ｐｃｈトランジスタ２１よりも抵抗値の変動の小さい抵抗２３とを備え、Ｐｃｈトランジスタ２１と抵抗２３との間の電圧に基づいて制御信号２７を出力するものである。 （もっと読む）

【課題】ＯＤＴ動作タイミングを容易に調節できる半導体メモリ装置を提供すること。
【解決手段】本発明の半導体メモリ装置は、データ入力パッドと、外部から入力されるＯＤＴ信号を入力されたデコード値に対応するインピーダンス値の選択信号として出力するＯＤＴ動作制御部と、前記インピーダンス値の選択信号に応答しインピーダンス値を調節するためのインピーダンス調整回路部と、内部生成されるＯＤＴ制御信号を、第１タイミングと同じタイミングだけ遅延させて出力するための第１遅延調整部と、前記出力された信号を第２タイミングと同じタイミングだけ遅延させて出力するための第２遅延調整部と、現在の状態が、モジュールの第１ランクと第２ランクのどちらで用いられるのかによって、前記第１遅延調整部の出力または第２遅延調整部の出力を前記ＯＤＴ信号の制御で行うＯＤＴタイミング制御部とを備える。 （もっと読む）

【課題】 ノイズが大きい環境下で、高精度なインピーダンス調整を可能ならしめ，かつその回路規模が小さくコストパフォーマンスに優れるインピーダンス制御回路およびインピーダンス制御方法を提供する。
【解決手段】 第１のバイナリカウンタ（ｎビット）と，第２のバイナリカウンタ（ｎ＋ｋビット）と，タイミング制御回路とを備える。第１のバイナリカウンタは、整合回路のレプリカにｎビットのインピーダンス制御コードを順次送出する。第２のバイナリカウンタは、整合回路のレプリカの出力とレファレンス電圧との比較結果に基づき、比較結果が１となる回数をカウントする。タイミング制御回路は、この一連の制御を２^ｋ回繰り返して行い、第２のバイナリカウンタの上位ｎビット出力を取り込む。そして、上位ｎビット出力を、タイミング信号とともに整合回路に送信して当該整合回路のインピーダンス値を所望の値に制御する。 （もっと読む）

【課題】 簡単な制御により高周波数での有効出力データ期間の確保を可能にした出力回路を備えた半導体集積回路装置及びデータ転送レートを高くすることができる半導体集積回路装置を提供する。
【解決手段】 ＣＭＯＳ出力回路を構成するＮチャネル出力ＭＯＳＦＥＴにゲートが共通接続され、上記ＣＭＯＳ出力回路を構成するＰチャネル出力ＭＯＳＦＥＴのゲート容量と上記Ｎチャネル出力ＭＯＳＦＥＴのゲート容量の差分に対応したゲート容量を持つようにされたダミーＭＯＳＦＥＴを設け、Ｎチャネル出力ＭＯＳＦＥＴの入力容量とＰチャネル出力ＭＯＳＦＥＴの入力容量を同等とする。 （もっと読む）