【課題】終端抵抗を調整するためのレプリカ抵抗の抵抗値を寄生抵抗に依らずに正確に外付けのリファレンス抵抗に合わせることができるようにする。
【解決手段】ＬＳＩ100内に設けられた終端抵抗調整回路101内には、レプリカ抵抗Ｒrepの外に電圧測定回路１１、１２、判定回路１３および調整コード発生回路１４が設けられている。レプリカ抵抗Ｒrepの一端は電源端子ＶＤＤに接続され、他端は電圧測定回路１１に接続されると共に外付けのリファレンス抵抗Ｒrefに接続されている。リファレンス抵抗Ｒrefの一端は電圧測定回路１２に接続されている。電圧測定回路１１と電圧測定回路１２との測定結果は、判定回路１３に入力されて比較され、その結果に基づいて形成された判定結果コードが調整コード発生回路１４宛て出力される。調整コード発生回路１４が出力する調整コードにより、レプリカ抵抗Ｒrepの調整が行なわれる。 （もっと読む）

【課題】精度の高い終端回路を備える受信回路を提供する。
【解決手段】受信回路１ａは、差動信号ＳＤを受信する回路であって、差動信号ＳＤの正相信号ＳＰを受ける第１の端子２及び逆相信号ＳＮを受ける第２の端子３と、第１の端子２と第２の端子３との間に直列に接続された抵抗１１ａ及び１１ｂと、一方の電流端子が第１の端子２に接続され、他方の電流端子が電源電位線Ｖｃｃに接続されたトランジスタ１２ａと、一方の電流端子が第２の端子３に接続され、他方の電流端子が電源電位線Ｖｃｃに接続されたトランジスタ１２ｂと、接地電位線ＧＮＤと抵抗１１ａ及び１１ｂの相互接続点Ａとの間に接続された定電流源１３と、トランジスタ１２ａ及び１２ｂの各制御端子に、相互接続点Ａの電位Ｖｍｏｎが所定電位に近づくような制御電圧Ｖｇを提供する制御電圧生成部１４とを備える。 （もっと読む）

【課題】 出力回路のキャリブレーション動作に必要な回路規模及びキャリブレーション動作にかかる時間を低減する。
【解決手段】 データピンＤＱに接続された第１及び第２の出力バッファ１１０，１２０と、キャリブレーション用ピンＺＱに接続されたキャリブレーション回路１３０を備える。第１及び第２の出力バッファ１１０，１２０は、それぞれ複数の単位バッファ１１１〜１１３及び１２１〜１２３によって構成されており、各単位バッファは、互いに同一の回路構成を有している。これにより、キャリブレーション回路１３０を用いたキャリブレーション動作によって、第１及び第２の出力バッファ１１０，１２０のインピーダンスを共通に設定することが可能となることから、キャリブレーション動作に必要な回路規模及びキャリブレーション動作にかかる時間を低減することができる。 （もっと読む）

【課題】差動受信回路の誤動作防止を図る。
【解決手段】差動伝送回路１０の差動受信回路１４で信号線の未接続のとき、差動受信回路のトルー信号入力を電源２０の電圧Ｖccへプルアップして差動受信回路１４の出力電圧を高レベルＨＩに固定する。差動伝送回路１０の通常動作時、差動伝送回路１０の終端電圧ＶＴが１／２Ｖccに設定される場合において、抵抗２２、２４、２６の抵抗値Ｒ１、Ｒ２、Ｒ３をＲ１＋Ｒ２＝Ｒ３に設定してトルー信号入力ｉｎ＋の電圧をコンプリメント信号入力ｉｎ−の電圧と等しくする。符号化されたデータ信号を、コンデンサ２８、３０をそのまま通過させる。 （もっと読む）

【課題】半導体工程上の変化によるオフセットエラーを反映する初期値を有するＺＱキャリブレーション動作を行う半導体素子のインピーダンスマッチング回路を提供すること。
【解決手段】本発明に係るインピーダンスマッチング回路は、初期プルダウンコードを設定するために、第１ノードをプルダウン駆動する第１プルダウン抵抗部と、プルアップキャリブレーション動作又は初期プルアップコード設定のために、前記第１ノードをプルアップ駆動する第１プルアップ抵抗部と、前記ダミープルダウン抵抗部と第１プルアップ抵抗部とを用いて設定された前記初期プルダウンコードと前記初期プルアップコードとを初期値として用いて、プルダウンコードとプルアップコードとを生成するコード生成部とを備える。 （もっと読む）

【課題】簡易な構成で且つ基準電位（グランドや電源）から伝送路へのノイズの流入を阻止する終端回路を提供する。
【解決手段】終端回路１７は、伝送路３を構成する一対の信号線３１，３２の間に直列接続され同じ抵抗値を有する一対の抵抗素子Ｒ１，Ｒ２と、抵抗素子Ｒ１，Ｒ２の相互接続点である中性点に接続された抵抗素子Ｒ３，容量素子Ｃと、その抵抗素子Ｒ３，容量素子Ｃからなる回路をグランドＧに接続するダイオードＤとからなる。抵抗素子Ｒ３と容量素子Ｃとは直列接続され、抵抗素子Ｒ３側の端部が中性点に、容量素子Ｃ側の端部がダイオードＤに接続されている。ダイオードＤは、中性点（即ち、伝送路３側）からグランドＧ側に向けて電流を流すことができるように、アノードが容量素子Ｃに、カソードがグランドＧに接続されている。 （もっと読む）

【課題】半導体装置と外部抵抗の間の線路に存在する寄生抵抗分を特別の回路を設けることなく補正することのできるインピーダンス調整回路およびインピーダンス調整方法を得ること。
【解決手段】ＬＳＩケース２０１の外部には、ケースピンを介してインピーダンス設定用のクランプ抵抗２０８と、これと電位を比較するための第１および第２の参照電圧生成抵抗２２１、２２２が接続されている。第１および第２の参照電圧生成抵抗２２１、２２２の間には、ＬＳＩ２０２内の折り返し線２２５を経由する形で他の線路と同一幅の２本ずつの線路の寄生抵抗分からなる抵抗回路２２４が設けられており、調整に悪影響となる他の線路の寄生抵抗分をキャンセルする。このため、コンパレータ２１１の比較結果を使用して制御回路２０５はインピーダンス調整用出力バッファ２０３を高精度に調整可能である。 （もっと読む）

【課題】補償部を含む信号変換器を提供する。
【解決手段】信号変換器は、信号変換部と補償部とを含む。信号変換部は、シングルエンド信号に応答して中間ノードに中間差動信号を発生させる。補償部は、中間差動信号の間の位相と振幅不整合エラーとを最小化させることによって、出力ノードに補償された差動信号を発生させる。補償部は、中間ノードと出力ノードとの間に対称的に形成されるトランジスタ対とキャパシタ対とを含む。本発明の実施形態による他の信号変換器は、特にＲＦ受信器に有用に使用出来る。 （もっと読む）

【課題】マッチング状態設定時の困難性を排除し、出力信号の振幅調整を容易に行うことができる半導体集積回路を提供する。
【解決手段】スイッチング動作により出力信号を形成する信号出力回路１と、信号出力回路１に制御信号を供給して出力信号振幅を制御する制御回路２からなり、制御回路２は信号出力回路１を模した疑似回路部３を有し、疑似回路部３は抵抗Ｒ２が接続される一対の接続端子Ｔ２１、Ｔ２２を有し、高電位電圧が得られる接続端子Ｔ２１の電圧レベルと信号出力回路１の高信号レベルを比較し、それらのレベルが同じになるように制御回路２を制御する第１信号レベル制御回路４と、低電位電圧が得られる接続端子Ｔ２２の電圧レベルと信号出力回路１の低信号レベルを比較し、それらのレベルが同じになるように制御回路２を制御する第２信号レベル制御回路５を有する。 （もっと読む）

【課題】インタフェース回路の全部をＬＳＩの内部に構成することが可能で、プロセス条件や使用時の温度に変動があってもそれを補償して実質的な終端抵抗の調整を行うこと。
【解決手段】複数のトランジスタの組み合わせによって構成されたドライバ回路１２と、そのオン抵抗を調整するためにオンオフの選択を行うためのキャリブレーション回路１４と、ドライバ回路１２の出力側に接続される終端抵抗１３とを有し、キャリブレーション回路１４の出力に基づいてトランジスタが選択的にオンすることによって、そのオン抵抗と終端抵抗との合成抵抗値を伝送路の特性インピーダンスに合わせるように構成される。ドライバ回路１２、キャリブレーション回路１４、および終端抵抗１３は、同じ１つの半導体集積回路ＳＫ上に形成され、キャリブレーション回路１４は、半導体集積回路ＳＫ上に形成されたトランジスタおよび抵抗のプロセス変動と温度変動を検出する。 （もっと読む）

【課題】スイッチサイズを小さくするとともに、電源電圧変動を抑制することが可能なシリアル伝送出力装置を提供することを目的とする。
【解決手段】インピーダンス制御電圧を生成するインピーダンス制御電圧生成手段１００と、入力される２値のデータと前記インピーダンス制御電圧とに基づいて、インピーダンス制御データを生成するアッテネート手段２００と、インピーダンス制御データが入力され、出力インピーダンスを伝送路の特性インピーダンスに整合してデータを出力する出力回路３００と、を備え、インピーダンス制御データは、そのハイレベルの電圧値が電源電圧レベルよりも低く、かつ、そのローレベルの電圧値がグランドレベルより高く設定される。 （もっと読む）

【課題】半導体集積回路の電流出力バッファ回路の電流を増加させずに、または、少ない電流増加量で、伝送信号のエンファシスあるいはディエンファシスを実現する。
【解決手段】半導体集積回路において、定電流Ｉｓで駆動され、差動的な伝送信号入力inp、innのビットレートに応じて出力インピーダンスが制御される電流出力バッファ回路を具備し、電流出力バッファ回路から信号伝送路に出力される信号波形が伝送信号入力のビットレートに応じて制御される。 （もっと読む）

【課題】外部クロックの周波数が高い場合であっても、十分なキャリブレーション動作を実行可能なキャリブレーション回路を提供する。
【解決手段】出力バッファを構成するプルアップ回路と実質的に同じ回路構成を有する第１のレプリカバッファ１１０と、出力バッファを構成するプルダウンと実質的に同じ回路構成を有する第２のレプリカバッファ１３０とを備える。第１のキャリブレーションコマンドＺＱＣＳが発行されると、制御信号ＡＣＴ１，ＡＣＴ２の両方を活性化させることにより、第１及び第２のレプリカバッファ１１０，１３０に対するキャリブレーション動作を同時に行う。第２のキャリブレーションコマンドＺＱＣＬが発行されると、制御信号ＡＣＴ１，ＡＣＴ２を交互に活性化させることにより、第１及び第２のレプリカバッファ１１０，１３０に対するキャリブレーション動作を交互に行う。 （もっと読む）

【課題】高速信号伝送において、損失の少ない線路長に対しても過補償による波形劣化が発生しない波形補償機能を有する伝送線路の終端回路を実現する。
【解決手段】伝送線路２の終端部に接続されたダイオード４ａと、前記ダイオード４ａとグランド１００との間に接続された伝送線路２の特性インピーダンスとほぼ等しい抵抗値を持つ抵抗５ａとを備え、前記伝送線路２から前記抵抗５ａに向かう方向を前記ダイオード４ａの順方向または逆方向とする。または伝送線路の終端部に接続されたダイオードと、前記ダイオードと電源との間に接続された抵抗とを備え、前記伝送線路から前記抵抗に向かう方向を前記ダイオードの逆方向または順方向とする。 （もっと読む）

【課題】ディスク・ドライブ・システムの書き込み素子に書き込み電流を供給する書き込みドライバの、消費電力を少なくし、伝送路インターコネクト上の信号反射を最小限に抑える。
【解決手段】ディスク・ドライブ・システム内のライト・スルー・ドライバは、書き込みドライバ回路302およびレシーバ回路303を含むトランシーバである。書き込みドライバ302は、第１の導電インターコネクト304を通じて、書き込み素子310に電流信号を駆動する。書き込み素子310は、書き込みドライバ回路302からの電流信号に応答して、磁気ハード・ディスクにデータ・パターンを書き込む。電流信号は、第２の導電インターコネクト305を通じてレシーバ回路303へと戻る。リターン信号は、ライト・セーフ（書き込み安全）状態の診断のために利用される。 （もっと読む）

【課題】出力バッファの出力インピーダンスとスルーレートを同時に自動調整すること。
【解決手段】本発明に係る半導体集積回路は、出力データが出力される出力端子に接続された複数の出力トランジスタ（ＭＰ１〜ＭＰ３，ＭＮ１〜ＭＮ３）と、インピーダンス制御回路（１００）と、スルーレート制御回路（１０，２０）とを備える。インピーダンス制御回路（１００）は、複数の出力トランジスタのうち出力データの出力時にＯＮされる出力トランジスタを指定する指定信号（ＰＡ〜ＰＣ，ＮＡ〜ＮＣ）を生成する。スルーレート制御回路（１０、２０）は、それらＯＮされる出力トランジスタのそれぞれを駆動する駆動信号（Ｐ１〜Ｐ３，Ｎ１〜Ｎ３）を指定信号に基づいて生成し、且つ、それら駆動信号（Ｐ１〜Ｐ３，Ｎ１〜Ｎ３）のそれぞれの遅延時間を指定信号（ＰＡ〜ＰＣ，ＮＡ〜ＮＣ）に応じて可変に設定する。 （もっと読む）

【課題】抵抗値の調整を効率良く実現できる抵抗回路、インターフェース回路等の提供。
【解決手段】抵抗回路１００はｎ段の単位回路１１０を含み、その各々の単位回路１１０は、第１、第２の端子Ｔ１、Ｔ２の間に設けられた第１の抵抗素子Ｒ１と、第２、第３の端子Ｔ２、Ｔ３の間に設けられた第１の切断素子Ｆ１と、第２、第４の端子Ｔ２、Ｔ４の間に直列に設けられた第２の切断素子Ｆ２及び第２の抵抗素子Ｒ２を有する。第１の配線Ｌ１にｎ段の単位回路１１０の各々の第１の端子Ｔ１が接続され、第２の配線Ｌ２にｎ段の単位回路１１０の各々の第４の端子Ｔ４が接続され、第３の配線Ｌ３に１段目の単位回路１１０の第３の端子Ｔ３が接続され、ｍ段目の単位回路１１０の第３の端子Ｔ３は、ｍ−１段目の単位回路１００の第２の端子Ｔ２と接続される。 （もっと読む）

【課題】出力インピーダンスの調整を自律的に行えるよう構成された半導体集積回路において、パッケージに設けるべき端子数の増加を抑制する。
【解決手段】ＤＲＡＭチップ１は、電流駆動能力を変更可能な出力ドライバ１５と、電流駆動能力を変更可能なレプリカドライバ１７Ｐと、レプリカドライバ１７Ｐの出力に接続されるレプリカ抵抗Ｒ１乃至Ｒ３と、レプリカドライバ１７Ｐの出力電圧に基づいて出力ドライバ１５及びレプリカドライバ１７Ｐの電流駆動能力を調整するコンパレータ１８Ｐ、Ｕ／Ｄカウンタ１９Ｐ、並びにＤラッチ２５１Ｐ乃至２５４Ｐを備える。さらに、これら出力ドライバ１５、レプリカドライバ１７Ｐ、コンパレータ１８Ｐ、Ｕ／Ｄカウンタ１９Ｐ、並びにＤラッチ２５１Ｐ乃至２５４Ｐが１つの半導体パッケージ内に実装されている。 （もっと読む）

【課題】簡易な構成で安定したインピーダンス制御を行うことができるインピーダンス制御回路及び半導体チップを提供すること。
【解決手段】本発明にかかるインピーダンスは電流源と、電流源の出力電流が入力されるカレントミラー回路２４と、カレントミラー回路２４の出力電流が流れされるレプリカバッファ２と、カレントミラー回路２４の出力端子の電位とカレントミラー回路２４の入力端子の電位とを比較する比較器９と、比較器９の比較結果に基づいて、Ｐｃｈレプリカバッファ２の抵抗を制御する制御信号を生成する制御信号生成器１４とを備えるものである。 （もっと読む）

【課題】インピーダンスを調整するための回路を小面積にするとともに高速なインピーダンス調整が可能な出力バッファ回路を備えた半導体装置を提供する。
【解決手段】インピーダンス測定回路５において、出力バッファ回路を構成する複数のトランジスタのうちトランジスタサイズが同じ基準トランジスタのインピーダンス値を測定する。インピーダンスコード発生回路１０は、インピーダンス測定回路５からの測定結果に基づいて基準トランジスタのインピーダンス値に対応するインピーダンスコードを出力バッファコード生成回路１５に出力する。出力バッファコード生成回路１５は、インピーダンスコードに基づいて目標となるインピーダンスとなるように演算処理して出力バッファ回路１のインピーダンスを調整する出力バッファコードを生成する。 （もっと読む）