【課題】ＵＳＢ２．０対応の半導体デバイスに内蔵されて、終端抵抗としてHigh Speedモードでの終端抵抗の規定を満足し、データ・ドライバとしてもFull Speedモードでの出力インピーダンスの規定を満足する終端抵抗調整回路を提供すること。
【解決手段】ドライバと、該ドライバの出力端とバスとの間に接続される抵抗素子とを備えて構成される出力／終端ユニットが並列に複数備えられる出力／終端部と、出力／終端ユニットと同一の構成を有しドライブ状態に維持されるモニターユニットと、モニターユニットに備えられる抵抗素子の一端に接続され、基準電流を流す電流源と、モニターユニットを流れる基準電流に応じてモニターユニットに備えられる抵抗素子の一端に出力されるモニター電圧に基づいて、出力／終端部においてドライバがドライブ状態となることに応じて終端抵抗を構成する出力／終端ユニットの構成数を調整する制御部とを備える。 （もっと読む）

【課題】複数種のどの周波数でも最適化された状態で信号を伝送することを可能した電子機器、及び電子機器における切換制御方法を提供する。
【解決手段】本願は、複数の電子部品と、前記電子部品に接続され信号が伝送される伝送線路と、前記伝送線路においてインピーダンスマッチングを行うためのマッチング回路と、前記伝送線路のインピーダンスが、何れかの前記電子部品に入力される信号の周波数に応じた値になるように、前記マッチング回路の回路構成を切り換える制御を行う切換制御手段と、を備える。 （もっと読む）

【課題】電気信号の検出を高感度にする。
【解決手段】基板１１ｃをそなえるとともに、基板１１ｃに、出力端に接続される終端抵抗とインピーダンスが実質的に整合し、入力端からの信号を伝搬する信号伝搬路１１ａと、信号伝搬路１１ａの途中箇所において信号伝搬路１１ａに非接触に形成された線路１１ｂ−１，１１ｂ−２と、をそなえる。 （もっと読む）

【課題】並列する配線に伝達される信号の波形品質の低下を抑制すること。
【解決手段】半導体装置の出力回路２３は、出力部４１ａ，４１ｂと調整部４２を有する。出力部４１ａ，４１ｂは、内部信号Ｓａ０，Ｓｂ０に基づいて、互いに隣接する２つの伝送路１１ａ，１１ｂのそれぞれに外部信号Ｄｏ０，Ｄｏ１を出力する。隣接する伝送路１１ａ，１１ｂの特性インピーダンスは、それぞれの伝送路１１ａ，１１ｂに出力される外部信号Ｄｏ０．Ｄｏ１、即ち内部信号Ｓａ０，Ｓｂ０の遷移に応じて変動する。調整部４２は、各出力部４１ａ，４１ｂから伝送路１１ａ，１１ｂに出力する信号Ｓａ０，Ｓｂ０の遷移状態を検出し、その検出結果に基づいて各出力部４１ａ，４１ｂの出力インピーダンスを調整する調整信号を生成する。 （もっと読む）

【課題】 キャリブレーション期間中に調整ステップに利用可能な更新クロックを増加させることができるＺＱ制御回路を提供する。
【解決手段】 基準更新クロックを第１のクロックゲート回路１０９にてキャリブレーション期間であって最初のクロックパルスを除く期間に制限して通過させ、第１の更新クロックＣＬＫ１を生成してヒット判定回路１０５の動作クロックとする。第１更新クロックを分岐させた信号を第２のクロックゲート回路１１０にてヒット判定回路からヒット信号が出力されるまでの期間に制限して通過させ、第２の更新クロックＣＬＫ２を生成してアップダウンカウンタ１０６の動作クロックとする。 （もっと読む）

【課題】 高速及び長距離のデータ転送のためには多タップ（Ｔａｐ）、高精度かつ設定範囲の広い電流モード出力回路（ＣＭＬ）が必要だが、エンハシス量の設定を単位ソース結合対回路の付加により実現する方式の場合、電流モードロジック出力容量が増大し、高速化に問題が生じていた。
【解決手段】 電流モード出力回路（ＣＭＬ）をm分割した単位ソース結合対回路101、終端抵抗102及びデータセレクタ107により出力回路を構成する。各タップ（Ｔａｐ）のエンハシス量はm分割した単位ソース結合対回路の比で割り振られるため、出力振幅1のサイズのままでエンハシス量を任意に設定できる。その結果、伝送速度を向上し、伝送距離を延長することができる。 （もっと読む）

【課題】余計なアドレス設定、専用制御回路を必要とせずにＯＤＴ回路を制御すること。
【解決手段】本発明の半導体メモリ装置は、第１のＯＤＴ（Ｏｎ Ｄｉｅ Ｔｅｒｍｉｎａｔｉｏｎ）回路（４１〜４５）と、第１のＯＤＴ制御回路（１）と、を具備している。第１のＯＤＴ回路（４１〜４５）は、終端電圧ポート（ＶＴＴ）と命令入力ポート（ＣＳ、ＷＥ、ＲＥＦ、Ａｘ、Ａｙ）との間に設けられている。第１のＯＤＴ制御回路（１）は、終端電圧ポート（ＶＴＴ）と第１のＯＤＴ回路（４１〜４５）との間に接続されている。第１のＯＤＴ制御回路（１）は、終端電圧ポート（ＶＴＴ）に印加される電圧の電圧レベルを検知し、検知の結果に基づいて、終端電圧ポート（ＶＴＴ）と命令入力ポート（ＣＳ、ＷＥ、ＲＥＦ、Ａｘ、Ａｙ）とを連結するように第１のＯＤＴ回路（４１〜４５）を制御する。 （もっと読む）

【課題】インピーダンス調整の精度を向上させる。
【解決手段】４ビットカウンタ３３ｐは、コンパレータ３２ｐから供給されたアップダウン信号Ｓｐに基づいて４ビットのカウンタ値ＣＮＴｐを出力する。重み付け選択回路３５ｐは、各ＰＭＯＳトランジスタのＤＣ特性の平均値との偏差に基づいて重み付けを行い、４ビットカウンタ３３ｐのビット１（ＬＳＢ）には、偏差が最も小さいトランジスタを割り当てる。重み付け選択回路３３ｐは、４ビットカウンタ３３ｐのビット２には、２つのＰＭＯＳトランジスタ、ビット３には、４つのＰＭＯＳトランジスタ、ビット４（ＭＳＢ）には、８つのＰＭＯＳトランジスタを割り当てる。そして、重み付け選択回路３５ｐは、４ビットカウンタ３３ｐから出力されたカウンタ値ＣＮＴｐに基づいて、トランジスタＰ３−１〜Ｐ３０を選択する。 （もっと読む）

【課題】信号の動作周波数の高速化を容易に実現可能とする論理モジュールを提供する。
【解決手段】論理モジュール１００は、ＦＰＧＡ１０１、１０２とコネクタ１０５（１０７）、１０６（１０８）と、接続切替回路１０３（１０４）とを備える。ＦＰＧＡ１０１が接続切替回路１０３（１０４）を介してＦＰＧＡ１０２またはコネクタ１０６（１０８）と接続される場合には、接続切替回路１０３（１０４）と接続されるＦＰＧＡ１０１の接続ピン内側にバス終端抵抗１３１（１３３）が接続される。また、ＦＰＧＡ１０２が接続切替回路１０３（１０４）を介してＦＰＧＡ１０１またはコネクタ１０５（１０７）と接続される場合には、接続切替回路１０３（１０４）と接続されるＦＰＧＡ１０２の接続ピン内側にバス終端抵抗１３４（１３５）が接続される。 （もっと読む）

【課題】 半導体装置内の終端抵抗を調整可能に構成し、この半導体装置と接続される伝送回路等とのインピーダンス整合をとる。
【解決手段】 終端抵抗のインピーダンス変動に応じて、変動を打ち消す方向に終端トランジスタのオン抵抗を変化させるために、終端トランジスタのゲート電圧を制御するので、これにより終端抵抗値の変動幅を抑えることができ、本発明に接続される伝送路等の特性インピーダンスとの不整合を少なくすることができ、反射による波形の劣化を抑えることができる。 （もっと読む）

【課題】外付抵抗の抵抗値をもとに、出力バッファの抵抗値を調整する。
【解決手段】外付抵抗と、各抵抗調整部との抵抗比による電位をコード生成部ＣＧ１で検知し、コード生成部ＣＧ１にて、その検知結果に応じて抵抗調整用のコード信号ＰＵ１／ＰＤ１を調整し、各抵抗調整部の抵抗値を外付抵抗ＥＲに合わせこむ。さらに、各抵抗調整部の抵抗値が外付抵抗の抵抗値に合わせ込まれたコード信号ＰＵ１／ＰＤ１によって、出力バッファの抵抗値の抵抗調整を行う。 （もっと読む）

【課題】回路規模を縮減するインピーダンス調整回路の提供。
【解決手段】外付抵抗３と、被調整抵抗５のレプリカをなすレプリカ抵抗４の抵抗値の大小を比較するコンパレータ２と、抵抗制御回路１０と、を備え、抵抗制御回路１０は、コンパレータ２での比較結果に基づきカウント値をアップ・ダウンしレプリカ抵抗への制御信号を出力するレプリカ抵抗制御カウンタ１１と、被調整抵抗５へ与える制御信号を保持する被調整抵抗制御信号保持回路１２と、前記カウンタの状態と、前記保持回路の出力を入力し、レプリカ抵抗制御カウンタ１１のカウント状態と被調整抵抗制御信号保持回路１２の出力（Ｙ）との値の差（｜Ｘ−Ｙ｜）が予め定められた所定範囲内にあるときは、被調整抵抗制御信号保持回路１２の出力（Ｙ）を被調整抵抗制御信号保持回路（１２）への入力（Ｚ）として供給する監視回路１３を備えている。 （もっと読む）

【課題】 従来は、インピーダンスの整合を適切なタイミングで行うことにより、ノイズの影響を受けにくくする方法については考慮されていない。
【解決手段】 インピーダンス整合のための基準となる抵抗値を有する外部抵抗器２６０，２６１と、外部抵抗器が接続された端子の出力インピーダンスを、その外部抵抗器の抵抗値に対応して整合させるインピーダンス整合回路と、インピーダンス整合回路でインピーダンス整合を行わせるか否かを制御する制御信号２８０を生成する信号生成回路とを有する。 （もっと読む）

【課題】差動伝送方式の信号伝送回路の消費電力を低減する。
【解決手段】電源電位Ｖｔｅｒｍが供給される電源配線とグランド電位ＧＮＤが供給される電源配線との間に直列接続された差動出力回路１０，２０，３０及び定電流源４を備える。このように、一つの定電流源４が３つの差動出力回路１０，２０，３０に対して共用されており、差動出力回路１０の動作に用いられた電流Ｉは差動出力回路２０の動作に再利用され、さらに、差動出力回路２０の動作に用いられた電流Ｉは差動出力回路３０の動作に再利用される。これにより、Ｖｔｅｒｍ×Ｉの消費電力で３つの差動出力回路１０，２０，３０を動作させることが可能となるため、全体的な消費電力が１／３に低減される。 （もっと読む）

一実施形態において、データを送信及び受信する装置は、少なくとも３つの入力／出力端子を有する伝送路網と、それぞれが少なくとも３つの入力／出力端子に連結した少なくとも３つの送信／受信ユニットと、制御システムを含む。伝送路網上でのデータフローの所望の方向に依存して、ｉ）送信／受信ユニットの各々を動的に送信モード又は受信モードに置き、ii）各送信／受信ユニットのアクティブな終端処理を動的に有効及び無効にするよう、制御システムを構成する。この装置及びその他関連する装置を使用して、伝送路網上でデータを送信及び受信する方法も開示する。 （もっと読む）

【課題】インピーダンスを十分な精度で調整する。
【解決手段】一端を電源Ｖｄｄに接続する抵抗１１、１２のそれぞれの他端をそれぞれ接続する端子１３、１４と、一端をスイッチ素子１７を介して端子１３に接続し他端を接地する可変抵抗素子１９と、一端をスイッチ素子１８を介して端子１４に接続し他端を可変抵抗素子１９の一端に接続する可変抵抗素子２０とを備える。スイッチ素子１７をオンとし、スイッチ素子１８をオフとし、可変抵抗素子１９の一端の電位が基準電圧となるように可変抵抗素子１９の抵抗値を調整し、調整された可変抵抗素子１９の抵抗値を維持して、スイッチ素子１７をオフとし、スイッチ素子１８をオンとし、可変抵抗素子２０の一端の電位が基準電圧となるように可変抵抗素子２０の抵抗値を調整する。 （もっと読む）

【課題】信号レベルの変動による誤動作を防ぐ。
【解決手段】終端抵抗回路２は、入出力端子ＩＮＯＵＴへの接続をオン／オフ可能とする終端抵抗１０〜１４、１５〜１９を含み、テブナン終端を構成する。制御回路１は、終端抵抗１０〜１４、１５〜１９におけるそれぞれのオン／オフタイミングを時間的にずらして制御する。 （もっと読む）

【課題】出力コモンモード電圧ＶＣのＤＣ仕様が第１の電源線が供給する電源電圧と第２の電源線が供給する電源電圧との中心電圧近傍から第２の電源線が供給する電源電圧側又は第１の電源線が供給する電源電圧側に極端に偏った場合でも、出力コモンモードのＤＣ仕様を満足することができる差動出力回路を提供する。
【解決手段】ＶＤＤ電源線６８からＶＳＳ電源線６９への電流経路上、信号伝送部７１の上流にＶＣ設定部（出力コモンモード電圧設定部）８２を備える場合に、定電流源８８をＶＤＤ電源線６８とＶＣ設定部８２のＰＭＯＳトランジスタ８７のソースとの間に接続し、出力コモンモード電圧ＶＣのＤＣ仕様がＶＤＤ／２近傍からＶＳＳ側に極端に偏った場合でも、定電流源８８を構成するＰＭＯＳトランジスタ８９のソース・ドレイン間電圧ＶＳＤを十分に確保する。 （もっと読む）

【課題】伝送線路間のインピーダンス不整合を検出する。
【解決手段】メモリモジュール１０４とＭＣＨ１０２とを相互に接続する伝送線路３０１，３０２と、伝送線路３０１のインピーダンスを記憶するＢＩＯＳ１０８と、伝送線路３０２のインピーダンスを記憶するＳＰＤチップ２２０とを備え、ＣＰＵ１０１は、ＢＩＯＳ１０８に記憶されたインピーダンスとＳＰＤチップ２２０に記憶されたインピーダンスとの整合情報をＭＣＨ１０２に出力する。ＭＣＨ１０２は、これに応じてＤＲＡＭ２００へのモードレジスタセットを実行し、ＤＲＡＭ２００のＯＤＴインピーダンスを変化させる。 （もっと読む）

【課題】キャリブレーションコードを転送するラインの本数を減らすことにより、オンダイターミネーション装置及びこれを適用したチップ全体の面積を縮小させること。
【解決手段】本発明のオンダイターミネーション装置は、ターミネーション抵抗値を決定するためのキャリブレーションコードを生成するキャリブレーション回路４１０と、時間に応じて増加するカウントコードを生成するカウント回路４２０と、カウントコードに応答してキャリブレーションコードを順次転送する転送回路４３０と、カウントコードに応答して転送回路４３０からキャリブレーションコードを順次受信する受信回路４４０と、受信回路４４０からのキャリブレーションコードに応じて決定される抵抗値でインピーダンス整合を行うターミネーション抵抗回路４５０と、を備える。 （もっと読む）