論理モジュール
【課題】信号の動作周波数の高速化を容易に実現可能とする論理モジュールを提供する。
【解決手段】論理モジュール１００は、ＦＰＧＡ１０１、１０２とコネクタ１０５（１０７）、１０６（１０８）と、接続切替回路１０３（１０４）とを備える。ＦＰＧＡ１０１が接続切替回路１０３（１０４）を介してＦＰＧＡ１０２またはコネクタ１０６（１０８）と接続される場合には、接続切替回路１０３（１０４）と接続されるＦＰＧＡ１０１の接続ピン内側にバス終端抵抗１３１（１３３）が接続される。また、ＦＰＧＡ１０２が接続切替回路１０３（１０４）を介してＦＰＧＡ１０１またはコネクタ１０５（１０７）と接続される場合には、接続切替回路１０３（１０４）と接続されるＦＰＧＡ１０２の接続ピン内側にバス終端抵抗１３４（１３５）が接続される。
【解決手段】論理モジュール１００は、ＦＰＧＡ１０１、１０２とコネクタ１０５（１０７）、１０６（１０８）と、接続切替回路１０３（１０４）とを備える。ＦＰＧＡ１０１が接続切替回路１０３（１０４）を介してＦＰＧＡ１０２またはコネクタ１０６（１０８）と接続される場合には、接続切替回路１０３（１０４）と接続されるＦＰＧＡ１０１の接続ピン内側にバス終端抵抗１３１（１３３）が接続される。また、ＦＰＧＡ１０２が接続切替回路１０３（１０４）を介してＦＰＧＡ１０１またはコネクタ１０５（１０７）と接続される場合には、接続切替回路１０３（１０４）と接続されるＦＰＧＡ１０２の接続ピン内側にバス終端抵抗１３４（１３５）が接続される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プログラム可能な複数の論理素子に検証対象の論理をプログラムし、大規模集積回路の論理の検証を行うハードウェアエミュレーション用の論理モジュールに関する。
【背景技術】
【０００２】
近年、サーバやネットワーク等の情報処理装置に適用する大規模集積回路（ＬＳＩ）の大規模化、多ピン化、小形化が進んでいる。このようなＬＳＩを設計する際に、ＬＳＩの論理検証精度を向上させるために、従来のソフトウェアエミュレーション技術に加え、プログラム可能な論理素子であるＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）を用いたハードウェアエミュレーションをＬＳＩの論理検証に適用する方式が用いられている。しかしながら、近年のＬＳＩのゲート規模増大に伴い、論理検証には多数のＦＰＧＡを必要とするようになってきた。
【０００３】
この要求に対応するためには、複数のＦＰＧＡを搭載した論理モジュールを複数用意し、検証対象論理を複数の論理モジュールに論理分割し、これらを論理モジュールの外部接続用のコネクタを介し論理モジュールを多段接続してハードウェアエミュレーション装置を構築し、論理検証対象のシステムボードに接続する必要がある。
【０００４】
検証用論理モジュールの例としては、例えば特開２００１−３１８１２４号公報に記載の技術が挙げられる。従来の技術では、複数存在する論理モジュールを論理モジュールの外部接続用コネクタを介し論理モジュールを多段に接続し論理モジュールの上段または下段に積み上げしてゲート規模の増大に対処していた。これを改善した検証用論理モジュールの例として、例えば特開２００７−２０１８４３号公報に記載のものがある。
【特許文献１】特開２００１−３１８１２４号公報
【特許文献２】特開２００７−２０１８４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述のようなハードウェアエミュレーション装置を構築して、より短時間で論理回路の検証を行うためには、複数のＦＰＧＡ間の信号の動作周波数を一層高める必要がある。
従って本発明の目的は、信号の動作周波数の高速化を容易に実現可能とする論理モジュールを提供することにある。
【課題を解決するための手段】
【０００６】
本発明は、１つの論理モジュール内または、複数の論理モジュールを多段に接続した際に、論理素子間の接続経路を切替える接続切替回路により検証対象論理の回路構成に合わせて接続経路を切替えるものであり、この接続切替回路の両側に論理素子が配置されるように回路を構成し、その論理素子内に終端抵抗を付加することで信号の波形品質を高め、信号の動作周波数の高速化を容易に実現しようとするものである。
【０００７】
本発明に係る論理モジュールは、プログラム可能な第１および第２の論理素子と、外部と接続するための第１および第２のコネクタと、前記第１の論理素子と前記第２の論理素子との接続、前記第１のコネクタと前記第２のコネクタとの接続、前記第１の論理素子と前記第２のコネクタとの接続、および前記第２の論理素子と前記第１のコネクタとの接続のうちの少なくとも１つを接続可能とする接続切替回路とを備えた論理モジュールであって、前記第１のコネクタと前記接続切替回路とを接続する配線と前記第１の論理素子の接続ピンとの間に接続される第１のスタブ抵抗と、前記第２のコネクタと前記接続切替回路とを接続する配線と前記第２の論理素子の接続ピンとの間に接続される第２のスタブ抵抗と、前記第１の論理素子が前記接続切替回路を介して前記第２の論理素子または前記第２のコネクタと接続される場合に前記接続切替回路と接続される前記第１の論理素子の接続ピン内側に接続されるバス終端抵抗と、前記第２の論理素子が前記接続切替回路を介して前記第１の論理素子または前記第１のコネクタと接続される場合に前記接続切替回路と接続される前記第２の論理素子の接続ピン内側に接続されるバス終端抵抗とを備えるものである。
【０００８】
上記論理モジュールを２つ備え、一方の論理モジュールの第２のコネクタと他方の論理モジュールの第１のコネクタとを接続して多段構成とした論理モジュールとすることができる。また、上記論理モジュールを３つ備え、第１の論理モジュールの第２のコネクタと第２の論理モジュールの第１のコネクタとを接続し、かつ第２の論理モジュールの第２のコネクタと第３の論理モジュールの第１のコネクタとを接続して多段構成とした論理モジュールとすることができる。この場合、第２の論理モジュールは、接続切替回路において第１の論理素子と第２のコネクタとの接続、および第２の論理素子と第１のコネクタとの接続を行うことによりブリッジ回路を形成することができる。前記接続切替回路を切り替えるための接続切替制御信号を生成する接続切替制御信号出力回路は前記第１または第２の論理素子に設けることができる。
【０００９】
上記論理モジュールに第１および第２のメモリモジュールを備え、前記第１および第２の論理素子が前記第１および第２のメモリモジュールにアクセスするための第１および第２のメモリ制御回路をそれぞれ有することができる。また、上記論理モジュールに第１および第２のメモリモジュールを備え、前記第１または第２の論理素子が前記第１および第２のメモリモジュールにアクセスするための第１および第２のメモリ制御回路を有することができる。
【発明の効果】
【００１０】
本発明によれば、信号の動作周波数の高速化を容易に実現可能とする論理モジュールを得ることができる。従来、複数の論理モジュール内の複数のＦＰＧＡ間を信号で接続する際に、信号の両端となるＦＰＧＡ内に終端抵抗を付加することができず、信号の波形品質を高めることが困難であった。本発明では、外部と接続するためのコネクタと論理素子の間の配線にスタブ抵抗を付加し、接続信号の両端となる論理素子内に終端抵抗を付加することで波形品質を高め、論理素子間の信号の動作周波数の高速化を図るものである。
【００１１】
また、２つ以上の論理モジュールを多段接続することで、検証対象の論理規模に応じて必要な数の論理モジュールを使用することができ、接続切替制御信号により接続切替回路を切替えることで、論理モジュール内の全てのプログラム可能な論理素子間をバス接続またはピン・トゥ・ピン接続で構成することができる。さらに、より多くの論理モジュールを多段接続するとき、バス接続される論理素子の数が多くなり過ぎると信号の波形品質の低下を招き、動作周波数の高速化を図ることができなくなることがある。この場合、バス接続される途中の論理モジュール内にブリッジ回路と終端抵抗を組み込むことで、バスに接続される論理素子を適度に分離することができ信号の波形品質を低下させることなく、信号の動作周波数の高速化を図ることが可能となる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を用いて本発明の実施例を詳細に説明する。
図１は、本発明に係る論理モジュールの一実施例を示す図である。論理モジュールは、複数のプログラム可能な論理素子と外部とを接続するためのコネクタと、複数のプログラム可能な論理素子とコネクタとを接続するための接続切替回路とを基板に備えたボードである。図示のように、本例の論理モジュール１００は、プログラム可能な論理素子としてＦＰＧＡを用いたもので、２つのＦＰＧＡ１０１およびＦＰＧＡ１０２を実装したものである。
【００１３】
図１において、外部接続用ソケットコネクタ１０５と外部接続用ヘッダコネクタ１０６の間には、論理信号用配線（以下、単に「配線」という）の接続切替回路１０３が配線１１０と配線１１１を介して接続される。また、接続切替回路１０３は、ＦＰＧＡ１０１とＦＰＧＡ１０２の間に、配線１１２と配線１１３を介して接続される。同様に、外部接続用ソケットコネクタ１０７と外部接続用ヘッダコネクタ１０８の間には、接続切替回路１０４が配線１２０と配線１２１を介して接続される。また、接続切替回路１０４は、ＦＰＧＡ１０１とＦＰＧＡ１０２の間に、配線１２２と配線１２３を介して接続される。すなわち、接続切替回路１０３（１０４）は、ＦＰＧＡ１０１とＦＰＧＡ１０２との接続、外部接続用ソケットコネクタ１０５（１０７）と外部接続用ヘッダコネクタ１０６（１０８）との接続、ＦＰＧＡ１０１と外部接続用ヘッダコネクタ１０６（１０８）との接続、およびＦＰＧＡ１０２と外部接続用ソケットコネクタ１０５（１０７）との接続のうちの少なくとも１つを接続可能とするものである。
【００１４】
図２は、図１の接続切替回路を説明するための図である。図２において、配線４１０、４１１と４２０、４２１との間にそれぞれＭＯＳＦＥＴ４０１、４０２、４０３、４０４を実装する。接続切替制御ピン４３０、４３１、４３２に接続切替制御信号（Ｈｉｇｈ、Ｌｏｗ）を入力し信号デコード回路４４０を介することで、配線４１０、４１１と４２０、４２１の接続経路を切替えることができる。図８は、図２中の接続切替制御ピンの入力信号と各ＭＯＳＦＥＴのＯＮ／ＯＦＦの関係を示す図である。図８に示す信号デコード回路真理値表により、例えば、接続切替制御ピン４３０が”Ｈｉｇｈ”、接続切替制御ピン４３１、４３２が”Ｌｏｗ”のとき、ＭＯＳＦＥＴ４０１がＯＮし、ＭＯＳＦＥＴ４０２、４０３、４０４がＯＦＦし、その結果、配線４１０と４２０が接続状態となる。また、例えば、接続切替制御ピン４３２が”Ｈｉｇｈ”、接続切替制御ピン４３０、４３１が”Ｌｏｗ”のとき、ＭＯＳＦＥＴ４０４がＯＮし、ＭＯＳＦＥＴ４０１、４０２、４０３がＯＦＦし、その結果、信号群４１１と４２１が接続状態となる。この信号デコード回路真理値表に従って、配線４１０、４１１と４２０、４２１との接続状態が制御される。
【００１５】
図１において、接続切替回路１０３に入力される接続切替制御信号１１４、１１５、１１６は、図２に示す接続切替制御ピン４３０、４３１、４３２に入力する接続切替制御信号に対応する。本例では、接続切替制御信号を生成する回路である接続切替制御信号出力回路１８０をＦＰＧＡ１０１に実装して、検証対象論理の回路構成に対応して”Ｈｉｇｈ”または”Ｌｏｗ”を出力する。接続切替制御信号１１６が”Ｈｉｇｈ”、信号１１４、１１５が”Ｌｏｗ”のとき、図１に示すように、接続切替回路１０３の配線ピン１９２と配線ピン１９３を介して、配線１１２と配線１１３が接続される。
【００１６】
同様に、接続切替制御信号出力回路１８０は、接続切替回路１０４に入力される接続切替制御信号１２４、１２５、１２６として、検証対象論理の回路構成に対応して”Ｈｉｇｈ”または”Ｌｏｗ”を出力する。接続切替制御信号１２６が”Ｈｉｇｈ”、信号１２４、１２５が”Ｌｏｗ”のとき、図１に示すように、接続切替回路１０４の配線ピン１９４と配線ピン１９５を介して、配線１２２と配線１２３が接続される。
【００１７】
外部接続用ソケットコネクタ１０５（１０７）と接続切替回路１０３（１０４）とを接続する配線１１０（１２０）とＦＰＧＡ１０１の接続ピン（ＩＯピン）との間にはスタブ抵抗１７０（１７２）が接続される。また、外部接続用ヘッダコネクタ１０６（１０８）と接続切替回路１０３（１０４）とを接続する配線１１１（１２１）とＦＰＧＡ１０２の接続ピンとの間にはスタブ抵抗１７１（１７３）が接続される。さらに、ＦＰＧＡ１０１が接続切替回路１０３（１０４）を介してＦＰＧＡ１０２または外部接続用ヘッダコネクタ１０６（１０８）と接続される場合には、接続切替回路１０３（１０４）と接続されるＦＰＧＡ１０１の接続ピン内側にバス終端抵抗１３１（１３３）が接続される。また、ＦＰＧＡ１０２が接続切替回路１０３（１０４）を介してＦＰＧＡ１０１または外部接続用ソケットコネクタ１０５（１０７）と接続される場合には、接続切替回路１０３（１０４）と接続されるＦＰＧＡ１０２の接続ピン内側にバス終端抵抗１３４（１３５）が接続される。これにより、論理モジュールのより高速な動作周波数を実現することができる。このバス終端抵抗とスタブ抵抗の接続は、次に説明するＳＳＴＬの回路構成に基づくものである。
【００１８】
図３は、ＪＥＤＥＣ ＪＥＳＤ８−１５で規定されているＳＳＴＬ（スタブ シリーズ ターミネーテッド ロジック）の一般的な回路構成図を示す。図示のように、配線９３０の両端に第１の回路を備えるＦＰＧＡ９０１と、第４の回路を備えるＦＰＧＡ９０４を接続し、配線９３０の途中に第２の回路を備えるＦＰＧＡ９０２および、第３の回路を備えるＦＰＧＡ９０３を接続する。配線９３０の両端にあたるＦＰＧＡ９０１およびＦＰＧＡ９０４は、第１の回路とＩＯピン（接続ピン）９４１の間、および第４の回路とＩＯピン９４４の間に、それぞれバス終端抵抗９１０、９１１を付加する。配線９３０の途中に接続するＦＰＧＡ９０２は、スタブ抵抗９２０を介して配線９３１と接続され、同様にＦＰＧＡ９０３は、スタブ抵抗９２１を介して配線９３２と接続される。ここで、ＦＰＧＡ９０２およびＦＰＧＡ９０３は、スタブ抵抗９２０および９２１を介して接続しているため、第２および第３の回路と、ＩＯピン９４２および９４３の間にバス終端抵抗は付加しない。配線９３０とスタブ抵抗９２０、９２１との間の配線９３１および９３２は極力最短となるように配置される。
【００１９】
図４は、本発明に係る論理モジュールの他の実施例を示す図である。本例は、論理モジュールを２段搭載したものであり、論理モジュールを多段接続したときに信号のタップを無くする最良の接続形態の一例を示すものである。図示のように、論理モジュール１００は、図１に示すものとほぼ同様であるが、接続切替回路１０３において配線ピン１９１と１９２が接続され、接続切替回路１０４において配線ピン１９４と１９７が接続されている点で異なる。また、論理モジュール２００も、図１に示すものとほぼ同様であるが、接続切替回路２０３において配線ピン２９０と２９３が接続され、接続切替回路２０４において配線ピン２９５と２９６が接続されている点で異なる。なお、論理モジュール２００における符号２０１〜２９７は図１の論理モジュール１００における符号１０１〜１９７と対応する構成要素である。２つの論理モジュール１００、２００は、外部接続用ヘッダコネクタ１０６と外部接続用ソケットコネクタ２０５、および外部接続用ヘッダコネクタ１０８と外部接続用ソケットコネクタ２０７でそれぞれ接続されている。
【００２０】
多段接続した複数の論理モジュールのうち、図中の上段に接続した論理モジュールにあたる論理モジュール２００の接続切替制御信号２１５が“Ｈｉｇｈ”、接続切替制御信号２１４、２１６が“Ｌｏｗ”のとき、接続切替回路２０３の配線ピン２９０と配線ピン２９３が接続される。これにより、スタブ抵抗２７０に接続された配線２１０とバス終端抵抗２３４を有するＦＰＧＡ２０２とが接続される。また、論理モジュール２００の接続切替制御信号２２５が“Ｈｉｇｈ”、接続切替制御信号２２４、２２６が“Ｌｏｗ”のとき、接続切替回路２０４の配線ピン２９５と配線ピン２９６が接続される。これにより、スタブ抵抗２７２に接続された配線２２０とバス終端抵抗２３５を有するＦＰＧＡ２０２とが接続される。一方、図中の下段に接続した論理モジュールにあたる論理モジュール１００は接続切替制御信号１１４、１１５が“Ｈｉｇｈ”、接続切替制御信号１１６が“Ｌｏｗ”のとき、接続切替回路１０３の配線ピン１９１と配線ピン１９２が接続される。これにより、スタブ抵抗１７１に接続された配線１１１とバス終端抵抗１３１を有するＦＰＧＡ１０１とが接続される。また、論理モジュール１００の接続切替制御信号１２４、１２５が“Ｈｉｇｈ”、接続切替制御信号１２６が“Ｌｏｗ”のとき、接続切替回路１０４の配線ピン１９４と配線ピン１９７が接続される。これにより、スタブ抵抗１７３に接続された配線１２１とバス終端抵抗１３３を有するＦＰＧＡ１０１とが接続される。このように、配線の両端にあたるＦＰＧＡ１０１、ＦＰＧＡ２０２内にバス終端抵抗１３１（１３３）とバス終端抵抗２３４（２３５）が付加され、配線２１１（配線２２１）と外部接続用ヘッダコネクタ２０６（２０８）を介していないことで、信号のタップを減らすことが可能となり、より高速な動作周波数を実現することができる。
【００２１】
図５は、本発明に係る論理モジュールの他の実施例を示す図である。本例は、論理モジュールを３段搭載したものである。図示のように、論理モジュール１００は、図４に示すものと同様である。また、論理モジュール３００は、図４に示す論理モジュール２００の接続状態と同様である。一方、論理モジュール２００は、図１の論理モジュール１００とほぼ同様であるが、接続切替回路２０３の接続状態が異なる。ここでは、接続切替回路２０３の配線ピン２９０と２９３および２９１と２９２が接続される。また、接続切替回路２０４の配線ピン２９４と２９５が接続される。これにより、２１０−２９０−２９３−２１３−２０２−２２３−２９５−２９４−２２２−２０１−２１２−２９２−２９１−２１１のブリッジ回路が成立する。
【００２２】
このように本例では、より高速な周波数で動作させるため、中段の論理モジュール２００にブリッジ回路を形成し、これを介して論理モジュール１００と論理モジュール３００とを接続するように構成したものである。なお、論理モジュール３００における符号３０１〜３９７は図４の論理モジュール１００、２００における符号１０１〜１９７、２０１〜２９７と対応する構成要素である。論理モジュール１００、２００は、外部接続用ヘッダコネクタ１０６と外部接続用ソケットコネクタ２０５、および外部接続用ヘッダコネクタ１０８と外部接続用ソケットコネクタ２０７でそれぞれ接続されている。また、論理モジュール２００、３００は、外部接続用ヘッダコネクタ２０６と外部接続用ソケットコネクタ３０５、および外部接続用ヘッダコネクタ２０８と外部接続用ソケットコネクタ３０７でそれぞれ接続されている。本例では、上述のようにブリッジ回路を形成し、バス終端抵抗を論理モジュールの所定箇所に付加することで、論理モジュールがより高速な動作周波数で動作可能となる。
【００２３】
図６は、本発明に係る論理モジュールの他の実施例を示す図である。本例は、図１の論理モジュール１００と比較して次の点で異なる。本例は、メモリ素子５０２およびバス終端抵抗１３６を有するメモリモジュール５００と、メモリ素子５０３およびバス終端抵抗１３７を有するメモリモジュール５０１とを備える。ＦＰＧＡ１０１、１０２はそれぞれメモリ制御回路５２０、５２１を有する。これにより、ＦＰＧＡ１０１はメモリモジュール５０１にアクセス可能であり、またＦＰＧＡ１０２はメモリモジュール５００にアクセス可能である。また本例では、接続切替回路制御信号１１４（１２４）が“Ｈｉｇｈ”、接続切替回路制御信号１１５、１１６（１２５、１２６）が“Ｌｏｗ”とされ、接続切替回路１０３（１０４）の配線ピン１９０と１９１（配線ピン１９６と１９７）が接続される。図１との比較では、本例では、ＦＰＧＡ１０１に関しては、配線ピン１９２に接続される配線１１２がなく、バス終端抵抗１３１がない。また、ＦＰＧＡ１０２に関しては、配線ピン１９５に接続される配線１２３がなく、バス終端抵抗１３５がない。その他の点では図１のものとほぼ同様である。本例では、この接続形態により、ＦＰＧＡ１０１からメモリモジュール５０１にアクセスし、ＦＰＧＡ１０２からメモリモジュール５００にアクセスすることができる。
【００２４】
図７は、本発明に係る論理モジュールの他の実施例を示す図である。本例は、図６の論理モジュール１００と比較して次の点で異なる。本例は、論理モジュール１００に複数搭載しているＦＰＧＡのうち、１個のＦＰＧＡから複数のメモリモジュールに同時にアクセス可能な接続形態としたものである。本例では、ＦＰＧＡ１０２は２つのメモリ制御回路５２０、５２１を有するが、ＦＰＧＡ１０１はこのメモリ制御回路を有しない。これにより、本例では、１つのＦＰＧＡ１０２から２つのメモリモジュール５００、５０１にアクセス可能とされるものである。そのため、接続切替回路１０４の配線ピン１９４と１９５が接続されるように制御される。ＦＰＧＡ１０２ではなく、ＦＰＧＡ１０１の方にメモリ制御回路５２０、５２１およびバス終端抵抗１３１、１３３を備えることもできる。この場合も接続切替回路が適宜制御される。このようにすることで、論理モジュール１００内の１つのＦＰＧＡから複数のメモリモジュール５００、５０１に同時にアクセスすることができる。
【産業上の利用可能性】
【００２５】
本発明は、プログラム可能な複数の論理素子に検証対象の論理をプログラムし、大規模集積回路の論理の検証を行うハードウェアエミュレーション用の論理モジュールに関するものであり、産業上の利用可能性がある。
【図面の簡単な説明】
【００２６】
【図１】本発明に係る論理モジュールの一実施例を示す図である。
【図２】図１の接続切替回路を説明するための図である。
【図３】ＳＳＴＬの一般的な回路構成図である。
【図４】本発明に係る論理モジュールの他の実施例を示す図である。
【図５】本発明に係る論理モジュールの他の実施例を示す図である。
【図６】本発明に係る論理モジュールの他の実施例を示す図である。
【図７】本発明に係る論理モジュールの他の実施例を示す図である。
【図８】ＭＯＳＦＥＴの信号デコード回路の真理値表である。
【符号の説明】
【００２７】
１００・・・論理モジュール
１０１，１０２・・・ＦＰＧＡ
１０３，１０４・・・接続切替回路
１０５，１０７・・・外部接続用ソケットコネクタ
１０６，１０８・・・外部接続用ヘッダコネクタ
１１０，１１１，１１２，１１３，１２０，１２１，１２２，１２３・・・配線
１１４，１１５，１１６，１２４，１２５，１２６・・・接続切替制御信号
１３１，１３３，１３４，１３５，１３６，１３７・・・バス終端抵抗
１７０，１７１，１７２，１７３・・・スタブ抵抗
１８０・・・接続切替制御信号回路
１９０，１９１，１９２，１９３，１９４，１９５，１９６，１９７・・・配線ピン
２００・・・論理モジュール
２０１，２０２・・・ＦＰＧＡ
２０３，２０４・・・接続切替回路
２０５，２０７・・・外部接続用ソケットコネクタ
２０６，２０８・・・外部接続用ヘッダコネクタ
２１０，２１１，２１２，２１３，２２０，２２１，２２２，２２３・・・配線
２１４，２１５，２１６，２２４，２２５，２２６・・・接続切替制御信号
２３１，２３３，２３４，２３５・・・バス終端抵抗
２７０，２７１，２７２，２７３・・・スタブ抵抗
２８０・・・接続切替制御信号回路
２９０，２９１，２９２，２９３，２９４，２９５，２９６，２９７・・・配線ピン
３００・・・論理モジュール
３０１，３０２・・・ＦＰＧＡ
３０３，３０４・・・接続切替回路
３０５，３０７・・・外部接続用ソケットコネクタ
３０６，３０８・・・外部接続用ヘッダコネクタ
３１０，３１１，３１２，３１３，３２０，３２１，３２２，３２３・・・配線
３１４，３１５，３１６，３２４，３２５，３２６・・・接続切替制御信号
３３１，３３３，３３４，３３５・・・バス終端抵抗
３７０，３７１，３７２，３７３・・・スタブ抵抗
３８０・・・接続切替制御信号回路
３９０，３９１，３９２，３９３，３９４，３９５，３９６，３９７・・・配線ピン
４００・・・説明用接続切替回路
４０１，４０２，４０３，４０４・・・ＭＯＳＦＥＴ
４１０，４１１，４２０，４２１・・・配線ピン
４３０，４３１，４３２・・・接続切替制御ピン
４４０・・・信号デコード回路
５００，５０１・・・メモリモジュール
５０２，５０３・・・メモリ素子
５１０，５１１・・・配線
５２０，５２１・・・メモリ制御回路
９０１，９０２，９０３，９０４・・・ＦＰＧＡ
９１０，９１１・・・バス終端抵抗
９２０，９２１・・・スタブ抵抗
９３０，９３１，９３２・・・配線
９４１，９４２，９４３，９４４・・・ＩＯピン
【技術分野】
【０００１】
本発明は、プログラム可能な複数の論理素子に検証対象の論理をプログラムし、大規模集積回路の論理の検証を行うハードウェアエミュレーション用の論理モジュールに関する。
【背景技術】
【０００２】
近年、サーバやネットワーク等の情報処理装置に適用する大規模集積回路（ＬＳＩ）の大規模化、多ピン化、小形化が進んでいる。このようなＬＳＩを設計する際に、ＬＳＩの論理検証精度を向上させるために、従来のソフトウェアエミュレーション技術に加え、プログラム可能な論理素子であるＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）を用いたハードウェアエミュレーションをＬＳＩの論理検証に適用する方式が用いられている。しかしながら、近年のＬＳＩのゲート規模増大に伴い、論理検証には多数のＦＰＧＡを必要とするようになってきた。
【０００３】
この要求に対応するためには、複数のＦＰＧＡを搭載した論理モジュールを複数用意し、検証対象論理を複数の論理モジュールに論理分割し、これらを論理モジュールの外部接続用のコネクタを介し論理モジュールを多段接続してハードウェアエミュレーション装置を構築し、論理検証対象のシステムボードに接続する必要がある。
【０００４】
検証用論理モジュールの例としては、例えば特開２００１−３１８１２４号公報に記載の技術が挙げられる。従来の技術では、複数存在する論理モジュールを論理モジュールの外部接続用コネクタを介し論理モジュールを多段に接続し論理モジュールの上段または下段に積み上げしてゲート規模の増大に対処していた。これを改善した検証用論理モジュールの例として、例えば特開２００７−２０１８４３号公報に記載のものがある。
【特許文献１】特開２００１−３１８１２４号公報
【特許文献２】特開２００７−２０１８４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述のようなハードウェアエミュレーション装置を構築して、より短時間で論理回路の検証を行うためには、複数のＦＰＧＡ間の信号の動作周波数を一層高める必要がある。
従って本発明の目的は、信号の動作周波数の高速化を容易に実現可能とする論理モジュールを提供することにある。
【課題を解決するための手段】
【０００６】
本発明は、１つの論理モジュール内または、複数の論理モジュールを多段に接続した際に、論理素子間の接続経路を切替える接続切替回路により検証対象論理の回路構成に合わせて接続経路を切替えるものであり、この接続切替回路の両側に論理素子が配置されるように回路を構成し、その論理素子内に終端抵抗を付加することで信号の波形品質を高め、信号の動作周波数の高速化を容易に実現しようとするものである。
【０００７】
本発明に係る論理モジュールは、プログラム可能な第１および第２の論理素子と、外部と接続するための第１および第２のコネクタと、前記第１の論理素子と前記第２の論理素子との接続、前記第１のコネクタと前記第２のコネクタとの接続、前記第１の論理素子と前記第２のコネクタとの接続、および前記第２の論理素子と前記第１のコネクタとの接続のうちの少なくとも１つを接続可能とする接続切替回路とを備えた論理モジュールであって、前記第１のコネクタと前記接続切替回路とを接続する配線と前記第１の論理素子の接続ピンとの間に接続される第１のスタブ抵抗と、前記第２のコネクタと前記接続切替回路とを接続する配線と前記第２の論理素子の接続ピンとの間に接続される第２のスタブ抵抗と、前記第１の論理素子が前記接続切替回路を介して前記第２の論理素子または前記第２のコネクタと接続される場合に前記接続切替回路と接続される前記第１の論理素子の接続ピン内側に接続されるバス終端抵抗と、前記第２の論理素子が前記接続切替回路を介して前記第１の論理素子または前記第１のコネクタと接続される場合に前記接続切替回路と接続される前記第２の論理素子の接続ピン内側に接続されるバス終端抵抗とを備えるものである。
【０００８】
上記論理モジュールを２つ備え、一方の論理モジュールの第２のコネクタと他方の論理モジュールの第１のコネクタとを接続して多段構成とした論理モジュールとすることができる。また、上記論理モジュールを３つ備え、第１の論理モジュールの第２のコネクタと第２の論理モジュールの第１のコネクタとを接続し、かつ第２の論理モジュールの第２のコネクタと第３の論理モジュールの第１のコネクタとを接続して多段構成とした論理モジュールとすることができる。この場合、第２の論理モジュールは、接続切替回路において第１の論理素子と第２のコネクタとの接続、および第２の論理素子と第１のコネクタとの接続を行うことによりブリッジ回路を形成することができる。前記接続切替回路を切り替えるための接続切替制御信号を生成する接続切替制御信号出力回路は前記第１または第２の論理素子に設けることができる。
【０００９】
上記論理モジュールに第１および第２のメモリモジュールを備え、前記第１および第２の論理素子が前記第１および第２のメモリモジュールにアクセスするための第１および第２のメモリ制御回路をそれぞれ有することができる。また、上記論理モジュールに第１および第２のメモリモジュールを備え、前記第１または第２の論理素子が前記第１および第２のメモリモジュールにアクセスするための第１および第２のメモリ制御回路を有することができる。
【発明の効果】
【００１０】
本発明によれば、信号の動作周波数の高速化を容易に実現可能とする論理モジュールを得ることができる。従来、複数の論理モジュール内の複数のＦＰＧＡ間を信号で接続する際に、信号の両端となるＦＰＧＡ内に終端抵抗を付加することができず、信号の波形品質を高めることが困難であった。本発明では、外部と接続するためのコネクタと論理素子の間の配線にスタブ抵抗を付加し、接続信号の両端となる論理素子内に終端抵抗を付加することで波形品質を高め、論理素子間の信号の動作周波数の高速化を図るものである。
【００１１】
また、２つ以上の論理モジュールを多段接続することで、検証対象の論理規模に応じて必要な数の論理モジュールを使用することができ、接続切替制御信号により接続切替回路を切替えることで、論理モジュール内の全てのプログラム可能な論理素子間をバス接続またはピン・トゥ・ピン接続で構成することができる。さらに、より多くの論理モジュールを多段接続するとき、バス接続される論理素子の数が多くなり過ぎると信号の波形品質の低下を招き、動作周波数の高速化を図ることができなくなることがある。この場合、バス接続される途中の論理モジュール内にブリッジ回路と終端抵抗を組み込むことで、バスに接続される論理素子を適度に分離することができ信号の波形品質を低下させることなく、信号の動作周波数の高速化を図ることが可能となる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を用いて本発明の実施例を詳細に説明する。
図１は、本発明に係る論理モジュールの一実施例を示す図である。論理モジュールは、複数のプログラム可能な論理素子と外部とを接続するためのコネクタと、複数のプログラム可能な論理素子とコネクタとを接続するための接続切替回路とを基板に備えたボードである。図示のように、本例の論理モジュール１００は、プログラム可能な論理素子としてＦＰＧＡを用いたもので、２つのＦＰＧＡ１０１およびＦＰＧＡ１０２を実装したものである。
【００１３】
図１において、外部接続用ソケットコネクタ１０５と外部接続用ヘッダコネクタ１０６の間には、論理信号用配線（以下、単に「配線」という）の接続切替回路１０３が配線１１０と配線１１１を介して接続される。また、接続切替回路１０３は、ＦＰＧＡ１０１とＦＰＧＡ１０２の間に、配線１１２と配線１１３を介して接続される。同様に、外部接続用ソケットコネクタ１０７と外部接続用ヘッダコネクタ１０８の間には、接続切替回路１０４が配線１２０と配線１２１を介して接続される。また、接続切替回路１０４は、ＦＰＧＡ１０１とＦＰＧＡ１０２の間に、配線１２２と配線１２３を介して接続される。すなわち、接続切替回路１０３（１０４）は、ＦＰＧＡ１０１とＦＰＧＡ１０２との接続、外部接続用ソケットコネクタ１０５（１０７）と外部接続用ヘッダコネクタ１０６（１０８）との接続、ＦＰＧＡ１０１と外部接続用ヘッダコネクタ１０６（１０８）との接続、およびＦＰＧＡ１０２と外部接続用ソケットコネクタ１０５（１０７）との接続のうちの少なくとも１つを接続可能とするものである。
【００１４】
図２は、図１の接続切替回路を説明するための図である。図２において、配線４１０、４１１と４２０、４２１との間にそれぞれＭＯＳＦＥＴ４０１、４０２、４０３、４０４を実装する。接続切替制御ピン４３０、４３１、４３２に接続切替制御信号（Ｈｉｇｈ、Ｌｏｗ）を入力し信号デコード回路４４０を介することで、配線４１０、４１１と４２０、４２１の接続経路を切替えることができる。図８は、図２中の接続切替制御ピンの入力信号と各ＭＯＳＦＥＴのＯＮ／ＯＦＦの関係を示す図である。図８に示す信号デコード回路真理値表により、例えば、接続切替制御ピン４３０が”Ｈｉｇｈ”、接続切替制御ピン４３１、４３２が”Ｌｏｗ”のとき、ＭＯＳＦＥＴ４０１がＯＮし、ＭＯＳＦＥＴ４０２、４０３、４０４がＯＦＦし、その結果、配線４１０と４２０が接続状態となる。また、例えば、接続切替制御ピン４３２が”Ｈｉｇｈ”、接続切替制御ピン４３０、４３１が”Ｌｏｗ”のとき、ＭＯＳＦＥＴ４０４がＯＮし、ＭＯＳＦＥＴ４０１、４０２、４０３がＯＦＦし、その結果、信号群４１１と４２１が接続状態となる。この信号デコード回路真理値表に従って、配線４１０、４１１と４２０、４２１との接続状態が制御される。
【００１５】
図１において、接続切替回路１０３に入力される接続切替制御信号１１４、１１５、１１６は、図２に示す接続切替制御ピン４３０、４３１、４３２に入力する接続切替制御信号に対応する。本例では、接続切替制御信号を生成する回路である接続切替制御信号出力回路１８０をＦＰＧＡ１０１に実装して、検証対象論理の回路構成に対応して”Ｈｉｇｈ”または”Ｌｏｗ”を出力する。接続切替制御信号１１６が”Ｈｉｇｈ”、信号１１４、１１５が”Ｌｏｗ”のとき、図１に示すように、接続切替回路１０３の配線ピン１９２と配線ピン１９３を介して、配線１１２と配線１１３が接続される。
【００１６】
同様に、接続切替制御信号出力回路１８０は、接続切替回路１０４に入力される接続切替制御信号１２４、１２５、１２６として、検証対象論理の回路構成に対応して”Ｈｉｇｈ”または”Ｌｏｗ”を出力する。接続切替制御信号１２６が”Ｈｉｇｈ”、信号１２４、１２５が”Ｌｏｗ”のとき、図１に示すように、接続切替回路１０４の配線ピン１９４と配線ピン１９５を介して、配線１２２と配線１２３が接続される。
【００１７】
外部接続用ソケットコネクタ１０５（１０７）と接続切替回路１０３（１０４）とを接続する配線１１０（１２０）とＦＰＧＡ１０１の接続ピン（ＩＯピン）との間にはスタブ抵抗１７０（１７２）が接続される。また、外部接続用ヘッダコネクタ１０６（１０８）と接続切替回路１０３（１０４）とを接続する配線１１１（１２１）とＦＰＧＡ１０２の接続ピンとの間にはスタブ抵抗１７１（１７３）が接続される。さらに、ＦＰＧＡ１０１が接続切替回路１０３（１０４）を介してＦＰＧＡ１０２または外部接続用ヘッダコネクタ１０６（１０８）と接続される場合には、接続切替回路１０３（１０４）と接続されるＦＰＧＡ１０１の接続ピン内側にバス終端抵抗１３１（１３３）が接続される。また、ＦＰＧＡ１０２が接続切替回路１０３（１０４）を介してＦＰＧＡ１０１または外部接続用ソケットコネクタ１０５（１０７）と接続される場合には、接続切替回路１０３（１０４）と接続されるＦＰＧＡ１０２の接続ピン内側にバス終端抵抗１３４（１３５）が接続される。これにより、論理モジュールのより高速な動作周波数を実現することができる。このバス終端抵抗とスタブ抵抗の接続は、次に説明するＳＳＴＬの回路構成に基づくものである。
【００１８】
図３は、ＪＥＤＥＣ ＪＥＳＤ８−１５で規定されているＳＳＴＬ（スタブ シリーズ ターミネーテッド ロジック）の一般的な回路構成図を示す。図示のように、配線９３０の両端に第１の回路を備えるＦＰＧＡ９０１と、第４の回路を備えるＦＰＧＡ９０４を接続し、配線９３０の途中に第２の回路を備えるＦＰＧＡ９０２および、第３の回路を備えるＦＰＧＡ９０３を接続する。配線９３０の両端にあたるＦＰＧＡ９０１およびＦＰＧＡ９０４は、第１の回路とＩＯピン（接続ピン）９４１の間、および第４の回路とＩＯピン９４４の間に、それぞれバス終端抵抗９１０、９１１を付加する。配線９３０の途中に接続するＦＰＧＡ９０２は、スタブ抵抗９２０を介して配線９３１と接続され、同様にＦＰＧＡ９０３は、スタブ抵抗９２１を介して配線９３２と接続される。ここで、ＦＰＧＡ９０２およびＦＰＧＡ９０３は、スタブ抵抗９２０および９２１を介して接続しているため、第２および第３の回路と、ＩＯピン９４２および９４３の間にバス終端抵抗は付加しない。配線９３０とスタブ抵抗９２０、９２１との間の配線９３１および９３２は極力最短となるように配置される。
【００１９】
図４は、本発明に係る論理モジュールの他の実施例を示す図である。本例は、論理モジュールを２段搭載したものであり、論理モジュールを多段接続したときに信号のタップを無くする最良の接続形態の一例を示すものである。図示のように、論理モジュール１００は、図１に示すものとほぼ同様であるが、接続切替回路１０３において配線ピン１９１と１９２が接続され、接続切替回路１０４において配線ピン１９４と１９７が接続されている点で異なる。また、論理モジュール２００も、図１に示すものとほぼ同様であるが、接続切替回路２０３において配線ピン２９０と２９３が接続され、接続切替回路２０４において配線ピン２９５と２９６が接続されている点で異なる。なお、論理モジュール２００における符号２０１〜２９７は図１の論理モジュール１００における符号１０１〜１９７と対応する構成要素である。２つの論理モジュール１００、２００は、外部接続用ヘッダコネクタ１０６と外部接続用ソケットコネクタ２０５、および外部接続用ヘッダコネクタ１０８と外部接続用ソケットコネクタ２０７でそれぞれ接続されている。
【００２０】
多段接続した複数の論理モジュールのうち、図中の上段に接続した論理モジュールにあたる論理モジュール２００の接続切替制御信号２１５が“Ｈｉｇｈ”、接続切替制御信号２１４、２１６が“Ｌｏｗ”のとき、接続切替回路２０３の配線ピン２９０と配線ピン２９３が接続される。これにより、スタブ抵抗２７０に接続された配線２１０とバス終端抵抗２３４を有するＦＰＧＡ２０２とが接続される。また、論理モジュール２００の接続切替制御信号２２５が“Ｈｉｇｈ”、接続切替制御信号２２４、２２６が“Ｌｏｗ”のとき、接続切替回路２０４の配線ピン２９５と配線ピン２９６が接続される。これにより、スタブ抵抗２７２に接続された配線２２０とバス終端抵抗２３５を有するＦＰＧＡ２０２とが接続される。一方、図中の下段に接続した論理モジュールにあたる論理モジュール１００は接続切替制御信号１１４、１１５が“Ｈｉｇｈ”、接続切替制御信号１１６が“Ｌｏｗ”のとき、接続切替回路１０３の配線ピン１９１と配線ピン１９２が接続される。これにより、スタブ抵抗１７１に接続された配線１１１とバス終端抵抗１３１を有するＦＰＧＡ１０１とが接続される。また、論理モジュール１００の接続切替制御信号１２４、１２５が“Ｈｉｇｈ”、接続切替制御信号１２６が“Ｌｏｗ”のとき、接続切替回路１０４の配線ピン１９４と配線ピン１９７が接続される。これにより、スタブ抵抗１７３に接続された配線１２１とバス終端抵抗１３３を有するＦＰＧＡ１０１とが接続される。このように、配線の両端にあたるＦＰＧＡ１０１、ＦＰＧＡ２０２内にバス終端抵抗１３１（１３３）とバス終端抵抗２３４（２３５）が付加され、配線２１１（配線２２１）と外部接続用ヘッダコネクタ２０６（２０８）を介していないことで、信号のタップを減らすことが可能となり、より高速な動作周波数を実現することができる。
【００２１】
図５は、本発明に係る論理モジュールの他の実施例を示す図である。本例は、論理モジュールを３段搭載したものである。図示のように、論理モジュール１００は、図４に示すものと同様である。また、論理モジュール３００は、図４に示す論理モジュール２００の接続状態と同様である。一方、論理モジュール２００は、図１の論理モジュール１００とほぼ同様であるが、接続切替回路２０３の接続状態が異なる。ここでは、接続切替回路２０３の配線ピン２９０と２９３および２９１と２９２が接続される。また、接続切替回路２０４の配線ピン２９４と２９５が接続される。これにより、２１０−２９０−２９３−２１３−２０２−２２３−２９５−２９４−２２２−２０１−２１２−２９２−２９１−２１１のブリッジ回路が成立する。
【００２２】
このように本例では、より高速な周波数で動作させるため、中段の論理モジュール２００にブリッジ回路を形成し、これを介して論理モジュール１００と論理モジュール３００とを接続するように構成したものである。なお、論理モジュール３００における符号３０１〜３９７は図４の論理モジュール１００、２００における符号１０１〜１９７、２０１〜２９７と対応する構成要素である。論理モジュール１００、２００は、外部接続用ヘッダコネクタ１０６と外部接続用ソケットコネクタ２０５、および外部接続用ヘッダコネクタ１０８と外部接続用ソケットコネクタ２０７でそれぞれ接続されている。また、論理モジュール２００、３００は、外部接続用ヘッダコネクタ２０６と外部接続用ソケットコネクタ３０５、および外部接続用ヘッダコネクタ２０８と外部接続用ソケットコネクタ３０７でそれぞれ接続されている。本例では、上述のようにブリッジ回路を形成し、バス終端抵抗を論理モジュールの所定箇所に付加することで、論理モジュールがより高速な動作周波数で動作可能となる。
【００２３】
図６は、本発明に係る論理モジュールの他の実施例を示す図である。本例は、図１の論理モジュール１００と比較して次の点で異なる。本例は、メモリ素子５０２およびバス終端抵抗１３６を有するメモリモジュール５００と、メモリ素子５０３およびバス終端抵抗１３７を有するメモリモジュール５０１とを備える。ＦＰＧＡ１０１、１０２はそれぞれメモリ制御回路５２０、５２１を有する。これにより、ＦＰＧＡ１０１はメモリモジュール５０１にアクセス可能であり、またＦＰＧＡ１０２はメモリモジュール５００にアクセス可能である。また本例では、接続切替回路制御信号１１４（１２４）が“Ｈｉｇｈ”、接続切替回路制御信号１１５、１１６（１２５、１２６）が“Ｌｏｗ”とされ、接続切替回路１０３（１０４）の配線ピン１９０と１９１（配線ピン１９６と１９７）が接続される。図１との比較では、本例では、ＦＰＧＡ１０１に関しては、配線ピン１９２に接続される配線１１２がなく、バス終端抵抗１３１がない。また、ＦＰＧＡ１０２に関しては、配線ピン１９５に接続される配線１２３がなく、バス終端抵抗１３５がない。その他の点では図１のものとほぼ同様である。本例では、この接続形態により、ＦＰＧＡ１０１からメモリモジュール５０１にアクセスし、ＦＰＧＡ１０２からメモリモジュール５００にアクセスすることができる。
【００２４】
図７は、本発明に係る論理モジュールの他の実施例を示す図である。本例は、図６の論理モジュール１００と比較して次の点で異なる。本例は、論理モジュール１００に複数搭載しているＦＰＧＡのうち、１個のＦＰＧＡから複数のメモリモジュールに同時にアクセス可能な接続形態としたものである。本例では、ＦＰＧＡ１０２は２つのメモリ制御回路５２０、５２１を有するが、ＦＰＧＡ１０１はこのメモリ制御回路を有しない。これにより、本例では、１つのＦＰＧＡ１０２から２つのメモリモジュール５００、５０１にアクセス可能とされるものである。そのため、接続切替回路１０４の配線ピン１９４と１９５が接続されるように制御される。ＦＰＧＡ１０２ではなく、ＦＰＧＡ１０１の方にメモリ制御回路５２０、５２１およびバス終端抵抗１３１、１３３を備えることもできる。この場合も接続切替回路が適宜制御される。このようにすることで、論理モジュール１００内の１つのＦＰＧＡから複数のメモリモジュール５００、５０１に同時にアクセスすることができる。
【産業上の利用可能性】
【００２５】
本発明は、プログラム可能な複数の論理素子に検証対象の論理をプログラムし、大規模集積回路の論理の検証を行うハードウェアエミュレーション用の論理モジュールに関するものであり、産業上の利用可能性がある。
【図面の簡単な説明】
【００２６】
【図１】本発明に係る論理モジュールの一実施例を示す図である。
【図２】図１の接続切替回路を説明するための図である。
【図３】ＳＳＴＬの一般的な回路構成図である。
【図４】本発明に係る論理モジュールの他の実施例を示す図である。
【図５】本発明に係る論理モジュールの他の実施例を示す図である。
【図６】本発明に係る論理モジュールの他の実施例を示す図である。
【図７】本発明に係る論理モジュールの他の実施例を示す図である。
【図８】ＭＯＳＦＥＴの信号デコード回路の真理値表である。
【符号の説明】
【００２７】
１００・・・論理モジュール
１０１，１０２・・・ＦＰＧＡ
１０３，１０４・・・接続切替回路
１０５，１０７・・・外部接続用ソケットコネクタ
１０６，１０８・・・外部接続用ヘッダコネクタ
１１０，１１１，１１２，１１３，１２０，１２１，１２２，１２３・・・配線
１１４，１１５，１１６，１２４，１２５，１２６・・・接続切替制御信号
１３１，１３３，１３４，１３５，１３６，１３７・・・バス終端抵抗
１７０，１７１，１７２，１７３・・・スタブ抵抗
１８０・・・接続切替制御信号回路
１９０，１９１，１９２，１９３，１９４，１９５，１９６，１９７・・・配線ピン
２００・・・論理モジュール
２０１，２０２・・・ＦＰＧＡ
２０３，２０４・・・接続切替回路
２０５，２０７・・・外部接続用ソケットコネクタ
２０６，２０８・・・外部接続用ヘッダコネクタ
２１０，２１１，２１２，２１３，２２０，２２１，２２２，２２３・・・配線
２１４，２１５，２１６，２２４，２２５，２２６・・・接続切替制御信号
２３１，２３３，２３４，２３５・・・バス終端抵抗
２７０，２７１，２７２，２７３・・・スタブ抵抗
２８０・・・接続切替制御信号回路
２９０，２９１，２９２，２９３，２９４，２９５，２９６，２９７・・・配線ピン
３００・・・論理モジュール
３０１，３０２・・・ＦＰＧＡ
３０３，３０４・・・接続切替回路
３０５，３０７・・・外部接続用ソケットコネクタ
３０６，３０８・・・外部接続用ヘッダコネクタ
３１０，３１１，３１２，３１３，３２０，３２１，３２２，３２３・・・配線
３１４，３１５，３１６，３２４，３２５，３２６・・・接続切替制御信号
３３１，３３３，３３４，３３５・・・バス終端抵抗
３７０，３７１，３７２，３７３・・・スタブ抵抗
３８０・・・接続切替制御信号回路
３９０，３９１，３９２，３９３，３９４，３９５，３９６，３９７・・・配線ピン
４００・・・説明用接続切替回路
４０１，４０２，４０３，４０４・・・ＭＯＳＦＥＴ
４１０，４１１，４２０，４２１・・・配線ピン
４３０，４３１，４３２・・・接続切替制御ピン
４４０・・・信号デコード回路
５００，５０１・・・メモリモジュール
５０２，５０３・・・メモリ素子
５１０，５１１・・・配線
５２０，５２１・・・メモリ制御回路
９０１，９０２，９０３，９０４・・・ＦＰＧＡ
９１０，９１１・・・バス終端抵抗
９２０，９２１・・・スタブ抵抗
９３０，９３１，９３２・・・配線
９４１，９４２，９４３，９４４・・・ＩＯピン
【特許請求の範囲】
【請求項１】
プログラム可能な第１および第２の論理素子と、外部と接続するための第１および第２のコネクタと、前記第１の論理素子と前記第２の論理素子との接続、前記第１のコネクタと前記第２のコネクタとの接続、前記第１の論理素子と前記第２のコネクタとの接続、および前記第２の論理素子と前記第１のコネクタとの接続のうちの少なくとも１つを接続可能とする接続切替回路とを備えた論理モジュールであって、前記第１のコネクタと前記接続切替回路とを接続する配線と前記第１の論理素子の接続ピンとの間に接続される第１のスタブ抵抗と、前記第２のコネクタと前記接続切替回路とを接続する配線と前記第２の論理素子の接続ピンとの間に接続される第２のスタブ抵抗と、前記第１の論理素子が前記接続切替回路を介して前記第２の論理素子または前記第２のコネクタと接続される場合に前記接続切替回路と接続される前記第１の論理素子の接続ピン内側に接続されるバス終端抵抗と、前記第２の論理素子が前記接続切替回路を介して前記第１の論理素子または前記第１のコネクタと接続される場合に前記接続切替回路と接続される前記第２の論理素子の接続ピン内側に接続されるバス終端抵抗とを備えたことを特徴とする論理モジュール。
【請求項２】
請求項１記載の論理モジュールを２つ備え、一方の前記論理モジュールの第２のコネクタと他方の前記論理モジュールの第１のコネクタとを接続して多段構成としたことを特徴とする論理モジュール。
【請求項３】
請求項１記載の論理モジュールを３つ備え、第１の前記論理モジュールの第２のコネクタと第２の前記論理モジュールの第１のコネクタとを接続し、かつ第２の前記論理モジュールの第２のコネクタと第３の前記論理モジュールの第１のコネクタとを接続して多段構成としたことを特徴とする論理モジュール。
【請求項４】
前記第２の論理モジュールが、前記接続切替回路において前記第１の論理素子と前記第２のコネクタとの接続、および前記第２の論理素子と前記第１のコネクタとの接続を行うことによりブリッジ回路を形成することを特徴とする請求項３記載の論理モジュール。
【請求項５】
前記接続切替回路を切り替えるための接続切替制御信号を生成する接続切替制御信号出力回路が前記第１または第２の論理素子に設けられることを特徴とする請求項１〜４のいずれかに記載の論理モジュール。
【請求項６】
第１および第２のメモリモジュールを備え、前記第１および第２の論理素子が前記第１および第２のメモリモジュールにアクセスするための第１および第２のメモリ制御回路をそれぞれ有することを特徴とする請求項１に記載の論理モジュール。
【請求項７】
第１および第２のメモリモジュールを備え、前記第１または第２の論理素子が前記第１および第２のメモリモジュールにアクセスするための第１および第２のメモリ制御回路を有することを特徴とする請求項１に記載の論理モジュール。
【請求項１】
プログラム可能な第１および第２の論理素子と、外部と接続するための第１および第２のコネクタと、前記第１の論理素子と前記第２の論理素子との接続、前記第１のコネクタと前記第２のコネクタとの接続、前記第１の論理素子と前記第２のコネクタとの接続、および前記第２の論理素子と前記第１のコネクタとの接続のうちの少なくとも１つを接続可能とする接続切替回路とを備えた論理モジュールであって、前記第１のコネクタと前記接続切替回路とを接続する配線と前記第１の論理素子の接続ピンとの間に接続される第１のスタブ抵抗と、前記第２のコネクタと前記接続切替回路とを接続する配線と前記第２の論理素子の接続ピンとの間に接続される第２のスタブ抵抗と、前記第１の論理素子が前記接続切替回路を介して前記第２の論理素子または前記第２のコネクタと接続される場合に前記接続切替回路と接続される前記第１の論理素子の接続ピン内側に接続されるバス終端抵抗と、前記第２の論理素子が前記接続切替回路を介して前記第１の論理素子または前記第１のコネクタと接続される場合に前記接続切替回路と接続される前記第２の論理素子の接続ピン内側に接続されるバス終端抵抗とを備えたことを特徴とする論理モジュール。
【請求項２】
請求項１記載の論理モジュールを２つ備え、一方の前記論理モジュールの第２のコネクタと他方の前記論理モジュールの第１のコネクタとを接続して多段構成としたことを特徴とする論理モジュール。
【請求項３】
請求項１記載の論理モジュールを３つ備え、第１の前記論理モジュールの第２のコネクタと第２の前記論理モジュールの第１のコネクタとを接続し、かつ第２の前記論理モジュールの第２のコネクタと第３の前記論理モジュールの第１のコネクタとを接続して多段構成としたことを特徴とする論理モジュール。
【請求項４】
前記第２の論理モジュールが、前記接続切替回路において前記第１の論理素子と前記第２のコネクタとの接続、および前記第２の論理素子と前記第１のコネクタとの接続を行うことによりブリッジ回路を形成することを特徴とする請求項３記載の論理モジュール。
【請求項５】
前記接続切替回路を切り替えるための接続切替制御信号を生成する接続切替制御信号出力回路が前記第１または第２の論理素子に設けられることを特徴とする請求項１〜４のいずれかに記載の論理モジュール。
【請求項６】
第１および第２のメモリモジュールを備え、前記第１および第２の論理素子が前記第１および第２のメモリモジュールにアクセスするための第１および第２のメモリ制御回路をそれぞれ有することを特徴とする請求項１に記載の論理モジュール。
【請求項７】
第１および第２のメモリモジュールを備え、前記第１または第２の論理素子が前記第１および第２のメモリモジュールにアクセスするための第１および第２のメモリ制御回路を有することを特徴とする請求項１に記載の論理モジュール。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２００９−２４６４５６（Ｐ２００９−２４６４５６Ａ）
【公開日】平成２１年１０月２２日（２００９．１０．２２）
【国際特許分類】
【出願番号】特願２００８−８７５９６（Ｐ２００８−８７５９６）
【出願日】平成２０年３月２８日（２００８．３．２８）
【出願人】（０００２３３２９５）日立情報通信エンジニアリング株式会社 (195)
【Ｆターム（参考）】
【公開日】平成２１年１０月２２日（２００９．１０．２２）
【国際特許分類】
【出願日】平成２０年３月２８日（２００８．３．２８）
【出願人】（０００２３３２９５）日立情報通信エンジニアリング株式会社 (195)
【Ｆターム（参考）】
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