抵抗回路、抵抗回路を備えたインターフェース回路及び電子機器
【課題】抵抗値の調整を効率良く実現できる抵抗回路、インターフェース回路等の提供。
【解決手段】抵抗回路１００はｎ段の単位回路１１０を含み、その各々の単位回路１１０は、第１、第２の端子Ｔ１、Ｔ２の間に設けられた第１の抵抗素子Ｒ１と、第２、第３の端子Ｔ２、Ｔ３の間に設けられた第１の切断素子Ｆ１と、第２、第４の端子Ｔ２、Ｔ４の間に直列に設けられた第２の切断素子Ｆ２及び第２の抵抗素子Ｒ２を有する。第１の配線Ｌ１にｎ段の単位回路１１０の各々の第１の端子Ｔ１が接続され、第２の配線Ｌ２にｎ段の単位回路１１０の各々の第４の端子Ｔ４が接続され、第３の配線Ｌ３に１段目の単位回路１１０の第３の端子Ｔ３が接続され、ｍ段目の単位回路１１０の第３の端子Ｔ３は、ｍ−１段目の単位回路１００の第２の端子Ｔ２と接続される。
【解決手段】抵抗回路１００はｎ段の単位回路１１０を含み、その各々の単位回路１１０は、第１、第２の端子Ｔ１、Ｔ２の間に設けられた第１の抵抗素子Ｒ１と、第２、第３の端子Ｔ２、Ｔ３の間に設けられた第１の切断素子Ｆ１と、第２、第４の端子Ｔ２、Ｔ４の間に直列に設けられた第２の切断素子Ｆ２及び第２の抵抗素子Ｒ２を有する。第１の配線Ｌ１にｎ段の単位回路１１０の各々の第１の端子Ｔ１が接続され、第２の配線Ｌ２にｎ段の単位回路１１０の各々の第４の端子Ｔ４が接続され、第３の配線Ｌ３に１段目の単位回路１１０の第３の端子Ｔ３が接続され、ｍ段目の単位回路１１０の第３の端子Ｔ３は、ｍ−１段目の単位回路１００の第２の端子Ｔ２と接続される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗回路、抵抗回路を備えたインターフェース回路及び電子機器に関する。
【背景技術】
【０００２】
例えば特許文献１には、インピーダンス整合のための終端抵抗をレシーバ回路側に設ける従来技術が開示されている。このような終端抵抗は、集積回路装置（ＩＣ）の外付け部品として、集積回路装置が実装される回路基板等に外付けされるのが一般的である。
【０００３】
しかしながら、ドライバＩＣ等に高速シリアルインターフェース回路を内蔵させた場合に、ドライバＩＣの実装の制約から、このような終端抵抗の外付けは困難となる。
【０００４】
また従来の高速シリアルインターフェース回路として、ＵＳＢ（Universal Serial Bus）やＩＥＥＥ１３９４などに準拠したインターフェース回路が知られている。これらのうち、終端抵抗を内蔵しているものもあるが、配線の寄生抵抗等の影響を考慮した設計は行われていなかった。そして、このような寄生抵抗の影響を実質的に無視するために、ヒューズ素子を用いて終端抵抗を精度よく調整する手法も考えられる。
【０００５】
しかしながら、この手法では、抵抗の段数が増えればそれに比例してヒューズの切断工程が増えてしまい、抵抗値の調整のために多大な時間を浪費してしまうという課題があった。
【特許文献１】特開２００３−２７０２９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明に係る幾つかの態様によれば、抵抗値の調整を効率良く実現できる抵抗回路、インターフェース回路及び電子機器を提供できる。
【課題を解決するための手段】
【０００７】
本発明は、その各々の単位回路が、第１の端子と第２の端子の間に設けられた第１の抵抗素子と、前記第２の端子と第３の端子の間に設けられた第１の切断素子と、前記第２の端子と第４の端子の間に直列に設けられた第２の切断素子及び第２の抵抗素子とを有する、ｎ段（ｎは２以上の自然数）の単位回路を含み、第１の配線にｎ段の前記単位回路の各々の前記第１の端子が接続され、第２の配線にｎ段の前記単位回路の各々の前記第４の端子が接続され、第３の配線に１段目の前記単位回路の前記第３の端子が接続され、ｍ段目（ｍは２≦ｍ≦ｎを満たす自然数）の前記単位回路の前記第３の端子は、ｍ−１段目の前記単位回路の前記第２の端子と接続されている抵抗回路に関係する。
【０００８】
本発明によれば、第１の配線と第２の配線と第３の配線に接続されたｎ段から成る単位回路で構成された抵抗回路に含まれる第１の抵抗素子と第２の抵抗素子を所定のｍ段以降を切り離す作業を行う場合、ｍ段目の第１の切断素子とｍ〜ｎ段目の第２の切断素子の合計である（ｎ−ｍ＋２）個の切断を行えば済むため、抵抗値の調整を少ない切断工程で効率よく実現できる。
【０００９】
また本発明では、ｎ段の前記単位回路の前記第１の抵抗素子は、第１の抵抗素子領域に配置され、ｎ段の前記単位回路の前記第２の抵抗素子は、第２の抵抗素子領域に配置され、ｎ段の前記単位回路の前記第１の切断素子は、第１の切断素子領域に配置され、ｎ段の前記単位回路の前記第２の切断素子は、第２の切断素子領域に配置され、前記第１の抵抗素子領域と前記第２の抵抗素子領域は、第１の方向に沿って設けられ、前記第１の切断素子領域と前記第２の切断素子領域は、前記第１の方向に沿って設けられ、前記第１の方向に直交する方向を第２の方向とした場合に、前記第１の切断素子領域は前記第１の抵抗素子領域の前記第２の方向側に設けられ、前記第２の切断素子領域は前記第２の抵抗素子領域の前記第２の方向側に設けられてもよい。
【００１０】
このようにすれば、第１、第２の切断素子領域が第１の方向に沿って配置されるため、これらの領域での切断素子の切断工程を効率化できる。また第１の切断素子領域は第１の抵抗素子領域の第２の方向側に設けられ、第２の切断素子領域は第２の抵抗素子領域の第２の方向側に設けられるため、これらの領域間での信号をショートパスで接続でき、レイアウト効率を向上できる。
【００１１】
また本発明では、第１の入力端子と第２の入力端子を有し、終端抵抗となる前記抵抗回路が前記第１の入力端子と前記第２の入力端子の間に設けられた比較回路と、前記比較回路の前記第１の入力端子と前記第３の配線の間に設けられた第３の抵抗素子と、前記比較回路の前記第２の入力端子と前記第３の配線の間に設けられた第４の抵抗素子と、前記第３の配線と接地電位線の間に設けられた容量素子とを含んでもよい。
【００１２】
このようにすれば、第３、第４の抵抗素子により、抵抗回路の抵抗調整のベース抵抗等を実現できる。
【００１３】
また本発明では、前記比較回路の前記第１の入力端子と前記第１の配線の間に設けられた第１の切換素子と、前記比較回路の前記第２の入力端子と前記第２の配線の間に設けられた第２の切換素子とを含み、前記第３の抵抗素子は、前記第１の配線と前記第３の配線の間に設けられ、前記第４の抵抗素子は、前記第２の配線と前記第３の配線の間に設けられてもよい。
【００１４】
このようにすれば、第１の切換素子と第２の切換素子をオフ状態（非導通状態）にすることにより、抵抗回路を切り離すことが可能になる。
【００１５】
また本発明では、前記比較回路の前記第１の入力端子と第１の外部端子の間に設けられた第５の抵抗素子と、前記比較回路の前記第２の入力端子と第２の外部端子の間に設けられた第６の抵抗素子を含んでもよい。
【００１６】
このようにすれば、第１の切換素子と第２の切換素子をオフ状態にした場合でも、比較回路の第１の入力端子と第１の外部端子との間の第５の抵抗素子、及び比較回路の第２の入力端子と第２の外部端子との間の第６の抵抗素子を終端抵抗として機能させることが可能になる。また第１、第２の外部端子を介して静電気が印加された場合等に、第１、第２の切換素子が静電気破壊される事態を効果的に防止できる。
【００１７】
また本発明では、前記比較回路の前記第１の入力端子に共通接続される第１のシングルエンド・レシーバ回路と、前記比較回路の前記第２の入力端子に共通接続される第２のシングルエンド・レシーバ回路とを含み、前記比較回路により差動レシーバ回路が構成され、前記第１、第２の切換素子は、前記差動レシーバ回路により信号を受信する場合にオン状態に設定され、前記第１、第２のシングルエンド・レシーバ回路により信号を受信する場合にオフ状態に設定されてもよい。
【００１８】
このようにすれば、差動レシーバ回路を用いた転送モードでは、抵抗回路を終端抵抗として用いることができると共に、第１、第２のシングルエンド・レシーバ回路を用いた転送モードでは、この抵抗回路が原因となって転送に不具合が発生する事態を防止できる。
【００１９】
また本発明では、前記第１の配線と前記第３の配線の間に設けられた第１の切換素子と、前記第２の配線と前記第３の配線の間に設けられた第２の切換素子を含み、前記第３の抵抗素子は、前記比較回路の前記第１の入力端子と前記第１の配線の間に設けられ、前記第４の抵抗素子は、前記比較回路の前記第２の入力端子と前記第２の配線の間に設けられてもよい。
【００２０】
このようにすれば、第３、第４の抵抗素子を、抵抗回路の抵抗調整用のベース抵抗として活用できると共に、第１、第２の切換素子の静電気破壊防止用の抵抗としても活用できる。
【００２１】
また本発明では、ｎ段の前記単位回路の前記第１の切断素子は、第１の切断素子領域に配置され、ｎ段の前記単位回路の前記第２の切断素子は、第２の切断素子領域に配置され、前記容量素子は、前記第１の切断素子領域と前記第２の切断素子領域の間に設けられた容量素子領域に配置されてもよい。
【００２２】
また本発明は、その各々の単位回路が、第１、第２の切断素子と、一端が第１の配線に接続され他端が前記第１の切断素子の一端に接続される第１の抵抗素子と、一端が第２の配線に接続され他端が前記第２の切断素子の一端に接続される第２の抵抗素子とを有する、ｎ段（ｎは２以上の自然数）の単位回路により構成される抵抗回路と、第１の入力端子と第２の入力端子を有し、終端抵抗となる前記抵抗回路が前記第１の入力端子と前記第２の入力端子の間に設けられた比較回路と、前記比較回路の前記第１の入力端子と第３の配線の間に設けられた第３の抵抗素子と、前記比較回路の前記第２の入力端子と前記第３の配線の間に設けられた第４の抵抗素子と、前記第３の配線と接地電位線の間に設けられた容量素子とを含み、ｎ段の前記単位回路の前記第１の切断素子は、第１の切断素子領域に配置され、ｎ段の前記単位回路の前記第２の切断素子は、第２の切断素子領域に配置され、前記容量素子は、前記第１の切断素子領域と前記第２の切断素子領域の間に設けられた容量素子領域に配置されるインターフェース回路に関係する。
【００２３】
本発明によれば、第１、第２の切断素子の切断により、単位回路に含まれる第１、第２の抵抗素子を切り離すことで、抵抗回路の抵抗調整を実現できる。そして本発明によれば、第１、第２の切断素子領域の間の空きスペースを有効活用して、容量素子を配置できるため、レイアウト効率を向上できる。
【００２４】
また本発明では、ｎ段の前記単位回路の前記第１の抵抗素子は、第１の抵抗素子領域に配置され、ｎ段の前記単位回路の前記第２の抵抗素子は、第２の抵抗素子領域に配置され、前記第１の抵抗素子領域と前記第２の抵抗素子領域は、第１の方向に沿って設けられ、前記第１の切断素子領域と前記第２の切断素子領域は、前記第１の方向に沿って設けられ、前記第１の方向に直交する方向を第２の方向とした場合に、前記第１の切断素子領域は前記第１の抵抗素子領域の前記第２の方向側に設けられ、前記第２の切断素子領域は前記第２の抵抗素子領域の前記第２の方向側に設けられてもよい。
【００２５】
このようにすれば、第１、第２の切断素子領域が第１の方向に沿って配置されるため、これらの領域での切断素子の切断工程を効率化できる。また第１の切断素子領域は第１の抵抗素子領域の第２の方向側に設けられ、第２の切断素子領域は第２の抵抗素子領域の第２の方向側に設けられるため、これらの領域間での信号をショートパスで接続でき、レイアウト効率を向上できる。
【００２６】
また本発明では、前記第２の方向の反対方向を第４の方向とした場合に、前記第３、第４の抵抗素子は、前記容量素子領域の前記第４の方向側に設けられた第３、第４の抵抗素子領域に配置されてもよい。
【００２７】
このようにすれば、容量素子領域の第４の方向側の空きスペースを有効活用して、第３、第４の抵抗素子を配置できるため、レイアウト効率を向上できる。
【００２８】
また本発明では、前記比較回路は、前記容量素子領域の前記第２の方向側に設けられたアナログ回路領域に配置されてもよい。
【００２９】
このようにすれば、抵抗回路を構成する素子・回路と、アナログ回路を構成する素子・回路を、別々の領域に分離して配置できるため、レイアウト効率の向上と、アナログ回路特性劣化の防止を両立できる。
【００３０】
また本発明は、上記のいずれかに記載のインターフェース回路を有する電子機器に関係する。
【００３１】
本発明によれば、絶対的精度が求められる終端抵抗の抵抗値の調整を少ない切断素子の切断工程により効率良く実現できる電子機器を提供できる。
【発明を実施するための最良の形態】
【００３２】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００３３】
１．第１の構成例
図１に、本実施形態のインターフェース回路の第１の構成例を示す。なお本実施形態のインターフェース回路は図１の構成に限定されず、その構成要素の一部（例えば容量素子、切換素子）を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００３４】
図１のインターフェース回路１は、抵抗回路１００と、比較回路２００を含む。またトランスミッションゲートＳＷ１（広義には第１の切換素子）と、トランスミッションゲートＳＷ２（広義には第２の切換素子）と、コンデンサＣ１（広義には容量素子）と、抵抗Ｒ３（広義には第３の抵抗素子）と、抵抗Ｒ４（広義には第４の抵抗素子）を含むことができる。また図１では更に、バンプＢ１（広義には第１の外部端子）やバンプＢ２（広義には第２の外部端子）やインバータＩＮＶが設けられている。これらのバンプＢ１、Ｂ２（パッド）を介して、差動信号を構成する第１、第２の信号（ＤＰ、ＤＭ）が入力される。またインバータＩＮＶにより制御信号Ｃｎｔｌの反転信号が生成される。
【００３５】
比較回路２００（差動増幅器）は、非反転入力端子（広義には第１の入力端子）と反転入力端子（広義には第２の入力端子）を有する。そして終端抵抗となる抵抗回路１００は、比較回路２００の非反転入力端子（＋）と反転入力端子（−）の間に設けられる。またバンプＢ１と比較回路２００の非反転入力端子とが配線ＬＰにより接続され、バンプＢ２と比較回路２００の反転入力端子とが配線ＬＭにより接続されている。
【００３６】
抵抗Ｒ３（第３の抵抗素子）は、比較回路２００の非反転入力端子（配線ＬＰ）と、抵抗回路１００の第３の配線である配線Ｌ３との間に設けられる。抵抗Ｒ４（第４の抵抗素子）は、比較回路２００の反転入力端子（配線ＬＭ）と、抵抗回路１００の配線Ｌ３との間に設けられる。コンデンサＣ１（容量素子）は、配線Ｌ３と接地電位線（第１の電源線）との間に設けられる。このコンデンサＣ１は、コモンモード・ノイズを除去（フィルタリング）するためのセンタータップ・コンデンサとして用いられるが、このようなコンデンサＣ１を設けない変形実施も可能である。
【００３７】
更に具体的には図１では、トランスミッションゲートＳＷ１（第１の切換素子）は、比較回路２００の非反転入力端子（配線ＬＰ）と、抵抗回路１００の第１の配線である配線Ｌ１との間に設けられる。トランスミッションゲートＳＷ２（第２の切換素子）は、比較回路２００の反転入力端子（配線ＬＭ）と、抵抗回路１００の第２の配線である配線Ｌ２との間に設けられる。抵抗Ｒ３は、配線Ｌ１と配線Ｌ３との間に設けられる。抵抗Ｒ４は、配線Ｌ２と配線Ｌ３との間に設けられる。
【００３８】
トランスミッションゲートＳＷ１、ＳＷ２を構成するＮ型（第１導電型）のトランジスタのゲートには、外部からの制御信号Ｃｎｔｌが入力される。トランスミッションゲートＳＷ１、ＳＷ２を構成するＰ型（第２導電型）のトランジスタのゲートには、制御信号ＣｎｔｌをインバータＩＮＶにより反転した信号が入力される。
【００３９】
抵抗回路１００は、ｎ段（ｎは２以上の整数）の単位回路１１０を含む。具体的には、ｎ段（複数）の単位回路１１０が配線Ｌ１と配線Ｌ２の間に並列に接続されて構成されている。そして各々の単位回路１１０は、抵抗Ｒ１（広義には第１の抵抗素子）と、抵抗Ｒ２（広義には第２の抵抗素子）と、ヒューズＦ１（広義には第１の切断素子）と、ヒューズＦ２（広義には第２の切断素子）を含む。
【００４０】
抵抗Ｒ１は、単位回路１１０の第１の端子Ｔ１と第２の端子Ｔ２の間に設けられる。ヒューズＦ１は、単位回路１１０の第２の端子Ｔ２と第３の端子Ｔ３の間に設けられる。抵抗Ｒ２とヒューズＦ２は、単位回路１１０の第４の端子Ｔ４と第２の端子Ｔ２の間に直列に設けられる。
【００４１】
ｎ段の単位回路１１０の各々の第１の端子Ｔ１は、配線Ｌ１に接続され、ｎ段の単位回路１１０の各々の第４の端子Ｔ４は、配線Ｌ２に接続されている。１段目の単位回路１１０の第３の端子Ｔ３は、配線Ｌ３と接続されている。２段目の単位回路１１０の第３の端子Ｔ３は、１段目の単位回路１１０の第２の端子Ｔ２と接続されている。３段目の単位回路１１０の第３の端子Ｔ３は、２段目の単位回路１１０の第２の端子Ｔ２と接続されている。同様に、ｍ段目（２≦ｍ≦ｎ）の単位回路１１０の第３の端子Ｔ３は、ｍ−１段目の単位回路１１０の第２の端子Ｔ２と接続されている。
【００４２】
以上の実施形態によれば、以下に説明する効果が得られる。
【００４３】
図４に、インターフェース回路の比較例を示す。図４に示すように、比較例のインターフェース回路１を構成する抵抗回路１０４は、ｎ段の単位回路１１４から構成され、単位回路１１４は、配線Ｌ１と配線Ｌ３の間に抵抗Ｒ１とヒューズＦ１が直列に接続され、配線Ｌ２と配線Ｌ３の間に抵抗Ｒ２とヒューズＦ２が直列に接続されている。
【００４４】
この比較例では、ｍ段目（２≦ｍ≦ｎ）以降の単位回路１１４を切り離す場合に、（ｎ−ｍ＋１）×２箇所のヒューズを切断する必要がある。例えばｎ＝３、ｍ＝２の場合には、（ｎ−ｍ＋１）×２＝４箇所のヒューズ（図４のＦ１２、Ｆ１３、Ｆ２２、Ｆ２３）を切断する必要がある。またｎ＝１０、ｍ＝５の場合には、（ｎ−ｍ＋１）×２＝１２箇所のヒューズを切断する必要がある。
【００４５】
一方、図１に示す本実施形態の抵抗回路１００では、ｍ段目（２≦ｍ≦ｎ）以降の単位回路１１０を切り離す場合に、ｍ段目のヒューズＦ１（Ｆ１２、Ｆ１３）を切断し、ｍ段目以降のヒューズＦ２（Ｆ２２、Ｆ２３）を（ｎ−ｍ＋１）箇所切断すればよい。従って、合計で（ｎ−ｍ＋２）箇所のヒューズを切断すればよく、図４の比較例に比べ（ｎ−ｍ）箇所の切断工程を減らすことができる。例えば図１の本実施形態では、ｎ＝３、ｍ＝２の場合には、（ｎ−ｍ＋２）＝３箇所のヒューズ（図１のＦ１２、Ｆ２２、Ｆ２３）を切断すればよい。またｎ＝１０、ｍ＝５の場合には、ｎ−ｍ＋２＝７箇所のヒューズを切断すればよく、切断箇所が１２箇所である上記比較例よりも切断回数を大幅に少なくできる。即ち本実施形態のインターフェース回路によれば、単位回路１１０の段数が多くなればなるほど、比較例に比べて切断回数において優位になる。
【００４６】
以上のように本実施形態によれば、絶対的精度が求められる終端抵抗の抵抗値の調整を、少ないヒューズカット工程で効率良く実現することが可能になる。
【００４７】
２．第２の構成例
図２に、本実施形態のインターフェース回路の第２の構成例を示す。図２では図１の構成に対して、更に抵抗Ｒ５、Ｒ６（広義に第５、第６の抵抗素子）が設けられている。
【００４８】
具体的には図２では、比較回路２００の非反転入力端子とバンプＢ１（第１の外部入力端子）の間に抵抗Ｒ５が設けられ、比較回路２００の反転入力端子とバンプＢ２（第２の外部入力端子）の間に抵抗Ｒ６が設けられる。即ち配線ＬＰに抵抗Ｒ５を接続し、配線ＬＭに抵抗Ｒ６を接続している。
【００４９】
図２の構成によれば、トランスミッションゲートＳＷ１、ＳＷ２をオフ状態にしても、抵抗Ｒ５、Ｒ６を終端抵抗として機能させることができる。またバンプＢ１、Ｂ２を介して静電気が印加された場合にも、抵抗Ｒ５、Ｒ６が保護抵抗となって静電気破壊から内部回路を保護できる。
【００５０】
３．第３の構成例
図３に、本実施形態のインターフェース回路の第３の構成例を示す。図３では、図１に比べて、トランスミッションゲートＳＷ１と抵抗Ｒ３の接続順序やトランスミッションゲートＳＷ２と抵抗Ｒ４の接続順序が異なっている。
【００５１】
具体的には、図３では、トランスミッションゲートＳＷ１（第１の切換素子）が、抵抗回路１００の配線Ｌ１と配線Ｌ３の間に設けられ、トランスミッションゲートＳＷ２（第２の切換素子）が、抵抗回路１００の配線Ｌ２と配線Ｌ３の間に設けられる。また抵抗Ｒ３（第３の抵抗素子）が、比較回路２００の非反転入力端子（配線ＬＰ）と配線Ｌ１の間に設けられ、抵抗Ｒ４（第４の抵抗素子）が、比較回路２００の反転入力端子（配線ＬＭ）と配線Ｌ２の間に設けられる。即ち図１では、配線ＬＰとＬＭの間に、トランスミッションゲートＳＷ１、抵抗Ｒ３、抵抗Ｒ４、トランスミッションゲートＳＷ２の順に直列に接続されている。これに対して図３では、配線ＬＰとＬＭの間に、抵抗Ｒ３、トランスミッションゲートＳＷ１、トランスミッションゲートＳＷ２、抵抗Ｒ４の順に直列に接続されている。
【００５２】
図３の構成によれば、配線ＬＰと配線Ｌ１の間に抵抗Ｒ３が設けられ、配点ＬＭと配線Ｌ２の間に抵抗Ｒ４が設けられるため、例えばバンプＢ１やＢ２に静電気が印加された場合に、抵抗Ｒ３、Ｒ４が保護抵抗になって、トランスミッションゲートＳＷ１、ＳＷ２の静電気破壊を防止できる。即ち抵抗Ｒ３、Ｒ４に対して、抵抗回路１００の抵抗調整のベース抵抗としての機能と、トランスミッションゲートＳＷ１、ＳＷ２の静電気保護素子としての機能の両方を、持たせることが可能になる。
【００５３】
４．インターフェース回路の具体的な回路構成
図５に本実施形態のインターフェース回路１の具体的な回路構成例を示す。このインターフェース回路１は、差動レシーバ回路ＨＳＲＸと、第１、第２のシングルエンド・レシーバ回路ＬＰＲＸ１、ＬＰＲＸ２を含む。また差動トランスミッタ回路ＨＳＴＸや、第１、第２のシングルエンド・トランスミッタ回路ＬＰＴＸ１、ＬＰＴＸ２や、第１、第２のコンテンション（contention）検出回路ＣＤ１、ＣＤ２や、制御回路３００を含むことができる。
【００５４】
差動レシーバ回路ＨＳＲＸや差動トランスミッタ回路ＨＳＴＸは、低電圧振幅（例えば２００ｍＶ）で高速な信号（例えば８０〜１０００Ｍｂｐｓ）の転送を行うための回路であり、高速データ転送等に使用される。即ちこれらの回路は、差動信号を用いたＬＶＤＳ（Low Voltage Differential Signaling）のデータ転送を行う。例えば差動レシーバ回路ＨＳＲＸは、ＤＰ、ＤＭの差動信号を受信して増幅し、差動トランスミッタ回路ＨＳＴＸは、ＤＰ、ＤＭの差動信号を送信する。
【００５５】
なお、高速モードのデータ転送が、双方向転送（Bi-directional)ではなく単方向転送(Unidirectional）である場合には、差動トランスミッタ回路ＨＳＴＸは、マスタ側にだけ設けられ、差動レシーバ回路ＨＳＲＸは、スレーブ側にだけ設けられる。また図５の構成で、クロックを転送する場合には、マスタ側のクロック転送用の差動トランスミッタ回路が差動のクロック信号を送信し、スレーブ側のクロック転送用の差動レシーバ回路がこの差動クロック信号を増幅して、クロックを再生する。そして再生されたクロックに基づいて、データのサンプリングクロックを生成する。
【００５６】
第１、第２のシングルエンド・レシーバ回路ＬＰＲＸ１、ＬＰＲＸ２や第１、第２のシングルエンド・トランスミッタ回路ＬＰＴＸ１、ＬＰＴＸ２は、大きな電圧振幅（例えば１．２Ｖ）の信号の転送を行うための回路であり、主にコントロールのために使用される。そしてレシーバ回路ＬＰＲＸ１の入力やトランスミッタ回路ＬＰＴＸ１の出力は、ＤＰの信号線に接続され、レシーバ回路ＬＰＲＸ２の入力やトランスミッタ回路ＬＰＴＸ２の出力は、ＤＭの信号線に接続される。
【００５７】
例えば図６に、これらのシングルエンドの回路を用いたデータ及びクロックの転送の信号波形例を示す。図６ではＤＰ、ＤＭによりデータが転送される。またＤＰ、ＤＭの排他的論理和を取ることで、クロックが抽出される。そして抽出されたクロックに基づいて、データのサンプリングクロックが生成される。このようなクロック抽出のために、図５では、ＤＰ、ＤＭの各々の信号を受信するシングルエンド・レシーバ回路ＬＰＲＸ１、ＬＰＲＸ２が設けられている。
【００５８】
コンテンション検出回路ＣＤ１、ＣＤ２はバスコンテンションのエラーを検出するための回路である。具体的には、マスタ側とスレーブ側の両方によりＤＰ又はＤＭの信号線（レーン）が同時に駆動されたり、信号線が全く駆動されなくなった状態等を検出する。
【００５９】
制御回路３００は、レーンコンロールやインターフェースのための処理を行うロジック回路である。具体的には制御回路３００は、シリアル／パラレル変換回路、データサンプリング回路、パラレル／シリアル変換回路、送信制御回路、ステートマシーン、エラー検出回路、データ・インターフェース回路、コントロール・インターフェース回路などを含むことができる。
【００６０】
図５の差動レシーバ回路ＨＳＲＸは、図１等の比較回路２００（コンパレータ、差動増幅器）により構成され、その非反転入力端子と反転入力端子の間に、高速転送の際の終端抵抗として機能する抵抗回路１００が設けられる。
【００６１】
一方、第１のシングルエンド・レシーバ回路ＬＰＲＸ１は、比較回路２００（ＨＳＲＸ）の非反転入力端子（第１の入力端子。ＤＰの配線ＬＰ）に共通接続される。また第２のシングルエンド・レシーバ回路ＬＰＲＸ２は、比較回路２００の反転入力端子（第２の入力端子。ＤＭの配線ＬＭ）に共通接続される。
【００６２】
従って、レシーバ回路ＬＰＲＸ１、ＬＰＲＸ２を用いた低速モードの転送時に、図１のトランスミッションゲートＳＷ１、ＳＷ２がオン状態（導通状態）になってしまうと、ＳＷ１、ＳＷ２に不適切な電流が流れることで、低速モードの転送に不具合が発生するおそれがある。
【００６３】
そこで図１では、抵抗回路１００を配線ＬＰ、ＬＭから切り離すためのトランスミッションゲートＳＷ１、ＳＷ２を設けている。具体的にはトランスミッションゲートＳＷ１、ＳＷ２（第１、第２の切換素子）は、差動レシーバ回路ＨＳＲＸにより信号（データ、クロック）を受信する場合（高速モードの場合）には、オン状態に設定される（信号Ｃｎｔｌがアクティブになる）。一方、シングルエンド・レシーバ回路ＬＰＲＸ１、ＬＰＲＸ２により信号を受信する場合（低速モードの場合）には、オフ状態に設定される（信号Ｃｎｔｌが非アクティブになる）。これにより、低速モード時にトランスミッションゲートＳＷ１、ＳＷ２に不適切な電流が流れて不具合が発生する事態を、効果的に防止できる。
【００６４】
この場合、トランスミッションゲートＳＷ１、ＳＷ２は、外部端子であるバンプＢ１、Ｂ２（ＤＰ、ＤＭ）に直結されているため、静電気破壊されてしまうおそれもある。この点、例えば図３の構成によれば、バンプＢ１、Ｂ２とトランスミッションゲートＳＷ１、ＳＷ２との間に介在する抵抗Ｒ３、Ｒ４が保護抵抗になって、静電気破壊を防止できるという効果がある。
【００６５】
５．レイアウト配置
次に、本実施形態のインターフェース回路１や抵抗回路１００のレイアウト配置について説明する。図７は抵抗回路１００のレイアウト配置例である。
【００６６】
図７では、単位回路１１０の抵抗Ｒ１、Ｒ１２、Ｒ１３・・・（第１の抵抗素子）は、第１の抵抗素子領域ＲＡ１に配置される。単位回路１１０の抵抗Ｒ２、Ｒ２２、Ｒ２３・・・（第２の抵抗素子）は、第２の抵抗素子領域ＲＡ２に配置される。単位回路１１０のヒューズＦ１、Ｆ１２、Ｆ１３・・・（第１の切断素子）は第１の切断素子領域ＦＡ１に配置される。単位回路１１０のヒューズＦ２、Ｆ２２、Ｆ２３・・・（第２の切断素子）は第２の切断素子領域ＦＡ２に配置される。
【００６７】
そして図７に示すように、第１、第２の抵抗素子領域ＲＡ１、ＲＡ２は、Ｄ１方向（第１の方向）に沿って設けられ、第１、第２の切断素子領域ＦＡ１、ＦＡ２も、Ｄ１方向に沿って設けられる。ここで、Ｄ１方向は、例えばＤＰ、ＤＭのパッド（バンプＢ１、Ｂ２）の並ぶ方向である。
【００６８】
そしてＤ１方向に直交する方向をＤ２方向（第２の方向）とした場合に、第１の切断素子領域ＦＡ１は第１の抵抗素子領域ＲＡ１のＤ２方向側に設けられ、第２の切断素子領域ＦＡ２は第２の抵抗素子領域ＲＡ２のＤ２方向側に設けられる。
【００６９】
図７のレイアウト配置によれば、第１、第２の切断素子領域ＦＡ１、ＦＡ２がＤ１方向に沿って例えば一直線に配置されるため、ヒューズカット工程を効率化でき、工程時間を短縮化できる。例えばＤ１方向をＸ方向、Ｄ２方向をＹ方向とした場合に、ヒューズカットの際に、Ｙ座標については変化させずに、Ｘ座標だけを変化させてヒューズを切断すれば済むため、切断工程の簡素化や高速化を図れる。
【００７０】
また図７のレイアウト配置によれば、領域ＦＡ１、ＲＡ１と領域ＦＡ２、ＲＡ２とが中心線ＳＬ（ＤＰ、ＤＭの中心線）を基準に線対称に設けられる。従って、ＤＰ側の終端抵抗（Ｒ１、Ｒ１２、Ｒ１３・・・）とＤＭ側の終端抵抗（Ｒ２、Ｒ２２、Ｒ２３・・・）のマッチングをとることができ、より適切なインピーダンス整合を実現でき、差動ペア信号間のスキューを最小限に抑えることなどが可能になる。
【００７１】
また図７のレイアウト配置によれば、第１の切断素子領域ＦＡ１が第１の抵抗素子領域ＲＡ１のＤ２方向側に設けられているため、領域ＦＡ１、ＲＡ１間の配線をショートパスで接続できる。同様に第２の切断素子領域ＦＡ２が第２の抵抗素子領域ＲＡ２のＤ２方向側に設けられているため、領域ＦＡ２、ＲＡ２間の配線をショートパスで接続できる。従って、配線効率を向上でき、レイアウト面積を縮小できる。このように図７のレイアウト配置によれば、ヒューズ工程の効率化とレイアウト面積の縮小化を両立できる。
【００７２】
図８にインターフェース回路１、抵抗回路１００の詳細なレイアウト配置例を示す。
【００７３】
図８では、図７と同様に、第１、第２の抵抗素子領域ＲＡ１、ＲＡ２がＤ１方向に沿って設けられると共に、第１、第２の切断素子領域ＦＡ１、ＦＡ２もＤ１方向に沿って設けられる。そして領域ＲＡ１のＤ２方向側に領域ＦＡ１が設けられ、領域ＲＡ２のＤ２方向側に領域ＦＡ２が設けられる。
【００７４】
そして図８では、コンデンサＣ１（容量素子）は、第１の切断素子領域ＦＡ１と第２の切断素子領域ＦＡ２の間に設けられた容量素子領域ＣＰＡに配置される。またＤ２方向の反対方向をＤ４方向（第４の方向）とした場合に、抵抗Ｒ３、Ｒ４（第３、第４の抵抗素子）は、容量素子領域ＣＰ１のＤ４方向側に設けられた第３、第４の抵抗素子領域ＲＡ３、ＲＡ４に配置される。
【００７５】
図８のレイアウト配置によれば、第１、第２の切断素子領域ＦＡ１、ＦＡ２の間の空きスペースであって、第３、第４の抵抗素子領域ＲＡ３、ＲＡ４のＤ２方向側の空きスペースを有効活用して、コンデンサＣ１を配置できるため、レイアウト効率を向上できる。また図７で説明した中心線ＳＬを基準にＤＰ側の各領域とＤＭ側の各領域を線対称に配置できるため、インピーダンス整合のマッチングをとることができると共に差動ペア信号間のスキューを最小限に抑えることができ、差動信号の伝送特性を向上できる。
【００７６】
また図８のレイアウト配置によれば、領域ＦＡ１、ＲＡ１、ＲＡ３間の信号や、領域ＦＡ２、ＲＡ２、ＲＡ４間の信号を、ショートパスで接続できるため、配線効率を向上できると共に、寄生抵抗や寄生容量の影響を最小限に抑えることが可能になる。
【００７７】
また図８では、比較回路２００は、容量素子領域ＣＰＡのＤ２方向側に設けられたアナログ回路領域ＡＮＡに配置される。即ち図８では、比較回路２００により構成される差動レシーバ回路ＨＳＲＸ等のアナログ回路（アナログフロントエンド回路）が配置される領域ＡＡＮが、容量素子領域ＣＰＡ（領域ＦＡ１、ＦＡ２）のＤ２方向側に設けられる。このようにすれば、抵抗回路１００を構成する素子・回路と、アナログ回路を構成する素子・回路を、別々の領域に分離して配置できるため、レイアウト効率の向上や、アナログ回路特性の劣化の防止等を図れる。
【００７８】
また図８では、差動トランスミッタ回路ＨＳＴＸと容量素子領域ＣＰＡの間の領域に、差動レシーバ回路ＨＳＲＸを配置している。従って、差動レシーバ回路ＨＳＲＸを抵抗回路１００側に近づけて配置することが可能になり、終端抵抗に影響を与える寄生抵抗を最小限に抑えることができる。
【００７９】
なお図８では、容量素子領域ＣＰＡ（領域ＦＡ１、ＦＡ２）とアナログ回路領域ＡＮＡの間に設けられた第１、第２の切換素子領域ＳＡ１、ＳＡ２に、トランスミッションゲートＳＷ１、ＳＷ２を配置している。このようにすれば、トランスミッションゲートＳＷ１、ＳＷ２を、ＤＰ、ＤＭのパッド（バンプ）から離れた位置に配置できる。従って、ＤＰ、ＤＭのパッドに静電気が印加された場合に、その静電気が第３、第４の抵抗素子領域ＲＡ３、ＲＡ４の抵抗Ｒ３、Ｒ４により緩和された後に、トランスミッションゲートＳＷ１、ＳＷ２に伝達されるようになる。従って、静電気耐圧を更に向上できる。
【００８０】
図９に、切断素子領域ＦＡ１、ＦＡ２、抵抗素子領域ＲＡ１、ＲＡ２、ＲＡ３、ＲＡ４、容量素子領域ＣＰＡの更に詳細なレイアウト例を示す。
【００８１】
図９に示すように、切断素子領域ＦＡ１、ＦＡ２のヒューズは、Ｄ１方向に沿って配置される。またこれらのヒューズの周囲には、吸湿特性改善のためのガードリングが形成されている。このガードリングは、例えば複数の金属配線層とそれを接続するビア（コンタクト）などにより形成できる。
【００８２】
即ちヒューズの切断予定領域にはヒューズウィンドウが形成される。このため、外部からの湿気が、このヒューズウィンドウ(ヒューズウィンドウによって露出される層間絶縁膜)を介して流入し、内部回路の劣化や破壊等を招くおそれがある。
【００８３】
この点、ヒューズ素子の外側にガードリングを形成すれば、このガードリングが障壁となって、外部からの湿気等の流入を阻止できる。
【００８４】
そして、このようなガードリングを設けた場合に、抵抗とヒューズ素子等を接続する配線に、ガードリングをまたぐ配線部分が必要になる。図９では、このような配線部分として、抵抗を構成するポリシリコンユニットと例えば同層のポリシリコン配線ユニットを用いる。具体的にはポリシリコン抵抗ユニットと同一形状のポリシリコン配線ユニットを用いる。このようにすれば、抵抗回路の抵抗値の調整の精度を更に向上できる。
【００８５】
なお図７、図８、図９で説明したレイアウト配置手法は、図１〜図３の第１〜第３の構成例のみならず、図４の比較例の構成にも適用できる。例えば、その各々の単位回路が第１、第２の切断素子と第１、第２の抵抗素子を有する、ｎ段の単位回路により構成される抵抗回路を含むインターフェース回路に対して、本実施形態のレイアウト配置手法は適用できる。この場合の各単位回路は、例えば、第１、第２の切断素子と、一端が第１の配線に接続され他端が第１の切断素子の一端に接続される第１の抵抗素子と、一端が第２の配線に接続され他端が第２の切断素子の一端に接続される第２の抵抗素子とを有するものであればよい。
【００８６】
６．電子機器
図１０（Ａ）、図１０（Ｂ）に本実施形態のインターフェース回路１を含む電子機器（電気光学装置）の例を示す。なお電子機器は図１０（Ａ）、図１０（Ｂ）に示されるもの以外の構成要素（例えばカメラ、操作部又は電源等）を含んでもよい。また本実施形態の電子機器は携帯電話機には限定されず、デジタルカメラ、ＰＤＡ、電子手帳、電子辞書、プロジェクタ、リアプロジェクションテレビ、或いは携帯型情報端末などであってもよい。
【００８７】
図１０（Ａ）、図１０（Ｂ）においてホストデバイス４１０は、例えばＭＰＵ、ベースバンドエンジンなどである。このホストデバイス４１０は、例えば表示ドライバである集積回路装置４０２の制御を行う。或いはアプリケーションエンジンやベースバンドエンジンとしての処理や、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行うこともできる。また図１０（Ｂ）の画像処理コントローラ４２０は、ホストデバイス４１０に代行して、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行う。
【００８８】
図１０（Ａ）の場合には、集積回路装置４０２としてメモリ内蔵のものを用いることができる。即ちこの場合には集積回路装置４０２は、ホストデバイス４１０からの画像データを一旦内蔵メモリに書き込み、書き込まれた画像データを内蔵メモリから読み出して、表示パネル４００を駆動する。一方、図１０（Ｂ）の場合には、集積回路装置４０２としてメモリ非内蔵のものを用いることができる。即ちこの場合には、ホストデバイス４１０からの画像データは、画像処理コントローラ４２０の内蔵メモリに書き込まれる。そして集積回路装置４０２は、画像処理コントローラ４２０の制御の下で、表示パネル４００を駆動する。
【００８９】
図１０（Ａ）、図１０（Ｂ）に示すように、本実施形態のインターフェース回路１は集積回路装置４０２に内蔵される。そして、ホストデバイス４１０や画像処理コントローラ４２０と集積回路装置４０２との間での、差動信号を用いた高速データ転送を実現する。
【００９０】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態の構成例の全ての組み合わせも、本発明の範囲に含まれる。また抵抗回路、インターフェース回路、電子機器の構成、配置も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。
【図面の簡単な説明】
【００９１】
【図１】本実施形態のインターフェース回路の第１の構成例。
【図２】本実施形態のインターフェース回路の第２の構成例。
【図３】本実施形態のインターフェース回路の第３の構成例。
【図４】比較例のインターフェース回路の構成例。
【図５】本実施形態のインターフェース回路の具体的な回路構成例。
【図６】低速モードでのデータ及びクロックの転送を説明するための信号波形例。
【図７】抵抗回路のレイアウト配置例。
【図８】インターフェース回路、抵抗回路の詳細なレイアウト配置例。
【図９】切断素子領域、抵抗素子領域等の更に詳細なレイアウト配置例。
【図１０】図１０（Ａ）、図１０（Ｂ）は電子機器の構成例。
【符号の説明】
【００９２】
１ インターフェース回路、１００ 抵抗回路、１１０ 単位回路、２００ 比較回路、
３００ 制御回路、４００ 表示パネル、４０２ 集積回路装置、
４１０ ホストデバイス、４２０ 画像処理コントローラ
【技術分野】
【０００１】
本発明は、抵抗回路、抵抗回路を備えたインターフェース回路及び電子機器に関する。
【背景技術】
【０００２】
例えば特許文献１には、インピーダンス整合のための終端抵抗をレシーバ回路側に設ける従来技術が開示されている。このような終端抵抗は、集積回路装置（ＩＣ）の外付け部品として、集積回路装置が実装される回路基板等に外付けされるのが一般的である。
【０００３】
しかしながら、ドライバＩＣ等に高速シリアルインターフェース回路を内蔵させた場合に、ドライバＩＣの実装の制約から、このような終端抵抗の外付けは困難となる。
【０００４】
また従来の高速シリアルインターフェース回路として、ＵＳＢ（Universal Serial Bus）やＩＥＥＥ１３９４などに準拠したインターフェース回路が知られている。これらのうち、終端抵抗を内蔵しているものもあるが、配線の寄生抵抗等の影響を考慮した設計は行われていなかった。そして、このような寄生抵抗の影響を実質的に無視するために、ヒューズ素子を用いて終端抵抗を精度よく調整する手法も考えられる。
【０００５】
しかしながら、この手法では、抵抗の段数が増えればそれに比例してヒューズの切断工程が増えてしまい、抵抗値の調整のために多大な時間を浪費してしまうという課題があった。
【特許文献１】特開２００３−２７０２９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明に係る幾つかの態様によれば、抵抗値の調整を効率良く実現できる抵抗回路、インターフェース回路及び電子機器を提供できる。
【課題を解決するための手段】
【０００７】
本発明は、その各々の単位回路が、第１の端子と第２の端子の間に設けられた第１の抵抗素子と、前記第２の端子と第３の端子の間に設けられた第１の切断素子と、前記第２の端子と第４の端子の間に直列に設けられた第２の切断素子及び第２の抵抗素子とを有する、ｎ段（ｎは２以上の自然数）の単位回路を含み、第１の配線にｎ段の前記単位回路の各々の前記第１の端子が接続され、第２の配線にｎ段の前記単位回路の各々の前記第４の端子が接続され、第３の配線に１段目の前記単位回路の前記第３の端子が接続され、ｍ段目（ｍは２≦ｍ≦ｎを満たす自然数）の前記単位回路の前記第３の端子は、ｍ−１段目の前記単位回路の前記第２の端子と接続されている抵抗回路に関係する。
【０００８】
本発明によれば、第１の配線と第２の配線と第３の配線に接続されたｎ段から成る単位回路で構成された抵抗回路に含まれる第１の抵抗素子と第２の抵抗素子を所定のｍ段以降を切り離す作業を行う場合、ｍ段目の第１の切断素子とｍ〜ｎ段目の第２の切断素子の合計である（ｎ−ｍ＋２）個の切断を行えば済むため、抵抗値の調整を少ない切断工程で効率よく実現できる。
【０００９】
また本発明では、ｎ段の前記単位回路の前記第１の抵抗素子は、第１の抵抗素子領域に配置され、ｎ段の前記単位回路の前記第２の抵抗素子は、第２の抵抗素子領域に配置され、ｎ段の前記単位回路の前記第１の切断素子は、第１の切断素子領域に配置され、ｎ段の前記単位回路の前記第２の切断素子は、第２の切断素子領域に配置され、前記第１の抵抗素子領域と前記第２の抵抗素子領域は、第１の方向に沿って設けられ、前記第１の切断素子領域と前記第２の切断素子領域は、前記第１の方向に沿って設けられ、前記第１の方向に直交する方向を第２の方向とした場合に、前記第１の切断素子領域は前記第１の抵抗素子領域の前記第２の方向側に設けられ、前記第２の切断素子領域は前記第２の抵抗素子領域の前記第２の方向側に設けられてもよい。
【００１０】
このようにすれば、第１、第２の切断素子領域が第１の方向に沿って配置されるため、これらの領域での切断素子の切断工程を効率化できる。また第１の切断素子領域は第１の抵抗素子領域の第２の方向側に設けられ、第２の切断素子領域は第２の抵抗素子領域の第２の方向側に設けられるため、これらの領域間での信号をショートパスで接続でき、レイアウト効率を向上できる。
【００１１】
また本発明では、第１の入力端子と第２の入力端子を有し、終端抵抗となる前記抵抗回路が前記第１の入力端子と前記第２の入力端子の間に設けられた比較回路と、前記比較回路の前記第１の入力端子と前記第３の配線の間に設けられた第３の抵抗素子と、前記比較回路の前記第２の入力端子と前記第３の配線の間に設けられた第４の抵抗素子と、前記第３の配線と接地電位線の間に設けられた容量素子とを含んでもよい。
【００１２】
このようにすれば、第３、第４の抵抗素子により、抵抗回路の抵抗調整のベース抵抗等を実現できる。
【００１３】
また本発明では、前記比較回路の前記第１の入力端子と前記第１の配線の間に設けられた第１の切換素子と、前記比較回路の前記第２の入力端子と前記第２の配線の間に設けられた第２の切換素子とを含み、前記第３の抵抗素子は、前記第１の配線と前記第３の配線の間に設けられ、前記第４の抵抗素子は、前記第２の配線と前記第３の配線の間に設けられてもよい。
【００１４】
このようにすれば、第１の切換素子と第２の切換素子をオフ状態（非導通状態）にすることにより、抵抗回路を切り離すことが可能になる。
【００１５】
また本発明では、前記比較回路の前記第１の入力端子と第１の外部端子の間に設けられた第５の抵抗素子と、前記比較回路の前記第２の入力端子と第２の外部端子の間に設けられた第６の抵抗素子を含んでもよい。
【００１６】
このようにすれば、第１の切換素子と第２の切換素子をオフ状態にした場合でも、比較回路の第１の入力端子と第１の外部端子との間の第５の抵抗素子、及び比較回路の第２の入力端子と第２の外部端子との間の第６の抵抗素子を終端抵抗として機能させることが可能になる。また第１、第２の外部端子を介して静電気が印加された場合等に、第１、第２の切換素子が静電気破壊される事態を効果的に防止できる。
【００１７】
また本発明では、前記比較回路の前記第１の入力端子に共通接続される第１のシングルエンド・レシーバ回路と、前記比較回路の前記第２の入力端子に共通接続される第２のシングルエンド・レシーバ回路とを含み、前記比較回路により差動レシーバ回路が構成され、前記第１、第２の切換素子は、前記差動レシーバ回路により信号を受信する場合にオン状態に設定され、前記第１、第２のシングルエンド・レシーバ回路により信号を受信する場合にオフ状態に設定されてもよい。
【００１８】
このようにすれば、差動レシーバ回路を用いた転送モードでは、抵抗回路を終端抵抗として用いることができると共に、第１、第２のシングルエンド・レシーバ回路を用いた転送モードでは、この抵抗回路が原因となって転送に不具合が発生する事態を防止できる。
【００１９】
また本発明では、前記第１の配線と前記第３の配線の間に設けられた第１の切換素子と、前記第２の配線と前記第３の配線の間に設けられた第２の切換素子を含み、前記第３の抵抗素子は、前記比較回路の前記第１の入力端子と前記第１の配線の間に設けられ、前記第４の抵抗素子は、前記比較回路の前記第２の入力端子と前記第２の配線の間に設けられてもよい。
【００２０】
このようにすれば、第３、第４の抵抗素子を、抵抗回路の抵抗調整用のベース抵抗として活用できると共に、第１、第２の切換素子の静電気破壊防止用の抵抗としても活用できる。
【００２１】
また本発明では、ｎ段の前記単位回路の前記第１の切断素子は、第１の切断素子領域に配置され、ｎ段の前記単位回路の前記第２の切断素子は、第２の切断素子領域に配置され、前記容量素子は、前記第１の切断素子領域と前記第２の切断素子領域の間に設けられた容量素子領域に配置されてもよい。
【００２２】
また本発明は、その各々の単位回路が、第１、第２の切断素子と、一端が第１の配線に接続され他端が前記第１の切断素子の一端に接続される第１の抵抗素子と、一端が第２の配線に接続され他端が前記第２の切断素子の一端に接続される第２の抵抗素子とを有する、ｎ段（ｎは２以上の自然数）の単位回路により構成される抵抗回路と、第１の入力端子と第２の入力端子を有し、終端抵抗となる前記抵抗回路が前記第１の入力端子と前記第２の入力端子の間に設けられた比較回路と、前記比較回路の前記第１の入力端子と第３の配線の間に設けられた第３の抵抗素子と、前記比較回路の前記第２の入力端子と前記第３の配線の間に設けられた第４の抵抗素子と、前記第３の配線と接地電位線の間に設けられた容量素子とを含み、ｎ段の前記単位回路の前記第１の切断素子は、第１の切断素子領域に配置され、ｎ段の前記単位回路の前記第２の切断素子は、第２の切断素子領域に配置され、前記容量素子は、前記第１の切断素子領域と前記第２の切断素子領域の間に設けられた容量素子領域に配置されるインターフェース回路に関係する。
【００２３】
本発明によれば、第１、第２の切断素子の切断により、単位回路に含まれる第１、第２の抵抗素子を切り離すことで、抵抗回路の抵抗調整を実現できる。そして本発明によれば、第１、第２の切断素子領域の間の空きスペースを有効活用して、容量素子を配置できるため、レイアウト効率を向上できる。
【００２４】
また本発明では、ｎ段の前記単位回路の前記第１の抵抗素子は、第１の抵抗素子領域に配置され、ｎ段の前記単位回路の前記第２の抵抗素子は、第２の抵抗素子領域に配置され、前記第１の抵抗素子領域と前記第２の抵抗素子領域は、第１の方向に沿って設けられ、前記第１の切断素子領域と前記第２の切断素子領域は、前記第１の方向に沿って設けられ、前記第１の方向に直交する方向を第２の方向とした場合に、前記第１の切断素子領域は前記第１の抵抗素子領域の前記第２の方向側に設けられ、前記第２の切断素子領域は前記第２の抵抗素子領域の前記第２の方向側に設けられてもよい。
【００２５】
このようにすれば、第１、第２の切断素子領域が第１の方向に沿って配置されるため、これらの領域での切断素子の切断工程を効率化できる。また第１の切断素子領域は第１の抵抗素子領域の第２の方向側に設けられ、第２の切断素子領域は第２の抵抗素子領域の第２の方向側に設けられるため、これらの領域間での信号をショートパスで接続でき、レイアウト効率を向上できる。
【００２６】
また本発明では、前記第２の方向の反対方向を第４の方向とした場合に、前記第３、第４の抵抗素子は、前記容量素子領域の前記第４の方向側に設けられた第３、第４の抵抗素子領域に配置されてもよい。
【００２７】
このようにすれば、容量素子領域の第４の方向側の空きスペースを有効活用して、第３、第４の抵抗素子を配置できるため、レイアウト効率を向上できる。
【００２８】
また本発明では、前記比較回路は、前記容量素子領域の前記第２の方向側に設けられたアナログ回路領域に配置されてもよい。
【００２９】
このようにすれば、抵抗回路を構成する素子・回路と、アナログ回路を構成する素子・回路を、別々の領域に分離して配置できるため、レイアウト効率の向上と、アナログ回路特性劣化の防止を両立できる。
【００３０】
また本発明は、上記のいずれかに記載のインターフェース回路を有する電子機器に関係する。
【００３１】
本発明によれば、絶対的精度が求められる終端抵抗の抵抗値の調整を少ない切断素子の切断工程により効率良く実現できる電子機器を提供できる。
【発明を実施するための最良の形態】
【００３２】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００３３】
１．第１の構成例
図１に、本実施形態のインターフェース回路の第１の構成例を示す。なお本実施形態のインターフェース回路は図１の構成に限定されず、その構成要素の一部（例えば容量素子、切換素子）を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００３４】
図１のインターフェース回路１は、抵抗回路１００と、比較回路２００を含む。またトランスミッションゲートＳＷ１（広義には第１の切換素子）と、トランスミッションゲートＳＷ２（広義には第２の切換素子）と、コンデンサＣ１（広義には容量素子）と、抵抗Ｒ３（広義には第３の抵抗素子）と、抵抗Ｒ４（広義には第４の抵抗素子）を含むことができる。また図１では更に、バンプＢ１（広義には第１の外部端子）やバンプＢ２（広義には第２の外部端子）やインバータＩＮＶが設けられている。これらのバンプＢ１、Ｂ２（パッド）を介して、差動信号を構成する第１、第２の信号（ＤＰ、ＤＭ）が入力される。またインバータＩＮＶにより制御信号Ｃｎｔｌの反転信号が生成される。
【００３５】
比較回路２００（差動増幅器）は、非反転入力端子（広義には第１の入力端子）と反転入力端子（広義には第２の入力端子）を有する。そして終端抵抗となる抵抗回路１００は、比較回路２００の非反転入力端子（＋）と反転入力端子（−）の間に設けられる。またバンプＢ１と比較回路２００の非反転入力端子とが配線ＬＰにより接続され、バンプＢ２と比較回路２００の反転入力端子とが配線ＬＭにより接続されている。
【００３６】
抵抗Ｒ３（第３の抵抗素子）は、比較回路２００の非反転入力端子（配線ＬＰ）と、抵抗回路１００の第３の配線である配線Ｌ３との間に設けられる。抵抗Ｒ４（第４の抵抗素子）は、比較回路２００の反転入力端子（配線ＬＭ）と、抵抗回路１００の配線Ｌ３との間に設けられる。コンデンサＣ１（容量素子）は、配線Ｌ３と接地電位線（第１の電源線）との間に設けられる。このコンデンサＣ１は、コモンモード・ノイズを除去（フィルタリング）するためのセンタータップ・コンデンサとして用いられるが、このようなコンデンサＣ１を設けない変形実施も可能である。
【００３７】
更に具体的には図１では、トランスミッションゲートＳＷ１（第１の切換素子）は、比較回路２００の非反転入力端子（配線ＬＰ）と、抵抗回路１００の第１の配線である配線Ｌ１との間に設けられる。トランスミッションゲートＳＷ２（第２の切換素子）は、比較回路２００の反転入力端子（配線ＬＭ）と、抵抗回路１００の第２の配線である配線Ｌ２との間に設けられる。抵抗Ｒ３は、配線Ｌ１と配線Ｌ３との間に設けられる。抵抗Ｒ４は、配線Ｌ２と配線Ｌ３との間に設けられる。
【００３８】
トランスミッションゲートＳＷ１、ＳＷ２を構成するＮ型（第１導電型）のトランジスタのゲートには、外部からの制御信号Ｃｎｔｌが入力される。トランスミッションゲートＳＷ１、ＳＷ２を構成するＰ型（第２導電型）のトランジスタのゲートには、制御信号ＣｎｔｌをインバータＩＮＶにより反転した信号が入力される。
【００３９】
抵抗回路１００は、ｎ段（ｎは２以上の整数）の単位回路１１０を含む。具体的には、ｎ段（複数）の単位回路１１０が配線Ｌ１と配線Ｌ２の間に並列に接続されて構成されている。そして各々の単位回路１１０は、抵抗Ｒ１（広義には第１の抵抗素子）と、抵抗Ｒ２（広義には第２の抵抗素子）と、ヒューズＦ１（広義には第１の切断素子）と、ヒューズＦ２（広義には第２の切断素子）を含む。
【００４０】
抵抗Ｒ１は、単位回路１１０の第１の端子Ｔ１と第２の端子Ｔ２の間に設けられる。ヒューズＦ１は、単位回路１１０の第２の端子Ｔ２と第３の端子Ｔ３の間に設けられる。抵抗Ｒ２とヒューズＦ２は、単位回路１１０の第４の端子Ｔ４と第２の端子Ｔ２の間に直列に設けられる。
【００４１】
ｎ段の単位回路１１０の各々の第１の端子Ｔ１は、配線Ｌ１に接続され、ｎ段の単位回路１１０の各々の第４の端子Ｔ４は、配線Ｌ２に接続されている。１段目の単位回路１１０の第３の端子Ｔ３は、配線Ｌ３と接続されている。２段目の単位回路１１０の第３の端子Ｔ３は、１段目の単位回路１１０の第２の端子Ｔ２と接続されている。３段目の単位回路１１０の第３の端子Ｔ３は、２段目の単位回路１１０の第２の端子Ｔ２と接続されている。同様に、ｍ段目（２≦ｍ≦ｎ）の単位回路１１０の第３の端子Ｔ３は、ｍ−１段目の単位回路１１０の第２の端子Ｔ２と接続されている。
【００４２】
以上の実施形態によれば、以下に説明する効果が得られる。
【００４３】
図４に、インターフェース回路の比較例を示す。図４に示すように、比較例のインターフェース回路１を構成する抵抗回路１０４は、ｎ段の単位回路１１４から構成され、単位回路１１４は、配線Ｌ１と配線Ｌ３の間に抵抗Ｒ１とヒューズＦ１が直列に接続され、配線Ｌ２と配線Ｌ３の間に抵抗Ｒ２とヒューズＦ２が直列に接続されている。
【００４４】
この比較例では、ｍ段目（２≦ｍ≦ｎ）以降の単位回路１１４を切り離す場合に、（ｎ−ｍ＋１）×２箇所のヒューズを切断する必要がある。例えばｎ＝３、ｍ＝２の場合には、（ｎ−ｍ＋１）×２＝４箇所のヒューズ（図４のＦ１２、Ｆ１３、Ｆ２２、Ｆ２３）を切断する必要がある。またｎ＝１０、ｍ＝５の場合には、（ｎ−ｍ＋１）×２＝１２箇所のヒューズを切断する必要がある。
【００４５】
一方、図１に示す本実施形態の抵抗回路１００では、ｍ段目（２≦ｍ≦ｎ）以降の単位回路１１０を切り離す場合に、ｍ段目のヒューズＦ１（Ｆ１２、Ｆ１３）を切断し、ｍ段目以降のヒューズＦ２（Ｆ２２、Ｆ２３）を（ｎ−ｍ＋１）箇所切断すればよい。従って、合計で（ｎ−ｍ＋２）箇所のヒューズを切断すればよく、図４の比較例に比べ（ｎ−ｍ）箇所の切断工程を減らすことができる。例えば図１の本実施形態では、ｎ＝３、ｍ＝２の場合には、（ｎ−ｍ＋２）＝３箇所のヒューズ（図１のＦ１２、Ｆ２２、Ｆ２３）を切断すればよい。またｎ＝１０、ｍ＝５の場合には、ｎ−ｍ＋２＝７箇所のヒューズを切断すればよく、切断箇所が１２箇所である上記比較例よりも切断回数を大幅に少なくできる。即ち本実施形態のインターフェース回路によれば、単位回路１１０の段数が多くなればなるほど、比較例に比べて切断回数において優位になる。
【００４６】
以上のように本実施形態によれば、絶対的精度が求められる終端抵抗の抵抗値の調整を、少ないヒューズカット工程で効率良く実現することが可能になる。
【００４７】
２．第２の構成例
図２に、本実施形態のインターフェース回路の第２の構成例を示す。図２では図１の構成に対して、更に抵抗Ｒ５、Ｒ６（広義に第５、第６の抵抗素子）が設けられている。
【００４８】
具体的には図２では、比較回路２００の非反転入力端子とバンプＢ１（第１の外部入力端子）の間に抵抗Ｒ５が設けられ、比較回路２００の反転入力端子とバンプＢ２（第２の外部入力端子）の間に抵抗Ｒ６が設けられる。即ち配線ＬＰに抵抗Ｒ５を接続し、配線ＬＭに抵抗Ｒ６を接続している。
【００４９】
図２の構成によれば、トランスミッションゲートＳＷ１、ＳＷ２をオフ状態にしても、抵抗Ｒ５、Ｒ６を終端抵抗として機能させることができる。またバンプＢ１、Ｂ２を介して静電気が印加された場合にも、抵抗Ｒ５、Ｒ６が保護抵抗となって静電気破壊から内部回路を保護できる。
【００５０】
３．第３の構成例
図３に、本実施形態のインターフェース回路の第３の構成例を示す。図３では、図１に比べて、トランスミッションゲートＳＷ１と抵抗Ｒ３の接続順序やトランスミッションゲートＳＷ２と抵抗Ｒ４の接続順序が異なっている。
【００５１】
具体的には、図３では、トランスミッションゲートＳＷ１（第１の切換素子）が、抵抗回路１００の配線Ｌ１と配線Ｌ３の間に設けられ、トランスミッションゲートＳＷ２（第２の切換素子）が、抵抗回路１００の配線Ｌ２と配線Ｌ３の間に設けられる。また抵抗Ｒ３（第３の抵抗素子）が、比較回路２００の非反転入力端子（配線ＬＰ）と配線Ｌ１の間に設けられ、抵抗Ｒ４（第４の抵抗素子）が、比較回路２００の反転入力端子（配線ＬＭ）と配線Ｌ２の間に設けられる。即ち図１では、配線ＬＰとＬＭの間に、トランスミッションゲートＳＷ１、抵抗Ｒ３、抵抗Ｒ４、トランスミッションゲートＳＷ２の順に直列に接続されている。これに対して図３では、配線ＬＰとＬＭの間に、抵抗Ｒ３、トランスミッションゲートＳＷ１、トランスミッションゲートＳＷ２、抵抗Ｒ４の順に直列に接続されている。
【００５２】
図３の構成によれば、配線ＬＰと配線Ｌ１の間に抵抗Ｒ３が設けられ、配点ＬＭと配線Ｌ２の間に抵抗Ｒ４が設けられるため、例えばバンプＢ１やＢ２に静電気が印加された場合に、抵抗Ｒ３、Ｒ４が保護抵抗になって、トランスミッションゲートＳＷ１、ＳＷ２の静電気破壊を防止できる。即ち抵抗Ｒ３、Ｒ４に対して、抵抗回路１００の抵抗調整のベース抵抗としての機能と、トランスミッションゲートＳＷ１、ＳＷ２の静電気保護素子としての機能の両方を、持たせることが可能になる。
【００５３】
４．インターフェース回路の具体的な回路構成
図５に本実施形態のインターフェース回路１の具体的な回路構成例を示す。このインターフェース回路１は、差動レシーバ回路ＨＳＲＸと、第１、第２のシングルエンド・レシーバ回路ＬＰＲＸ１、ＬＰＲＸ２を含む。また差動トランスミッタ回路ＨＳＴＸや、第１、第２のシングルエンド・トランスミッタ回路ＬＰＴＸ１、ＬＰＴＸ２や、第１、第２のコンテンション（contention）検出回路ＣＤ１、ＣＤ２や、制御回路３００を含むことができる。
【００５４】
差動レシーバ回路ＨＳＲＸや差動トランスミッタ回路ＨＳＴＸは、低電圧振幅（例えば２００ｍＶ）で高速な信号（例えば８０〜１０００Ｍｂｐｓ）の転送を行うための回路であり、高速データ転送等に使用される。即ちこれらの回路は、差動信号を用いたＬＶＤＳ（Low Voltage Differential Signaling）のデータ転送を行う。例えば差動レシーバ回路ＨＳＲＸは、ＤＰ、ＤＭの差動信号を受信して増幅し、差動トランスミッタ回路ＨＳＴＸは、ＤＰ、ＤＭの差動信号を送信する。
【００５５】
なお、高速モードのデータ転送が、双方向転送（Bi-directional)ではなく単方向転送(Unidirectional）である場合には、差動トランスミッタ回路ＨＳＴＸは、マスタ側にだけ設けられ、差動レシーバ回路ＨＳＲＸは、スレーブ側にだけ設けられる。また図５の構成で、クロックを転送する場合には、マスタ側のクロック転送用の差動トランスミッタ回路が差動のクロック信号を送信し、スレーブ側のクロック転送用の差動レシーバ回路がこの差動クロック信号を増幅して、クロックを再生する。そして再生されたクロックに基づいて、データのサンプリングクロックを生成する。
【００５６】
第１、第２のシングルエンド・レシーバ回路ＬＰＲＸ１、ＬＰＲＸ２や第１、第２のシングルエンド・トランスミッタ回路ＬＰＴＸ１、ＬＰＴＸ２は、大きな電圧振幅（例えば１．２Ｖ）の信号の転送を行うための回路であり、主にコントロールのために使用される。そしてレシーバ回路ＬＰＲＸ１の入力やトランスミッタ回路ＬＰＴＸ１の出力は、ＤＰの信号線に接続され、レシーバ回路ＬＰＲＸ２の入力やトランスミッタ回路ＬＰＴＸ２の出力は、ＤＭの信号線に接続される。
【００５７】
例えば図６に、これらのシングルエンドの回路を用いたデータ及びクロックの転送の信号波形例を示す。図６ではＤＰ、ＤＭによりデータが転送される。またＤＰ、ＤＭの排他的論理和を取ることで、クロックが抽出される。そして抽出されたクロックに基づいて、データのサンプリングクロックが生成される。このようなクロック抽出のために、図５では、ＤＰ、ＤＭの各々の信号を受信するシングルエンド・レシーバ回路ＬＰＲＸ１、ＬＰＲＸ２が設けられている。
【００５８】
コンテンション検出回路ＣＤ１、ＣＤ２はバスコンテンションのエラーを検出するための回路である。具体的には、マスタ側とスレーブ側の両方によりＤＰ又はＤＭの信号線（レーン）が同時に駆動されたり、信号線が全く駆動されなくなった状態等を検出する。
【００５９】
制御回路３００は、レーンコンロールやインターフェースのための処理を行うロジック回路である。具体的には制御回路３００は、シリアル／パラレル変換回路、データサンプリング回路、パラレル／シリアル変換回路、送信制御回路、ステートマシーン、エラー検出回路、データ・インターフェース回路、コントロール・インターフェース回路などを含むことができる。
【００６０】
図５の差動レシーバ回路ＨＳＲＸは、図１等の比較回路２００（コンパレータ、差動増幅器）により構成され、その非反転入力端子と反転入力端子の間に、高速転送の際の終端抵抗として機能する抵抗回路１００が設けられる。
【００６１】
一方、第１のシングルエンド・レシーバ回路ＬＰＲＸ１は、比較回路２００（ＨＳＲＸ）の非反転入力端子（第１の入力端子。ＤＰの配線ＬＰ）に共通接続される。また第２のシングルエンド・レシーバ回路ＬＰＲＸ２は、比較回路２００の反転入力端子（第２の入力端子。ＤＭの配線ＬＭ）に共通接続される。
【００６２】
従って、レシーバ回路ＬＰＲＸ１、ＬＰＲＸ２を用いた低速モードの転送時に、図１のトランスミッションゲートＳＷ１、ＳＷ２がオン状態（導通状態）になってしまうと、ＳＷ１、ＳＷ２に不適切な電流が流れることで、低速モードの転送に不具合が発生するおそれがある。
【００６３】
そこで図１では、抵抗回路１００を配線ＬＰ、ＬＭから切り離すためのトランスミッションゲートＳＷ１、ＳＷ２を設けている。具体的にはトランスミッションゲートＳＷ１、ＳＷ２（第１、第２の切換素子）は、差動レシーバ回路ＨＳＲＸにより信号（データ、クロック）を受信する場合（高速モードの場合）には、オン状態に設定される（信号Ｃｎｔｌがアクティブになる）。一方、シングルエンド・レシーバ回路ＬＰＲＸ１、ＬＰＲＸ２により信号を受信する場合（低速モードの場合）には、オフ状態に設定される（信号Ｃｎｔｌが非アクティブになる）。これにより、低速モード時にトランスミッションゲートＳＷ１、ＳＷ２に不適切な電流が流れて不具合が発生する事態を、効果的に防止できる。
【００６４】
この場合、トランスミッションゲートＳＷ１、ＳＷ２は、外部端子であるバンプＢ１、Ｂ２（ＤＰ、ＤＭ）に直結されているため、静電気破壊されてしまうおそれもある。この点、例えば図３の構成によれば、バンプＢ１、Ｂ２とトランスミッションゲートＳＷ１、ＳＷ２との間に介在する抵抗Ｒ３、Ｒ４が保護抵抗になって、静電気破壊を防止できるという効果がある。
【００６５】
５．レイアウト配置
次に、本実施形態のインターフェース回路１や抵抗回路１００のレイアウト配置について説明する。図７は抵抗回路１００のレイアウト配置例である。
【００６６】
図７では、単位回路１１０の抵抗Ｒ１、Ｒ１２、Ｒ１３・・・（第１の抵抗素子）は、第１の抵抗素子領域ＲＡ１に配置される。単位回路１１０の抵抗Ｒ２、Ｒ２２、Ｒ２３・・・（第２の抵抗素子）は、第２の抵抗素子領域ＲＡ２に配置される。単位回路１１０のヒューズＦ１、Ｆ１２、Ｆ１３・・・（第１の切断素子）は第１の切断素子領域ＦＡ１に配置される。単位回路１１０のヒューズＦ２、Ｆ２２、Ｆ２３・・・（第２の切断素子）は第２の切断素子領域ＦＡ２に配置される。
【００６７】
そして図７に示すように、第１、第２の抵抗素子領域ＲＡ１、ＲＡ２は、Ｄ１方向（第１の方向）に沿って設けられ、第１、第２の切断素子領域ＦＡ１、ＦＡ２も、Ｄ１方向に沿って設けられる。ここで、Ｄ１方向は、例えばＤＰ、ＤＭのパッド（バンプＢ１、Ｂ２）の並ぶ方向である。
【００６８】
そしてＤ１方向に直交する方向をＤ２方向（第２の方向）とした場合に、第１の切断素子領域ＦＡ１は第１の抵抗素子領域ＲＡ１のＤ２方向側に設けられ、第２の切断素子領域ＦＡ２は第２の抵抗素子領域ＲＡ２のＤ２方向側に設けられる。
【００６９】
図７のレイアウト配置によれば、第１、第２の切断素子領域ＦＡ１、ＦＡ２がＤ１方向に沿って例えば一直線に配置されるため、ヒューズカット工程を効率化でき、工程時間を短縮化できる。例えばＤ１方向をＸ方向、Ｄ２方向をＹ方向とした場合に、ヒューズカットの際に、Ｙ座標については変化させずに、Ｘ座標だけを変化させてヒューズを切断すれば済むため、切断工程の簡素化や高速化を図れる。
【００７０】
また図７のレイアウト配置によれば、領域ＦＡ１、ＲＡ１と領域ＦＡ２、ＲＡ２とが中心線ＳＬ（ＤＰ、ＤＭの中心線）を基準に線対称に設けられる。従って、ＤＰ側の終端抵抗（Ｒ１、Ｒ１２、Ｒ１３・・・）とＤＭ側の終端抵抗（Ｒ２、Ｒ２２、Ｒ２３・・・）のマッチングをとることができ、より適切なインピーダンス整合を実現でき、差動ペア信号間のスキューを最小限に抑えることなどが可能になる。
【００７１】
また図７のレイアウト配置によれば、第１の切断素子領域ＦＡ１が第１の抵抗素子領域ＲＡ１のＤ２方向側に設けられているため、領域ＦＡ１、ＲＡ１間の配線をショートパスで接続できる。同様に第２の切断素子領域ＦＡ２が第２の抵抗素子領域ＲＡ２のＤ２方向側に設けられているため、領域ＦＡ２、ＲＡ２間の配線をショートパスで接続できる。従って、配線効率を向上でき、レイアウト面積を縮小できる。このように図７のレイアウト配置によれば、ヒューズ工程の効率化とレイアウト面積の縮小化を両立できる。
【００７２】
図８にインターフェース回路１、抵抗回路１００の詳細なレイアウト配置例を示す。
【００７３】
図８では、図７と同様に、第１、第２の抵抗素子領域ＲＡ１、ＲＡ２がＤ１方向に沿って設けられると共に、第１、第２の切断素子領域ＦＡ１、ＦＡ２もＤ１方向に沿って設けられる。そして領域ＲＡ１のＤ２方向側に領域ＦＡ１が設けられ、領域ＲＡ２のＤ２方向側に領域ＦＡ２が設けられる。
【００７４】
そして図８では、コンデンサＣ１（容量素子）は、第１の切断素子領域ＦＡ１と第２の切断素子領域ＦＡ２の間に設けられた容量素子領域ＣＰＡに配置される。またＤ２方向の反対方向をＤ４方向（第４の方向）とした場合に、抵抗Ｒ３、Ｒ４（第３、第４の抵抗素子）は、容量素子領域ＣＰ１のＤ４方向側に設けられた第３、第４の抵抗素子領域ＲＡ３、ＲＡ４に配置される。
【００７５】
図８のレイアウト配置によれば、第１、第２の切断素子領域ＦＡ１、ＦＡ２の間の空きスペースであって、第３、第４の抵抗素子領域ＲＡ３、ＲＡ４のＤ２方向側の空きスペースを有効活用して、コンデンサＣ１を配置できるため、レイアウト効率を向上できる。また図７で説明した中心線ＳＬを基準にＤＰ側の各領域とＤＭ側の各領域を線対称に配置できるため、インピーダンス整合のマッチングをとることができると共に差動ペア信号間のスキューを最小限に抑えることができ、差動信号の伝送特性を向上できる。
【００７６】
また図８のレイアウト配置によれば、領域ＦＡ１、ＲＡ１、ＲＡ３間の信号や、領域ＦＡ２、ＲＡ２、ＲＡ４間の信号を、ショートパスで接続できるため、配線効率を向上できると共に、寄生抵抗や寄生容量の影響を最小限に抑えることが可能になる。
【００７７】
また図８では、比較回路２００は、容量素子領域ＣＰＡのＤ２方向側に設けられたアナログ回路領域ＡＮＡに配置される。即ち図８では、比較回路２００により構成される差動レシーバ回路ＨＳＲＸ等のアナログ回路（アナログフロントエンド回路）が配置される領域ＡＡＮが、容量素子領域ＣＰＡ（領域ＦＡ１、ＦＡ２）のＤ２方向側に設けられる。このようにすれば、抵抗回路１００を構成する素子・回路と、アナログ回路を構成する素子・回路を、別々の領域に分離して配置できるため、レイアウト効率の向上や、アナログ回路特性の劣化の防止等を図れる。
【００７８】
また図８では、差動トランスミッタ回路ＨＳＴＸと容量素子領域ＣＰＡの間の領域に、差動レシーバ回路ＨＳＲＸを配置している。従って、差動レシーバ回路ＨＳＲＸを抵抗回路１００側に近づけて配置することが可能になり、終端抵抗に影響を与える寄生抵抗を最小限に抑えることができる。
【００７９】
なお図８では、容量素子領域ＣＰＡ（領域ＦＡ１、ＦＡ２）とアナログ回路領域ＡＮＡの間に設けられた第１、第２の切換素子領域ＳＡ１、ＳＡ２に、トランスミッションゲートＳＷ１、ＳＷ２を配置している。このようにすれば、トランスミッションゲートＳＷ１、ＳＷ２を、ＤＰ、ＤＭのパッド（バンプ）から離れた位置に配置できる。従って、ＤＰ、ＤＭのパッドに静電気が印加された場合に、その静電気が第３、第４の抵抗素子領域ＲＡ３、ＲＡ４の抵抗Ｒ３、Ｒ４により緩和された後に、トランスミッションゲートＳＷ１、ＳＷ２に伝達されるようになる。従って、静電気耐圧を更に向上できる。
【００８０】
図９に、切断素子領域ＦＡ１、ＦＡ２、抵抗素子領域ＲＡ１、ＲＡ２、ＲＡ３、ＲＡ４、容量素子領域ＣＰＡの更に詳細なレイアウト例を示す。
【００８１】
図９に示すように、切断素子領域ＦＡ１、ＦＡ２のヒューズは、Ｄ１方向に沿って配置される。またこれらのヒューズの周囲には、吸湿特性改善のためのガードリングが形成されている。このガードリングは、例えば複数の金属配線層とそれを接続するビア（コンタクト）などにより形成できる。
【００８２】
即ちヒューズの切断予定領域にはヒューズウィンドウが形成される。このため、外部からの湿気が、このヒューズウィンドウ(ヒューズウィンドウによって露出される層間絶縁膜)を介して流入し、内部回路の劣化や破壊等を招くおそれがある。
【００８３】
この点、ヒューズ素子の外側にガードリングを形成すれば、このガードリングが障壁となって、外部からの湿気等の流入を阻止できる。
【００８４】
そして、このようなガードリングを設けた場合に、抵抗とヒューズ素子等を接続する配線に、ガードリングをまたぐ配線部分が必要になる。図９では、このような配線部分として、抵抗を構成するポリシリコンユニットと例えば同層のポリシリコン配線ユニットを用いる。具体的にはポリシリコン抵抗ユニットと同一形状のポリシリコン配線ユニットを用いる。このようにすれば、抵抗回路の抵抗値の調整の精度を更に向上できる。
【００８５】
なお図７、図８、図９で説明したレイアウト配置手法は、図１〜図３の第１〜第３の構成例のみならず、図４の比較例の構成にも適用できる。例えば、その各々の単位回路が第１、第２の切断素子と第１、第２の抵抗素子を有する、ｎ段の単位回路により構成される抵抗回路を含むインターフェース回路に対して、本実施形態のレイアウト配置手法は適用できる。この場合の各単位回路は、例えば、第１、第２の切断素子と、一端が第１の配線に接続され他端が第１の切断素子の一端に接続される第１の抵抗素子と、一端が第２の配線に接続され他端が第２の切断素子の一端に接続される第２の抵抗素子とを有するものであればよい。
【００８６】
６．電子機器
図１０（Ａ）、図１０（Ｂ）に本実施形態のインターフェース回路１を含む電子機器（電気光学装置）の例を示す。なお電子機器は図１０（Ａ）、図１０（Ｂ）に示されるもの以外の構成要素（例えばカメラ、操作部又は電源等）を含んでもよい。また本実施形態の電子機器は携帯電話機には限定されず、デジタルカメラ、ＰＤＡ、電子手帳、電子辞書、プロジェクタ、リアプロジェクションテレビ、或いは携帯型情報端末などであってもよい。
【００８７】
図１０（Ａ）、図１０（Ｂ）においてホストデバイス４１０は、例えばＭＰＵ、ベースバンドエンジンなどである。このホストデバイス４１０は、例えば表示ドライバである集積回路装置４０２の制御を行う。或いはアプリケーションエンジンやベースバンドエンジンとしての処理や、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行うこともできる。また図１０（Ｂ）の画像処理コントローラ４２０は、ホストデバイス４１０に代行して、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行う。
【００８８】
図１０（Ａ）の場合には、集積回路装置４０２としてメモリ内蔵のものを用いることができる。即ちこの場合には集積回路装置４０２は、ホストデバイス４１０からの画像データを一旦内蔵メモリに書き込み、書き込まれた画像データを内蔵メモリから読み出して、表示パネル４００を駆動する。一方、図１０（Ｂ）の場合には、集積回路装置４０２としてメモリ非内蔵のものを用いることができる。即ちこの場合には、ホストデバイス４１０からの画像データは、画像処理コントローラ４２０の内蔵メモリに書き込まれる。そして集積回路装置４０２は、画像処理コントローラ４２０の制御の下で、表示パネル４００を駆動する。
【００８９】
図１０（Ａ）、図１０（Ｂ）に示すように、本実施形態のインターフェース回路１は集積回路装置４０２に内蔵される。そして、ホストデバイス４１０や画像処理コントローラ４２０と集積回路装置４０２との間での、差動信号を用いた高速データ転送を実現する。
【００９０】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態の構成例の全ての組み合わせも、本発明の範囲に含まれる。また抵抗回路、インターフェース回路、電子機器の構成、配置も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。
【図面の簡単な説明】
【００９１】
【図１】本実施形態のインターフェース回路の第１の構成例。
【図２】本実施形態のインターフェース回路の第２の構成例。
【図３】本実施形態のインターフェース回路の第３の構成例。
【図４】比較例のインターフェース回路の構成例。
【図５】本実施形態のインターフェース回路の具体的な回路構成例。
【図６】低速モードでのデータ及びクロックの転送を説明するための信号波形例。
【図７】抵抗回路のレイアウト配置例。
【図８】インターフェース回路、抵抗回路の詳細なレイアウト配置例。
【図９】切断素子領域、抵抗素子領域等の更に詳細なレイアウト配置例。
【図１０】図１０（Ａ）、図１０（Ｂ）は電子機器の構成例。
【符号の説明】
【００９２】
１ インターフェース回路、１００ 抵抗回路、１１０ 単位回路、２００ 比較回路、
３００ 制御回路、４００ 表示パネル、４０２ 集積回路装置、
４１０ ホストデバイス、４２０ 画像処理コントローラ
【特許請求の範囲】
【請求項１】
その各々の単位回路が、
第１の端子と第２の端子の間に設けられた第１の抵抗素子と、
前記第２の端子と第３の端子の間に設けられた第１の切断素子と、
前記第２の端子と第４の端子の間に直列に設けられた第２の切断素子及び第２の抵抗素子と、
を有する、ｎ段（ｎは２以上の自然数）の単位回路を含み、
第１の配線にｎ段の前記単位回路の各々の前記第１の端子が接続され、
第２の配線にｎ段の前記単位回路の各々の前記第４の端子が接続され、
第３の配線に１段目の前記単位回路の前記第３の端子が接続され、
ｍ段目（ｍは２≦ｍ≦ｎを満たす自然数）の前記単位回路の前記第３の端子は、ｍ−１段目の前記単位回路の前記第２の端子と接続されていることを特徴とする抵抗回路。
【請求項２】
請求項１において、
ｎ段の前記単位回路の前記第１の抵抗素子は、第１の抵抗素子領域に配置され、
ｎ段の前記単位回路の前記第２の抵抗素子は、第２の抵抗素子領域に配置され、
ｎ段の前記単位回路の前記第１の切断素子は、第１の切断素子領域に配置され、
ｎ段の前記単位回路の前記第２の切断素子は、第２の切断素子領域に配置され、
前記第１の抵抗素子領域と前記第２の抵抗素子領域は、第１の方向に沿って設けられ、
前記第１の切断素子領域と前記第２の切断素子領域は、前記第１の方向に沿って設けられ、
前記第１の方向に直交する方向を第２の方向とした場合に、前記第１の切断素子領域は前記第１の抵抗素子領域の前記第２の方向側に設けられ、前記第２の切断素子領域は前記第２の抵抗素子領域の前記第２の方向側に設けられることを特徴とする抵抗回路。
【請求項３】
請求項１に記載の抵抗回路と、
第１の入力端子と第２の入力端子を有し、終端抵抗となる前記抵抗回路が前記第１の入力端子と前記第２の入力端子の間に設けられた比較回路と、
前記比較回路の前記第１の入力端子と前記第３の配線の間に設けられた第３の抵抗素子と、
前記比較回路の前記第２の入力端子と前記第３の配線の間に設けられた第４の抵抗素子と、
前記第３の配線と接地電位線の間に設けられた容量素子と、
を含むことを特徴とするインターフェース回路。
【請求項４】
請求項３において、
前記比較回路の前記第１の入力端子と前記第１の配線の間に設けられた第１の切換素子と、
前記比較回路の前記第２の入力端子と前記第２の配線の間に設けられた第２の切換素子とを含み、
前記第３の抵抗素子は、前記第１の配線と前記第３の配線の間に設けられ、
前記第４の抵抗素子は、前記第２の配線と前記第３の配線の間に設けられることを特徴とするインターフェース回路。
【請求項５】
請求項４において、
前記比較回路の前記第１の入力端子と第１の外部端子の間に設けられた第５の抵抗素子と、
前記比較回路の前記第２の入力端子と第２の外部端子の間に設けられた第６の抵抗素子を含むことを特徴とするインターフェース回路。
【請求項６】
請求項４又は５において、
前記比較回路の前記第１の入力端子に共通接続される第１のシングルエンド・レシーバ回路と、
前記比較回路の前記第２の入力端子に共通接続される第２のシングルエンド・レシーバ回路とを含み、
前記比較回路により差動レシーバ回路が構成され、
前記第１、第２の切換素子は、
前記差動レシーバ回路により信号を受信する場合にオン状態に設定され、前記第１、第２のシングルエンド・レシーバ回路により信号を受信する場合にオフ状態に設定されることを特徴とするインターフェース回路。
【請求項７】
請求項３において、
前記第１の配線と前記第３の配線の間に設けられた第１の切換素子と、
前記第２の配線と前記第３の配線の間に設けられた第２の切換素子を含み、
前記第３の抵抗素子は、前記比較回路の前記第１の入力端子と前記第１の配線の間に設けられ、
前記第４の抵抗素子は、前記比較回路の前記第２の入力端子と前記第２の配線の間に設けられることを特徴とするインターフェース回路。
【請求項８】
請求項７において、
前記比較回路の前記第１の入力端子に共通接続される第１のシングルエンド・レシーバ回路と、
前記比較回路の前記第２の入力端子に共通接続される第２のシングルエンド・レシーバ回路とを含み、
前記比較回路により差動レシーバ回路が構成され、
前記第１、第２の切換素子は、
前記差動レシーバ回路により信号を受信する場合にオン状態に設定され、前記第１、第２のシングルエンド・レシーバ回路により信号を受信する場合にオフ状態に設定されることを特徴とするインターフェース回路。
【請求項９】
請求項３乃至８のいずれかにおいて、
ｎ段の前記単位回路の前記第１の切断素子は、第１の切断素子領域に配置され、
ｎ段の前記単位回路の前記第２の切断素子は、第２の切断素子領域に配置され、
前記容量素子は、前記第１の切断素子領域と前記第２の切断素子領域の間に設けられた容量素子領域に配置されることを特徴とするインターフェース回路。
【請求項１０】
その各々の単位回路が、第１、第２の切断素子と、一端が第１の配線に接続され他端が前記第１の切断素子の一端に接続される第１の抵抗素子と、一端が第２の配線に接続され他端が前記第２の切断素子の一端に接続される第２の抵抗素子とを有する、ｎ段（ｎは２以上の自然数）の単位回路により構成される抵抗回路と、
第１の入力端子と第２の入力端子を有し、終端抵抗となる前記抵抗回路が前記第１の入力端子と前記第２の入力端子の間に設けられた比較回路と、
前記比較回路の前記第１の入力端子と第３の配線の間に設けられた第３の抵抗素子と、
前記比較回路の前記第２の入力端子と前記第３の配線の間に設けられた第４の抵抗素子と、
前記第３の配線と接地電位線の間に設けられた容量素子と、
を含み、
ｎ段の前記単位回路の前記第１の切断素子は、第１の切断素子領域に配置され、
ｎ段の前記単位回路の前記第２の切断素子は、第２の切断素子領域に配置され、
前記容量素子は、前記第１の切断素子領域と前記第２の切断素子領域の間に設けられた容量素子領域に配置されることを特徴とするインターフェース回路。
【請求項１１】
請求項９又は１０において、
ｎ段の前記単位回路の前記第１の抵抗素子は、第１の抵抗素子領域に配置され、
ｎ段の前記単位回路の前記第２の抵抗素子は、第２の抵抗素子領域に配置され、
前記第１の抵抗素子領域と前記第２の抵抗素子領域は、第１の方向に沿って設けられ、
前記第１の切断素子領域と前記第２の切断素子領域は、前記第１の方向に沿って設けられ、
前記第１の方向に直交する方向を第２の方向とした場合に、前記第１の切断素子領域は前記第１の抵抗素子領域の前記第２の方向側に設けられ、前記第２の切断素子領域は前記第２の抵抗素子領域の前記第２の方向側に設けられることを特徴とするインターフェース回路。
【請求項１２】
請求項１１において、
前記第２の方向の反対方向を第４の方向とした場合に、前記第３、第４の抵抗素子は、前記容量素子領域の前記第４の方向側に設けられた第３、第４の抵抗素子領域に配置されることを特徴とするインターフェース回路。
【請求項１３】
請求項１１又は１２において、
前記比較回路は、前記容量素子領域の前記第２の方向側に設けられたアナログ回路領域に配置されることを特徴とするインターフェース回路。
【請求項１４】
請求項３乃至１３のいずれかに記載のインターフェース回路を有することを特徴とする電子機器。
【請求項１】
その各々の単位回路が、
第１の端子と第２の端子の間に設けられた第１の抵抗素子と、
前記第２の端子と第３の端子の間に設けられた第１の切断素子と、
前記第２の端子と第４の端子の間に直列に設けられた第２の切断素子及び第２の抵抗素子と、
を有する、ｎ段（ｎは２以上の自然数）の単位回路を含み、
第１の配線にｎ段の前記単位回路の各々の前記第１の端子が接続され、
第２の配線にｎ段の前記単位回路の各々の前記第４の端子が接続され、
第３の配線に１段目の前記単位回路の前記第３の端子が接続され、
ｍ段目（ｍは２≦ｍ≦ｎを満たす自然数）の前記単位回路の前記第３の端子は、ｍ−１段目の前記単位回路の前記第２の端子と接続されていることを特徴とする抵抗回路。
【請求項２】
請求項１において、
ｎ段の前記単位回路の前記第１の抵抗素子は、第１の抵抗素子領域に配置され、
ｎ段の前記単位回路の前記第２の抵抗素子は、第２の抵抗素子領域に配置され、
ｎ段の前記単位回路の前記第１の切断素子は、第１の切断素子領域に配置され、
ｎ段の前記単位回路の前記第２の切断素子は、第２の切断素子領域に配置され、
前記第１の抵抗素子領域と前記第２の抵抗素子領域は、第１の方向に沿って設けられ、
前記第１の切断素子領域と前記第２の切断素子領域は、前記第１の方向に沿って設けられ、
前記第１の方向に直交する方向を第２の方向とした場合に、前記第１の切断素子領域は前記第１の抵抗素子領域の前記第２の方向側に設けられ、前記第２の切断素子領域は前記第２の抵抗素子領域の前記第２の方向側に設けられることを特徴とする抵抗回路。
【請求項３】
請求項１に記載の抵抗回路と、
第１の入力端子と第２の入力端子を有し、終端抵抗となる前記抵抗回路が前記第１の入力端子と前記第２の入力端子の間に設けられた比較回路と、
前記比較回路の前記第１の入力端子と前記第３の配線の間に設けられた第３の抵抗素子と、
前記比較回路の前記第２の入力端子と前記第３の配線の間に設けられた第４の抵抗素子と、
前記第３の配線と接地電位線の間に設けられた容量素子と、
を含むことを特徴とするインターフェース回路。
【請求項４】
請求項３において、
前記比較回路の前記第１の入力端子と前記第１の配線の間に設けられた第１の切換素子と、
前記比較回路の前記第２の入力端子と前記第２の配線の間に設けられた第２の切換素子とを含み、
前記第３の抵抗素子は、前記第１の配線と前記第３の配線の間に設けられ、
前記第４の抵抗素子は、前記第２の配線と前記第３の配線の間に設けられることを特徴とするインターフェース回路。
【請求項５】
請求項４において、
前記比較回路の前記第１の入力端子と第１の外部端子の間に設けられた第５の抵抗素子と、
前記比較回路の前記第２の入力端子と第２の外部端子の間に設けられた第６の抵抗素子を含むことを特徴とするインターフェース回路。
【請求項６】
請求項４又は５において、
前記比較回路の前記第１の入力端子に共通接続される第１のシングルエンド・レシーバ回路と、
前記比較回路の前記第２の入力端子に共通接続される第２のシングルエンド・レシーバ回路とを含み、
前記比較回路により差動レシーバ回路が構成され、
前記第１、第２の切換素子は、
前記差動レシーバ回路により信号を受信する場合にオン状態に設定され、前記第１、第２のシングルエンド・レシーバ回路により信号を受信する場合にオフ状態に設定されることを特徴とするインターフェース回路。
【請求項７】
請求項３において、
前記第１の配線と前記第３の配線の間に設けられた第１の切換素子と、
前記第２の配線と前記第３の配線の間に設けられた第２の切換素子を含み、
前記第３の抵抗素子は、前記比較回路の前記第１の入力端子と前記第１の配線の間に設けられ、
前記第４の抵抗素子は、前記比較回路の前記第２の入力端子と前記第２の配線の間に設けられることを特徴とするインターフェース回路。
【請求項８】
請求項７において、
前記比較回路の前記第１の入力端子に共通接続される第１のシングルエンド・レシーバ回路と、
前記比較回路の前記第２の入力端子に共通接続される第２のシングルエンド・レシーバ回路とを含み、
前記比較回路により差動レシーバ回路が構成され、
前記第１、第２の切換素子は、
前記差動レシーバ回路により信号を受信する場合にオン状態に設定され、前記第１、第２のシングルエンド・レシーバ回路により信号を受信する場合にオフ状態に設定されることを特徴とするインターフェース回路。
【請求項９】
請求項３乃至８のいずれかにおいて、
ｎ段の前記単位回路の前記第１の切断素子は、第１の切断素子領域に配置され、
ｎ段の前記単位回路の前記第２の切断素子は、第２の切断素子領域に配置され、
前記容量素子は、前記第１の切断素子領域と前記第２の切断素子領域の間に設けられた容量素子領域に配置されることを特徴とするインターフェース回路。
【請求項１０】
その各々の単位回路が、第１、第２の切断素子と、一端が第１の配線に接続され他端が前記第１の切断素子の一端に接続される第１の抵抗素子と、一端が第２の配線に接続され他端が前記第２の切断素子の一端に接続される第２の抵抗素子とを有する、ｎ段（ｎは２以上の自然数）の単位回路により構成される抵抗回路と、
第１の入力端子と第２の入力端子を有し、終端抵抗となる前記抵抗回路が前記第１の入力端子と前記第２の入力端子の間に設けられた比較回路と、
前記比較回路の前記第１の入力端子と第３の配線の間に設けられた第３の抵抗素子と、
前記比較回路の前記第２の入力端子と前記第３の配線の間に設けられた第４の抵抗素子と、
前記第３の配線と接地電位線の間に設けられた容量素子と、
を含み、
ｎ段の前記単位回路の前記第１の切断素子は、第１の切断素子領域に配置され、
ｎ段の前記単位回路の前記第２の切断素子は、第２の切断素子領域に配置され、
前記容量素子は、前記第１の切断素子領域と前記第２の切断素子領域の間に設けられた容量素子領域に配置されることを特徴とするインターフェース回路。
【請求項１１】
請求項９又は１０において、
ｎ段の前記単位回路の前記第１の抵抗素子は、第１の抵抗素子領域に配置され、
ｎ段の前記単位回路の前記第２の抵抗素子は、第２の抵抗素子領域に配置され、
前記第１の抵抗素子領域と前記第２の抵抗素子領域は、第１の方向に沿って設けられ、
前記第１の切断素子領域と前記第２の切断素子領域は、前記第１の方向に沿って設けられ、
前記第１の方向に直交する方向を第２の方向とした場合に、前記第１の切断素子領域は前記第１の抵抗素子領域の前記第２の方向側に設けられ、前記第２の切断素子領域は前記第２の抵抗素子領域の前記第２の方向側に設けられることを特徴とするインターフェース回路。
【請求項１２】
請求項１１において、
前記第２の方向の反対方向を第４の方向とした場合に、前記第３、第４の抵抗素子は、前記容量素子領域の前記第４の方向側に設けられた第３、第４の抵抗素子領域に配置されることを特徴とするインターフェース回路。
【請求項１３】
請求項１１又は１２において、
前記比較回路は、前記容量素子領域の前記第２の方向側に設けられたアナログ回路領域に配置されることを特徴とするインターフェース回路。
【請求項１４】
請求項３乃至１３のいずれかに記載のインターフェース回路を有することを特徴とする電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２００８−１１８６２２（Ｐ２００８−１１８６２２Ａ）
【公開日】平成２０年５月２２日（２００８．５．２２）
【国際特許分類】
【出願番号】特願２００７−２２７５８０（Ｐ２００７−２２７５８０）
【出願日】平成１９年９月３日（２００７．９．３）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２０年５月２２日（２００８．５．２２）
【国際特許分類】
【出願日】平成１９年９月３日（２００７．９．３）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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