インピーダンス調整回路およびインピーダンス調整方法
【課題】半導体装置と外部抵抗の間の線路に存在する寄生抵抗分を特別の回路を設けることなく補正することのできるインピーダンス調整回路およびインピーダンス調整方法を得ること。
【解決手段】ＬＳＩケース２０１の外部には、ケースピンを介してインピーダンス設定用のクランプ抵抗２０８と、これと電位を比較するための第１および第２の参照電圧生成抵抗２２１、２２２が接続されている。第１および第２の参照電圧生成抵抗２２１、２２２の間には、ＬＳＩ２０２内の折り返し線２２５を経由する形で他の線路と同一幅の２本ずつの線路の寄生抵抗分からなる抵抗回路２２４が設けられており、調整に悪影響となる他の線路の寄生抵抗分をキャンセルする。このため、コンパレータ２１１の比較結果を使用して制御回路２０５はインピーダンス調整用出力バッファ２０３を高精度に調整可能である。
【解決手段】ＬＳＩケース２０１の外部には、ケースピンを介してインピーダンス設定用のクランプ抵抗２０８と、これと電位を比較するための第１および第２の参照電圧生成抵抗２２１、２２２が接続されている。第１および第２の参照電圧生成抵抗２２１、２２２の間には、ＬＳＩ２０２内の折り返し線２２５を経由する形で他の線路と同一幅の２本ずつの線路の寄生抵抗分からなる抵抗回路２２４が設けられており、調整に悪影響となる他の線路の寄生抵抗分をキャンセルする。このため、コンパレータ２１１の比較結果を使用して制御回路２０５はインピーダンス調整用出力バッファ２０３を高精度に調整可能である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部の調整用抵抗によって出力バッファのインピーダンスを所望の値に調整するインピーダンス調整回路およびインピーダンス調整方法に係わり、特に、調整の際の誤差要因となる寄生の抵抗成分を補正して調整誤差を小さくするようにしたインピーダンス調整回路およびインピーダンス調整方法に関する。
【背景技術】
【０００２】
半導体装置の動作速度の高速化に伴って、半導体装置を使用した各種の情報処理装置間で高速な信号伝送が行われるようになってきている。一般に、通信経路のインピーダンスが不連続な箇所で信号の反射が生じる。高速な信号伝送が行われるようになると、これによる不具合の発生が特に問題となる。通信経路のうちで伝送線路のインピーダンスは固定的な値となっている。これに対して、出力バッファのインピーダンスはプロセスや温度あるいは電圧といった各種の状況に応じて変動する。そこで、出力バッファのインピーダンスを伝送線路のインピーダンスに適切に合わせないと高速な信号伝送を行うことができなくなる。
【０００３】
そこで、伝送線路のインピーダンスに整合するように設定された外部のクランプ回路にインピーダンス調整用出力バッファを接続して、インピーダンスを整合させることが提案されている（たとえば特許文献１参照）。
【０００４】
図７は、この従来提案されたインピーダンス調整回路の概要を表わしたものである。インピーダンス調整回路１００のＬＳＩ（Large Scale Integration）ケース１０１あるいはＰＷＢ（printed wiring board）に収容された半導体装置としてのＬＳＩ１０２の内部には、インピーダンス調整用出力バッファ１０３が配置されている。インピーダンス調整用出力バッファ１０３は、図示しない複数のトランジスタのオン・オフ動作によって実現する可変抵抗器１０４を内蔵しており、制御回路１０５がこの可変抵抗器１０４の抵抗値を制御するようになっている。
【０００５】
インピーダンス調整用出力バッファ１０３は、ＬＳＩケース１０１の外側のクランプ抵抗１０６に接続されている。このクランプ抵抗１０６はインピーダンス調整用出力バッファ１０３によるインピーダンスの調整の基準となる抵抗である。インピーダンス調整用出力バッファ１０３とクランプ抵抗１０６の間を結ぶ線路には、所定の寄生抵抗分１０７が存在している。
【０００６】
ＬＳＩケース１０１の外部には、クランプ抵抗１０６の他に、一端を定電圧の電源ライン１０８に接続した第１の参照電圧生成抵抗１１１と、この第１の参照電圧生成抵抗１１１の他端に一端を接続し、その他端を接地した第２の参照電圧生成抵抗１１２が配置されている。第１の参照電圧生成抵抗１１１と第２の参照電圧生成抵抗１１２の接続点は、所定の寄生抵抗分１１３を介してＬＳＩ１０２内のコンパレータ１１４に入力され、インピーダンス調整用出力バッファ１０３の出力側の電位と比較されるようになっている。制御回路１０５は、コンパレータ１１４の比較結果に応じて可変抵抗器１０４の抵抗値を制御することで、インピーダンスの整合を行うようになっている。
【０００７】
今、寄生抵抗分１０７、１１３を無視したとする。この場合には、コンパレータ１１４のプラス側の入力端子に加わる電位とマイナス側の入力端子に加わる電位が等しくなるように制御回路１０５が可変抵抗器１０４の抵抗値を制御する。そして、コンパレータ１１４のこれら２つの入力端子に加わる電位が等しくなったとき、インピーダンス調整用出力バッファ１０３側のインピーダンスの整合がとれたものとしている。
【特許文献１】特開２００５−２２９１７７号公報（第００３１段落〜第００３８段落、図１）。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、この従来のインピーダンス調整回路１００では、ＬＳＩケース１０１の外側のクランプ抵抗１０６と内側のＬＳＩ１０２との間にこれらを接続するための線路が存在する。第１の参照電圧生成抵抗１１１と第２の参照電圧生成抵抗１１２の接続点が同様にＬＳＩケース１０１の外側にあるので、この接続点とＬＳＩ１０２との間にもこれらを接続するための線路が存在する。これらの線路には、それぞれ寄生抵抗分１０７、１１３が存在しており、これらの部分で電位差が発生することになる。このため、コンパレータ１１４はその２つの入力端子で、クランプ抵抗１０６による電位と、第１の参照電圧生成抵抗１１１と第２の参照電圧生成抵抗１１２の接続点の電位を正確に比較することができない。この結果として、制御回路１０５が制御する可変抵抗器１０４の値に誤差が発生してしまう。これにより、インピーダンス調整用出力バッファ１０３の補正が不完全に行われることになって、インピーダンスの整合を十分な精度で行うことができない。
【０００９】
従来から、このような問題に対しては、寄生抵抗分に対応させて所定の抵抗値の抵抗を回路上で付加することで誤差の補正を行うことが提案されている。これにより、インピーダンスの整合の精度を高めることができる。ところが、外部に一般に付加する抵抗は、値「１」から値「１０」までを等比級数で分割した標準数としての「Ｅ系列」に従っている。たとえばＥ１２系ではこの範囲を１２分割し、Ｅ２４系ではこの範囲を２４分割する。したがって、寄生抵抗のような小さな抵抗値をＬＳＩケース１０１の外部で補正しようとすると、これらの系列で段階的に変化する抵抗値のいずれかを採用することになって、補正の誤差を十分低減させることができないという問題が発生する。
【００１０】
図７に示した提案では、調整用回路の抵抗を調整すべき回路のＮ(Ｎは任意の整数)倍にすることで誤差を１／Ｎにし、これにより補正誤差を低減するようにしている。しかしながら、前記したように半導体装置の動作速度の向上は目覚しく、インピーダンスの整合に要する精度がますます要求されている。したがって、従来のこのような技術で半導体装置側のインピーダンスを十分な精度で調整することは困難であった。
【００１１】
そこで本発明の目的は、半導体装置と外部抵抗の間の線路に存在する寄生抵抗分を特別の回路を設けることなく補正することのできるインピーダンス調整回路およびインピーダンス調整方法を提供することにある。
【課題を解決するための手段】
【００１２】
請求項１記載の発明では、（イ）伝送線路のインピーダンスの調整を行う半導体装置の外部に設けられ、所定の電源ラインに一端を接続して、前記した伝送線路のインピーダンスと一致するように設定された外部基準抵抗と、（ロ）前記した半導体装置の外部に設けられ、一端を前記した電源ラインに接続した第１の参照電圧生成抵抗と、（ハ）前記した半導体装置の外部に設けられ、一端を接地した第２の参照電圧生成抵抗と、（ニ）前記した半導体装置の内部に設けられ、前記した外部基準抵抗の他端の電位と、第１の参照電圧生成抵抗と第２の参照電圧生成抵抗のそれぞれ他端を所定の接続点で接続したときの電位とを比較したときこれらの電位が一致するようにインピーダンスを調整することで前記した伝送線路のインピーダンスに前記した半導体装置内の特定の回路部分のインピーダンスを一致させるインピーダンス調整手段と、（ホ）第１の参照電圧生成抵抗と第２の参照電圧生成抵抗を前記した接続点で接続する代わりに、第１の参照電圧生成抵抗の他端と第２の参照電圧生成抵抗の他端との間に前記した半導体装置内の所定の内部導体を経由する形で、前記した外部基準抵抗と前記した半導体装置の間を接続する線路の寄生抵抗と寄生抵抗が同一となる線路を配置した補正用線路とをインピーダンス調整回路に具備させる。
【００１３】
すなわち本発明では、従来、インピーダンスの調整のために外部基準抵抗の電位と、第１の参照電圧生成抵抗と第２の参照電圧生成抵抗の接続点の電位を比較していたものを、第１の参照電圧生成抵抗と第２の参照電圧生成抵抗の接続点を切り離し、この間に半導体装置の内部導体を経由する形で、外部基準抵抗と半導体装置の間を接続する線路の寄生抵抗と寄生抵抗が同一となる線路を配置することにした。これにより、外部基準抵と半導体装置の間や、第１の参照電圧生成抵抗あるいは第２の参照電圧生成抵抗と半導体装置の間の抗寄生抵抗分を相殺した形でインピーダンス調整手段によるインピーダンスの調整が可能になる。
【００１４】
請求項２記載の発明では、（イ）伝送線路のインピーダンスの調整を行う半導体装置の外部に設けられ、所定の電源ラインに一端を接続して、前記した伝送線路のインピーダンスと一致するように設定された外部基準抵抗と、（ロ）前記した半導体装置の外部に設けられ、一端を前記した電源ラインに接続した第１の参照電圧生成抵抗と、（ハ）前記した半導体装置の外部に設けられ、一端を接地した第２の参照電圧生成抵抗と、（ニ）前記した半導体装置の内部に設けられ、前記した外部基準抵抗の他端の電位と、第１の参照電圧生成抵抗と第２の参照電圧生成抵抗のそれぞれ他端を所定の接続点で接続したときの電位とを比較したときこれらの電位が一致するようにインピーダンスを調整することで前記した伝送線路のインピーダンスに前記した半導体装置内の特定の回路部分のインピーダンスを一致させるインピーダンス調整手段と、（ホ）第１の参照電圧生成抵抗と第２の参照電圧生成抵抗を前記した接続点で接続する代わりに、第１の参照電圧生成抵抗の他端と第２の参照電圧生成抵抗の他端との間に前記した半導体装置内の所定の内部導体を経由する形で、前記した外部基準抵抗と前記した半導体装置の間を接続する線路と同一幅で同一材料の線路を２本ずつ配置した補正用線路とをインピーダンス調整回路に具備させる。
【００１５】
すなわち本発明では、従来、インピーダンスの調整のために外部基準抵抗の電位と、第１の参照電圧生成抵抗と第２の参照電圧生成抵抗の接続点の電位を比較していたものを、第１の参照電圧生成抵抗と第２の参照電圧生成抵抗の接続点を切り離し、この間に半導体装置の内部導体を経由する形で、外部基準抵抗と半導体装置の間を接続する線路と同一幅で同一材料の線路を２本ずつ補正用線路として配置することにした。これにより、外部基準抵と半導体装置の間や、第１の参照電圧生成抵抗あるいは第２の参照電圧生成抵抗と半導体装置の間の寄生抵抗分を相殺した形でインピーダンス調整手段によるインピーダンスの調整が可能になる。しかも、外部基準抵抗と半導体装置の間を接続する線路と同一幅で同一材料とすることで、温度等の各種環境に対する寄生抵抗分の変化に対応させることができる。
【００１６】
請求項３記載の発明では、（イ）伝送線路のインピーダンスの調整を行う半導体装置の外部に設けられ、所定の電源ラインに一端を接続して、前記した伝送線路のインピーダンスと一致するように設定された外部基準抵抗と、（ロ）前記した半導体装置の外部に設けられ、一端を前記した電源ラインに接続した第１の参照電圧生成抵抗と、（ハ）前記した半導体装置の外部に設けられ、一端を接地した第２の参照電圧生成抵抗と、（ニ）前記した半導体装置の内部に設けられ、前記した外部基準抵抗の他端の電位と、第１の参照電圧生成抵抗と第２の参照電圧生成抵抗のそれぞれ他端を所定の接続点で接続したときの電位とを比較したときこれらの電位が一致するようにインピーダンスを調整することで前記した伝送線路のインピーダンスに前記した半導体装置内の特定の回路部分のインピーダンスを一致させるインピーダンス調整手段と、（ホ）第１の参照電圧生成抵抗と第２の参照電圧生成抵抗を前記した接続点で接続する代わりに、第１の参照電圧生成抵抗の他端と第２の参照電圧生成抵抗の他端との間に前記した半導体装置内の所定の内部導体を経由する形で、前記した外部基準抵抗と前記した半導体装置の間を接続する線路と比較して２倍の幅で同一材料の線路を１本ずつ配置した補正用線路とをインピーダンス調整回路に具備させる。
【００１７】
すなわち本発明では、従来、インピーダンスの調整のために外部基準抵抗の電位と、第１の参照電圧生成抵抗と第２の参照電圧生成抵抗の接続点の電位を比較していたものを、第１の参照電圧生成抵抗と第２の参照電圧生成抵抗の接続点を切り離し、この間に半導体装置の内部導体を経由する形で、外部基準抵抗と半導体装置の間を接続する線路と比較して２倍の幅で同一材料の線路を１本ずつ補正用線路として配置することにした。これにより、外部基準抵と半導体装置の間や、第１の参照電圧生成抵抗あるいは第２の参照電圧生成抵抗と半導体装置の間の寄生抵抗分を相殺した形でインピーダンス調整手段によるインピーダンスの調整が可能になる。しかも、外部基準抵抗と半導体装置の間を接続する線路と比較して２倍の幅で同一材料の線路を１本ずつ補正用線路として配置することで、配線が容易となり、かつ温度等の各種環境に対する寄生抵抗分の変化に対応させることができる。
【００１８】
請求項６記載の発明では、（イ）伝送線路のインピーダンスの調整を行う半導体装置の外部に設けられ、所定の電源ラインに一端を接続して、前記した伝送線路のインピーダンスと一致するように設定された外部基準抵抗と、前記した半導体装置の外部に設けられ、一端を前記した電源ラインに接続した第１の参照電圧生成抵抗と、前記した半導体装置の外部に設けられ、一端を接地した第２の参照電圧生成抵抗と、第１の参照電圧生成抵抗の他端と第２の参照電圧生成抵抗の他端との間に前記した半導体装置内の所定の内部導体を経由する形で、前記した外部基準抵抗と前記した半導体装置の間を接続する線路の寄生抵抗分と寄生抵抗が同一となる線路を配置した補正用線路とを備えた装置における前記した外部基準抵抗の他端の電位と、第１の参照電圧生成抵抗と第２の参照電圧生成抵抗のそれぞれ他端を所定の接続点で接続したときの電位とを比較する電位比較ステップと、（ロ）この電位比較ステップで両者の電位が一致するように内部のインピーダンスを調整するインピーダンス調整ステップとをインピーダンス調整方法に具備させる。
【００１９】
すなわち本発明では、外部基準抵と半導体装置の間や、第１の参照電圧生成抵抗あるいは第２の参照電圧生成抵抗と半導体装置の間の寄生抵抗分を相殺した形でインピーダンスの調整が可能になる。インピーダンス調整ステップでインピーダンスの調整が行われたら、前記した半導体装置の内部に配置され、前記した伝送線路と接続される他の回路のインピーダンスを、インピーダンス調整ステップで調整後のインピーダンスに設定することもできる。
【発明の効果】
【００２０】
以上説明したように、本発明によればインピーダンスの調整時に影響を及ぼす線路の寄生抵抗分を、新たに設けた線路の寄生抵抗分を利用してキャンセルすることにした。したがって、回路装置の製造時にこのような線路を一緒に作り込むことで、簡単に精度の高いインピーダンス調整回路やインピーダンス調整方法を実現することができる。しかも、線路の材質を他の回路部分と同一のものにすれば、温度変化等の各種変化に対してこれらの間で同様の特性を持たせることができるので、調整の精度および特性の安定性を向上させることができる。
【発明を実施するための最良の形態】
【００２１】
以下実施例につき本発明を詳細に説明する。
【実施例１】
【００２２】
図１は、本発明の一実施例におけるインピーダンス調整回路の構成の概要を表わしたものである。本実施例のインピーダンス調整回路２００では、ＬＳＩケース２０１に収容された半導体装置としてのＬＳＩ２０２の内部に、インピーダンス調整用出力バッファ（レプリカバッファ）２０３を配置している。このインピーダンス調整用出力バッファ２０３は、後に示す複数の電界効果トランジスタのオン・オフ動作によって実現する可変抵抗器２０４を内蔵しており、制御回路２０５がこの抵抗値を制御するようになっている。
【００２３】
インピーダンス調整用出力バッファ２０３の出力側は、ＬＳＩケース２０１の第１のケースピン２０６に接続されている。第１のケースピン２０６には、ＬＳＩケース２０１の外側に配置され、一端を電源ライン２０７に接続したインピーダンス整合に使用する外部基準抵抗としてのクランプ抵抗２０８の他端が接続されている。インピーダンス調整用出力バッファ２０３の出力側と第１のケースピン２０６の間の線路には、所定の寄生抵抗分２０９が存在している。
【００２４】
インピーダンス調整用出力バッファ２０３の出力側は、コンパレータ２１１のプラス側の入力端子にも接続されている。コンパレータ２１１の出力側から出力される比較結果２１２は制御回路２０５に入力されるようになっている。ＬＳＩ２０２におけるこのような回路部分は、図７に示した従来のインピーダンス調整回路１００のＬＳＩ１０２と同一である。
【００２５】
本実施例では、ＬＳＩケース２０１の第１のケースピン２０６の他に、第２〜第４のケースピン２１４〜２１６をインピーダンス調整回路２００のために割り当てている。ここで、第１〜第４のケースピン２０６、２１４〜２１６は、ＬＳＩケース２０１における実際のピン番号と無関係であり、任意に割り当ててよい。
【００２６】
電源ライン２０７と第２のケースピン２１４の間には、図７の第１の参照電圧生成抵抗１１１に対応する第１の参照電圧生成抵抗２２１が接続されており、第３および第４のケースピン２１５、２１６の共通接続点には、図７の第２の参照電圧生成抵抗１１２に対応する第２の参照電圧生成抵抗２２２の一端が接続されている。第２の参照電圧生成抵抗２２２の他端は接地されている。コンパレータ２１１のマイナス側の入力端子は、第４のケースピン２１６と接続されている。この部分の線路に寄生抵抗分２２３が存在する。
【００２７】
本実施例の場合には、本来、短絡されるべき第２のケースピン２１４と第３のケースピン２１５の間のＬＳＩケース２０１内に、ＬＳＩ２０２を折り返す抵抗回路２２４が形成されている。この抵抗回路２２４は、第２のケースピン２１４に一端を接続し他端を折り返し線２２５の一端に接続した第１および第２の抵抗成分２２６、２２７を有する線路と、折り返し線２２５の他端に一端を接続し他端を第３のケースピン２１５に共通接続した第３および第４の抵抗成分２２８、２２９を有する線路によって構成されている。
【００２８】
ここで、第１〜第４の抵抗成分２２６〜２２９を構成する線路は、実際の抵抗器で構成されているのではなく、第１のケースピン２０６および第４のケースピン２１６とＬＳＩ２０２を結ぶそれぞれの線路と全く同一幅、同一の厚さの線路からなる寄生抵抗分である。すなわち、第２のケースピン２１４と折り返し線２２５の一端の間には、第４のケースピン２１６とＬＳＩ２０２を結ぶ線路と全く同一幅、同一の厚さの線路が２本並列に形成されている。また、第３のケースピン２１５と折り返し線２２５の他端の間にも、第４のケースピン２１６とＬＳＩ２０２を結ぶ線路と全く同一幅、同一の厚さの線路が２本並列に形成されている。
【００２９】
このような構成のインピーダンス調整回路２００で、第１のケースピン２０６とＬＳＩ２０２を結ぶ線路の寄生抵抗分２０９を抵抗Ｒとする。この場合、第１〜第４の抵抗成分２２６〜２２９および寄生抵抗分２２３もこれらの抵抗値が抵抗Ｒとなる。第２のケースピン２１４と第３のケースピン２１５の間の寄生抵抗分をＲP2P3とし、抵抗２２６と抵抗２２７の合成抵抗値および抵抗２２８と抵抗２２９の合成抵抗値をそれぞれ、ＲG1、ＲG2とする。このとき次の（１）〜（３）式が成立する。
【００３０】
ＲP2P3＝ＲG1＋ＲG2 ……（１）
１／ＲG1＝１／Ｒ＋１／Ｒ ……（２）
１／ＲG2＝１／Ｒ＋１／Ｒ ……（３）
したがって、（２）、（３）式より次の（４）式が成立する。
ＲG1＝ＲG2＝Ｒ／２ ……（４）
この結果を（１）式に代入すると、次の（５）式となる。
ＲP2P3＝Ｒ／２＋Ｒ／２
＝Ｒ ……（５）
【００３１】
すなわち、本実施例では、コンパレータ２１１がＬＳＩケース２０１の寄生抵抗分の影響をキャンセルした形で、クランプ抵抗２０８の第１のケースピン２０６側の電位と、第１および第２の参照電圧生成抵抗２２１、２２２の接続点の電位とを比較しており、その比較結果２１２を制御回路２０５に入力している。したがって、（５）式が成立する理想的な条件で寄生抵抗分による誤差が発生しない。
【００３２】
図２は、図１に示したＬＳＩ内のインピーダンス調整回路と、インピーダンスの調整対象のメインバッファの部分を表わしたものである。ＬＳＩ２０２内には、インピーダンス調整用出力バッファ２０３と共に、インピーダンスの調整対象の回路素子としてのメインバッファ２４１が配置されている。メインバッファ２４１は、図１に示したＬＳＩケース２０１のケースピンの１つと接続されている。本実施例のインピーダンス調整用出力バッファ２０３およびメインバッファ２４１内には、インピーダンスを調整するための複数のＭＯＳ（Metal Oxide Semiconductor）・ＦＥＴ（Field-Effect Transistor）２４２〜２４５が配置されており、これらを選択的にオン・オフすることで所望のインピーダンスに設定できるようになっている。
【００３３】
コンパレータ２１１の比較結果２１２は、制御回路２０５内の調整カウンタ２４６に入力され、調整すべきインピーダンスに対応するカウント値にセットされる。このときの調整カウンタ２４６の各桁の出力２４７〜２５０がＭＯＳ・ＦＥＴ２４２〜２４５の対応するもののゲートに入力されて、それらの論理状態でこれらＭＯＳ・ＦＥＴ２４２〜２４５のソースとドレイン間がオン・オフ制御されることになる。
【００３４】
図２に示したＬＳＩ２０２内には、調整カウンタ２４６の出力２４７〜２５０を所望のタイミングで選択する選択回路２５２と、この選択回路２５２の出力を格納するプリバッファ２５３が備えられている。プリバッファ２５３の出力２５５〜２５８は、メインバッファ２４１内のＭＯＳ・ＦＥＴ２４２〜２４５の対応するもののゲートに入力されて、それらの論理状態でこれらＭＯＳ・ＦＥＴ２４２〜２４５のソースとドレイン間がオン・オフ制御されるようになっている。
【００３５】
選択回路２５２は、調整カウンタ２４６の各桁の出力２４７〜２５０を１つずつ入力する２入力アンドゲートから構成されている。これらの２入力アンドゲートの他方の入力端子には、選択のタイミングを示す選択信号２５９が入力されるようになっている。所定のタイミングで選択信号２５９がハイレベルになると、各桁の出力２４７〜２５０がプリバッファ２５３の対応するメモリ領域に格納されて、メインバッファ２４１内のＭＯＳ・ＦＥＴ２４２〜２４５が選択的にオン・オフ制御される。これにより、メインバッファ２４１のインピーダンスがインピーダンス調整用出力バッファ２０３の調整後の値に変更されることになる。
【００３６】
以上説明した本実施例では、インピーダンス調整回路２００が調整すべきインピーダンスを計測して、その結果を基にして所望のタイミングでメインバッファ２４１のインピーダンスを調整することにしたが、これに限るものではない。すなわち、インピーダンスの調整を必要とする回路部分が本実施例のインピーダンス調整回路２００のように整合するインピーダンスを直接測定して、インピーダンスを変更するものであってもよい。
【００３７】
＜発明の第１の変形例＞
【００３８】
図３は、本発明の第１の変形例におけるインピーダンス調整回路の構成の概要を表わしたものである。図３で図１と同一の部分には同一の符号を付しており、これらの説明を適宜省略する。この第１の変形例のインピーダンス調整回路２００Ａでは、第２のケースピン２１４と折り返し線２２５の一端に、寄生抵抗分２０９の半分の抵抗値の抵抗分３０１が接続されている。第３のケースピン２１５と折り返し線２２５の他端の間に接続された抵抗分３０２も、抵抗分３０１と同一の抵抗値となっている。
【００３９】
抵抗回路２２４Ａを構成する抵抗分３０１、３０２は、寄生抵抗分であり、第１のケースピン２０６や第４のケースピン２１６とＬＳＩ２０２を結ぶ線路の幅に対して２倍の幅の線路を、第２のケースピン２１４および第３のケースピン２１５に接続することで実現することができる。第２のケースピン２１４および第３のケースピン２１５に接続する線路の幅を第１のケースピン２０６や第４のケースピン２１６とＬＳＩ２０２を結ぶ線路の幅と同じにして、厚さを２倍にしてもよい。
【００４０】
このように実施例では第１および第２の抵抗成分２２６、２２７ならびに第３および第４の抵抗成分２２８、２２９を第１のケースピン２０６や第４のケースピン２１６とＬＳＩ２０２を結ぶ線路と同一幅の線路を２本ずつ並行に配置することで実現したのに対して、第１の変形例ではそれぞれ１本の線路で実現することができ、線路のパターンが単純化する。もちろん、第１のケースピン２０６や第４のケースピン２１６とＬＳＩ２０２を結ぶ線路と同一の材料で調整用の線路を形成することで、外付けの抵抗を使用する場合と異なり、プロセスや温度あるいは電圧といった各種の状況に対して、より精度の高いインピーダンス整合を実現することができる。
【００４１】
＜発明の第２の変形例＞
【００４２】
図４は、本発明の第２の変形例におけるインピーダンス調整回路の構成の概要を表わしたものである。図４で図１と同一の部分には同一の符号を付しており、これらの説明を適宜省略する。この第２の変形例のインピーダンス調整回路２００Ｂで、第１のケースピン２０６と第４のケースピン２１６はそのままであるが、実施例における第２および第３のケースピン２１４、２１５（図１）の代わりに、第１−１、第１−２のケースピン２１４1、２１４2、第２−１、第２−２のケースピン２１５1、２１５2が設けられている。
【００４３】
第１−１のケースピン２１４1と第１−２のケースピン２１４2はＬＳＩケース２０１の外側で半田付けされ、その接続点と電源ライン２０７の間に第１の参照電圧生成抵抗２２１が接続されている。また、第２−１のケースピン２１５1と第２−２のケースピン２１５2は、第４のケースピン２１６と共にＬＳＩケース２０１の外側で半田付けされ、その接続点とアースの間に第２の参照電圧生成抵抗２２２が接続されている。
【００４４】
このようなインピーダンス調整回路２００Ｂでは、抵抗回路２２４Ｂを構成する寄生抵抗分である第１〜第４の抵抗成分２２６〜２２９の各配線パターンが１つずつ別々のケースピンに接続される。したがって、ＬＳＩケース２０１の内部で第１−１、第１−２のケースピン２１４1、２１４2ならびに第２−１、第２−２のケースピン２１５1、２１５2に一端をそれぞれ接続する線路の配線が実施例のインピーダンス調整回路２００と比較して無理なく行える。したがって、インピーダンスの調整も良好に行うことができる可能性が大きい。もちろん、第１のケースピン２０６や第４のケースピン２１６とＬＳＩ２０２を結ぶ線路と同一の材料で調整用の線路を形成することで、外付けの抵抗を使用する場合と異なり、プロセスや温度あるいは電圧といった各種の状況に対して、より精度の高いインピーダンス整合を実現することができる。
【００４５】
＜発明の第３の変形例＞
【００４６】
図５は、本発明の第３の変形例におけるインピーダンス調整回路の構成の概要を表わしたものである。図５で図１と同一の部分には同一の符号を付しており、これらの説明を適宜省略する。この第３の変形例のインピーダンス調整回路２００Ｃでは、ＬＳＩケース２０１のケースピンとして第１〜第３のケースピン２０６、２１４、２１５のみを使用しており、図１に示した実施例よりもケースピンの数が少なくなっている。このために、抵抗回路２２４内の寄生抵抗分である第３および第４の抵抗成分２２８、２２９と第３のケースピン２１５の接続点に、コンパレータ２１１のマイナス側の入力端子に至る線路の端部が接続されている。
【００４７】
このように３つの経路を第３のケースピン２１５の手前のＬＳＩケース２０１内部で合流させることにより、インピーダンス調整回路２００Ｃで必要とするケースピンの数を１つ少なくすることができる。もちろん、第１のケースピン２０６や第３のケースピン２１５とＬＳＩ２０２を結ぶ線路と同一の材料で調整用の線路を形成することで、外付けの抵抗を使用する場合と異なり、プロセスや温度あるいは電圧といった各種の状況に対して、より精度の高いインピーダンス整合を実現することができる。
【００４８】
＜発明の第４の変形例＞
【００４９】
図６は、本発明の第４の変形例におけるインピーダンス調整回路の構成の概要を表わしたものである。図６で図１と同一の部分には同一の符号を付しており、これらの説明を適宜省略する。この第４の変形例のインピーダンス調整回路２００Ｄでは、ＬＳＩケース２０１が搭載されたプリント基板面における第１〜第４のケースピン２０６、２１４〜２１６から、クランプ抵抗２０８、第１および第２の参照電圧生成抵抗２２１、２２２までのプリント基板配線領域（ＰＷＢ）３１１における寄生抵抗分が問題となる場合におけるそれらの補正も行うようになっている。
【００５０】
今、電源ライン２０７に一端を接続したクランプ抵抗２０８の他端３１２と第１のケースピン２０６の間の、プリント基板配線領域３１１における線路３１３の寄生抵抗分３１４を抵抗ｒとする。このとき、第２の参照電圧生成抵抗２２２の接地側と反対の端部３１５と第４のケースピン２１６の間の、プリント基板配線領域３１１における線路３１６は、その長さや線幅といった回路状況が線路３１２と同一であると仮定すると、その寄生抵抗分３１７も抵抗ｒで表わすことができる。
【００５１】
また、電源ライン２０７に一端を接続した第１の参照電圧生成抵抗２２１の他端３１８と第２のケースピン２１４の間の、プリント基板配線領域３１１における１本の線路３１９の寄生抵抗分３２１も、線路３１２と同一の回路状況にあると仮定すると、抵抗ｒと見なすことができる。第２の参照電圧生成抵抗２２２の接地側と反対の端部３１５と第３のケースピン２１５の間の、プリント基板配線領域３１１における１本の線路３２２の寄生抵抗分３２３も、同様に抵抗ｒと見なすことができる。
【００５２】
そこで、すでに図１に示した実施例で説明したと同様に、プリント基板配線領域３１１における線路３１９が線路３１３と同一の線幅の２本の線路３２５、３２６で構成されているとする。同様に、プリント基板配線領域３１１における線路３２２が線路３１３と同一の線幅の２本の線路３２７、３２８で構成されているとする。すると、これらの４本の線路３２５〜３２８の寄生抵抗分は、それぞれ抵抗ｒと見なすことができる。
【００５３】
したがって、一方の２本の線路３２５、３２６合成抵抗は、ｒ／２となり、他方の２本の線路３２７、３２８の合成抵抗も、ｒ／２となる。第１の参照電圧生成抵抗２２１の他端３１８と、第２の参照電圧生成抵抗２２２の接地側と反対の端部３１５の間の寄生抵抗分を見てみる。この合成抵抗（寄生抵抗分）をＲCASE,PWDとすると、先の（１）〜（４）式と同様にして次の（６）式で表わすことができる。
【００５４】
ＲCASE,PWD＝ｒ／２＋Ｒ／２＋Ｒ／２＋ｒ／２
＝ｒ＋Ｒ ……（６）
【００５５】
すなわち、本発明の第４の変形例では、コンパレータ２１１がＬＳＩケース２０１とプリント基板配線領域３１１の双方の寄生抵抗分の影響をキャンセルした形で、クランプ抵抗２０８の第１のケースピン２０６側の電位と、第１および第２の参照電圧生成抵抗２２１、２２２の接続点の電位とを比較して、その比較結果２１２を制御回路２０５に入力することができる。したがって、（２）式が成立する理想的な条件で寄生抵抗分による誤差が発生しない。
【００５６】
もちろん、すでに説明したと同様に第１の参照電圧生成抵抗２２１の他端３１８と第２のケースピン２１４の間を１本の線路とし、その線路の幅を線路３１３や線路３１６の線幅の２倍とするようにしてもよい。第２の参照電圧生成抵抗２２２の接地側と反対の端部３１５と第３のケースピン２１５の間を１本の線路とする場合も同様である。
【００５７】
本発明の第４の変形例でも、第１のケースピン２０６や第３のケースピン２１５とＬＳＩ２０２を結ぶ線路と同一の材料で、ＬＳＩケース２０１内部およびプリント基板配線領域３１１における調整用の線路を形成することで、外付けの抵抗を使用する場合と異なり、プロセスや温度あるいは電圧といった各種の状況に対して、より精度の高いインピーダンス整合を実現することができることになる。
【００５８】
なお、この第４の変形例では、クランプ抵抗２０８の他端３１２と第１のケースピン２０６の間の線路３１３の長さと、他の線路３１６、３１９、３２２の長さを共に同一のものとしたが、たとえば線路３１３の長さに対して他の２つの線路３１６、３１９の長さが半分であってもよい。この場合には、それぞれ線路３１３と同一の線幅の１本ずつの線路を使用して寄生抵抗の抵抗値をｒ／２にすればよい。これ以外の距離関係の場合にも、線幅や線の本数を適宜変更して、寄生抵抗の抵抗値をｒ／２にしてもよいことも当然である。
【００５９】
このような線幅や線路の本数についての各種の変更は、実施例および他の変形例でも同様に適用可能である。すなわち、合成抵抗を構成する線路の本数は２本に限られるものでなく、３本以上であってもよい。
【図面の簡単な説明】
【００６０】
【図１】本発明の一実施例におけるインピーダンス調整回路の構成の概要を表わした回路図である。
【図２】図１に示したＬＳＩ内のインピーダンス調整回路と、インピーダンスの調整対象のメインバッファの部分を表わした回路図である。
【図３】本発明の第１の変形例におけるインピーダンス調整回路の構成の概要を表わした回路図である。
【図４】本発明の第２の変形例におけるインピーダンス調整回路の構成の概要を表わした回路図である。
【図５】本発明の第３の変形例におけるインピーダンス調整回路の構成の概要を表わした回路図である。
【図６】本発明の第４の変形例におけるインピーダンス調整回路の構成の概要を表わした回路図である。
【図７】従来提案されたインピーダンス調整回路の概要を表わした回路図である。
【符号の説明】
【００６１】
２００、２００Ａ、２００Ｂ、２００Ｃ、２００Ｄ インピーダンス調整回路
２０１ ＬＳＩケース
２０２ ＬＳＩ
２０３ インピーダンス調整用出力バッファ
２０４ 可変抵抗器
２０５ 制御回路
２０６ 第１のケースピン
２０８ クランプ抵抗
２０９、２２３、３２１、３２３ 寄生抵抗分
２１１ コンパレータ
２１４ 第２のケースピン
２１５ 第３のケースピン
２１６ 第４のケースピン
２２１ 第１の参照電圧生成抵抗
２２２ 第２の参照電圧生成抵抗
２２４ 抵抗回路
２２５ 折り返し線（内部導体）
２２６ 第１の抵抗成分（寄生抵抗分）
２２７ 第２の抵抗成分（寄生抵抗分）
２２８ 第３の抵抗成分（寄生抵抗分）
２２９ 第４の抵抗成分（寄生抵抗分）
２４１ メインバッファ
２４６ 調整カウンタ
２５２ 選択回路
２５３ プリバッファ
３０１、３０２ 抵抗分（寄生抵抗分）
３１１ 基板配線領域
【技術分野】
【０００１】
本発明は、外部の調整用抵抗によって出力バッファのインピーダンスを所望の値に調整するインピーダンス調整回路およびインピーダンス調整方法に係わり、特に、調整の際の誤差要因となる寄生の抵抗成分を補正して調整誤差を小さくするようにしたインピーダンス調整回路およびインピーダンス調整方法に関する。
【背景技術】
【０００２】
半導体装置の動作速度の高速化に伴って、半導体装置を使用した各種の情報処理装置間で高速な信号伝送が行われるようになってきている。一般に、通信経路のインピーダンスが不連続な箇所で信号の反射が生じる。高速な信号伝送が行われるようになると、これによる不具合の発生が特に問題となる。通信経路のうちで伝送線路のインピーダンスは固定的な値となっている。これに対して、出力バッファのインピーダンスはプロセスや温度あるいは電圧といった各種の状況に応じて変動する。そこで、出力バッファのインピーダンスを伝送線路のインピーダンスに適切に合わせないと高速な信号伝送を行うことができなくなる。
【０００３】
そこで、伝送線路のインピーダンスに整合するように設定された外部のクランプ回路にインピーダンス調整用出力バッファを接続して、インピーダンスを整合させることが提案されている（たとえば特許文献１参照）。
【０００４】
図７は、この従来提案されたインピーダンス調整回路の概要を表わしたものである。インピーダンス調整回路１００のＬＳＩ（Large Scale Integration）ケース１０１あるいはＰＷＢ（printed wiring board）に収容された半導体装置としてのＬＳＩ１０２の内部には、インピーダンス調整用出力バッファ１０３が配置されている。インピーダンス調整用出力バッファ１０３は、図示しない複数のトランジスタのオン・オフ動作によって実現する可変抵抗器１０４を内蔵しており、制御回路１０５がこの可変抵抗器１０４の抵抗値を制御するようになっている。
【０００５】
インピーダンス調整用出力バッファ１０３は、ＬＳＩケース１０１の外側のクランプ抵抗１０６に接続されている。このクランプ抵抗１０６はインピーダンス調整用出力バッファ１０３によるインピーダンスの調整の基準となる抵抗である。インピーダンス調整用出力バッファ１０３とクランプ抵抗１０６の間を結ぶ線路には、所定の寄生抵抗分１０７が存在している。
【０００６】
ＬＳＩケース１０１の外部には、クランプ抵抗１０６の他に、一端を定電圧の電源ライン１０８に接続した第１の参照電圧生成抵抗１１１と、この第１の参照電圧生成抵抗１１１の他端に一端を接続し、その他端を接地した第２の参照電圧生成抵抗１１２が配置されている。第１の参照電圧生成抵抗１１１と第２の参照電圧生成抵抗１１２の接続点は、所定の寄生抵抗分１１３を介してＬＳＩ１０２内のコンパレータ１１４に入力され、インピーダンス調整用出力バッファ１０３の出力側の電位と比較されるようになっている。制御回路１０５は、コンパレータ１１４の比較結果に応じて可変抵抗器１０４の抵抗値を制御することで、インピーダンスの整合を行うようになっている。
【０００７】
今、寄生抵抗分１０７、１１３を無視したとする。この場合には、コンパレータ１１４のプラス側の入力端子に加わる電位とマイナス側の入力端子に加わる電位が等しくなるように制御回路１０５が可変抵抗器１０４の抵抗値を制御する。そして、コンパレータ１１４のこれら２つの入力端子に加わる電位が等しくなったとき、インピーダンス調整用出力バッファ１０３側のインピーダンスの整合がとれたものとしている。
【特許文献１】特開２００５−２２９１７７号公報（第００３１段落〜第００３８段落、図１）。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、この従来のインピーダンス調整回路１００では、ＬＳＩケース１０１の外側のクランプ抵抗１０６と内側のＬＳＩ１０２との間にこれらを接続するための線路が存在する。第１の参照電圧生成抵抗１１１と第２の参照電圧生成抵抗１１２の接続点が同様にＬＳＩケース１０１の外側にあるので、この接続点とＬＳＩ１０２との間にもこれらを接続するための線路が存在する。これらの線路には、それぞれ寄生抵抗分１０７、１１３が存在しており、これらの部分で電位差が発生することになる。このため、コンパレータ１１４はその２つの入力端子で、クランプ抵抗１０６による電位と、第１の参照電圧生成抵抗１１１と第２の参照電圧生成抵抗１１２の接続点の電位を正確に比較することができない。この結果として、制御回路１０５が制御する可変抵抗器１０４の値に誤差が発生してしまう。これにより、インピーダンス調整用出力バッファ１０３の補正が不完全に行われることになって、インピーダンスの整合を十分な精度で行うことができない。
【０００９】
従来から、このような問題に対しては、寄生抵抗分に対応させて所定の抵抗値の抵抗を回路上で付加することで誤差の補正を行うことが提案されている。これにより、インピーダンスの整合の精度を高めることができる。ところが、外部に一般に付加する抵抗は、値「１」から値「１０」までを等比級数で分割した標準数としての「Ｅ系列」に従っている。たとえばＥ１２系ではこの範囲を１２分割し、Ｅ２４系ではこの範囲を２４分割する。したがって、寄生抵抗のような小さな抵抗値をＬＳＩケース１０１の外部で補正しようとすると、これらの系列で段階的に変化する抵抗値のいずれかを採用することになって、補正の誤差を十分低減させることができないという問題が発生する。
【００１０】
図７に示した提案では、調整用回路の抵抗を調整すべき回路のＮ(Ｎは任意の整数)倍にすることで誤差を１／Ｎにし、これにより補正誤差を低減するようにしている。しかしながら、前記したように半導体装置の動作速度の向上は目覚しく、インピーダンスの整合に要する精度がますます要求されている。したがって、従来のこのような技術で半導体装置側のインピーダンスを十分な精度で調整することは困難であった。
【００１１】
そこで本発明の目的は、半導体装置と外部抵抗の間の線路に存在する寄生抵抗分を特別の回路を設けることなく補正することのできるインピーダンス調整回路およびインピーダンス調整方法を提供することにある。
【課題を解決するための手段】
【００１２】
請求項１記載の発明では、（イ）伝送線路のインピーダンスの調整を行う半導体装置の外部に設けられ、所定の電源ラインに一端を接続して、前記した伝送線路のインピーダンスと一致するように設定された外部基準抵抗と、（ロ）前記した半導体装置の外部に設けられ、一端を前記した電源ラインに接続した第１の参照電圧生成抵抗と、（ハ）前記した半導体装置の外部に設けられ、一端を接地した第２の参照電圧生成抵抗と、（ニ）前記した半導体装置の内部に設けられ、前記した外部基準抵抗の他端の電位と、第１の参照電圧生成抵抗と第２の参照電圧生成抵抗のそれぞれ他端を所定の接続点で接続したときの電位とを比較したときこれらの電位が一致するようにインピーダンスを調整することで前記した伝送線路のインピーダンスに前記した半導体装置内の特定の回路部分のインピーダンスを一致させるインピーダンス調整手段と、（ホ）第１の参照電圧生成抵抗と第２の参照電圧生成抵抗を前記した接続点で接続する代わりに、第１の参照電圧生成抵抗の他端と第２の参照電圧生成抵抗の他端との間に前記した半導体装置内の所定の内部導体を経由する形で、前記した外部基準抵抗と前記した半導体装置の間を接続する線路の寄生抵抗と寄生抵抗が同一となる線路を配置した補正用線路とをインピーダンス調整回路に具備させる。
【００１３】
すなわち本発明では、従来、インピーダンスの調整のために外部基準抵抗の電位と、第１の参照電圧生成抵抗と第２の参照電圧生成抵抗の接続点の電位を比較していたものを、第１の参照電圧生成抵抗と第２の参照電圧生成抵抗の接続点を切り離し、この間に半導体装置の内部導体を経由する形で、外部基準抵抗と半導体装置の間を接続する線路の寄生抵抗と寄生抵抗が同一となる線路を配置することにした。これにより、外部基準抵と半導体装置の間や、第１の参照電圧生成抵抗あるいは第２の参照電圧生成抵抗と半導体装置の間の抗寄生抵抗分を相殺した形でインピーダンス調整手段によるインピーダンスの調整が可能になる。
【００１４】
請求項２記載の発明では、（イ）伝送線路のインピーダンスの調整を行う半導体装置の外部に設けられ、所定の電源ラインに一端を接続して、前記した伝送線路のインピーダンスと一致するように設定された外部基準抵抗と、（ロ）前記した半導体装置の外部に設けられ、一端を前記した電源ラインに接続した第１の参照電圧生成抵抗と、（ハ）前記した半導体装置の外部に設けられ、一端を接地した第２の参照電圧生成抵抗と、（ニ）前記した半導体装置の内部に設けられ、前記した外部基準抵抗の他端の電位と、第１の参照電圧生成抵抗と第２の参照電圧生成抵抗のそれぞれ他端を所定の接続点で接続したときの電位とを比較したときこれらの電位が一致するようにインピーダンスを調整することで前記した伝送線路のインピーダンスに前記した半導体装置内の特定の回路部分のインピーダンスを一致させるインピーダンス調整手段と、（ホ）第１の参照電圧生成抵抗と第２の参照電圧生成抵抗を前記した接続点で接続する代わりに、第１の参照電圧生成抵抗の他端と第２の参照電圧生成抵抗の他端との間に前記した半導体装置内の所定の内部導体を経由する形で、前記した外部基準抵抗と前記した半導体装置の間を接続する線路と同一幅で同一材料の線路を２本ずつ配置した補正用線路とをインピーダンス調整回路に具備させる。
【００１５】
すなわち本発明では、従来、インピーダンスの調整のために外部基準抵抗の電位と、第１の参照電圧生成抵抗と第２の参照電圧生成抵抗の接続点の電位を比較していたものを、第１の参照電圧生成抵抗と第２の参照電圧生成抵抗の接続点を切り離し、この間に半導体装置の内部導体を経由する形で、外部基準抵抗と半導体装置の間を接続する線路と同一幅で同一材料の線路を２本ずつ補正用線路として配置することにした。これにより、外部基準抵と半導体装置の間や、第１の参照電圧生成抵抗あるいは第２の参照電圧生成抵抗と半導体装置の間の寄生抵抗分を相殺した形でインピーダンス調整手段によるインピーダンスの調整が可能になる。しかも、外部基準抵抗と半導体装置の間を接続する線路と同一幅で同一材料とすることで、温度等の各種環境に対する寄生抵抗分の変化に対応させることができる。
【００１６】
請求項３記載の発明では、（イ）伝送線路のインピーダンスの調整を行う半導体装置の外部に設けられ、所定の電源ラインに一端を接続して、前記した伝送線路のインピーダンスと一致するように設定された外部基準抵抗と、（ロ）前記した半導体装置の外部に設けられ、一端を前記した電源ラインに接続した第１の参照電圧生成抵抗と、（ハ）前記した半導体装置の外部に設けられ、一端を接地した第２の参照電圧生成抵抗と、（ニ）前記した半導体装置の内部に設けられ、前記した外部基準抵抗の他端の電位と、第１の参照電圧生成抵抗と第２の参照電圧生成抵抗のそれぞれ他端を所定の接続点で接続したときの電位とを比較したときこれらの電位が一致するようにインピーダンスを調整することで前記した伝送線路のインピーダンスに前記した半導体装置内の特定の回路部分のインピーダンスを一致させるインピーダンス調整手段と、（ホ）第１の参照電圧生成抵抗と第２の参照電圧生成抵抗を前記した接続点で接続する代わりに、第１の参照電圧生成抵抗の他端と第２の参照電圧生成抵抗の他端との間に前記した半導体装置内の所定の内部導体を経由する形で、前記した外部基準抵抗と前記した半導体装置の間を接続する線路と比較して２倍の幅で同一材料の線路を１本ずつ配置した補正用線路とをインピーダンス調整回路に具備させる。
【００１７】
すなわち本発明では、従来、インピーダンスの調整のために外部基準抵抗の電位と、第１の参照電圧生成抵抗と第２の参照電圧生成抵抗の接続点の電位を比較していたものを、第１の参照電圧生成抵抗と第２の参照電圧生成抵抗の接続点を切り離し、この間に半導体装置の内部導体を経由する形で、外部基準抵抗と半導体装置の間を接続する線路と比較して２倍の幅で同一材料の線路を１本ずつ補正用線路として配置することにした。これにより、外部基準抵と半導体装置の間や、第１の参照電圧生成抵抗あるいは第２の参照電圧生成抵抗と半導体装置の間の寄生抵抗分を相殺した形でインピーダンス調整手段によるインピーダンスの調整が可能になる。しかも、外部基準抵抗と半導体装置の間を接続する線路と比較して２倍の幅で同一材料の線路を１本ずつ補正用線路として配置することで、配線が容易となり、かつ温度等の各種環境に対する寄生抵抗分の変化に対応させることができる。
【００１８】
請求項６記載の発明では、（イ）伝送線路のインピーダンスの調整を行う半導体装置の外部に設けられ、所定の電源ラインに一端を接続して、前記した伝送線路のインピーダンスと一致するように設定された外部基準抵抗と、前記した半導体装置の外部に設けられ、一端を前記した電源ラインに接続した第１の参照電圧生成抵抗と、前記した半導体装置の外部に設けられ、一端を接地した第２の参照電圧生成抵抗と、第１の参照電圧生成抵抗の他端と第２の参照電圧生成抵抗の他端との間に前記した半導体装置内の所定の内部導体を経由する形で、前記した外部基準抵抗と前記した半導体装置の間を接続する線路の寄生抵抗分と寄生抵抗が同一となる線路を配置した補正用線路とを備えた装置における前記した外部基準抵抗の他端の電位と、第１の参照電圧生成抵抗と第２の参照電圧生成抵抗のそれぞれ他端を所定の接続点で接続したときの電位とを比較する電位比較ステップと、（ロ）この電位比較ステップで両者の電位が一致するように内部のインピーダンスを調整するインピーダンス調整ステップとをインピーダンス調整方法に具備させる。
【００１９】
すなわち本発明では、外部基準抵と半導体装置の間や、第１の参照電圧生成抵抗あるいは第２の参照電圧生成抵抗と半導体装置の間の寄生抵抗分を相殺した形でインピーダンスの調整が可能になる。インピーダンス調整ステップでインピーダンスの調整が行われたら、前記した半導体装置の内部に配置され、前記した伝送線路と接続される他の回路のインピーダンスを、インピーダンス調整ステップで調整後のインピーダンスに設定することもできる。
【発明の効果】
【００２０】
以上説明したように、本発明によればインピーダンスの調整時に影響を及ぼす線路の寄生抵抗分を、新たに設けた線路の寄生抵抗分を利用してキャンセルすることにした。したがって、回路装置の製造時にこのような線路を一緒に作り込むことで、簡単に精度の高いインピーダンス調整回路やインピーダンス調整方法を実現することができる。しかも、線路の材質を他の回路部分と同一のものにすれば、温度変化等の各種変化に対してこれらの間で同様の特性を持たせることができるので、調整の精度および特性の安定性を向上させることができる。
【発明を実施するための最良の形態】
【００２１】
以下実施例につき本発明を詳細に説明する。
【実施例１】
【００２２】
図１は、本発明の一実施例におけるインピーダンス調整回路の構成の概要を表わしたものである。本実施例のインピーダンス調整回路２００では、ＬＳＩケース２０１に収容された半導体装置としてのＬＳＩ２０２の内部に、インピーダンス調整用出力バッファ（レプリカバッファ）２０３を配置している。このインピーダンス調整用出力バッファ２０３は、後に示す複数の電界効果トランジスタのオン・オフ動作によって実現する可変抵抗器２０４を内蔵しており、制御回路２０５がこの抵抗値を制御するようになっている。
【００２３】
インピーダンス調整用出力バッファ２０３の出力側は、ＬＳＩケース２０１の第１のケースピン２０６に接続されている。第１のケースピン２０６には、ＬＳＩケース２０１の外側に配置され、一端を電源ライン２０７に接続したインピーダンス整合に使用する外部基準抵抗としてのクランプ抵抗２０８の他端が接続されている。インピーダンス調整用出力バッファ２０３の出力側と第１のケースピン２０６の間の線路には、所定の寄生抵抗分２０９が存在している。
【００２４】
インピーダンス調整用出力バッファ２０３の出力側は、コンパレータ２１１のプラス側の入力端子にも接続されている。コンパレータ２１１の出力側から出力される比較結果２１２は制御回路２０５に入力されるようになっている。ＬＳＩ２０２におけるこのような回路部分は、図７に示した従来のインピーダンス調整回路１００のＬＳＩ１０２と同一である。
【００２５】
本実施例では、ＬＳＩケース２０１の第１のケースピン２０６の他に、第２〜第４のケースピン２１４〜２１６をインピーダンス調整回路２００のために割り当てている。ここで、第１〜第４のケースピン２０６、２１４〜２１６は、ＬＳＩケース２０１における実際のピン番号と無関係であり、任意に割り当ててよい。
【００２６】
電源ライン２０７と第２のケースピン２１４の間には、図７の第１の参照電圧生成抵抗１１１に対応する第１の参照電圧生成抵抗２２１が接続されており、第３および第４のケースピン２１５、２１６の共通接続点には、図７の第２の参照電圧生成抵抗１１２に対応する第２の参照電圧生成抵抗２２２の一端が接続されている。第２の参照電圧生成抵抗２２２の他端は接地されている。コンパレータ２１１のマイナス側の入力端子は、第４のケースピン２１６と接続されている。この部分の線路に寄生抵抗分２２３が存在する。
【００２７】
本実施例の場合には、本来、短絡されるべき第２のケースピン２１４と第３のケースピン２１５の間のＬＳＩケース２０１内に、ＬＳＩ２０２を折り返す抵抗回路２２４が形成されている。この抵抗回路２２４は、第２のケースピン２１４に一端を接続し他端を折り返し線２２５の一端に接続した第１および第２の抵抗成分２２６、２２７を有する線路と、折り返し線２２５の他端に一端を接続し他端を第３のケースピン２１５に共通接続した第３および第４の抵抗成分２２８、２２９を有する線路によって構成されている。
【００２８】
ここで、第１〜第４の抵抗成分２２６〜２２９を構成する線路は、実際の抵抗器で構成されているのではなく、第１のケースピン２０６および第４のケースピン２１６とＬＳＩ２０２を結ぶそれぞれの線路と全く同一幅、同一の厚さの線路からなる寄生抵抗分である。すなわち、第２のケースピン２１４と折り返し線２２５の一端の間には、第４のケースピン２１６とＬＳＩ２０２を結ぶ線路と全く同一幅、同一の厚さの線路が２本並列に形成されている。また、第３のケースピン２１５と折り返し線２２５の他端の間にも、第４のケースピン２１６とＬＳＩ２０２を結ぶ線路と全く同一幅、同一の厚さの線路が２本並列に形成されている。
【００２９】
このような構成のインピーダンス調整回路２００で、第１のケースピン２０６とＬＳＩ２０２を結ぶ線路の寄生抵抗分２０９を抵抗Ｒとする。この場合、第１〜第４の抵抗成分２２６〜２２９および寄生抵抗分２２３もこれらの抵抗値が抵抗Ｒとなる。第２のケースピン２１４と第３のケースピン２１５の間の寄生抵抗分をＲP2P3とし、抵抗２２６と抵抗２２７の合成抵抗値および抵抗２２８と抵抗２２９の合成抵抗値をそれぞれ、ＲG1、ＲG2とする。このとき次の（１）〜（３）式が成立する。
【００３０】
ＲP2P3＝ＲG1＋ＲG2 ……（１）
１／ＲG1＝１／Ｒ＋１／Ｒ ……（２）
１／ＲG2＝１／Ｒ＋１／Ｒ ……（３）
したがって、（２）、（３）式より次の（４）式が成立する。
ＲG1＝ＲG2＝Ｒ／２ ……（４）
この結果を（１）式に代入すると、次の（５）式となる。
ＲP2P3＝Ｒ／２＋Ｒ／２
＝Ｒ ……（５）
【００３１】
すなわち、本実施例では、コンパレータ２１１がＬＳＩケース２０１の寄生抵抗分の影響をキャンセルした形で、クランプ抵抗２０８の第１のケースピン２０６側の電位と、第１および第２の参照電圧生成抵抗２２１、２２２の接続点の電位とを比較しており、その比較結果２１２を制御回路２０５に入力している。したがって、（５）式が成立する理想的な条件で寄生抵抗分による誤差が発生しない。
【００３２】
図２は、図１に示したＬＳＩ内のインピーダンス調整回路と、インピーダンスの調整対象のメインバッファの部分を表わしたものである。ＬＳＩ２０２内には、インピーダンス調整用出力バッファ２０３と共に、インピーダンスの調整対象の回路素子としてのメインバッファ２４１が配置されている。メインバッファ２４１は、図１に示したＬＳＩケース２０１のケースピンの１つと接続されている。本実施例のインピーダンス調整用出力バッファ２０３およびメインバッファ２４１内には、インピーダンスを調整するための複数のＭＯＳ（Metal Oxide Semiconductor）・ＦＥＴ（Field-Effect Transistor）２４２〜２４５が配置されており、これらを選択的にオン・オフすることで所望のインピーダンスに設定できるようになっている。
【００３３】
コンパレータ２１１の比較結果２１２は、制御回路２０５内の調整カウンタ２４６に入力され、調整すべきインピーダンスに対応するカウント値にセットされる。このときの調整カウンタ２４６の各桁の出力２４７〜２５０がＭＯＳ・ＦＥＴ２４２〜２４５の対応するもののゲートに入力されて、それらの論理状態でこれらＭＯＳ・ＦＥＴ２４２〜２４５のソースとドレイン間がオン・オフ制御されることになる。
【００３４】
図２に示したＬＳＩ２０２内には、調整カウンタ２４６の出力２４７〜２５０を所望のタイミングで選択する選択回路２５２と、この選択回路２５２の出力を格納するプリバッファ２５３が備えられている。プリバッファ２５３の出力２５５〜２５８は、メインバッファ２４１内のＭＯＳ・ＦＥＴ２４２〜２４５の対応するもののゲートに入力されて、それらの論理状態でこれらＭＯＳ・ＦＥＴ２４２〜２４５のソースとドレイン間がオン・オフ制御されるようになっている。
【００３５】
選択回路２５２は、調整カウンタ２４６の各桁の出力２４７〜２５０を１つずつ入力する２入力アンドゲートから構成されている。これらの２入力アンドゲートの他方の入力端子には、選択のタイミングを示す選択信号２５９が入力されるようになっている。所定のタイミングで選択信号２５９がハイレベルになると、各桁の出力２４７〜２５０がプリバッファ２５３の対応するメモリ領域に格納されて、メインバッファ２４１内のＭＯＳ・ＦＥＴ２４２〜２４５が選択的にオン・オフ制御される。これにより、メインバッファ２４１のインピーダンスがインピーダンス調整用出力バッファ２０３の調整後の値に変更されることになる。
【００３６】
以上説明した本実施例では、インピーダンス調整回路２００が調整すべきインピーダンスを計測して、その結果を基にして所望のタイミングでメインバッファ２４１のインピーダンスを調整することにしたが、これに限るものではない。すなわち、インピーダンスの調整を必要とする回路部分が本実施例のインピーダンス調整回路２００のように整合するインピーダンスを直接測定して、インピーダンスを変更するものであってもよい。
【００３７】
＜発明の第１の変形例＞
【００３８】
図３は、本発明の第１の変形例におけるインピーダンス調整回路の構成の概要を表わしたものである。図３で図１と同一の部分には同一の符号を付しており、これらの説明を適宜省略する。この第１の変形例のインピーダンス調整回路２００Ａでは、第２のケースピン２１４と折り返し線２２５の一端に、寄生抵抗分２０９の半分の抵抗値の抵抗分３０１が接続されている。第３のケースピン２１５と折り返し線２２５の他端の間に接続された抵抗分３０２も、抵抗分３０１と同一の抵抗値となっている。
【００３９】
抵抗回路２２４Ａを構成する抵抗分３０１、３０２は、寄生抵抗分であり、第１のケースピン２０６や第４のケースピン２１６とＬＳＩ２０２を結ぶ線路の幅に対して２倍の幅の線路を、第２のケースピン２１４および第３のケースピン２１５に接続することで実現することができる。第２のケースピン２１４および第３のケースピン２１５に接続する線路の幅を第１のケースピン２０６や第４のケースピン２１６とＬＳＩ２０２を結ぶ線路の幅と同じにして、厚さを２倍にしてもよい。
【００４０】
このように実施例では第１および第２の抵抗成分２２６、２２７ならびに第３および第４の抵抗成分２２８、２２９を第１のケースピン２０６や第４のケースピン２１６とＬＳＩ２０２を結ぶ線路と同一幅の線路を２本ずつ並行に配置することで実現したのに対して、第１の変形例ではそれぞれ１本の線路で実現することができ、線路のパターンが単純化する。もちろん、第１のケースピン２０６や第４のケースピン２１６とＬＳＩ２０２を結ぶ線路と同一の材料で調整用の線路を形成することで、外付けの抵抗を使用する場合と異なり、プロセスや温度あるいは電圧といった各種の状況に対して、より精度の高いインピーダンス整合を実現することができる。
【００４１】
＜発明の第２の変形例＞
【００４２】
図４は、本発明の第２の変形例におけるインピーダンス調整回路の構成の概要を表わしたものである。図４で図１と同一の部分には同一の符号を付しており、これらの説明を適宜省略する。この第２の変形例のインピーダンス調整回路２００Ｂで、第１のケースピン２０６と第４のケースピン２１６はそのままであるが、実施例における第２および第３のケースピン２１４、２１５（図１）の代わりに、第１−１、第１−２のケースピン２１４1、２１４2、第２−１、第２−２のケースピン２１５1、２１５2が設けられている。
【００４３】
第１−１のケースピン２１４1と第１−２のケースピン２１４2はＬＳＩケース２０１の外側で半田付けされ、その接続点と電源ライン２０７の間に第１の参照電圧生成抵抗２２１が接続されている。また、第２−１のケースピン２１５1と第２−２のケースピン２１５2は、第４のケースピン２１６と共にＬＳＩケース２０１の外側で半田付けされ、その接続点とアースの間に第２の参照電圧生成抵抗２２２が接続されている。
【００４４】
このようなインピーダンス調整回路２００Ｂでは、抵抗回路２２４Ｂを構成する寄生抵抗分である第１〜第４の抵抗成分２２６〜２２９の各配線パターンが１つずつ別々のケースピンに接続される。したがって、ＬＳＩケース２０１の内部で第１−１、第１−２のケースピン２１４1、２１４2ならびに第２−１、第２−２のケースピン２１５1、２１５2に一端をそれぞれ接続する線路の配線が実施例のインピーダンス調整回路２００と比較して無理なく行える。したがって、インピーダンスの調整も良好に行うことができる可能性が大きい。もちろん、第１のケースピン２０６や第４のケースピン２１６とＬＳＩ２０２を結ぶ線路と同一の材料で調整用の線路を形成することで、外付けの抵抗を使用する場合と異なり、プロセスや温度あるいは電圧といった各種の状況に対して、より精度の高いインピーダンス整合を実現することができる。
【００４５】
＜発明の第３の変形例＞
【００４６】
図５は、本発明の第３の変形例におけるインピーダンス調整回路の構成の概要を表わしたものである。図５で図１と同一の部分には同一の符号を付しており、これらの説明を適宜省略する。この第３の変形例のインピーダンス調整回路２００Ｃでは、ＬＳＩケース２０１のケースピンとして第１〜第３のケースピン２０６、２１４、２１５のみを使用しており、図１に示した実施例よりもケースピンの数が少なくなっている。このために、抵抗回路２２４内の寄生抵抗分である第３および第４の抵抗成分２２８、２２９と第３のケースピン２１５の接続点に、コンパレータ２１１のマイナス側の入力端子に至る線路の端部が接続されている。
【００４７】
このように３つの経路を第３のケースピン２１５の手前のＬＳＩケース２０１内部で合流させることにより、インピーダンス調整回路２００Ｃで必要とするケースピンの数を１つ少なくすることができる。もちろん、第１のケースピン２０６や第３のケースピン２１５とＬＳＩ２０２を結ぶ線路と同一の材料で調整用の線路を形成することで、外付けの抵抗を使用する場合と異なり、プロセスや温度あるいは電圧といった各種の状況に対して、より精度の高いインピーダンス整合を実現することができる。
【００４８】
＜発明の第４の変形例＞
【００４９】
図６は、本発明の第４の変形例におけるインピーダンス調整回路の構成の概要を表わしたものである。図６で図１と同一の部分には同一の符号を付しており、これらの説明を適宜省略する。この第４の変形例のインピーダンス調整回路２００Ｄでは、ＬＳＩケース２０１が搭載されたプリント基板面における第１〜第４のケースピン２０６、２１４〜２１６から、クランプ抵抗２０８、第１および第２の参照電圧生成抵抗２２１、２２２までのプリント基板配線領域（ＰＷＢ）３１１における寄生抵抗分が問題となる場合におけるそれらの補正も行うようになっている。
【００５０】
今、電源ライン２０７に一端を接続したクランプ抵抗２０８の他端３１２と第１のケースピン２０６の間の、プリント基板配線領域３１１における線路３１３の寄生抵抗分３１４を抵抗ｒとする。このとき、第２の参照電圧生成抵抗２２２の接地側と反対の端部３１５と第４のケースピン２１６の間の、プリント基板配線領域３１１における線路３１６は、その長さや線幅といった回路状況が線路３１２と同一であると仮定すると、その寄生抵抗分３１７も抵抗ｒで表わすことができる。
【００５１】
また、電源ライン２０７に一端を接続した第１の参照電圧生成抵抗２２１の他端３１８と第２のケースピン２１４の間の、プリント基板配線領域３１１における１本の線路３１９の寄生抵抗分３２１も、線路３１２と同一の回路状況にあると仮定すると、抵抗ｒと見なすことができる。第２の参照電圧生成抵抗２２２の接地側と反対の端部３１５と第３のケースピン２１５の間の、プリント基板配線領域３１１における１本の線路３２２の寄生抵抗分３２３も、同様に抵抗ｒと見なすことができる。
【００５２】
そこで、すでに図１に示した実施例で説明したと同様に、プリント基板配線領域３１１における線路３１９が線路３１３と同一の線幅の２本の線路３２５、３２６で構成されているとする。同様に、プリント基板配線領域３１１における線路３２２が線路３１３と同一の線幅の２本の線路３２７、３２８で構成されているとする。すると、これらの４本の線路３２５〜３２８の寄生抵抗分は、それぞれ抵抗ｒと見なすことができる。
【００５３】
したがって、一方の２本の線路３２５、３２６合成抵抗は、ｒ／２となり、他方の２本の線路３２７、３２８の合成抵抗も、ｒ／２となる。第１の参照電圧生成抵抗２２１の他端３１８と、第２の参照電圧生成抵抗２２２の接地側と反対の端部３１５の間の寄生抵抗分を見てみる。この合成抵抗（寄生抵抗分）をＲCASE,PWDとすると、先の（１）〜（４）式と同様にして次の（６）式で表わすことができる。
【００５４】
ＲCASE,PWD＝ｒ／２＋Ｒ／２＋Ｒ／２＋ｒ／２
＝ｒ＋Ｒ ……（６）
【００５５】
すなわち、本発明の第４の変形例では、コンパレータ２１１がＬＳＩケース２０１とプリント基板配線領域３１１の双方の寄生抵抗分の影響をキャンセルした形で、クランプ抵抗２０８の第１のケースピン２０６側の電位と、第１および第２の参照電圧生成抵抗２２１、２２２の接続点の電位とを比較して、その比較結果２１２を制御回路２０５に入力することができる。したがって、（２）式が成立する理想的な条件で寄生抵抗分による誤差が発生しない。
【００５６】
もちろん、すでに説明したと同様に第１の参照電圧生成抵抗２２１の他端３１８と第２のケースピン２１４の間を１本の線路とし、その線路の幅を線路３１３や線路３１６の線幅の２倍とするようにしてもよい。第２の参照電圧生成抵抗２２２の接地側と反対の端部３１５と第３のケースピン２１５の間を１本の線路とする場合も同様である。
【００５７】
本発明の第４の変形例でも、第１のケースピン２０６や第３のケースピン２１５とＬＳＩ２０２を結ぶ線路と同一の材料で、ＬＳＩケース２０１内部およびプリント基板配線領域３１１における調整用の線路を形成することで、外付けの抵抗を使用する場合と異なり、プロセスや温度あるいは電圧といった各種の状況に対して、より精度の高いインピーダンス整合を実現することができることになる。
【００５８】
なお、この第４の変形例では、クランプ抵抗２０８の他端３１２と第１のケースピン２０６の間の線路３１３の長さと、他の線路３１６、３１９、３２２の長さを共に同一のものとしたが、たとえば線路３１３の長さに対して他の２つの線路３１６、３１９の長さが半分であってもよい。この場合には、それぞれ線路３１３と同一の線幅の１本ずつの線路を使用して寄生抵抗の抵抗値をｒ／２にすればよい。これ以外の距離関係の場合にも、線幅や線の本数を適宜変更して、寄生抵抗の抵抗値をｒ／２にしてもよいことも当然である。
【００５９】
このような線幅や線路の本数についての各種の変更は、実施例および他の変形例でも同様に適用可能である。すなわち、合成抵抗を構成する線路の本数は２本に限られるものでなく、３本以上であってもよい。
【図面の簡単な説明】
【００６０】
【図１】本発明の一実施例におけるインピーダンス調整回路の構成の概要を表わした回路図である。
【図２】図１に示したＬＳＩ内のインピーダンス調整回路と、インピーダンスの調整対象のメインバッファの部分を表わした回路図である。
【図３】本発明の第１の変形例におけるインピーダンス調整回路の構成の概要を表わした回路図である。
【図４】本発明の第２の変形例におけるインピーダンス調整回路の構成の概要を表わした回路図である。
【図５】本発明の第３の変形例におけるインピーダンス調整回路の構成の概要を表わした回路図である。
【図６】本発明の第４の変形例におけるインピーダンス調整回路の構成の概要を表わした回路図である。
【図７】従来提案されたインピーダンス調整回路の概要を表わした回路図である。
【符号の説明】
【００６１】
２００、２００Ａ、２００Ｂ、２００Ｃ、２００Ｄ インピーダンス調整回路
２０１ ＬＳＩケース
２０２ ＬＳＩ
２０３ インピーダンス調整用出力バッファ
２０４ 可変抵抗器
２０５ 制御回路
２０６ 第１のケースピン
２０８ クランプ抵抗
２０９、２２３、３２１、３２３ 寄生抵抗分
２１１ コンパレータ
２１４ 第２のケースピン
２１５ 第３のケースピン
２１６ 第４のケースピン
２２１ 第１の参照電圧生成抵抗
２２２ 第２の参照電圧生成抵抗
２２４ 抵抗回路
２２５ 折り返し線（内部導体）
２２６ 第１の抵抗成分（寄生抵抗分）
２２７ 第２の抵抗成分（寄生抵抗分）
２２８ 第３の抵抗成分（寄生抵抗分）
２２９ 第４の抵抗成分（寄生抵抗分）
２４１ メインバッファ
２４６ 調整カウンタ
２５２ 選択回路
２５３ プリバッファ
３０１、３０２ 抵抗分（寄生抵抗分）
３１１ 基板配線領域
【特許請求の範囲】
【請求項１】
伝送線路のインピーダンスの調整を行う半導体装置の外部に設けられ、所定の電源ラインに一端を接続して、前記伝送線路のインピーダンスと一致するように設定された外部基準抵抗と、
前記半導体装置の外部に設けられ、一端を前記電源ラインに接続した第１の参照電圧生成抵抗と、
前記半導体装置の外部に設けられ、一端を接地した第２の参照電圧生成抵抗と、
前記半導体装置の内部に設けられ、前記外部基準抵抗の他端の電位と、前記第１の参照電圧生成抵抗と第２の参照電圧生成抵抗のそれぞれ他端を所定の接続点で接続したときの電位とを比較したときこれらの電位が一致するようにインピーダンスを調整することで前記伝送線路のインピーダンスに前記半導体装置内の特定の回路部分のインピーダンスを一致させるインピーダンス調整手段と、
前記第１の参照電圧生成抵抗と第２の参照電圧生成抵抗を前記接続点で接続する代わりに、前記第１の参照電圧生成抵抗の他端と前記第２の参照電圧生成抵抗の他端との間に前記半導体装置内の所定の内部導体を経由する形で、前記外部基準抵抗と前記半導体装置の間を接続する線路の寄生抵抗と寄生抵抗が同一となる線路を配置した補正用線路
とを具備することを特徴とするインピーダンス調整回路。
【請求項２】
伝送線路のインピーダンスの調整を行う半導体装置の外部に設けられ、所定の電源ラインに一端を接続して、前記伝送線路のインピーダンスと一致するように設定された外部基準抵抗と、
前記半導体装置の外部に設けられ、一端を前記電源ラインに接続した第１の参照電圧生成抵抗と、
前記半導体装置の外部に設けられ、一端を接地した第２の参照電圧生成抵抗と、
前記半導体装置の内部に設けられ、前記外部基準抵抗の他端の電位と、前記第１の参照電圧生成抵抗と第２の参照電圧生成抵抗のそれぞれ他端を所定の接続点で接続したときの電位とを比較したときこれらの電位が一致するようにインピーダンスを調整することで前記伝送線路のインピーダンスに前記半導体装置内の特定の回路部分のインピーダンスを一致させるインピーダンス調整手段と、
前記第１の参照電圧生成抵抗と第２の参照電圧生成抵抗を前記接続点で接続する代わりに、前記第１の参照電圧生成抵抗の他端と前記第２の参照電圧生成抵抗の他端との間に前記半導体装置内の所定の内部導体を経由する形で、前記外部基準抵抗と前記半導体装置の間を接続する線路と同一幅で同一材料の線路を２本ずつ配置した補正用線路
とを具備することを特徴とするインピーダンス調整回路。
【請求項３】
伝送線路のインピーダンスの調整を行う半導体装置の外部に設けられ、所定の電源ラインに一端を接続して、前記伝送線路のインピーダンスと一致するように設定された外部基準抵抗と、
前記半導体装置の外部に設けられ、一端を前記電源ラインに接続した第１の参照電圧生成抵抗と、
前記半導体装置の外部に設けられ、一端を接地した第２の参照電圧生成抵抗と、
前記半導体装置の内部に設けられ、前記外部基準抵抗の他端の電位と、前記第１の参照電圧生成抵抗と第２の参照電圧生成抵抗のそれぞれ他端を所定の接続点で接続したときの電位とを比較したときこれらの電位が一致するようにインピーダンスを調整することで前記伝送線路のインピーダンスに前記半導体装置内の特定の回路部分のインピーダンスを一致させるインピーダンス調整手段と、
前記第１の参照電圧生成抵抗と第２の参照電圧生成抵抗を前記接続点で接続する代わりに、前記第１の参照電圧生成抵抗の他端と前記第２の参照電圧生成抵抗の他端との間に前記半導体装置内の所定の内部導体を経由する形で、前記外部基準抵抗と前記半導体装置の間を接続する線路と比較して２倍の幅で同一材料の線路を１本ずつ配置した補正用線路
とを具備することを特徴とするインピーダンス調整回路。
【請求項４】
前記半導体装置はＬＳＩであり、前記線路は前記ＬＳＩを収容したＬＳＩケースのケースピンと前記ＬＳＩを接続するものであることを特徴とする請求項１〜請求項３いずれかに記載のインピーダンス調整回路。
【請求項５】
前記半導体装置はＬＳＩであり、前記外部基準抵抗、前記第１の参照電圧生成抵抗および前記第２の参照電圧生成抵抗は前記ＬＳＩを収容したＬＳＩケースを取り付けたプリント基板上に配置されており、前記線路は前記ＬＳＩを収容したＬＳＩケースのケースピンと前記ＬＳＩを接続する部分と、前記ＬＳＩケースのケースピンと前記外部基準抵抗、前記第１の参照電圧生成抵抗あるいは前記第２の参照電圧生成抵抗を接続する部分から構成されることを特徴とする請求項１〜請求項３いずれかに記載のインピーダンス調整回路。
【請求項６】
伝送線路のインピーダンスの調整を行う半導体装置の外部に設けられ、所定の電源ラインに一端を接続して、前記伝送線路のインピーダンスと一致するように設定された外部基準抵抗と、前記半導体装置の外部に設けられ、一端を前記電源ラインに接続した第１の参照電圧生成抵抗と、前記半導体装置の外部に設けられ、一端を接地した第２の参照電圧生成抵抗と、前記第１の参照電圧生成抵抗の他端と前記第２の参照電圧生成抵抗の他端との間に前記半導体装置内の所定の内部導体を経由する形で、前記外部基準抵抗と前記半導体装置の間を接続する線路の寄生抵抗と寄生抵抗が同一となる線路を配置した補正用線路とを備えた装置における前記外部基準抵抗の他端の電位と、前記第１の参照電圧生成抵抗と第２の参照電圧生成抵抗のそれぞれ他端を所定の接続点で接続したときの電位とを比較する電位比較ステップと、
この電位比較ステップで両者の電位が一致するように内部のインピーダンスを調整するインピーダンス調整ステップ
とを具備することを特徴とするインピーダンス調整方法。
【請求項７】
前記半導体装置の内部に配置され、前記伝送線路と接続される他の回路のインピーダンスを、前記インピーダンス調整ステップで調整後のインピーダンスに設定する他回路インピーダンス設定ステップ
を具備することを特徴とする請求項６記載のインピーダンス調整方法。
【請求項１】
伝送線路のインピーダンスの調整を行う半導体装置の外部に設けられ、所定の電源ラインに一端を接続して、前記伝送線路のインピーダンスと一致するように設定された外部基準抵抗と、
前記半導体装置の外部に設けられ、一端を前記電源ラインに接続した第１の参照電圧生成抵抗と、
前記半導体装置の外部に設けられ、一端を接地した第２の参照電圧生成抵抗と、
前記半導体装置の内部に設けられ、前記外部基準抵抗の他端の電位と、前記第１の参照電圧生成抵抗と第２の参照電圧生成抵抗のそれぞれ他端を所定の接続点で接続したときの電位とを比較したときこれらの電位が一致するようにインピーダンスを調整することで前記伝送線路のインピーダンスに前記半導体装置内の特定の回路部分のインピーダンスを一致させるインピーダンス調整手段と、
前記第１の参照電圧生成抵抗と第２の参照電圧生成抵抗を前記接続点で接続する代わりに、前記第１の参照電圧生成抵抗の他端と前記第２の参照電圧生成抵抗の他端との間に前記半導体装置内の所定の内部導体を経由する形で、前記外部基準抵抗と前記半導体装置の間を接続する線路の寄生抵抗と寄生抵抗が同一となる線路を配置した補正用線路
とを具備することを特徴とするインピーダンス調整回路。
【請求項２】
伝送線路のインピーダンスの調整を行う半導体装置の外部に設けられ、所定の電源ラインに一端を接続して、前記伝送線路のインピーダンスと一致するように設定された外部基準抵抗と、
前記半導体装置の外部に設けられ、一端を前記電源ラインに接続した第１の参照電圧生成抵抗と、
前記半導体装置の外部に設けられ、一端を接地した第２の参照電圧生成抵抗と、
前記半導体装置の内部に設けられ、前記外部基準抵抗の他端の電位と、前記第１の参照電圧生成抵抗と第２の参照電圧生成抵抗のそれぞれ他端を所定の接続点で接続したときの電位とを比較したときこれらの電位が一致するようにインピーダンスを調整することで前記伝送線路のインピーダンスに前記半導体装置内の特定の回路部分のインピーダンスを一致させるインピーダンス調整手段と、
前記第１の参照電圧生成抵抗と第２の参照電圧生成抵抗を前記接続点で接続する代わりに、前記第１の参照電圧生成抵抗の他端と前記第２の参照電圧生成抵抗の他端との間に前記半導体装置内の所定の内部導体を経由する形で、前記外部基準抵抗と前記半導体装置の間を接続する線路と同一幅で同一材料の線路を２本ずつ配置した補正用線路
とを具備することを特徴とするインピーダンス調整回路。
【請求項３】
伝送線路のインピーダンスの調整を行う半導体装置の外部に設けられ、所定の電源ラインに一端を接続して、前記伝送線路のインピーダンスと一致するように設定された外部基準抵抗と、
前記半導体装置の外部に設けられ、一端を前記電源ラインに接続した第１の参照電圧生成抵抗と、
前記半導体装置の外部に設けられ、一端を接地した第２の参照電圧生成抵抗と、
前記半導体装置の内部に設けられ、前記外部基準抵抗の他端の電位と、前記第１の参照電圧生成抵抗と第２の参照電圧生成抵抗のそれぞれ他端を所定の接続点で接続したときの電位とを比較したときこれらの電位が一致するようにインピーダンスを調整することで前記伝送線路のインピーダンスに前記半導体装置内の特定の回路部分のインピーダンスを一致させるインピーダンス調整手段と、
前記第１の参照電圧生成抵抗と第２の参照電圧生成抵抗を前記接続点で接続する代わりに、前記第１の参照電圧生成抵抗の他端と前記第２の参照電圧生成抵抗の他端との間に前記半導体装置内の所定の内部導体を経由する形で、前記外部基準抵抗と前記半導体装置の間を接続する線路と比較して２倍の幅で同一材料の線路を１本ずつ配置した補正用線路
とを具備することを特徴とするインピーダンス調整回路。
【請求項４】
前記半導体装置はＬＳＩであり、前記線路は前記ＬＳＩを収容したＬＳＩケースのケースピンと前記ＬＳＩを接続するものであることを特徴とする請求項１〜請求項３いずれかに記載のインピーダンス調整回路。
【請求項５】
前記半導体装置はＬＳＩであり、前記外部基準抵抗、前記第１の参照電圧生成抵抗および前記第２の参照電圧生成抵抗は前記ＬＳＩを収容したＬＳＩケースを取り付けたプリント基板上に配置されており、前記線路は前記ＬＳＩを収容したＬＳＩケースのケースピンと前記ＬＳＩを接続する部分と、前記ＬＳＩケースのケースピンと前記外部基準抵抗、前記第１の参照電圧生成抵抗あるいは前記第２の参照電圧生成抵抗を接続する部分から構成されることを特徴とする請求項１〜請求項３いずれかに記載のインピーダンス調整回路。
【請求項６】
伝送線路のインピーダンスの調整を行う半導体装置の外部に設けられ、所定の電源ラインに一端を接続して、前記伝送線路のインピーダンスと一致するように設定された外部基準抵抗と、前記半導体装置の外部に設けられ、一端を前記電源ラインに接続した第１の参照電圧生成抵抗と、前記半導体装置の外部に設けられ、一端を接地した第２の参照電圧生成抵抗と、前記第１の参照電圧生成抵抗の他端と前記第２の参照電圧生成抵抗の他端との間に前記半導体装置内の所定の内部導体を経由する形で、前記外部基準抵抗と前記半導体装置の間を接続する線路の寄生抵抗と寄生抵抗が同一となる線路を配置した補正用線路とを備えた装置における前記外部基準抵抗の他端の電位と、前記第１の参照電圧生成抵抗と第２の参照電圧生成抵抗のそれぞれ他端を所定の接続点で接続したときの電位とを比較する電位比較ステップと、
この電位比較ステップで両者の電位が一致するように内部のインピーダンスを調整するインピーダンス調整ステップ
とを具備することを特徴とするインピーダンス調整方法。
【請求項７】
前記半導体装置の内部に配置され、前記伝送線路と接続される他の回路のインピーダンスを、前記インピーダンス調整ステップで調整後のインピーダンスに設定する他回路インピーダンス設定ステップ
を具備することを特徴とする請求項６記載のインピーダンス調整方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２００８−２１９４６３（Ｐ２００８−２１９４６３Ａ）
【公開日】平成２０年９月１８日（２００８．９．１８）
【国際特許分類】
【出願番号】特願２００７−５３９４５（Ｐ２００７−５３９４５）
【出願日】平成１９年３月５日（２００７．３．５）
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【Ｆターム（参考）】
【公開日】平成２０年９月１８日（２００８．９．１８）
【国際特許分類】
【出願日】平成１９年３月５日（２００７．３．５）
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【Ｆターム（参考）】
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