インターフェース回路装置および印刷装置
【課題】インピーダンスマッチングにおける電流を低減しつつ、コストの増大および装置の大型化を抑制することを目的とする。
【解決手段】印刷装置１にＣＰＵ７と画像メモリ８とを設ける。さらに、ＣＰＵ７と画像メモリ８との間で、画像データを表現する信号を入出力するインターフェース回路装置１０を設ける。インターフェース回路装置１０は複数のＳＳＴＬ回路１１ないし１８によって構成する。また、画像データにおいて、互いに隣接する画素Ｐ１，Ｐ２のうち、画素Ｐ１を非反転画素、画素Ｐ２を反転画素とする。画素Ｐ１を表現する信号が入力されるＳＳＴＬ回路１１ないし１４では、入力信号を反転させないように非反転素子２１に入力信号を入力する。一方、反転画素である画素Ｐ２を表現する信号が入力されるＳＳＴＬ回路１５ないし１８では、入力信号を反転させるように反転素子２３に入力信号を入力させる。
【解決手段】印刷装置１にＣＰＵ７と画像メモリ８とを設ける。さらに、ＣＰＵ７と画像メモリ８との間で、画像データを表現する信号を入出力するインターフェース回路装置１０を設ける。インターフェース回路装置１０は複数のＳＳＴＬ回路１１ないし１８によって構成する。また、画像データにおいて、互いに隣接する画素Ｐ１，Ｐ２のうち、画素Ｐ１を非反転画素、画素Ｐ２を反転画素とする。画素Ｐ１を表現する信号が入力されるＳＳＴＬ回路１１ないし１４では、入力信号を反転させないように非反転素子２１に入力信号を入力する。一方、反転画素である画素Ｐ２を表現する信号が入力されるＳＳＴＬ回路１５ないし１８では、入力信号を反転させるように反転素子２３に入力信号を入力させる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入出力信号のインピーダンスマッチングを行う場合に、コストの増大を抑制しつつ、電源の発熱を抑制する技術に関する。
【背景技術】
【０００２】
メモリバスなどの高速化に伴い、実装基板の配線に対する入出力側のインピーダンスマッチングを厳密に実現する必要性が発生している。従来より、このような目的で、例えばＳＳＴＬ（Stab Series Terminated Logic）と呼ばれるインターフェース回路が規定されている。
【０００３】
図９は、一般的なＳＳＴＬ２であるＳＳＴＬ回路１００の回路図である。ＳＳＴＬ回路１００は、主に出力ドライバ１０１、レシーバ１０２および抵抗１０３，１０４，１０５からなり、出力ドライバ１０１にデータを示す電気信号が入力され、電源１０６から基準電圧Ｖ０が印加されている。
【０００４】
また、レシーバ１０２には比較電圧Ｖ１が電源１０７によって印加されている。ＳＳＴＬ回路１００は、入力される信号と、比較電圧Ｖ１とを比較して、その大小結果に応じて出力信号を出力する回路である。
【０００５】
ここでは、基準電圧Ｖ０および比較電圧Ｖ１は「１．２５（Ｖ）」、抵抗１０３は「２２（Ω）」、抵抗１０４，１０５は「５０（Ω）」、実装基板の特性インピーダンスは「５０（Ω）」として設計した場合を例に説明する。
【０００６】
レシーバ１０２のレシーブ側の入力電圧は一般的に基準電圧Ｖ０±０．８（Ｖ）程度であり、電源１０６からは０．８／（５０／２）＝３２（ｍＡ）の電流ＩがＳＳＴＬ回路１００に入出力する。
【０００７】
このようなＳＳＴＬ回路１００を一般に使用されるＤＩＭＭメモリの入出力に使用する場合を考える。一般に使用されるＤＩＭＭメモリは６４（ｂｉｔ）以上であり、アドレスバスやその他の制御線が多数あるため、１００個程度のＳＳＴＬ回路１００が必要になる。
【０００８】
一方、ＳＳＴＬ回路１００では、ローレベルを入出力する場合には、電源１０６から電流Ｉが供給され、ハイレベルを入出力する場合には、電源１０６に向けて電流Ｉが吸収される。したがって、すべてのＳＳＴＬ回路１００が同じレベルの信号を入出力する場合に、電源１０６の電流は最大となる。ここに示す条件で、一般に使用されるＤＩＭＭメモリでは、最大電流は、３２×１００＝３．２（Ａ）となり、電源１０６の発熱が大きな問題となっている。
【０００９】
この問題を解決するために、大電流に対応できる電源回路（レギュレータ方式等）を設けることも考えられるが、コストがかかるだけでなく、装置が大型化するなどの問題があった。
【００１０】
また、特許文献１には、ビット反転によって電力を低減する技術が提案されている。特許文献１に記載されている技術によれば、１ビット飛ばしに反転回路を具備することによって、隣接する２つのインピーダンスマッチング回路の出力を異なるレベル（一方がハイレベルで、他方がローレベル）とする。これによって、ハイレベルを出力する回路から電源に向けて吸収される電流を、ローレベルを出力する回路に供給することができ、電源に流れる電流を低減することができる。
【００１１】
【特許文献１】特開平１０−１７１５６７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
ところが、特許文献１に記載されている技術では、隣接する２つのインピーダンスマッチング回路が同じレベルの信号を出力する場合には有効であるが、隣接する信号のレベルが元々異なる場合には、信号を反転させることによって、逆に電流が増加してしまうという問題があった。
【００１３】
したがって、実際には、信号のレベルを判定して、信号を反転するか反転させないかを判断する必要があり、そのための判定回路と、反転／非反転とを切り替えるための配線とが必要となる。しかし、メモリへの入出力では、切り替え用の配線を追加することは不可能である。
【００１４】
本発明は、上記課題に鑑みなされたものであり、インピーダンスマッチングにおける電流を低減しつつ、コストの増大および装置の大型化を抑制することを目的とする。
【課題を解決するための手段】
【００１５】
上記の課題を解決するため、請求項１の発明は、画像データを表現する信号の入出力を行うインターフェース回路装置であって、基準電源回路との間で電気的に接続され、信号のインピーダンスマッチングを行う複数の回路と、画像データにおいて所定方向に順次走査される２つの画素について、一方のみを反転画素とし、前記反転画素を表現する入力信号を反転させて出力信号とする出力手段とを備えることを特徴とする。
【００１６】
また、請求項２の発明は、請求項１の発明に係るインターフェース回路装置であって、前記出力手段は、前記反転画素を構成するビット数を取得する取得手段と、前記複数の回路のそれぞれに対応した複数の信号反転手段と、前記取得手段により取得された前記ビット数に応じて、前記複数の回路から前記反転画素を表現する入力信号が入力される回路を特定し、特定した前記回路に対応した信号反転手段にのみ入力信号を反転させる制御手段とを備えることを特徴とする。
【００１７】
また、請求項３の発明は、請求項１の発明に係るインターフェース回路装置であって、前記出力信号はメモリに対して出力されることを特徴とする。
【００１８】
また、請求項４の発明は、請求項１ないし３のいずれかの発明に係るインターフェース回路装置であって、前記複数の画素は、前記画像データの１ラインを表現するものであることを特徴とする。
【００１９】
また、請求項５の発明は、請求項１ないし４のいずれかの発明に係るインターフェース回路装置であって、前記出力手段は、順次走査される複数の画素において、１つ飛ばしに反転画素とすることを特徴とする。
【００２０】
また、請求項６の発明は、請求項１ないし４のいずれかの発明に係るインターフェース回路装置であって、前記２つの画素は、前記走査方向において近接することを特徴とする。
【００２１】
また、請求項７の発明は、請求項１ないし４のいずれかの発明に係るインターフェース回路装置であって、前記２つの画素は、前記走査方向に交差する方向において近接することを特徴とする。
【００２２】
また、請求項８の発明は、印刷装置であって、画像データに基づいて用紙に画像を印刷する印字部と、画像データを表現する信号の入出力を行うインターフェース回路装置とを備え、前記インターフェース回路装置が、基準電源回路との間で電気的に接続され、信号のインピーダンスマッチングを行う複数の回路と、画像データにおいて所定方向に順次走査される２つの画素について、一方のみを反転画素とし、前記反転画素を表現する入力信号を反転させて出力信号とする出力手段とを備えることを特徴とする。
【発明の効果】
【００２３】
請求項１ないし８に記載の発明では、画像データにおいて所定方向に順次走査される２つの画素について、一方のみを反転画素とし、反転画素を表現する入力信号を反転させて出力信号とすることにより、判定回路および切り替え用配線を設けなくても、電流を低減させることができる。したがって、基準電源のコストを削減できるとともに、装置の大型化を抑制できる。
【００２４】
請求項２に記載の発明では、取得手段により取得されたビット数に応じて、複数の回路から反転画素を表現する入力信号が入力される回路を特定し、特定した回路に対応した信号反転手段にのみ入力信号を反転させることにより、画素を表現するビット数が変更される場合であっても対応することができる。
【００２５】
請求項５に記載の発明では、順次走査される複数の画素において、１つ飛ばしに反転画素とすることにより、反転画素を容易に決定することができる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の好適な実施の形態について、添付の図面を参照しつつ、詳細に説明する。
【００２７】
＜１． 第１の実施の形態＞
図１は、本発明に係る印刷装置１を示す図である。印刷装置１は、給紙部２、巻き取り部３、搬送部４、印字部５および制御部６を備えており、画像データ８０に基づいて長尺のロール紙Ｐに印刷を行う。
【００２８】
未使用のロール紙Ｐがロール状にセットされる給紙部２は、印字部５に向けて、セットされたロール紙Ｐを順次供給する。巻き取り部３は、印刷が終了したロール紙Ｐを回収してロール状に巻き取る。巻き取り部３に巻き取られたロール紙Ｐは、オペレータ等によって装置外に搬出される。
【００２９】
搬送部４は、インフィードローラ４０、アウトフィードローラ４１、ニップローラ４２，４３および搬送ローラ４４を備えている。
【００３０】
インフィードローラ４０は、印字部５の上流側に配置され、給紙部２から供給されたロール紙Ｐを印字部５に搬送する。一方、アウトフィードローラ４１は、印字部５の下流側に配置され、印字部５によって印刷されたロール紙Ｐを巻き取り部３に向けて搬送する。
【００３１】
ニップローラ４２は、インフィードローラ４０とともにロール紙Ｐを挟持し、ニップローラ４３は、アウトフィードローラ４１とともにロール紙Ｐを挟持する。搬送ローラ４４は、印字部５におけるロール紙Ｐを搬送する。
【００３２】
印字部５は、制御部６から転送される画像データ８０に基づいて、インクをロール紙Ｐに噴射して印刷を行う。すなわち、印刷装置１は、いわゆるインクジェットプリンタとしての機能を有する。なお、ロール紙Ｐに印刷を行う手法は、インクジェット方式に限られるものではなく、例えば、熱転写方式、トナー方式等であってもよい。
【００３３】
制御部６は、ＣＰＵ７、画像メモリ８、基準電源回路９およびインターフェース回路装置１０を備える。
【００３４】
ＣＰＵ７は、プログラムに従って動作することにより、データの演算を行い、印刷装置１の各構成を制御する。特に、ＣＰＵ７は、画像データ８０を画像メモリ８に記憶させる場合には、画像データ８０を表現する信号を、インターフェース回路装置１０を介して、画像メモリ８に出力する。また、印字部５に画像データ８０を印刷させる場合には、インターフェース回路装置１０を介して、画像メモリ８から画像データ８０を読み出す。
【００３５】
画像メモリ８は、一般的なＤＩＭＭメモリであって、ＣＰＵ７とバス配線で接続されている。画像メモリ８は、印刷装置１が印刷する画像データ８０を記憶するために使用される。
【００３６】
基準電源回路９は、インターフェース回路装置１０に対して、インピーダンスマッチングを行う際に必要となる電流を流す機能を有する。なお、ＳＳＴＬ回路では、ローレベルを出力する場合には、接続されている基準電源回路から電流が流れ（以下、「電流の供給」と称する）、ハイレベルを出力する場合には基準電源回路に向けて電流が流れる（以下、「電流の吸収」と称する）。そして、ハイレベルを出力するＳＳＴＬ回路から「吸収」された電流は、電流の「供給」が必要なＳＳＴＬ回路（ローレベルを出力する回路）に流れるため、基準電源回路には流れない（この現象を「電流の相殺」と称する）。したがって、インターフェース回路装置１０において、相殺されなかった電流のみが基準電源回路９に流れることとなる。
【００３７】
図２は、第１の実施の形態におけるインターフェース回路装置１０を示す図である。インターフェース回路装置１０は、画像メモリ８のバスのビット数に応じた個数（１００個程度）のＳＳＴＬ回路を備えているが、図２では、そのうちの８つのＳＳＴＬ回路１１ないし１８のみを図示している。すなわち、インターフェース回路装置１０では、８つのＳＳＴＬ回路１１ないし１８が、１つの有効な単位ブロックとして構成されており、図２では、この１つの単位ブロックのみ図示している。なお、他の実施の形態においても８つのＳＳＴＬ回路のみ図示する。
【００３８】
また、インターフェース回路装置１０には、基準電源回路９によって電圧Ｖｒが印加されており、これにより、各ＳＳＴＬ回路１１ないし１８に電流が供給（あるいは吸収）される。
【００３９】
信号ＩＳ１ないしＩＳ８は、ＣＰＵ７が画像メモリ８に記憶させる画像データ８０を表現した信号の一部である。信号ＩＳ１ないしＩＳ４は、画像データ８０を構成する画素Ｐ１を４ビットで表現した場合の各桁を示す信号であり、信号ＩＳ５ないしＩＳ８は、画像データ８０を構成する画素Ｐ２を４ビットで表現した場合の各桁を示す信号である。
【００４０】
画素Ｐ１および画素Ｐ２は、画像データ８０の１ライン分を表現するラインデータにおいて、隣接する画素である。すなわち、画像データ８０をライン方向に順次走査した場合に連続する画素である。
【００４１】
本実施の形態では、ラインデータにおけるＭ番目の画素を画素Ｐ（Ｍ）とすると、画素Ｐ（Ｎ）を非反転画素とし、画素Ｐ（２Ｎ−１）を反転画素とする（Ｎ：自然数）。これは、画像データ８０をライン方向に走査した場合に、順次走査される画素について、１つ飛ばしに反転画素を設定することに相当する。これにより、印刷装置１では、容易に反転画素を決定することができる。なお、詳細は後述するが、非反転画素Ｐ（Ｎ）を表現する信号は非反転素子２１に入力され、反転画素Ｐ（２Ｎ−１）を表現する信号は反転素子２３に入力される。
【００４２】
信号ＯＳ１ないしＯＳ８は、それぞれがＳＳＴＬ回路１１ないし１８の出力する信号であり、画像メモリ８に向けて出力される。言い換えると、インターフェース回路装置１０は、ＣＰＵ７からの入力信号（信号ＩＳ１ないしＩＳ８）を、複数のＳＳＴＬ回路（ＳＳＴＬ回路１１ないし１８）によって、出力信号（信号ＯＳ１ないしＯＳ８）に変換して、画像メモリ８に出力する装置である。
【００４３】
ＳＳＴＬ回路１１ないし１８は、いわゆるＳＳＴＬ２と呼ばれる規格の回路であって、それぞれが１つの信号線に対応したインターフェース回路として機能する。ＳＳＴＬ回路１１ないし１８は、信号のノイズ除去および入出力回路のインピーダンスマッチングを行う。
【００４４】
ＳＳＴＬ回路１１ないし１４は、それぞれが非反転素子２１およびレシーバ２２を備えており、それぞれが同じ構造の回路を形成している。ＳＳＴＬ回路１１ないし１４への入力信号はそれぞれ信号ＩＳ１ないしＩＳ４であり、画素Ｐ１を表現する信号である。また、出力信号はそれぞれ信号ＯＳ１ないしＯＳ４であり、画像メモリ８に記憶される。
【００４５】
非反転素子２１は、入力信号（信号ＩＳ１ないしＩＳ４）を反転させることなく、レシーバ２２に向けて出力する、いわゆるバッファゲートである。レシーバ２２は、基準電位Ｖrfとの比較を行い、出力信号（信号ＯＳ１ないしＯＳ４）を生成して、画像メモリ８に出力する。
【００４６】
ＳＳＴＬ回路１１を例に説明する。ＳＳＴＬ回路１１に信号ＩＳ１が入力されると、非反転素子２１は、信号ＩＳ１の極性反転を行わずにレシーバ２２に入力する。レシーバ２２は、基準電位Ｖrfとの比較を行い、信号ＯＳ１を出力する。
【００４７】
このように、ＳＳＴＬ回路１１ないし１４は、ローレベルの信号が入力されると、ローレベルの信号を出力する。一方、ハイレベルの信号が入力されると、ハイレベルの信号を出力する。したがって、ＳＳＴＬ回路１１ないし１４は非反転型のＳＳＴＬ回路を構成しており、ローレベルの信号が入力されると基準電源回路９から電流が供給され、ハイレベルの信号が入力されると基準電源回路９に向けて電流が吸収される。
【００４８】
ＳＳＴＬ回路１５ないし１８は、それぞれが反転素子２３およびレシーバ２２を備えており、それぞれが同じ構造の回路である。ＳＳＴＬ回路１５ないし１８への入力信号はそれぞれ信号ＩＳ５ないしＩＳ８であり、画素Ｐ２を表現する信号である。また、出力信号はそれぞれ信号ＯＳ５ないしＯＳ８であり、画像メモリ８に記憶される。
【００４９】
反転素子２３は、入力信号（信号ＩＳ５ないしＩＳ８）を極性反転させて、レシーバ２２に向けて出力する、いわゆるインバータである。レシーバ２２は、基準電位Ｖrfとの比較を行い、出力信号（信号ＯＳ５ないしＯＳ８）を生成して、画像メモリ８に出力する。
【００５０】
ＳＳＴＬ回路１５を例に説明する。ＳＳＴＬ回路１５に信号ＩＳ５が入力されると、反転素子２３はこれを極性反転してレシーバ２２に入力する。レシーバ２２は、基準電位Ｖrfとの比較を行い、信号ＯＳ５を出力する。
【００５１】
このように、ＳＳＴＬ回路１５ないし１８は、ローレベルの信号が入力されると、ハイレベルの信号を出力する。一方、ハイレベルの信号が入力されると、ローレベルの信号を出力する。したがって、ＳＳＴＬ回路１５ないし１８は反転型のＳＳＴＬ回路を構成しており、ローレベルの信号が入力されると基準電源回路９に向けて電流が吸収され、ハイレベルの信号が入力されると基準電源回路９から電流が供給される。
【００５２】
すなわち、ＳＳＴＬ回路１１ないし１８では、出力信号である信号ＯＳ１ないしＯＳ８がローレベルの回路に対して基準電源回路９から電流が供給され、ハイレベルの回路から電流が吸収される。
【００５３】
このようなインターフェース回路装置１０を設けた場合、出力信号である信号ＯＳ１ないしＯＳ８において、ローレベルの信号とハイレベルの信号とが同数である場合に、電流の供給と吸収とが全て相殺され、基準電源回路９に流れる電流は最小となる。
【００５４】
図３は、画素Ｐ１と画素Ｐ２との組合せにおけるローレベルの信号の数を示した図である。また、図４は、画素Ｐ１および画素Ｐ２の組合せにおいて、インターフェース回路装置１０の信号ＯＳ１ないしＯＳ８におけるローレベルの数を示した図である。
【００５５】
図３および図４では、画素Ｐ１の値を左１列目に示し、画素Ｐ２の値を上１行目に示している。また、それらの交わる欄において、それぞれの値の組合せにおける「０（ローレベルの信号で表現される）」の数を表示している。
【００５６】
さらに、図３および図４では、ハイレベルの信号の数と、ローレベルの信号の数との差が４以上ある組合せの欄をハッチングで強調している。
【００５７】
すなわち、画素Ｐ１の値が「００００」であって、画素Ｐ２の値が「００００」である場合には、入力されるローレベルの信号の数は「８」である。また、ローレベルの信号が「８」ならば、ハイレベル信号の数は「０」であるので、その差は８（４以上）であるから、該当する欄はハッチングされている。
【００５８】
さらに、図３および図４では、画素Ｐ２の値が、画素Ｐ１の値に対して、「±１」以内の組合せを示す欄を太線で囲んで強調している。
【００５９】
通常、画像を表現する画像データ８０では、隣接する画素の値は、ほぼ同じ値であるという特性がある。すなわち、像のエッジに該当する部分を例外とすれば、画像データ８０では、比較的似た値の画素が並んでいる場合が多い。したがって、画像データ８０において隣接する画素である画素Ｐ１，Ｐ２も、近い値で出現する可能性が高く、図３および図４において、太線で囲まれた欄の組合せは出現頻度の高い組合せと言える。
【００６０】
図３を見れば、画像データ８０において出現頻度の高い組合せ（太線で囲まれた欄の組合せ）のうち、ハッチングで強調された組合せは１８組ある。また、その１８組において、ローレベルの信号の数と、ハイレベルの信号の数との差も、最大で「８」となっている。
【００６１】
したがって、画像を表現した画像データ８０であっても、ローレベルの信号とハイレベルの信号は均等に出現するわけではないことが分かる。従来の装置のように、反転素子２３を備えていないＳＳＴＬ回路では、入力信号のレベルと出力信号のレベルとが同じである。したがって、図３に示す状況がそのまま出力信号の組合せとなる。すなわち、従来の装置では、基準電源回路に流れる電流を抑制することはできない。
【００６２】
一方、図４を見れば、インターフェース回路装置１０では、出現頻度の高い組合せのうち、ハッチングで強調された組合せは２組である。すなわち、基準電源回路９に比較的大きな電流（４以上）が流れる頻度が激減することが分かる。したがって、本実施の形態におけるインターフェース回路装置１０は、基準電源回路９に大きな電流が流れる頻度を減少させることができ、基準電源回路９の発熱を抑制することができる。
【００６３】
また、ハッチングで強調された２組において、ローレベルの信号の数と、ハイレベルの信号の数との差も、最大で「４」である。すなわち、インターフェース回路装置１０を用いることにより、基準電源回路９において、通常流れる最大電流の値も低下することが分かる。これによっても、基準電源回路９の発熱を抑制することができる。
【００６４】
以上のように、本実施の形態における印刷装置１では、各画素を表現するためのビット数に応じて、予め有効な単位ブロックを構成するＳＳＴＬ回路を決定する。すなわち、画像データ８０において、互いに隣接する画素を表現する信号が入力されるＳＳＴＬ回路（ＳＳＴＬ回路１１ないし１８）を１つの単位ブロックとする。
【００６５】
そして、１つの単位ブロックを構成するＳＳＴＬ回路１１ないし１８において、予め、反転画素（画素Ｐ２）を表現する信号が入力されるＳＳＴＬ回路（ＳＳＴＬ回路１５ないし１８）にのみ反転素子２３を設けることにより、基準電源回路９の発熱を抑制することができる。
【００６６】
言い換えると、印刷装置１のインターフェース回路装置１０は、画像データ８０における画素の特性に着目して、予め反転素子２３を配置する（ハードウェア的に固定される）。これにより、入力信号をその都度判定する判定回路と、判定結果に応じて信号の反転／非反転を切り替えるための配線とを設けることなく、基準電源回路９の発熱を抑制することができる。
【００６７】
なお、本実施の形態における印刷装置１では、反転画素（Ｐ２）の値は、反転した状態で画像メモリ８に記憶される。したがって、画像データ８０が読み出される際には、反転画素（Ｐ２）の値は、反転させつつ読み出される。
【００６８】
また、１つの単位ブロックは、２つの画素を表現する信号を入力するために必要な数のＳＳＴＬ回路から構成される。したがって、例えば、１つの画素を８ビットで表現する場合には、１つの単位ブロックには１６個のＳＳＴＬ回路が含まれる。すなわち、１つの単位ブロックを構成するＳＳＴＬ回路の数は、１つの画素を何ビットで表現するかに応じて設定されるものであり、本実施の形態に示すように８つに限定されるものではない。
【００６９】
＜２． 第２の実施の形態＞
第１の実施の形態では、反転画素を表現する信号が入力されるＳＳＴＬ回路にのみ、反転素子２３が配置されていたが、すべてのＳＳＴＬ回路が反転素子２３を備えるように構成してもよい。
【００７０】
図５は、このような原理に基づいて構成した第２の実施の形態における印刷装置１のインターフェース回路装置１０ａを示す図である。なお、第２の実施の形態における印刷装置１は、インターフェース回路装置１０ａを備えている以外の点では、第１の実施の形態における印刷装置１と同様の構成である。
【００７１】
インターフェース回路装置１０ａは、それぞれが同様の構成を有する複数のＳＳＴＬ回路１９ａないし１９ｈを備えている。
【００７２】
ＳＳＴＬ回路１９ａないし１９ｈは、非反転素子２１、レシーバ２２および反転素子２３を備えている。さらに、非反転素子２１と反転素子２３とを選択的に接続するスイッチング素子２４を備えている。
【００７３】
それぞれのスイッチング素子２４には、ＣＰＵ７から制御信号（信号ＣＳ１ないしＣＳ８）が入力され、この制御信号に応じて、非反転素子２１と反転素子２３とが選択的に接続される。例えば、スイッチング素子２４は、制御信号ＣＳ１がローレベルのときに、非反転素子２１を回路に接続する。一方、制御信号ＣＳ１がハイレベルのときに、反転素子２３を回路に接続する。
【００７４】
本実施の形態におけるＣＰＵ７は、オペレータからの入力情報や、初期設定された情報等に基づいて、画像データ８０の画素を表現するビット数を取得する。そして、取得したビット数に応じて、入力信号を極性反転させる反転素子２３を選択して、スイッチング素子２４を制御する。
【００７５】
図６は、第２の実施の形態において、１つの画素が４ビットで表現される場合のインターフェース回路装置１０ａを示す図である。なお、図６では、スイッチング素子２４によって回路に接続された素子のみ図示している。
【００７６】
ＣＰＵ７は、取得した１つの画素を表現するビット数（４ビット）に応じて、信号ＣＳ１ないしＣＳ４にローレベルを、信号ＣＳ５ないしＣＳ８にハイレベルを、それぞれセットする。
【００７７】
これによって、ＳＳＴＬ回路１９ａないし１９ｄのスイッチング素子２４は、いずれも非反転素子２１を回路に接続する。したがって、ＳＳＴＬ回路１９ａないし１９ｄは、第１の実施の形態におけるＳＳＴＬ回路１１ないし１４と等価な回路となる。
【００７８】
一方、ＳＳＴＬ回路１９ｅないし１９ｈのスイッチング素子２４は、いずれも反転素子２３を回路に接続する。したがって、ＳＳＴＬ回路１９ｅないし１９ｈは、第１の実施の形態におけるＳＳＴＬ回路１５ないし１８と等価な回路となる。
【００７９】
したがって、本実施の形態におけるインターフェース回路装置１０ａを用いた場合でも、第１の実施の形態と同様に、反転画素Ｐ２を表現する信号ＩＳ５ないしＩＳ８のみが極性反転される。したがって、１つの画素を４ビットで表現した場合に対応することができる。
【００８０】
図７は、第２の実施の形態において、１つの画素が２ビットで表現される場合のインターフェース回路装置１０ａを示す図である。なお、図６では、スイッチング素子２４によって回路に接続された素子のみ図示している。
【００８１】
１つの画素を２ビットで表現した場合、隣接する２つの画素を表現する信号は４ビットとなる。したがって、この場合の１つの単位ブロックは４つのＳＳＴＬ回路から構成される。
【００８２】
すなわち、画素Ｐ１を表現する信号は、信号ＩＳ１，ＩＳ２であり、画素Ｐ２を表現する信号は、信号ＩＳ３，ＩＳ４である。同様に、画素Ｐ３を表現する信号は、信号ＩＳ５，ＩＳ６であり、画素Ｐ４を表現する信号は、信号ＩＳ７，ＩＳ８である。
【００８３】
画像データ８０のラインデータにおいて、順次走査される画素が画素Ｐ１，Ｐ２，Ｐ３，Ｐ４であるから、これを１つ飛ばしに反転画素とすれば、画素Ｐ２，Ｐ４が反転画素となる。
【００８４】
ＣＰＵ７は、取得した１つの画素を表現するビット数（２ビット）に応じて、反転画素を表現する信号が入力されるＳＳＴＬ回路を決定して、信号ＣＳ１ないしＣＳ８を出力する。
【００８５】
ここに示す例では、非反転画素（画素Ｐ１，Ｐ３）を表現する信号が入力されるＳＳＴＬ回路には、ローレベルにセットした信号ＣＳ１，ＣＳ２，ＣＳ５，ＣＳ６を出力する。一方、反転画素（画素Ｐ２，Ｐ４）を表現する信号が入力されるＳＳＴＬ回路には、ハイレベルにセットした信号ＣＳ３，ＣＳ４，ＣＳ７，ＣＳ８を出力する。
【００８６】
これによって、ＳＳＴＬ回路１９ａ，１９ｂ，１９ｅ，１９ｆのスイッチング素子２４は、いずれも非反転素子２１を回路に接続する。したがって、ＳＳＴＬ回路１９ａ，１９ｂ，１９ｅ，１９ｆは、第１の実施の形態におけるＳＳＴＬ回路１１ないし１４と等価な回路となる。
【００８７】
一方、ＳＳＴＬ回路１９ｃ，１９ｄ，１９ｇ，１９ｈのスイッチング素子２４は、いずれも反転素子２３を回路に接続する。したがって、ＳＳＴＬ回路１９ｃ，１９ｄ，１９ｇ，１９ｈは、第１の実施の形態におけるＳＳＴＬ回路１５ないし１８と等価な回路となる。
【００８８】
すなわち、１つの画素が２ビットで表現される場合であっても、隣接する２つの画素の一方を表現する信号のみを極性反転させることができる。
【００８９】
以上のように、第２の実施の形態における印刷装置１では、それぞれのＳＳＴＬ回路１９ａないし１９ｈが対応する反転素子２３を備え、ＣＰＵ７がスイッチング素子２４を制御することにより、１つの画素が様々なビット数で表現される場合に対応することができる。
【００９０】
また、第２の実施の形態における印刷装置１のインターフェース回路装置１０ａでは、同じ構造のＳＳＴＬ回路１９ａないし１９ｈによって実現することができる。したがって、例えば、量産効果が向上する。
【００９１】
＜３． 第３の実施の形態＞
第２の実施の形態では、スイッチング素子２４をＣＰＵ７が制御して、ハードウェア的に素子の切り替えが行われる例について説明した。しかし、１つの画素を表現するビット数が、変更される場合に対応する手法は、これに限られるものではない。
【００９２】
図８は、このような原理に基づいて構成した第３の実施の形態における印刷装置１のインターフェース回路装置１０ｂを示す図である。なお、第３の実施の形態における印刷装置１は、インターフェース回路装置１０ｂを備えている以外の点では、第２の実施の形態における印刷装置１と同様の構成である。
【００９３】
インターフェース回路装置１０ｂは、複数のＳＳＴＬ回路２０ａないし２０ｈを備えている。各ＳＳＴＬ回路２０ａないし２０ｈは、第２の実施の形態におけるＳＳＴＬ回路１９ａないし１９ｈの非反転素子２１、反転素子２３およびスイッチング素子２４が、論理素子２５に置き換えられた構造である。
【００９４】
論理素子２５は、いわゆるＥｘ．ＯＲ素子（異信号検出素子）である。論理素子２５は、２つの信号が異なっている場合にハイレベルを出力し、２つの信号が同じ場合にローレベルを出力する素子である。以下に、論理素子２５の動作を具体的に説明する。
【００９５】
非反転画素（例えば画素Ｐ１）を表現する信号が入力される場合、ＳＳＴＬ回路が入力信号を反転させることのないように制御する必要がある。ＣＰＵ７は、入力信号を反転させない場合には、制御信号（信号ＣＳ１ないしＣＳ８）に、ローレベルをセットする。この場合、入力信号（ＩＳ１ないしＩＳ８）がローレベルであれば、制御信号と入力信号とが同じなので、論理素子２５からローレベルが出力される。また、入力信号がハイレベルであれば、制御信号と入力信号とが異なるので、論理素子２５からはハイレベルが出力される。すなわち、論理素子２５からは、入力信号が反転されることなく、そのまま出力される。
【００９６】
一方、反転画素（例えば画素Ｐ２）を表現する信号が入力される場合、ＳＳＴＬ回路が入力信号を反転させるように制御する必要がある。ＣＰＵ７は、入力信号を反転させる場合には、制御信号（信号ＣＳ１ないしＣＳ８）に、ハイレベルをセットする。この場合、入力信号（ＩＳ１ないしＩＳ８）がローレベルであれば、制御信号と入力信号とが異なるので、論理素子２５からハイレベルが出力される。また、入力信号がハイレベルであれば、制御信号と入力信号とが同じなので、論理素子２５からはローレベルが出力される。すなわち、論理素子２５からは、入力信号が反転されて出力される。
【００９７】
したがって、ＣＰＵ７からの制御信号によって、論理素子２５からの出力を制御することができるので、第３の実施の形態における印刷装置１のインターフェース回路装置１０ｂは、第２の実施の形態と同様の効果を得ることができる。
【００９８】
＜４． 変形例＞
以上、本発明の実施の形態について説明してきたが、本発明は上記実施の形態に限定されるものではなく様々な変形が可能である。
【００９９】
例えば、隣接する２つの画素のうち、一方を非反転画素とし、他方を反転画素とすればよいのであって、１つ飛ばしでなくてもよい。すなわち、画素Ｐ１，Ｐ２，Ｐ３，Ｐ４が順次走査され、画素Ｐ１，Ｐ２、画素Ｐ３，Ｐ４がそれぞれ１つの単位ブロックに処理される場合において、画素Ｐ２，Ｐ３を反転画素としてもよい。
【０１００】
また、隣接する２つの画素の走査方向は直線方向に限定されるものではない。したがって、例えば、曲線状に走査される場合の隣接する２つの画素であってもよい。すなわち、１つの単位ブロックに入力される信号は、画像データ８０において、互いに隣接する２つの画素を表現しているものであればよく、隣接する方向は限定されない。
【図面の簡単な説明】
【０１０１】
【図１】本発明に係る印刷装置を示す図である。
【図２】第１の実施の形態におけるインターフェース回路装置を示す図である。
【図３】画素Ｐ１と画素Ｐ２との組合せにおけるローレベルの信号の数を示した図である。
【図４】画素Ｐ１および画素Ｐ２の組合せにおいて、インターフェース回路装置の信号ＯＳ１ないしＯＳ８におけるローレベルの数を示した図である。
【図５】第２の実施の形態における印刷装置のインターフェース回路装置を示す図である。
【図６】第２の実施の形態において、１つの画素が４ビットで表現される場合のインターフェース回路装置を示す図である。
【図７】第２の実施の形態において、１つの画素が２ビットで表現される場合のインターフェース回路装置を示す図である。
【図８】第３の実施の形態における印刷装置のインターフェース回路装置を示す図である。
【図９】従来のＳＳＴＬ回路を示す回路図である。
【符号の説明】
【０１０２】
１ 印刷装置
５ 印字部
６ 制御部
７ ＣＰＵ
８ 画像メモリ
８０ 画像データ
９ 基準電源回路
１０，１０ａ，１０ｂ インターフェース回路装置
１１，１２，１３，１４ ＳＳＴＬ回路
１５，１６，１７，１８ ＳＳＴＬ回路
１９ａ，１９ｂ，１９ｃ，１９ｄ，１９ｅ，１９ｆ，１９ｇ，１９ｈ ＳＳＴＬ回路
２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅ，２０ｆ，２０ｇ，２０ｈ ＳＳＴＬ回路
２１ 非反転素子
２２ レシーバ
２３ 反転素子
２４ スイッチング素子
２５ 論理素子
ＩＳ１ないしＩＳ８ 信号（入力信号）
ＯＳ１ないしＯＳ８ 信号（出力信号）
Ｐ ロール紙
Ｐ１ 画素（非反転画素）
Ｐ２ 画素（反転画素）
【技術分野】
【０００１】
本発明は、入出力信号のインピーダンスマッチングを行う場合に、コストの増大を抑制しつつ、電源の発熱を抑制する技術に関する。
【背景技術】
【０００２】
メモリバスなどの高速化に伴い、実装基板の配線に対する入出力側のインピーダンスマッチングを厳密に実現する必要性が発生している。従来より、このような目的で、例えばＳＳＴＬ（Stab Series Terminated Logic）と呼ばれるインターフェース回路が規定されている。
【０００３】
図９は、一般的なＳＳＴＬ２であるＳＳＴＬ回路１００の回路図である。ＳＳＴＬ回路１００は、主に出力ドライバ１０１、レシーバ１０２および抵抗１０３，１０４，１０５からなり、出力ドライバ１０１にデータを示す電気信号が入力され、電源１０６から基準電圧Ｖ０が印加されている。
【０００４】
また、レシーバ１０２には比較電圧Ｖ１が電源１０７によって印加されている。ＳＳＴＬ回路１００は、入力される信号と、比較電圧Ｖ１とを比較して、その大小結果に応じて出力信号を出力する回路である。
【０００５】
ここでは、基準電圧Ｖ０および比較電圧Ｖ１は「１．２５（Ｖ）」、抵抗１０３は「２２（Ω）」、抵抗１０４，１０５は「５０（Ω）」、実装基板の特性インピーダンスは「５０（Ω）」として設計した場合を例に説明する。
【０００６】
レシーバ１０２のレシーブ側の入力電圧は一般的に基準電圧Ｖ０±０．８（Ｖ）程度であり、電源１０６からは０．８／（５０／２）＝３２（ｍＡ）の電流ＩがＳＳＴＬ回路１００に入出力する。
【０００７】
このようなＳＳＴＬ回路１００を一般に使用されるＤＩＭＭメモリの入出力に使用する場合を考える。一般に使用されるＤＩＭＭメモリは６４（ｂｉｔ）以上であり、アドレスバスやその他の制御線が多数あるため、１００個程度のＳＳＴＬ回路１００が必要になる。
【０００８】
一方、ＳＳＴＬ回路１００では、ローレベルを入出力する場合には、電源１０６から電流Ｉが供給され、ハイレベルを入出力する場合には、電源１０６に向けて電流Ｉが吸収される。したがって、すべてのＳＳＴＬ回路１００が同じレベルの信号を入出力する場合に、電源１０６の電流は最大となる。ここに示す条件で、一般に使用されるＤＩＭＭメモリでは、最大電流は、３２×１００＝３．２（Ａ）となり、電源１０６の発熱が大きな問題となっている。
【０００９】
この問題を解決するために、大電流に対応できる電源回路（レギュレータ方式等）を設けることも考えられるが、コストがかかるだけでなく、装置が大型化するなどの問題があった。
【００１０】
また、特許文献１には、ビット反転によって電力を低減する技術が提案されている。特許文献１に記載されている技術によれば、１ビット飛ばしに反転回路を具備することによって、隣接する２つのインピーダンスマッチング回路の出力を異なるレベル（一方がハイレベルで、他方がローレベル）とする。これによって、ハイレベルを出力する回路から電源に向けて吸収される電流を、ローレベルを出力する回路に供給することができ、電源に流れる電流を低減することができる。
【００１１】
【特許文献１】特開平１０−１７１５６７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
ところが、特許文献１に記載されている技術では、隣接する２つのインピーダンスマッチング回路が同じレベルの信号を出力する場合には有効であるが、隣接する信号のレベルが元々異なる場合には、信号を反転させることによって、逆に電流が増加してしまうという問題があった。
【００１３】
したがって、実際には、信号のレベルを判定して、信号を反転するか反転させないかを判断する必要があり、そのための判定回路と、反転／非反転とを切り替えるための配線とが必要となる。しかし、メモリへの入出力では、切り替え用の配線を追加することは不可能である。
【００１４】
本発明は、上記課題に鑑みなされたものであり、インピーダンスマッチングにおける電流を低減しつつ、コストの増大および装置の大型化を抑制することを目的とする。
【課題を解決するための手段】
【００１５】
上記の課題を解決するため、請求項１の発明は、画像データを表現する信号の入出力を行うインターフェース回路装置であって、基準電源回路との間で電気的に接続され、信号のインピーダンスマッチングを行う複数の回路と、画像データにおいて所定方向に順次走査される２つの画素について、一方のみを反転画素とし、前記反転画素を表現する入力信号を反転させて出力信号とする出力手段とを備えることを特徴とする。
【００１６】
また、請求項２の発明は、請求項１の発明に係るインターフェース回路装置であって、前記出力手段は、前記反転画素を構成するビット数を取得する取得手段と、前記複数の回路のそれぞれに対応した複数の信号反転手段と、前記取得手段により取得された前記ビット数に応じて、前記複数の回路から前記反転画素を表現する入力信号が入力される回路を特定し、特定した前記回路に対応した信号反転手段にのみ入力信号を反転させる制御手段とを備えることを特徴とする。
【００１７】
また、請求項３の発明は、請求項１の発明に係るインターフェース回路装置であって、前記出力信号はメモリに対して出力されることを特徴とする。
【００１８】
また、請求項４の発明は、請求項１ないし３のいずれかの発明に係るインターフェース回路装置であって、前記複数の画素は、前記画像データの１ラインを表現するものであることを特徴とする。
【００１９】
また、請求項５の発明は、請求項１ないし４のいずれかの発明に係るインターフェース回路装置であって、前記出力手段は、順次走査される複数の画素において、１つ飛ばしに反転画素とすることを特徴とする。
【００２０】
また、請求項６の発明は、請求項１ないし４のいずれかの発明に係るインターフェース回路装置であって、前記２つの画素は、前記走査方向において近接することを特徴とする。
【００２１】
また、請求項７の発明は、請求項１ないし４のいずれかの発明に係るインターフェース回路装置であって、前記２つの画素は、前記走査方向に交差する方向において近接することを特徴とする。
【００２２】
また、請求項８の発明は、印刷装置であって、画像データに基づいて用紙に画像を印刷する印字部と、画像データを表現する信号の入出力を行うインターフェース回路装置とを備え、前記インターフェース回路装置が、基準電源回路との間で電気的に接続され、信号のインピーダンスマッチングを行う複数の回路と、画像データにおいて所定方向に順次走査される２つの画素について、一方のみを反転画素とし、前記反転画素を表現する入力信号を反転させて出力信号とする出力手段とを備えることを特徴とする。
【発明の効果】
【００２３】
請求項１ないし８に記載の発明では、画像データにおいて所定方向に順次走査される２つの画素について、一方のみを反転画素とし、反転画素を表現する入力信号を反転させて出力信号とすることにより、判定回路および切り替え用配線を設けなくても、電流を低減させることができる。したがって、基準電源のコストを削減できるとともに、装置の大型化を抑制できる。
【００２４】
請求項２に記載の発明では、取得手段により取得されたビット数に応じて、複数の回路から反転画素を表現する入力信号が入力される回路を特定し、特定した回路に対応した信号反転手段にのみ入力信号を反転させることにより、画素を表現するビット数が変更される場合であっても対応することができる。
【００２５】
請求項５に記載の発明では、順次走査される複数の画素において、１つ飛ばしに反転画素とすることにより、反転画素を容易に決定することができる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の好適な実施の形態について、添付の図面を参照しつつ、詳細に説明する。
【００２７】
＜１． 第１の実施の形態＞
図１は、本発明に係る印刷装置１を示す図である。印刷装置１は、給紙部２、巻き取り部３、搬送部４、印字部５および制御部６を備えており、画像データ８０に基づいて長尺のロール紙Ｐに印刷を行う。
【００２８】
未使用のロール紙Ｐがロール状にセットされる給紙部２は、印字部５に向けて、セットされたロール紙Ｐを順次供給する。巻き取り部３は、印刷が終了したロール紙Ｐを回収してロール状に巻き取る。巻き取り部３に巻き取られたロール紙Ｐは、オペレータ等によって装置外に搬出される。
【００２９】
搬送部４は、インフィードローラ４０、アウトフィードローラ４１、ニップローラ４２，４３および搬送ローラ４４を備えている。
【００３０】
インフィードローラ４０は、印字部５の上流側に配置され、給紙部２から供給されたロール紙Ｐを印字部５に搬送する。一方、アウトフィードローラ４１は、印字部５の下流側に配置され、印字部５によって印刷されたロール紙Ｐを巻き取り部３に向けて搬送する。
【００３１】
ニップローラ４２は、インフィードローラ４０とともにロール紙Ｐを挟持し、ニップローラ４３は、アウトフィードローラ４１とともにロール紙Ｐを挟持する。搬送ローラ４４は、印字部５におけるロール紙Ｐを搬送する。
【００３２】
印字部５は、制御部６から転送される画像データ８０に基づいて、インクをロール紙Ｐに噴射して印刷を行う。すなわち、印刷装置１は、いわゆるインクジェットプリンタとしての機能を有する。なお、ロール紙Ｐに印刷を行う手法は、インクジェット方式に限られるものではなく、例えば、熱転写方式、トナー方式等であってもよい。
【００３３】
制御部６は、ＣＰＵ７、画像メモリ８、基準電源回路９およびインターフェース回路装置１０を備える。
【００３４】
ＣＰＵ７は、プログラムに従って動作することにより、データの演算を行い、印刷装置１の各構成を制御する。特に、ＣＰＵ７は、画像データ８０を画像メモリ８に記憶させる場合には、画像データ８０を表現する信号を、インターフェース回路装置１０を介して、画像メモリ８に出力する。また、印字部５に画像データ８０を印刷させる場合には、インターフェース回路装置１０を介して、画像メモリ８から画像データ８０を読み出す。
【００３５】
画像メモリ８は、一般的なＤＩＭＭメモリであって、ＣＰＵ７とバス配線で接続されている。画像メモリ８は、印刷装置１が印刷する画像データ８０を記憶するために使用される。
【００３６】
基準電源回路９は、インターフェース回路装置１０に対して、インピーダンスマッチングを行う際に必要となる電流を流す機能を有する。なお、ＳＳＴＬ回路では、ローレベルを出力する場合には、接続されている基準電源回路から電流が流れ（以下、「電流の供給」と称する）、ハイレベルを出力する場合には基準電源回路に向けて電流が流れる（以下、「電流の吸収」と称する）。そして、ハイレベルを出力するＳＳＴＬ回路から「吸収」された電流は、電流の「供給」が必要なＳＳＴＬ回路（ローレベルを出力する回路）に流れるため、基準電源回路には流れない（この現象を「電流の相殺」と称する）。したがって、インターフェース回路装置１０において、相殺されなかった電流のみが基準電源回路９に流れることとなる。
【００３７】
図２は、第１の実施の形態におけるインターフェース回路装置１０を示す図である。インターフェース回路装置１０は、画像メモリ８のバスのビット数に応じた個数（１００個程度）のＳＳＴＬ回路を備えているが、図２では、そのうちの８つのＳＳＴＬ回路１１ないし１８のみを図示している。すなわち、インターフェース回路装置１０では、８つのＳＳＴＬ回路１１ないし１８が、１つの有効な単位ブロックとして構成されており、図２では、この１つの単位ブロックのみ図示している。なお、他の実施の形態においても８つのＳＳＴＬ回路のみ図示する。
【００３８】
また、インターフェース回路装置１０には、基準電源回路９によって電圧Ｖｒが印加されており、これにより、各ＳＳＴＬ回路１１ないし１８に電流が供給（あるいは吸収）される。
【００３９】
信号ＩＳ１ないしＩＳ８は、ＣＰＵ７が画像メモリ８に記憶させる画像データ８０を表現した信号の一部である。信号ＩＳ１ないしＩＳ４は、画像データ８０を構成する画素Ｐ１を４ビットで表現した場合の各桁を示す信号であり、信号ＩＳ５ないしＩＳ８は、画像データ８０を構成する画素Ｐ２を４ビットで表現した場合の各桁を示す信号である。
【００４０】
画素Ｐ１および画素Ｐ２は、画像データ８０の１ライン分を表現するラインデータにおいて、隣接する画素である。すなわち、画像データ８０をライン方向に順次走査した場合に連続する画素である。
【００４１】
本実施の形態では、ラインデータにおけるＭ番目の画素を画素Ｐ（Ｍ）とすると、画素Ｐ（Ｎ）を非反転画素とし、画素Ｐ（２Ｎ−１）を反転画素とする（Ｎ：自然数）。これは、画像データ８０をライン方向に走査した場合に、順次走査される画素について、１つ飛ばしに反転画素を設定することに相当する。これにより、印刷装置１では、容易に反転画素を決定することができる。なお、詳細は後述するが、非反転画素Ｐ（Ｎ）を表現する信号は非反転素子２１に入力され、反転画素Ｐ（２Ｎ−１）を表現する信号は反転素子２３に入力される。
【００４２】
信号ＯＳ１ないしＯＳ８は、それぞれがＳＳＴＬ回路１１ないし１８の出力する信号であり、画像メモリ８に向けて出力される。言い換えると、インターフェース回路装置１０は、ＣＰＵ７からの入力信号（信号ＩＳ１ないしＩＳ８）を、複数のＳＳＴＬ回路（ＳＳＴＬ回路１１ないし１８）によって、出力信号（信号ＯＳ１ないしＯＳ８）に変換して、画像メモリ８に出力する装置である。
【００４３】
ＳＳＴＬ回路１１ないし１８は、いわゆるＳＳＴＬ２と呼ばれる規格の回路であって、それぞれが１つの信号線に対応したインターフェース回路として機能する。ＳＳＴＬ回路１１ないし１８は、信号のノイズ除去および入出力回路のインピーダンスマッチングを行う。
【００４４】
ＳＳＴＬ回路１１ないし１４は、それぞれが非反転素子２１およびレシーバ２２を備えており、それぞれが同じ構造の回路を形成している。ＳＳＴＬ回路１１ないし１４への入力信号はそれぞれ信号ＩＳ１ないしＩＳ４であり、画素Ｐ１を表現する信号である。また、出力信号はそれぞれ信号ＯＳ１ないしＯＳ４であり、画像メモリ８に記憶される。
【００４５】
非反転素子２１は、入力信号（信号ＩＳ１ないしＩＳ４）を反転させることなく、レシーバ２２に向けて出力する、いわゆるバッファゲートである。レシーバ２２は、基準電位Ｖrfとの比較を行い、出力信号（信号ＯＳ１ないしＯＳ４）を生成して、画像メモリ８に出力する。
【００４６】
ＳＳＴＬ回路１１を例に説明する。ＳＳＴＬ回路１１に信号ＩＳ１が入力されると、非反転素子２１は、信号ＩＳ１の極性反転を行わずにレシーバ２２に入力する。レシーバ２２は、基準電位Ｖrfとの比較を行い、信号ＯＳ１を出力する。
【００４７】
このように、ＳＳＴＬ回路１１ないし１４は、ローレベルの信号が入力されると、ローレベルの信号を出力する。一方、ハイレベルの信号が入力されると、ハイレベルの信号を出力する。したがって、ＳＳＴＬ回路１１ないし１４は非反転型のＳＳＴＬ回路を構成しており、ローレベルの信号が入力されると基準電源回路９から電流が供給され、ハイレベルの信号が入力されると基準電源回路９に向けて電流が吸収される。
【００４８】
ＳＳＴＬ回路１５ないし１８は、それぞれが反転素子２３およびレシーバ２２を備えており、それぞれが同じ構造の回路である。ＳＳＴＬ回路１５ないし１８への入力信号はそれぞれ信号ＩＳ５ないしＩＳ８であり、画素Ｐ２を表現する信号である。また、出力信号はそれぞれ信号ＯＳ５ないしＯＳ８であり、画像メモリ８に記憶される。
【００４９】
反転素子２３は、入力信号（信号ＩＳ５ないしＩＳ８）を極性反転させて、レシーバ２２に向けて出力する、いわゆるインバータである。レシーバ２２は、基準電位Ｖrfとの比較を行い、出力信号（信号ＯＳ５ないしＯＳ８）を生成して、画像メモリ８に出力する。
【００５０】
ＳＳＴＬ回路１５を例に説明する。ＳＳＴＬ回路１５に信号ＩＳ５が入力されると、反転素子２３はこれを極性反転してレシーバ２２に入力する。レシーバ２２は、基準電位Ｖrfとの比較を行い、信号ＯＳ５を出力する。
【００５１】
このように、ＳＳＴＬ回路１５ないし１８は、ローレベルの信号が入力されると、ハイレベルの信号を出力する。一方、ハイレベルの信号が入力されると、ローレベルの信号を出力する。したがって、ＳＳＴＬ回路１５ないし１８は反転型のＳＳＴＬ回路を構成しており、ローレベルの信号が入力されると基準電源回路９に向けて電流が吸収され、ハイレベルの信号が入力されると基準電源回路９から電流が供給される。
【００５２】
すなわち、ＳＳＴＬ回路１１ないし１８では、出力信号である信号ＯＳ１ないしＯＳ８がローレベルの回路に対して基準電源回路９から電流が供給され、ハイレベルの回路から電流が吸収される。
【００５３】
このようなインターフェース回路装置１０を設けた場合、出力信号である信号ＯＳ１ないしＯＳ８において、ローレベルの信号とハイレベルの信号とが同数である場合に、電流の供給と吸収とが全て相殺され、基準電源回路９に流れる電流は最小となる。
【００５４】
図３は、画素Ｐ１と画素Ｐ２との組合せにおけるローレベルの信号の数を示した図である。また、図４は、画素Ｐ１および画素Ｐ２の組合せにおいて、インターフェース回路装置１０の信号ＯＳ１ないしＯＳ８におけるローレベルの数を示した図である。
【００５５】
図３および図４では、画素Ｐ１の値を左１列目に示し、画素Ｐ２の値を上１行目に示している。また、それらの交わる欄において、それぞれの値の組合せにおける「０（ローレベルの信号で表現される）」の数を表示している。
【００５６】
さらに、図３および図４では、ハイレベルの信号の数と、ローレベルの信号の数との差が４以上ある組合せの欄をハッチングで強調している。
【００５７】
すなわち、画素Ｐ１の値が「００００」であって、画素Ｐ２の値が「００００」である場合には、入力されるローレベルの信号の数は「８」である。また、ローレベルの信号が「８」ならば、ハイレベル信号の数は「０」であるので、その差は８（４以上）であるから、該当する欄はハッチングされている。
【００５８】
さらに、図３および図４では、画素Ｐ２の値が、画素Ｐ１の値に対して、「±１」以内の組合せを示す欄を太線で囲んで強調している。
【００５９】
通常、画像を表現する画像データ８０では、隣接する画素の値は、ほぼ同じ値であるという特性がある。すなわち、像のエッジに該当する部分を例外とすれば、画像データ８０では、比較的似た値の画素が並んでいる場合が多い。したがって、画像データ８０において隣接する画素である画素Ｐ１，Ｐ２も、近い値で出現する可能性が高く、図３および図４において、太線で囲まれた欄の組合せは出現頻度の高い組合せと言える。
【００６０】
図３を見れば、画像データ８０において出現頻度の高い組合せ（太線で囲まれた欄の組合せ）のうち、ハッチングで強調された組合せは１８組ある。また、その１８組において、ローレベルの信号の数と、ハイレベルの信号の数との差も、最大で「８」となっている。
【００６１】
したがって、画像を表現した画像データ８０であっても、ローレベルの信号とハイレベルの信号は均等に出現するわけではないことが分かる。従来の装置のように、反転素子２３を備えていないＳＳＴＬ回路では、入力信号のレベルと出力信号のレベルとが同じである。したがって、図３に示す状況がそのまま出力信号の組合せとなる。すなわち、従来の装置では、基準電源回路に流れる電流を抑制することはできない。
【００６２】
一方、図４を見れば、インターフェース回路装置１０では、出現頻度の高い組合せのうち、ハッチングで強調された組合せは２組である。すなわち、基準電源回路９に比較的大きな電流（４以上）が流れる頻度が激減することが分かる。したがって、本実施の形態におけるインターフェース回路装置１０は、基準電源回路９に大きな電流が流れる頻度を減少させることができ、基準電源回路９の発熱を抑制することができる。
【００６３】
また、ハッチングで強調された２組において、ローレベルの信号の数と、ハイレベルの信号の数との差も、最大で「４」である。すなわち、インターフェース回路装置１０を用いることにより、基準電源回路９において、通常流れる最大電流の値も低下することが分かる。これによっても、基準電源回路９の発熱を抑制することができる。
【００６４】
以上のように、本実施の形態における印刷装置１では、各画素を表現するためのビット数に応じて、予め有効な単位ブロックを構成するＳＳＴＬ回路を決定する。すなわち、画像データ８０において、互いに隣接する画素を表現する信号が入力されるＳＳＴＬ回路（ＳＳＴＬ回路１１ないし１８）を１つの単位ブロックとする。
【００６５】
そして、１つの単位ブロックを構成するＳＳＴＬ回路１１ないし１８において、予め、反転画素（画素Ｐ２）を表現する信号が入力されるＳＳＴＬ回路（ＳＳＴＬ回路１５ないし１８）にのみ反転素子２３を設けることにより、基準電源回路９の発熱を抑制することができる。
【００６６】
言い換えると、印刷装置１のインターフェース回路装置１０は、画像データ８０における画素の特性に着目して、予め反転素子２３を配置する（ハードウェア的に固定される）。これにより、入力信号をその都度判定する判定回路と、判定結果に応じて信号の反転／非反転を切り替えるための配線とを設けることなく、基準電源回路９の発熱を抑制することができる。
【００６７】
なお、本実施の形態における印刷装置１では、反転画素（Ｐ２）の値は、反転した状態で画像メモリ８に記憶される。したがって、画像データ８０が読み出される際には、反転画素（Ｐ２）の値は、反転させつつ読み出される。
【００６８】
また、１つの単位ブロックは、２つの画素を表現する信号を入力するために必要な数のＳＳＴＬ回路から構成される。したがって、例えば、１つの画素を８ビットで表現する場合には、１つの単位ブロックには１６個のＳＳＴＬ回路が含まれる。すなわち、１つの単位ブロックを構成するＳＳＴＬ回路の数は、１つの画素を何ビットで表現するかに応じて設定されるものであり、本実施の形態に示すように８つに限定されるものではない。
【００６９】
＜２． 第２の実施の形態＞
第１の実施の形態では、反転画素を表現する信号が入力されるＳＳＴＬ回路にのみ、反転素子２３が配置されていたが、すべてのＳＳＴＬ回路が反転素子２３を備えるように構成してもよい。
【００７０】
図５は、このような原理に基づいて構成した第２の実施の形態における印刷装置１のインターフェース回路装置１０ａを示す図である。なお、第２の実施の形態における印刷装置１は、インターフェース回路装置１０ａを備えている以外の点では、第１の実施の形態における印刷装置１と同様の構成である。
【００７１】
インターフェース回路装置１０ａは、それぞれが同様の構成を有する複数のＳＳＴＬ回路１９ａないし１９ｈを備えている。
【００７２】
ＳＳＴＬ回路１９ａないし１９ｈは、非反転素子２１、レシーバ２２および反転素子２３を備えている。さらに、非反転素子２１と反転素子２３とを選択的に接続するスイッチング素子２４を備えている。
【００７３】
それぞれのスイッチング素子２４には、ＣＰＵ７から制御信号（信号ＣＳ１ないしＣＳ８）が入力され、この制御信号に応じて、非反転素子２１と反転素子２３とが選択的に接続される。例えば、スイッチング素子２４は、制御信号ＣＳ１がローレベルのときに、非反転素子２１を回路に接続する。一方、制御信号ＣＳ１がハイレベルのときに、反転素子２３を回路に接続する。
【００７４】
本実施の形態におけるＣＰＵ７は、オペレータからの入力情報や、初期設定された情報等に基づいて、画像データ８０の画素を表現するビット数を取得する。そして、取得したビット数に応じて、入力信号を極性反転させる反転素子２３を選択して、スイッチング素子２４を制御する。
【００７５】
図６は、第２の実施の形態において、１つの画素が４ビットで表現される場合のインターフェース回路装置１０ａを示す図である。なお、図６では、スイッチング素子２４によって回路に接続された素子のみ図示している。
【００７６】
ＣＰＵ７は、取得した１つの画素を表現するビット数（４ビット）に応じて、信号ＣＳ１ないしＣＳ４にローレベルを、信号ＣＳ５ないしＣＳ８にハイレベルを、それぞれセットする。
【００７７】
これによって、ＳＳＴＬ回路１９ａないし１９ｄのスイッチング素子２４は、いずれも非反転素子２１を回路に接続する。したがって、ＳＳＴＬ回路１９ａないし１９ｄは、第１の実施の形態におけるＳＳＴＬ回路１１ないし１４と等価な回路となる。
【００７８】
一方、ＳＳＴＬ回路１９ｅないし１９ｈのスイッチング素子２４は、いずれも反転素子２３を回路に接続する。したがって、ＳＳＴＬ回路１９ｅないし１９ｈは、第１の実施の形態におけるＳＳＴＬ回路１５ないし１８と等価な回路となる。
【００７９】
したがって、本実施の形態におけるインターフェース回路装置１０ａを用いた場合でも、第１の実施の形態と同様に、反転画素Ｐ２を表現する信号ＩＳ５ないしＩＳ８のみが極性反転される。したがって、１つの画素を４ビットで表現した場合に対応することができる。
【００８０】
図７は、第２の実施の形態において、１つの画素が２ビットで表現される場合のインターフェース回路装置１０ａを示す図である。なお、図６では、スイッチング素子２４によって回路に接続された素子のみ図示している。
【００８１】
１つの画素を２ビットで表現した場合、隣接する２つの画素を表現する信号は４ビットとなる。したがって、この場合の１つの単位ブロックは４つのＳＳＴＬ回路から構成される。
【００８２】
すなわち、画素Ｐ１を表現する信号は、信号ＩＳ１，ＩＳ２であり、画素Ｐ２を表現する信号は、信号ＩＳ３，ＩＳ４である。同様に、画素Ｐ３を表現する信号は、信号ＩＳ５，ＩＳ６であり、画素Ｐ４を表現する信号は、信号ＩＳ７，ＩＳ８である。
【００８３】
画像データ８０のラインデータにおいて、順次走査される画素が画素Ｐ１，Ｐ２，Ｐ３，Ｐ４であるから、これを１つ飛ばしに反転画素とすれば、画素Ｐ２，Ｐ４が反転画素となる。
【００８４】
ＣＰＵ７は、取得した１つの画素を表現するビット数（２ビット）に応じて、反転画素を表現する信号が入力されるＳＳＴＬ回路を決定して、信号ＣＳ１ないしＣＳ８を出力する。
【００８５】
ここに示す例では、非反転画素（画素Ｐ１，Ｐ３）を表現する信号が入力されるＳＳＴＬ回路には、ローレベルにセットした信号ＣＳ１，ＣＳ２，ＣＳ５，ＣＳ６を出力する。一方、反転画素（画素Ｐ２，Ｐ４）を表現する信号が入力されるＳＳＴＬ回路には、ハイレベルにセットした信号ＣＳ３，ＣＳ４，ＣＳ７，ＣＳ８を出力する。
【００８６】
これによって、ＳＳＴＬ回路１９ａ，１９ｂ，１９ｅ，１９ｆのスイッチング素子２４は、いずれも非反転素子２１を回路に接続する。したがって、ＳＳＴＬ回路１９ａ，１９ｂ，１９ｅ，１９ｆは、第１の実施の形態におけるＳＳＴＬ回路１１ないし１４と等価な回路となる。
【００８７】
一方、ＳＳＴＬ回路１９ｃ，１９ｄ，１９ｇ，１９ｈのスイッチング素子２４は、いずれも反転素子２３を回路に接続する。したがって、ＳＳＴＬ回路１９ｃ，１９ｄ，１９ｇ，１９ｈは、第１の実施の形態におけるＳＳＴＬ回路１５ないし１８と等価な回路となる。
【００８８】
すなわち、１つの画素が２ビットで表現される場合であっても、隣接する２つの画素の一方を表現する信号のみを極性反転させることができる。
【００８９】
以上のように、第２の実施の形態における印刷装置１では、それぞれのＳＳＴＬ回路１９ａないし１９ｈが対応する反転素子２３を備え、ＣＰＵ７がスイッチング素子２４を制御することにより、１つの画素が様々なビット数で表現される場合に対応することができる。
【００９０】
また、第２の実施の形態における印刷装置１のインターフェース回路装置１０ａでは、同じ構造のＳＳＴＬ回路１９ａないし１９ｈによって実現することができる。したがって、例えば、量産効果が向上する。
【００９１】
＜３． 第３の実施の形態＞
第２の実施の形態では、スイッチング素子２４をＣＰＵ７が制御して、ハードウェア的に素子の切り替えが行われる例について説明した。しかし、１つの画素を表現するビット数が、変更される場合に対応する手法は、これに限られるものではない。
【００９２】
図８は、このような原理に基づいて構成した第３の実施の形態における印刷装置１のインターフェース回路装置１０ｂを示す図である。なお、第３の実施の形態における印刷装置１は、インターフェース回路装置１０ｂを備えている以外の点では、第２の実施の形態における印刷装置１と同様の構成である。
【００９３】
インターフェース回路装置１０ｂは、複数のＳＳＴＬ回路２０ａないし２０ｈを備えている。各ＳＳＴＬ回路２０ａないし２０ｈは、第２の実施の形態におけるＳＳＴＬ回路１９ａないし１９ｈの非反転素子２１、反転素子２３およびスイッチング素子２４が、論理素子２５に置き換えられた構造である。
【００９４】
論理素子２５は、いわゆるＥｘ．ＯＲ素子（異信号検出素子）である。論理素子２５は、２つの信号が異なっている場合にハイレベルを出力し、２つの信号が同じ場合にローレベルを出力する素子である。以下に、論理素子２５の動作を具体的に説明する。
【００９５】
非反転画素（例えば画素Ｐ１）を表現する信号が入力される場合、ＳＳＴＬ回路が入力信号を反転させることのないように制御する必要がある。ＣＰＵ７は、入力信号を反転させない場合には、制御信号（信号ＣＳ１ないしＣＳ８）に、ローレベルをセットする。この場合、入力信号（ＩＳ１ないしＩＳ８）がローレベルであれば、制御信号と入力信号とが同じなので、論理素子２５からローレベルが出力される。また、入力信号がハイレベルであれば、制御信号と入力信号とが異なるので、論理素子２５からはハイレベルが出力される。すなわち、論理素子２５からは、入力信号が反転されることなく、そのまま出力される。
【００９６】
一方、反転画素（例えば画素Ｐ２）を表現する信号が入力される場合、ＳＳＴＬ回路が入力信号を反転させるように制御する必要がある。ＣＰＵ７は、入力信号を反転させる場合には、制御信号（信号ＣＳ１ないしＣＳ８）に、ハイレベルをセットする。この場合、入力信号（ＩＳ１ないしＩＳ８）がローレベルであれば、制御信号と入力信号とが異なるので、論理素子２５からハイレベルが出力される。また、入力信号がハイレベルであれば、制御信号と入力信号とが同じなので、論理素子２５からはローレベルが出力される。すなわち、論理素子２５からは、入力信号が反転されて出力される。
【００９７】
したがって、ＣＰＵ７からの制御信号によって、論理素子２５からの出力を制御することができるので、第３の実施の形態における印刷装置１のインターフェース回路装置１０ｂは、第２の実施の形態と同様の効果を得ることができる。
【００９８】
＜４． 変形例＞
以上、本発明の実施の形態について説明してきたが、本発明は上記実施の形態に限定されるものではなく様々な変形が可能である。
【００９９】
例えば、隣接する２つの画素のうち、一方を非反転画素とし、他方を反転画素とすればよいのであって、１つ飛ばしでなくてもよい。すなわち、画素Ｐ１，Ｐ２，Ｐ３，Ｐ４が順次走査され、画素Ｐ１，Ｐ２、画素Ｐ３，Ｐ４がそれぞれ１つの単位ブロックに処理される場合において、画素Ｐ２，Ｐ３を反転画素としてもよい。
【０１００】
また、隣接する２つの画素の走査方向は直線方向に限定されるものではない。したがって、例えば、曲線状に走査される場合の隣接する２つの画素であってもよい。すなわち、１つの単位ブロックに入力される信号は、画像データ８０において、互いに隣接する２つの画素を表現しているものであればよく、隣接する方向は限定されない。
【図面の簡単な説明】
【０１０１】
【図１】本発明に係る印刷装置を示す図である。
【図２】第１の実施の形態におけるインターフェース回路装置を示す図である。
【図３】画素Ｐ１と画素Ｐ２との組合せにおけるローレベルの信号の数を示した図である。
【図４】画素Ｐ１および画素Ｐ２の組合せにおいて、インターフェース回路装置の信号ＯＳ１ないしＯＳ８におけるローレベルの数を示した図である。
【図５】第２の実施の形態における印刷装置のインターフェース回路装置を示す図である。
【図６】第２の実施の形態において、１つの画素が４ビットで表現される場合のインターフェース回路装置を示す図である。
【図７】第２の実施の形態において、１つの画素が２ビットで表現される場合のインターフェース回路装置を示す図である。
【図８】第３の実施の形態における印刷装置のインターフェース回路装置を示す図である。
【図９】従来のＳＳＴＬ回路を示す回路図である。
【符号の説明】
【０１０２】
１ 印刷装置
５ 印字部
６ 制御部
７ ＣＰＵ
８ 画像メモリ
８０ 画像データ
９ 基準電源回路
１０，１０ａ，１０ｂ インターフェース回路装置
１１，１２，１３，１４ ＳＳＴＬ回路
１５，１６，１７，１８ ＳＳＴＬ回路
１９ａ，１９ｂ，１９ｃ，１９ｄ，１９ｅ，１９ｆ，１９ｇ，１９ｈ ＳＳＴＬ回路
２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅ，２０ｆ，２０ｇ，２０ｈ ＳＳＴＬ回路
２１ 非反転素子
２２ レシーバ
２３ 反転素子
２４ スイッチング素子
２５ 論理素子
ＩＳ１ないしＩＳ８ 信号（入力信号）
ＯＳ１ないしＯＳ８ 信号（出力信号）
Ｐ ロール紙
Ｐ１ 画素（非反転画素）
Ｐ２ 画素（反転画素）
【特許請求の範囲】
【請求項１】
画像データを表現する信号の入出力を行うインターフェース回路装置であって、
基準電源回路との間で電気的に接続され、信号のインピーダンスマッチングを行う複数の回路と、
画像データにおいて所定方向に順次走査される前記画像データによって表現される画像上で近接する２つの画素について、一方のみを反転画素とし、前記反転画素を表現する入力信号を反転させて出力信号とする出力手段と、
を備えることを特徴とするインターフェース回路装置。
【請求項２】
請求項１に記載のインターフェース回路装置であって、
前記出力手段は、
前記反転画素を構成するビット数を取得する取得手段と、
前記複数の回路のそれぞれに対応した複数の信号反転手段と、
前記取得手段により取得された前記ビット数に応じて、前記複数の回路から前記反転画素を表現する入力信号が入力される回路を特定し、特定した前記回路に対応した信号反転手段にのみ入力信号を反転させる制御手段と、
を備えることを特徴とするインターフェース回路装置。
【請求項３】
請求項１に記載のインターフェース回路装置であって、
前記出力信号はメモリに対して出力されることを特徴とするインターフェース回路装置。
【請求項４】
請求項１ないし３のいずれかに記載のインターフェース回路装置であって、
前記複数の画素は、前記画像データの１ラインを表現するものであることを特徴とするインターフェース回路装置。
【請求項５】
請求項１ないし４のいずれかに記載のインターフェース回路装置であって、
前記出力手段は、順次走査される複数の画素において、１つ飛ばしに反転画素とすることを特徴とするインターフェース回路装置。
【請求項６】
請求項１ないし４のいずれかに記載のインターフェース回路装置であって、
前記２つの画素は、前記走査方向において近接することを特徴とするインターフェース回路装置。
【請求項７】
請求項１ないし４のいずれかに記載のインターフェース回路装置であって、
前記２つの画素は、前記走査方向に交差する方向において近接することを特徴とするインターフェース回路装置。
【請求項８】
印刷装置であって、
画像データに基づいて用紙に画像を印刷する印字部と、
画像データを表現する信号の入出力を行うインターフェース回路装置と、
を備え、
前記インターフェース回路装置が、
基準電源回路との間で電気的に接続され、信号のインピーダンスマッチングを行う複数の回路と、
画像データにおいて所定方向に順次走査される前記画像データによって表現される画像上で近接する２つの画素について、一方のみを反転画素とし、前記反転画素を表現する入力信号を反転させて出力信号とする出力手段と、
を備えることを特徴とする印刷装置。
【請求項１】
画像データを表現する信号の入出力を行うインターフェース回路装置であって、
基準電源回路との間で電気的に接続され、信号のインピーダンスマッチングを行う複数の回路と、
画像データにおいて所定方向に順次走査される前記画像データによって表現される画像上で近接する２つの画素について、一方のみを反転画素とし、前記反転画素を表現する入力信号を反転させて出力信号とする出力手段と、
を備えることを特徴とするインターフェース回路装置。
【請求項２】
請求項１に記載のインターフェース回路装置であって、
前記出力手段は、
前記反転画素を構成するビット数を取得する取得手段と、
前記複数の回路のそれぞれに対応した複数の信号反転手段と、
前記取得手段により取得された前記ビット数に応じて、前記複数の回路から前記反転画素を表現する入力信号が入力される回路を特定し、特定した前記回路に対応した信号反転手段にのみ入力信号を反転させる制御手段と、
を備えることを特徴とするインターフェース回路装置。
【請求項３】
請求項１に記載のインターフェース回路装置であって、
前記出力信号はメモリに対して出力されることを特徴とするインターフェース回路装置。
【請求項４】
請求項１ないし３のいずれかに記載のインターフェース回路装置であって、
前記複数の画素は、前記画像データの１ラインを表現するものであることを特徴とするインターフェース回路装置。
【請求項５】
請求項１ないし４のいずれかに記載のインターフェース回路装置であって、
前記出力手段は、順次走査される複数の画素において、１つ飛ばしに反転画素とすることを特徴とするインターフェース回路装置。
【請求項６】
請求項１ないし４のいずれかに記載のインターフェース回路装置であって、
前記２つの画素は、前記走査方向において近接することを特徴とするインターフェース回路装置。
【請求項７】
請求項１ないし４のいずれかに記載のインターフェース回路装置であって、
前記２つの画素は、前記走査方向に交差する方向において近接することを特徴とするインターフェース回路装置。
【請求項８】
印刷装置であって、
画像データに基づいて用紙に画像を印刷する印字部と、
画像データを表現する信号の入出力を行うインターフェース回路装置と、
を備え、
前記インターフェース回路装置が、
基準電源回路との間で電気的に接続され、信号のインピーダンスマッチングを行う複数の回路と、
画像データにおいて所定方向に順次走査される前記画像データによって表現される画像上で近接する２つの画素について、一方のみを反転画素とし、前記反転画素を表現する入力信号を反転させて出力信号とする出力手段と、
を備えることを特徴とする印刷装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２００７−４１６６８（Ｐ２００７−４１６６８Ａ）
【公開日】平成１９年２月１５日（２００７．２．１５）
【国際特許分類】
【出願番号】特願２００５−２２２４６７（Ｐ２００５−２２２４６７）
【出願日】平成１７年８月１日（２００５．８．１）
【出願人】（０００２０７５５１）大日本スクリーン製造株式会社 (2,640)
【Ｆターム（参考）】
【公開日】平成１９年２月１５日（２００７．２．１５）
【国際特許分類】
【出願日】平成１７年８月１日（２００５．８．１）
【出願人】（０００２０７５５１）大日本スクリーン製造株式会社 (2,640)
【Ｆターム（参考）】
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