【課題】
素子数を削減してレイアウト面積を縮小させることができると共に、高速動作が可能なスルーレート機能を有する出力バッファ回路を提供する。
【解決手段】
出力バッファ回路１０は、それぞれバイアス電圧ＶＲＰ、ＶＲＮが供給される定電流回路４、５と、定電流回路４、５に流れる定電流のそれぞれＭ及びＮ倍の電流を流す出力用Ｐｃｈ及びＮｃｈＭＯＳトランジスタＰ１、Ｎ１と、それぞれドレインが出力トランジスタＰ１、Ｎ１のゲートに接続され、入力信号に応じて出力トランジスタＰ１、Ｎ１の一方をオンし他方をオフするスイッチトランジスタＰ３、Ｎ３とを有する。定電流回路４、５は、それぞれ、ゲートにバイアス電圧ＶＲＰ、ＶＲＮが供給され定電流を設定する定電流設定用トランジスタＮ４、Ｐ４と、このＮ４、Ｐ４に直列に接続され、入力信号に応じてオフすることで定電流を遮断するスイッチトランジスタＮ５、Ｐ５を有する。 （もっと読む）

【課題】安定した短い遅延時間を生成する。
【解決手段】遅延回路は、第１キャパシタと、第１電流源と、入力信号が一方の論理値の場合に第１キャパシタに所定の電圧を印加する第１スイッチと、入力信号が他方の論理値の場合に第１キャパシタと第１電流源とを電気的に接続する第２スイッチと、第１キャパシタに充電された電圧に応じて動作し、入力信号の一方の論理値から他方の論理値への変化より遅延して変化する遅延信号を出力する第１遅延生成回路と、第２キャパシタと、第２電流源と、遅延信号が一方の論理値の場合に第２キャパシタに所定の電圧を印加する第３スイッチと、遅延信号が他方の論理値の場合に第２キャパシタと第２電流源とを電気的に接続する第４スイッチと、第２キャパシタに充電された電圧に応じて動作し、遅延信号の一方の論理値から他方の論理値への変化より遅延して変化する出力信号を出力する第２遅延生成回路と、を備える。 （もっと読む）

【課題】
差動信号を変換したシングルエンド信号に生じるデューティ比の誤差を低減できる信号変換回路を提供すること。
【解決手段】
本発明にかかる信号変換回路は、入力される差動信号をシングルエンド信号に変換する信号変換回路であって、差動信号を差動増幅し、シングルエンド信号である信号Ｓａ１と信号Ｓａ１を反転した信号Ｓｂ１を生成する差動増幅器１１０，１２０と、信号Ｓａ１を反転した信号Ｓａを生成するインバータ１５０と、信号Ｓａと信号Ｓｂの位相差を補間する補間回路とを有するものである。 （もっと読む）

【課題】
不完全な切断状態の検出まで含めたヒューズの切断判定を高速且つ高精度に行うこと
【解決手段】
本発明に係るヒューズ切断テスト方法は、ヒューズの状態をテストするヒューズ切断テスト方法であって、当該ヒューズに流れる電流の値に基づいて、当該ヒューズの切断、非切断及びその中間の状態のいずれかを判断するヒューズ切断テスト方法。これにより、不完全な切断状態の検出まで含めたヒューズの切断判定を高速且つ高精度に行うことができる。 （もっと読む）

【課題】 消費電力が少なく、転送されるデータを漏れなく正確に取得できる半導体論理装置を提供することを目的とする。
【解決手段】 データ入力保持部２に入力されるデータは、カウンタ１３のカウント値に応じて指定されるアドレスに保持される。一方、データ出力部３より出力されるデータは、カウンタ２１のカウント値に応じて指定されるアドレスより読み出される。カウンタ１３は、データイネーブル信号の立ち上がりとともにリセット処理が施され、カウンタ２１はデータイネーブル信号が遅延回路４によって所定時間遅延された信号の立ち上がりとともにリセット処理が施される。遅延回路４によって遅延処理が施されるため、読出し指示が与えられる時点では、入力されたデータがすでに確定しており、これによってデータを正しく転送することが可能となる。
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【課題】 従来の信号出力回路においては、出力オフセット電圧のずれが発生する場合がある。
【解決手段】 信号出力回路１は、第１および第２のエミッタフォロア回路、およびコンパレータ２０を備えている。コンパレータ２０は、上記第１および第２のエミッタフォロア回路からの出力信号を入力し、それらの大小関係を比較した結果を出力する。このコンパレータ２０は、トランジスタＴ５（第５のトランジスタ）、トランジスタＴ６（第６のトランジスタ）、抵抗素子Ｒ３、およびカレントミラー回路３０を含んで構成されている。抵抗素子Ｒ３は、トランジスタＴ５およびトランジスタＴ６のエミッタ同士を接続している。トランジスタＴ５およびトランジスタＴ６のコレクタには、カレントミラー回路３０が接続されている。 （もっと読む）

【課題】遅延を防止して安定化したクロックを得る。
【解決手段】入力クロックＣＬＫ１ｉｎ、ＣＬＫ２ｉｎを第１レベルシフタ１、第２レベルシフタ３によって、所定の電圧に変換する。第１レベルシフタ１、第２レベルシフタ３の出力を第１バッファ２，第２バッファ４で安定化して出力する。第１バッファ２を第１レベルシフタ１に隣接配置し、第２バッファ４を第２レベルシフタ３に隣接配置することで、２つの接続経路におけるクロックの遅延量を小さくするとともに、両クロックの遅延量の差を抑制する。 （もっと読む）

【課題】電源電圧の全範囲にわたって論理回路の論理閾値を線形に制御可能にする。
【解決手段】論理閾値制御電圧を論理閾値制御回路に入力させ、前記論理閾値制御回路の出力を論理回路の出力端子に接続させ、前記論理回路の論理閾値を電源電圧の全範囲にわたって変換する。 （もっと読む）

【課題】半導体装置のデータ入力回路の提供
【解決手段】第１入力データを所定基準電圧と比較することによって第２入力データを出力する第１比較器、データストローブ信号を非反転入力端子で受け、前記データストローブ信号の反転信号を反転入力端子で受ける第２比較器、及び前記データストローブ信号の反転信号を非反転入力端子で受け、前記データストローブ信号を反転入力端子で受ける第３比較器を備えるデータ受信部と、前記第２比較器からの信号をバッファリングして第１入力ストローブ信号を出力する第１ドライバーと、前記第３比較器からの信号をバッファリングして第２入力ストローブ信号を出力する第２ドライバーと、前記第１入力ストローブ信号と第２入力ストローブ信号に同期して前記第２入力データを感知し出力するデータ感知部と、を備えて構成される半導体装置のデータ入力回路を提供する。 （もっと読む）

【課題】入力信号におけるＨｉｇｈレベルとＬｏｗレベルの各電圧レベルを共にレベルシフトさせることができるレベルシフト回路を得る。
【解決手段】入力信号を初段回路部２でＨｉｇｈレベルが＋５Ｖ、Ｌｏｗレベルが０Ｖの信号に変換し、中段回路部３で更にＬｏｗレベルを−１０Ｖにレベルシフトさせ、終段回路部４で更にＨｉｇｈレベルを＋１０Ｖにレベルシフトさせるようにした。 （もっと読む）

【課題】中間回路ノードの電圧レベルを所望レベルに選択的に維持する、電子回路のキーパ回路を開示する。
【解決手段】一実施例では、キーパ・トランジスタは、中間ノードからの電流の排出又は中間ノードへの電流の供給を行って、所望の電圧レベルを、そうする信号に応じて維持する。キーパ回路は、ノードからの電流の排出又はノードへの電流の供給を行う漏れ電流に対して作用する。電流設定トランジスタをキーパ・トランジスタと直列に結合して、キーパ回路を流れる最大電流を、好ましくは漏れ電流をたどる、この漏れ電流に関係した値に設定する。この構成によって、電流設定トランジスタは、製造プロセスにおけるばらつきによって生じる漏れ電流における変動をたどり、それによって動的に漏れ電流を補償することができる。 （もっと読む）

【課題】ソフトウェアプログラムによる論理回路のテスト時の効率化と高品質化し、又、ソフトウェア・ハードウェアを協調して開発することを容易にすること。
【解決手段】論理回路ブロックを制御するためのソフトウェア（以降、デバイスソフトと呼ぶ）を含む論理回路の検証において、デバイスソフトを複数指定し、それらのプログラム内の関数を取得する工程と、それらの関数を無作為に呼び出し、実行する工程を有し、又、検証対象となる論理回路内ブロックを制御するデバイスソフトから取得され、呼び出される関数へ渡される引数を取得する工程と、上記工程において取得された関数と引数との情報によって構成されるデバイスソフト関数データベースを作成する工程を有する構成とする。 （もっと読む）

【課題】高速充放電速度で低消費電力を達成するプッシュプルバッファ増幅器とソースドライバを提供する。
【解決手段】バッファ増幅器内で、Ｎ型コンパレータとＰ型コンパレータが入力信号と出力信号を比較する。第１インバータと第２インバータの入力端子がそれぞれＮ型コンパレータとＰ型コンパレータの第１出力端子に接続する。第１電圧線が出力負荷に充放電するように、第１トランジスタと第４トランジスタはそれぞれＮ型コンパレータの第２出力端子と第２インバータの出力端子により制御される。第２電圧線と第２電圧線が出力負荷に充放電するように、第２トランジスタと第３トランジスタはそれぞれＰ型コンパレータの第２出力端子と第１インバータの出力端子により制御される。 （もっと読む）

【課題】一つの外部入力端子に接続される複数の入力回路を備える半導体装置を安定的に動作させる。
【解決手段】外部入力端子ＰＡＤに抵抗素子Ｒ１、Ｒ２、Ｒ３、Ｒ４をそれぞれ介して接続される入力回路１０、１１、１２、１３は、それぞれ供給されるクロック信号ＣＫ１０、ＣＫ１１、ＣＫ１２、ＣＫ１３のレベル遷移に応じて活性化して入力信号を取り込む。外部入力端子ＰＡＤに印加される信号を入力するために、それぞれの入力回路には、それぞれ位相の異なるクロック信号が供給される。外部入力端子に供給されるシリアルデータを位相の異なるクロック信号で順次入力回路に振り分けて入力することで一つの入力回路のサイクルタイムを長くすることができる。この時、抵抗素子Ｒ１、Ｒ２、Ｒ３、Ｒ４で各入力回路が分離されているため、各入力回路の初段で発生するキックバック信号の、他の入力回路への影響を極めて小さくすることができる。 （もっと読む）

【課題】 配置面積を増大させることなく高い精度で長期の遅延時間を持つ遅延信号を発生可能な遅延回路を提供する。
【解決手段】 本発明の遅延回路は、エッジを有する入力信号Ｓｉｎを順次伝送可能に縦続接続された４段構成の回路と、各段の伝送信号を遅延させる共通遅延回路３を備え、初段入力側回路１１に入力信号Ｓｉｎを入力し、２〜４段目入力側回路１２〜１４に前段の回路にて遅延された伝送信号Ｔ１〜Ｔ３を入力する。各段の回路では、入力された信号のエッジのタイミングから、当該回路にて共通遅延回路３により遅延された伝送信号のエッジのタイミングまでの所定期間は共通遅延回路３を信号経路中に接続し、それ以外の期間は共通遅延回路３を信号経路中から切り離すように経路制御を行い、各段での単位遅延時間Δｔに対し、初段から４段目の回路から、入力信号ＳｉｎをΔｔの１〜４倍だけ遅延させた遅延信号Ｄ１〜Ｄ４を取り出し可能である。 （もっと読む）

【課題】 電源電圧、温度、プロセス変動等によっても立上り遅延のバラツキが小さくなり、且つ、立上り遅延と立下り遅延の差も小さくなるようにすること。
【解決手段】 電源電圧ＶＤＤより高い入力電圧Ｖｉｎを電源電圧ＶＤＤより低い電圧に低下させる耐圧回路２と、耐圧回路２の出力電圧から高周波ノイズ成分を除去するＲＣフィルタ回路４と、ＲＣフィルタ回路４の出力電圧に応じて反転／復帰するシュミットインバータ回路５と、耐圧回路２の出力電圧Ｖ１がハイレベルで且つＲＣフィルタ回路４の出力電圧が所定の電圧以上のときＲＣフィルタ回路４のＲＣ時定数を小さな値に切り替える時定数切替回路８を設けた。 （もっと読む）

【課題】 マイクロコンピュータ等において、ノイズ耐量向上の為に挿入される電源間容量について、設計時のノイズ耐量見積もりは困難であり、且つプロセス微細化に伴い挿入できる容量も減少傾向であるため、電源容量の有効活用を図る。
【解決手段】 電源間（ＶＤＤＳ３−ＶＳＳＳ４）に挿入される容量切替回路１０と、Ｐチャンネルトランジスタによって形成される容量セル１１とＮチャンネルトランジスタによって形成される容量セル１２とソフトウェアにより出力信号を制御できる容量切替制御回路１３を搭載することにより、ソフトウェアにより電源容量の挿入箇所や挿入個数の調整が可能となり、設計後にでもノイズ耐量調整が可能となり、また動作中に必要な回路、箇所への容量を適切に制御することで電源間容量を有効に利用することができる。 （もっと読む）

【課題】 回路の簡素化を図りつつ、高い周波数でのデータ転送を含んだ多様な信号出力動作を可能にした半導体集積回路装置を提供する。
【解決手段】 複数の出力ＭＯＳＦＥＴの組み合わせによって複数通りの出力インピーダンスの設定が可能とされる出力回路に対して、入力信号の信号変化タイミングに対応して第１制御信号に基づいて伝送線路の特性インピーダンスよりも小さな第１出力インピーダンスにより出力信号を形成し、上記入力信号の信号変化タイミングにより遅れた第１時間経過後に第２制御信号に基づいて特性インピーダンスに整合された第２出力インピーダンスにより出力信号を形成するようにする。 （もっと読む）

【課題】 高耐圧スイッチング素子に流れる電流値の設定を容易に行うことができるレベルシフト回路を得る。
【解決手段】 低電圧側である第１電源電圧ＶＣＣ１の振幅を有する２値の入力信号Ｓｉｎの信号レベルに応じて定電流の供給を行う定電流回路２を用いて、高耐圧スイッチングトランジスタであるＤＭＯＳトランジスタＤＭ１に流れる電流の供給制御を行ってＤＭＯＳトランジスタＤＭ１のスイッチング制御を行うと共に、定電流回路２の定電流値を設定してＤＭＯＳトランジスタＤＭ１に流れる電流値の設定を行うようにした。 （もっと読む）

【課題】 Ｉ／Ｏセルユーザ側でのタイミング調整を必要としない差動信号を出力するＩ／Ｏセルを提供する。
【解決手段】 ＦＦ回路２で受け取ったデータのタイミングの同期をとり、セレクタ回路３で位相を調整し、インバータ回路４で受け取ったデータを２つの信号に分割する時に信号を反転させ、出力バッファ５で調整および分割された２つのデータを差動信号として出力する。 （もっと読む）