【課題】半導体集積回路の電流出力バッファ回路の電流を増加させずに、または、少ない電流増加量で、伝送信号のエンファシスあるいはディエンファシスを実現する。
【解決手段】半導体集積回路において、定電流Ｉｓで駆動され、差動的な伝送信号入力inp、innのビットレートに応じて出力インピーダンスが制御される電流出力バッファ回路を具備し、電流出力バッファ回路から信号伝送路に出力される信号波形が伝送信号入力のビットレートに応じて制御される。 （もっと読む）

【課題】高電圧源レール電圧及び低電圧源レール電圧を出力するためのデュアルレール電圧発生器を提供する。
【解決手段】デュアルレール電圧発生器は、印加される振幅信号及びオフセット信号に基づいて、調整可能な高電圧源及び低電圧源を生成し、高電圧源と低電圧源との間の差は、振幅信号から任意の基準成分を引いた値に比例し、高電圧源を駆動する、高基準電圧信号に接続される高電圧側ドライバ、及び低電圧源を駆動する、低基準電圧信号に接続される低電圧側ドライバを含む出力ドライバセクションを備える。 （もっと読む）

【課題】信号源の回路を変更せずに既存の信号のスルーレートを制御できるスルーレート制御回路を提供する。
【解決手段】所定の回路から出力される信号のスルーレートを制御するスルーレート制御回路において、前記所定の回路の出力端子に接続され、前記信号を遅延させて出力する遅延手段（Ｒ１，Ｃ１〜Ｃ３）と、入力される制御信号に基づいて前記遅延手段の時定数を変更する時定数変更手段（Ｘ１〜Ｘ３）とを備える。 （もっと読む）

【課題】出力バッファの出力インピーダンスとスルーレートを同時に自動調整すること。
【解決手段】本発明に係る半導体集積回路は、出力データが出力される出力端子に接続された複数の出力トランジスタ（ＭＰ１〜ＭＰ３，ＭＮ１〜ＭＮ３）と、インピーダンス制御回路（１００）と、スルーレート制御回路（１０，２０）とを備える。インピーダンス制御回路（１００）は、複数の出力トランジスタのうち出力データの出力時にＯＮされる出力トランジスタを指定する指定信号（ＰＡ〜ＰＣ，ＮＡ〜ＮＣ）を生成する。スルーレート制御回路（１０、２０）は、それらＯＮされる出力トランジスタのそれぞれを駆動する駆動信号（Ｐ１〜Ｐ３，Ｎ１〜Ｎ３）を指定信号に基づいて生成し、且つ、それら駆動信号（Ｐ１〜Ｐ３，Ｎ１〜Ｎ３）のそれぞれの遅延時間を指定信号（ＰＡ〜ＰＣ，ＮＡ〜ＮＣ）に応じて可変に設定する。 （もっと読む）

【課題】受信電流のパルス幅に応じたほぼ正確なパルス幅を持つ受信信号を出力する受信回路を提供すること。
【解決手段】第１フィルタ回路２４は、電圧信号ＶＡ１を高域通過フィルタを通した第１の成分と、前記電圧信号ＶＡ１の低周波成分もしくは直流成分に基づく第２の成分を含む第１の処理信号Ｓ１を生成する。第２フィルタ回路２５は、第１の処理信号Ｓ１を増幅した電圧信号ＶＡ２を高域通過フィルタを通した成分からなる第２の処理信号Ｓ２を生成する。そして、２値化回路２６は、第２の処理信号Ｓ２を増幅した電圧信号ＶＡ３を２値化して受信信号ＲＸを生成する。 （もっと読む）

【課題】接地電位と電源ラインとの電位差を規定値に保ち、誤動作を防止することができるバッファ回路及びその制御方法を提供する。
【解決手段】出力スイッチング素子Ｍ１、Ｍ２と、出力スイッチング素子Ｍ１、Ｍ２を導通状態に制御する第１スイッチング回路Ｍ４、Ｍ５及び出力スイッチング素子を非導通状態に制御する第２スイッチング回路Ｍ３、Ｍ６を有し、第１スイッチング回路Ｍ４、Ｍ５と第２スイッチング回路Ｍ３、Ｍ６との接続点が出力スイッチング素子Ｍ１、Ｍ２に接続され、入力信号及び出力制御信号に応じ、出力スイッチング素子Ｍ１、Ｍ２を導通状態あるいは非導通状態に制御する出力スイッチング素子制御部２０Ａ、２０Ｂと、第２スイッチング回路Ｍ３、Ｍ６に直列接続され、出力制御信号が入力信号の通過を禁止する出力禁止状態のときに出力スイッチング素子Ｍ１、Ｍ２の駆動能力を制限する駆動能力変更部３０Ａ、３０Ｂと、を備える。 （もっと読む）

【課題】構成の大型化やコストの上昇を抑制して、ＰＷＭ制御によりモータ負荷を高精度に駆動制御することを課題とする。
【解決手段】ＣＰＵ１０から与えられるＰＷＭ信号に基づいて負荷駆動電圧が負荷駆動回路１２からモータ２に供給されてモータ２がＰＷＭ制御により駆動され、モータ２に供給されるモータ駆動電圧のパルス信号がパルス検出回路１３で検出され、パルス検出回路１３で検出されたモータ駆動電圧のパルス信号とＣＰＵ１０から負荷駆動回路１２に与えられるＰＷＭ信号とのパルス幅の差分がＣＰＵ１０で算出され、この差分に基づいてＣＰＵ１０から負荷駆動回路１２に与えられるＰＷＭ信号のパルス幅が補正され、補正されてＣＰＵ１０から負荷駆動回路１２に与えられたＰＷＭ信号に基づいてモータ２が駆動制御されて構成される。 （もっと読む）

【課題】 出力抵抗の制約と出力信号の立ち上がり・立ち下がり時間の制約とを同時に満たすことが可能な出力バッファ回路を提供する。
【解決手段】 出力信号Ｖｏｕｔを出力する出力端子１３を具備する出力バッファ回路であって、出力端子１３と電源ＶＤＤとの間に並列に接続され、ゲート電圧に応じて導通する複数のハイサイドトランジスタＴｒ１１ａ，Ｔｒ１２ａと、出力端子１３とグランドとの間に並列に接続され、ゲート電圧に応じて導通する複数のローサイドトランジスタＴｒ２１ａ，Ｔｒ２２ａと、出力信号Ｖｏｕｔをモニタし、モニタされた出力信号Ｖｏｕｔに応じて、複数のハイサイドトランジスタＴｒ１１ａ，Ｔｒ１２ａのうち動作させるハイサイドトランジスタを選択するとともに、複数のローサイドトランジスタＴｒ２１ａ，Ｔｒ２２ａのうち動作させるローサイドトランジスタを選択する制御回路１４ａとを備える。 （もっと読む）

【課題】 パストランジスタのゲートを駆動するための外部回路がＭＯＳ回路に及ぼす負荷の軽減と転送速度向上、および転送された論理信号のハイレベルが低下する現象を軽減したＭＯＳ回路を提供すること。
【解決手段】 四端子二重絶縁ゲート電界効果トランジスタのソースまたはドレインの一方を論理信号入力ノードに接続し、他方のドレイン又はソースを論理信号出力ノードに接続し、第一ゲートを制御信号入力ノードに接続し、第二ゲートを抵抗の一端に接続し、その他端を閾値電圧制御ノードに接続するＭＯＳ回路。 （もっと読む）

【課題】信号のＤｕｔｙを一定に保つことができるレシーバアンプ回路を提供する。
【解決手段】閾値電圧出力回路１０は、第１のＣＭＯＳインバータＩＶ２の閾値電圧を出力する。基準電流制御回路１２は、基準電流の大きさを制御する。差動増幅回路１６は、２つの入力端子から入力される信号を差動増幅する。カレントミラー回路１５は、基準電流制御回路１２に基準電流を供給し、基準電流のミラー電流を差動増幅回路１６に供給する。第１のＣＭＯＳインバータＩＶ２の入力端子Ｃ’と、差動増幅回路１６の第１の出力端子Ｃとが接続され、基準電流制御回路１２は、閾値電圧出力回路１０が出力する閾値電圧と第１のＣＭＯＳインバータＩＶ２の入力電圧の差分に基づいて基準電流の大きさを制御する。 （もっと読む）

【課題】回路規模が小さく、電源電圧の低下を高精度に検知することができる低電圧検知回路を提供する。
【解決手段】従来例の低電圧検知回路２０の代わりに、電圧フォロワー型オペアンプ３０、Ａ／Ｄ変換器３２を利用して低電圧検知を行うようにした。即ち、基準電圧発生回路１４から基準電圧Ｖｒｅｆは電圧フォロワー型オペアンプ３０を通して、Ａ／Ｄ変換器３２に印加される。電圧フォロワー型オペアンプ３０を用いるのは出力インピーダンスを下げるためである。基準電圧Ｖｒｅｆは電源電圧Ｖｄｄに依存せず、Ａ／Ｄ変換器３２の変換値（デジタル値）は電源電圧Ｖｄｄに依存して変化することから、その変換値により、電源電圧Ｖｄｄを検知することができる。そして、レジスタ２３にセットされたＡ／Ｄ変換器３２の変換値（デジタル値）をフラグとして、従来と同様にマイクロコンピュータの状態設定が行われる。 （もっと読む）

【課題】ＦＥＴの耐圧が低下しても電源電圧を保つ。
【解決手段】抵抗５、ｎ型ＭＩＳＦＥＴ（単にＦＥＴと略す）１、２を電源ＶＤＤとグラウンドの間に直列に接続する。ＦＥＴ１のドレイン端子とＦＥＴ２のソース端子を接続し、ＦＥＴ１のソースおよび基板端子をグラウンドに接続し、ＦＥＴ２のドレインを抵抗５を介して電源ＶＤＤに接続する。ＦＥＴ２の基板端子を電源ＶＳＵＢに接続する。ＦＥＴ１とＦＥＴ２の接続点ＶＣから、カソード側を接続点ＶＣに接続したダイオード３を介して電源ＶＤＨに接続する。また、接続点ＶＣから、アノード側を接続点ＶＣに接続したダイオード４を介して電源ＶＤＬに接続する。ＦＥＴ１、２の耐圧をＶＬとし、電源電圧ＶＤＤ≦ＶＬ＋ＶＳＵＢとする。また、ＶＤＨ＝ＶＳＵＢ＋ΔＶ（ΔＶ＝０〜０．７Ｖ）、ＶＤＬ＝ＶＳＵＢ−ΔＶとする。 （もっと読む）

【課題】入力信号と出力信号のデューティ比を一定に保つことができるレベルシフタ回路及び情報再生装置を提供する。
【解決手段】レベルシフタ回路１００は、トランジスタＭ１〜Ｍ６、インバータＩ１〜Ｉ５、ノードＰ１〜Ｐ３を有するレベルシフタ回路において、ノードＰ２の電位をインバータＩ１により反転して出力信号を出力する経路と、ノードＰ１の電位をインバータＩ２及びＩ３を通じて出力する経路との２種類の信号伝播経路を設ける。 （もっと読む）

【課題】同期クロックの振幅を増加させ、データと同期クロックのスキューを最小化できるようにした半導体記憶装置のデータ出力回路を提供する。
【解決手段】半導体記憶装置の内部から読み出した複数のデータを第１制御信号に応じて前記半導体記憶装置の外部に出力する複数の第１ドライブ手段と、前記第１制御信号を用いて前記第１ドライブ手段のデータ出力サイクルに同期した第２制御信号を生成して、前記半導体記憶装置の外部に出力する第２ドライブ手段と、前記第１制御信号を用いて前記第２制御信号の振幅を補正する振幅補正手段とを含む。 （もっと読む）

【課題】高速かつ広い入力電圧レンジの入力信号を受け取り、信号品質を悪化させることなく、所定の出力電圧レンジの出力信号に変換して出力する入力バッファを提供する。
【解決手段】本発明の入力バッファは、所定のコモンモード電圧であって、所定振幅の入力信号を受け取り、後段のバッファの入力信号として入力可能な最大のコモンモード電圧を持つ、所定の出力電圧レンジの出力信号を出力する第１のバッファと、第１のバッファの出力信号のコモンモード電圧を段階的に低電位側にシフトして低下させた出力信号を出力する第２のバッファと、第２のバッファの出力信号のコモンモード電圧をさらに低電位側にシフトし、コア電源の電圧レンジで動作するロジック回路のしきい値電圧とほぼ一致する電圧まで低下させた出力信号を出力する第３のバッファとを備えている。 （もっと読む）

【課題】高速化が可能であるとともにスリューレートが制御可能な出力駆動回路を提供すること。
【解決手段】出力駆動回路は、プリドライバーＰｒｅ＿Ｄｒｖと、出力ドライバーＯｕｔ＿Ｄｒｖとを含む。入力信号ＩＮに応答するＣＭＯＳインバータＭＰ１、ＭＮ１のＭＰ１のソースと電源電圧Ｖｄｄとの間にバイアスＰチャンネルＭＯＳトランジスタＭＰ２を接続し、ＭＰ１のソースとＭＰ２のドレインの間の接続ノードＰＳと接地電圧ＧＮＤとの間にＮチャンネルＭＯＳトランジスタＭＮ４のゲート容量による容量Ｃ１を接続する。Ｏｕｔ＿Ｄｒｖの出力ＮチャンネルＭＯＳトランジスタＭＮ３と容量Ｃ１を形成するＭＮ４とは、同一製造プロセスにより形成される。ＩＮがハイレベルの期間の容量Ｃ１のプリチャージ電荷がＩＮのローレベル変化時のノードＮ２の上昇を高速化して、ＭＰ２の電流ＩｐとＭＮ３のゲートＭＯＳ容量Ｃ２とによりスリューレートが制御される。 （もっと読む）

【課題】伝送路による減衰量に対応してプリエンファシスの強度を適切に調整することが可能なプリエンファシス調整方式を提供する。
【解決手段】第１の調整工程にて入力バッファ回路のしきい値を入力バッファ回路の受信端におけるデエンファシス電圧に一致させる。次に、第２の調整工程にて出力バッファ回路からランダムデータを送信させ、フリップフロップの出力値が常に“０”になるまで、または第２の調整工程にて出力バッファ回路から繰り返しパターンデータを送信させ、可変遅延器によりクロックの遅延量を変化させつつ入力バッファ回路の出力信号のラッチ動作を複数回実施させ、フリップフロップから出力された“０”の数が所定数に達するまで、出力バッファ回路のプリエンファシスの強度を変化させて第１及び第２の調整工程を繰り返し実施する。 （もっと読む）

【課題】安価に且つ精度良く遅延量の調整すなわちタイミング調整を行うことができるデータ通信装置を提供する。
【解決手段】外部機器２との間でクロックに同期したデータ送受信を行うデータ通信装置において、高周波の元クロックを分周して基準クロックを生成し出力する基準クロック発生手段１２と、カスケード接続された複数段のシフトレジスタ１３ａ，…，１３ｍで構成され基準クロックを取り込み所定遅延量だけ遅延させた遅延基準クロックを生成し出力するクロック遅延手段１３と、前記手段１２および１３の一方から出力されるクロックを外部機器２に出力するクロック出力手段１４と、前記手段１２および１３の他方から出力されるクロックにより動作し外部機器２から読み出されたデータを受信するデータ入力手段１５とを備える。 （もっと読む）

エッジレートの制御回路及び方法は、多様な回路装置及び方法を用いてインプリメントされる。そのような方法の１つを使用して、バスの出力信号は、分離スイッチ(106)を用いてトランジスタ(108)のゲートから帰還コンデンサ(106)を切り離すことによって制御される。トランジスタ(108)は、出力信号を制御するのに用いられる。スイッチ(112)を用いて帰還コンデンサ(116)に選択的に結合される電荷分配コンデンサ(114)を用いて、所定量の電荷が、帰還コンデンサ(116)から取り除かれる。スイッチ(112)は、出力電圧に達した出力信号に応答してイネーブルとなり、かつ、基準電圧に達した電荷分配コンデンサ(114)に応答してディスエーブルとなる。
（もっと読む）

【課題】本発明は部品点数を少なくして小型化するとともに、損失の少ない入力回路を提供する。
【解決手段】スイッチ３を用いて汎用ＩＣ９に信号が入力される非絶縁型入力回路において、ダイオード５のアノードに第１の抵抗４が接続され、前記第１の抵抗４の他端が機器電圧２に接続され、前記ダイオード５のアノードと前記第１の抵抗との接続部が前記スイッチ３に接続され、前記スイッチ３の別端が前記機器電圧２の接地側に接続され、前記ダイオード５のカソードが前記機器電圧２から論理回路電圧分低い論理接地点６に第２の抵抗７を介して接続されるとともに、前記ダイオード５のカソードの信号が前記汎用ＩＣ８に接続されたものである。 （もっと読む）