【課題】半導体記憶装置の面積を減少、かつインピーダンス特性を改善させることのできる半導体記憶装置のデータ出力ドライブ回路を提供する。
【解決手段】要求される複数のドライブインピーダンス値を組み合わせによって実現できるように、前記要求される複数のドライブインピーダンス値の数に比べて少ない数からなり、互いに異なるインピーダンス値が設定された複数のドライブ手段と、前記要求される複数のドライブインピーダンス値になるように、前記複数のドライブ手段の動作を独立的に制御するドライブ制御手段とを含む。 （もっと読む）

【課題】 データ伝送品質を落とさず、出力バッファ回路の出力抵抗値を常に所定の値になるように制御する半導体集積回路を得る。
【解決手段】出力抵抗制御出力バッファ回路２のラッチ回路部１６及び１７のＤラッチ６０〜６３及び６５〜６８はＴ入力に出力抵抗制御トリガ信号ＳＴＲＢを共通に受け、Ｄラッチ６０〜６３のＤ入力にプルアップビット制御信号Ｕ０〜Ｕ３を受け、Ｄラッチ６５〜６８のＤ入力にプルダウンビット制御信号Ｄ０〜Ｄ３を受ける。ラッチ回路部１６及び１７でラッチされたデータそれぞれでトランジスタＱＵ０〜ＱＵ３及びトランジスタＱＤ０〜ＱＤ３の出力抵抗値を制御する。上記した出力抵抗制御トリガ信号ＳＴＲＢは、プルダウンビット制御信号Ｄ０〜Ｄ３及びプルアップビット制御信号Ｕ０〜Ｕ３が決定する出力抵抗制御信号決定期間から十分経過したの後に“Ｈ”となる信号である。 （もっと読む）

【課題】インピーダンス特性を改善してレイアウト面積を縮小させるようにした半導体メモリ装置のドライバ制御装置及び方法を提供する。
【解決手段】コード値に応じてインピーダンスが設定される少なくとも１つ以上のドライビング手段、前記少なくとも１つ以上のドライビング手段各々のインピーダンスを設定するための第１コード及び第２コードを出力するインピーダンス調節手段と、タイミングデータに該当する時間の間、調整コードを出力するドライビング強化制御手段と、前記少なくとも１つ以上のドライビング手段のドライビング能力が強化するように前記調整コードを用いて前記第１コード及び第２コード値を調整した第１強化コード及び第２強化コードを出力するドライビング強化手段とを含む。 （もっと読む）

【課題】ＳＯＩ型のＭＯＳトランジスタを用いたデータ保持型フリップフロップに対するボディーバイアス制御をその動作状態に応じて最適化する。
【解決手段】ＳＯＩ型のＭＯＳトランジスタから成る複数個の回路は、電源スイッチ（１０）による選択的な電源遮断の対象にされるマスタラッチ部（ＭＬＡＴ）と選択的な電源遮断の非対象にされるスレーブラッチ部（ＳＬＡＴｄｒ）とから成るフリップフロップを有する。スレーブラッチ部は電源非遮断状態においてＭＯＳトランジスタの閾値電圧が小さくなるようにボディーバイアス制御され、電源遮断状態においてＭＯＳトランジスタの閾値電圧が大きくなるようにボディーバイアス制御される。これにより、電源非遮断状態においてフリップフロップの高速化が保障され、マスタラッチ部の動作電源遮断状態においてスレーブラッチ部におけるサブスレッショルドリーク電流が低減される。 （もっと読む）

【課題】電源投入時にパワースイッチ回路に流れるラッシュ電流の値を高精度に設定すること。
【解決手段】ＬＳＩの内部回路Ｉｎｔ＿Ｃｉｒには、パワースイッチ回路ＰＳＷＣのレギュレータＶＲｅｇの出力トランジスタＭＰ１から内部電源電圧Ｖｉｎｔが供給される。パワースイッチ回路ＰＳＷＣは、制御回路ＣＮＴＲＬＲと、起動回路ＳＴＣを含む。外部電源の投入の初期期間Ｔｉｎｔには起動回路ＳＴＣは、出力トランジスタＭＰ１の出力電流Ｉｓｕｐが時間変化に対して略一定の増加量となるように出力トランジスタＭＰ１を制御して、１次のラッシュ電流を低減する。起動回路ＳＴＣにより制御された出力電流Ｉｓｕｐによる負荷容量Ｃの充電による内部電源電圧とレギュレータＶＲｅｇからの電源電圧Ｖｉｎｔとの差ΔＶを所定の範囲に設定して、２次のラッシュ電流を低減する。 （もっと読む）

【課題】電力ロスがなく出力電圧として入力電圧に等しい電圧を安定して出力することができる電圧選択回路を提供する。
【解決手段】第１のインバータＩＮＶ１及び第３のインバータＩＮＶ３に制御信号が入力され、第１のインバータＩＮＶ１の出力が第２のインバータＩＮＶ２及び第４のＭＯＳＦＥＴ（Ｍ１２）のゲートに、第２のインバータＩＮＶ２の出力が第１のＭＯＳＦＥＴ（Ｍ９）のゲートに、第３のインバータＩＮＶ３の出力が第４のインバータＩＮＶ４及び第３のＭＯＳＦＥＴ（Ｍ１１）のゲートに、第４のインバータＩＮＶ４の出力が第２のＭＯＳＦＥＴ（Ｍ１０）のゲートに夫々入力されるように接続し、第２のＭＯＳＦＥＴ（Ｍ１０）のソースに制御信号によって選択される第１の入力電圧Ｖ１が、第４のＭＯＳＦＥＴ（Ｍ１２）のソースに制御信号ＩＮによって選択される第２の入力電圧Ｖ２が入力されるように電圧選択回路を構成する。 （もっと読む）

【課題】ＬＶＤＳ出力回路と二値化出力回路との統合によって面積削減を行い、出力部分の負荷を軽減し、出力信号の特性の向上を図る。
【解決手段】２個の入力１０３，１０４と、２個の出力１０５，１０６とを持つ信号出力回路１００の内部構成が、ＬＶＤＳ信号出力回路１０１の内部に二値化信号出力回路１０２を含んだ構成、又は二値化信号出力回路１０２をベースにＬＶＤＳ信号出力回路１０１としての機能を付加したものである。それら２つの機能を、出力形式切り替え信号１０７によって選択して出力させる。２系統の出力信号の切り替えは、回路内部の制御信号の流れを切り替えるだけで可能となり、従来の出力部分にあった切り替え用のスイッチは不要となる。 （もっと読む）

【課題】ＴＡＤ方式のＡ／Ｄ変換回路において、パルス遅延回路を再起動するまでの待ち時間を短縮して高速な連続動作を可能とすること、更には、高速な連続動作を可能としつつ回路規模を削減すること。
【解決手段】Ａ／Ｄ変換を実行する毎に、休止期間を挿入してパルス遅延回路１０及び周回数カウンタ１３を初期化するため、ラッチ＆エンコーダ１１及びラッチ回路１４が出力する数値データをそのままＡ／Ｄ変換データとして使用することができる。また、パルス遅延回路１０の起動，休止を制御する起動制御信号ＲＲ及び周回数カウンタ１３を初期化するカウンタ初期化信号ＲＣを生成する制御信号生成回路１５は、遅延回路１６と論理回路１７〜１９により構成されたエッジ検出回路からなり、サンプリングクロックＣＫＳの周期より短い休止期間を設定できるため、高速な連続動作が可能となる。 （もっと読む）

【課題】高周波数の信号の送信に好適な信号伝送配線を有しており、かつこの信号伝送配線の特性を調整することができる半導体装置を提供する。
【解決手段】本発明に係る半導体装置は、信号を伝送する信号伝送配線２０と、信号伝送配線２０にゲート電極が接続されたＭＯＳ容量素子１０と、ＭＯＳ容量素子１０のソース及びドレインそれぞれに接続され、該ソース及びドレインに電位を与える第１の電位設定配線３０と、ＭＯＳ容量素子１０のウェルに接続され、該ウェルに電位を与える第２の電位設定配線４０とを具備する。第１の電位設定配線３０及び第２の電位設定配線４０それぞれの電位を調節することにより、信号伝送配線２０で生じるジッターを調節することができる。 （もっと読む）

【課題】アナログブロックを排除し、かつオープン−ループ構造を有するスルー−レートが制御された半導体素子の出力ドライバー及びドライビング方法を提供すること。
【解決手段】既存のＰＬＬ又はＤＬＬ基盤の出力ドライバー制御技術の問題点は、アナログブロックを含み、廃−ループ回路で実現されるという点に起因する。本発明では、出力ドライバー制御のために、ＣＭＯＳデジタルロジックを使用することによりチップ面積及び電力消費の低減が可能なようにし、オープン−ループ構造の遅延ラインと論理演算方式の採択を介してクロック−オン−ディマンド（clock-on-demand）を実現した。 （もっと読む）

【課題】ＰＶＴが変動する場合にも安定したスルーレートを維持できる出力ドライバを提供する。
【解決手段】本発明は、プリプルアップドライブ信号に応答し、プリプルアップドライブ動作を行うためのプリプルアップドライブ部と、プリプルダウンドライブ信号に応答し、プリプルダウンドライブ動作を行うためのプリプルダウンドライブ部と、前記プリプルアップドライブ部及び前記プリプルダウンドライブ部の出力信号に応答し、データを駆動するためのドライブ部と、前記ドライブ部のスルーレート変動を感知し、前記プリプルアップドライブ部及びプリプルダウンドライブ部を制御するためのスルーレート補償制御部とを備える。 （もっと読む）

【課題】信号を出力する第１論理回路の第１電源電圧と、該信号が入力される第２論理回路の第２電源電圧との大小に関係なく使用することができるレベルシフト回路を得る。
【解決手段】第１制御回路１１によって、第１電源電圧Ｖｄｄ１があらかじめ設定された所定値α以下になると第１のスイッチング素子ＳＷ１をオフすると共に、第１電源電圧Ｖｄｄ１が所定値αを超えている場合は第１のスイッチング素子ＳＷ１をオンし、第２制御回路１２によって、第２電源電圧Ｖｄｄ２があらかじめ設定された所定値β以下になると第２のスイッチング素子ＳＷ２をオフすると共に、第２電源電圧Ｖｄｄ２が所定値βを超えている場合は第２のスイッチング素子ＳＷ２をオンして、入力端子ＳＩＮに入力された信号をラッチ回路１３でレベルシフトさせて出力端子ＯＵＴに出力させるようにした。 （もっと読む）

【課題】
ジッタを低減し、消費電流の低減を図るプリエンファシス機能を備えた出力バッファ回路の提供。
【解決手段】
差動入力対（INT、INB）よりデータ信号を差動入力する第１の差動対トランジスタ（N1、N2）と、差動入力対（EMT、EMB）よりエンファシスデータ信号を差動入力する第２の差動対トランジスタ（N3、N4）を備え、第１、第２の差動対トランジスタのドレインはそれぞれ共通接続され、トランジスタ（P1）を含む出力抵抗回路と、トランジスタ(P2)を含む出力抵抗回路を介して電源（VDD）に接続され、データ信号とエンファシスデータ信号を入力し、プリエンファシス時とそれ以外とで異なる値の出力信号を出力し、該出力信号がトランジスタ（P1、P2）に入力される論理回路（EX-NOR）を備え、プリエンファシス時に、出力抵抗の値を相対的に大とし、デエンファシス時には、出力抵抗の値を相対的に小とする。 （もっと読む）

【課題】差動出力回路を構成するトランジスタの信号を伝える速度にばらつきがあったり、差動出力回路に入力される電源電圧に変化が生じた場合等に発生するクロスポイントの変動を、少ない素子で、小さくすることが可能な差動出力回路を提供すること。
【解決手段】正信号出力回路2と負信号出力回路3に、P型トランジスタ4に送る信号の遅延を形成し、N型トランジスタを含む遅延回路8と、N型トランジスタ5に送る信号の遅延を形成し、P型トランジスタを含む遅延回路9をそれぞれ設け、遅延回路9は、入力された信号37をP型トランジスタの信号を伝達する速度に応じて遅延し、遅延回路8は、入力された39信号N型トランジスタの信号を伝達する速度に応じて遅延することを特徴とする差動出力回路1である。 （もっと読む）

【課題】 個体やＩＣ面内のばらつきがあっても増幅回路の出力振幅を一定にする。
【解決手段】 増幅回路100からのパルス出力信号がコンパレータ１の−側入力端子とコンパレータ２の＋側入力端子、出力信号のハイレベルに対応するVref20がコンパレータ１の＋側入力端子、出力信号のロウレベルに対応するVref21が−側入力端子に接続される。/EX-OR３はコンパレータ１とコンパレータ２の出力が同レベルのときにハイレベルを出力する。LPF４は出力信号の振幅が小さ期間においては、/EX-OR３からのハイレベルが入力するとハイレベルとロウレベルの中間レベルに向かって進む信号を出力し、電圧参照回路５はLPF４の出力に応答して電流源の電流を増減するための参照電圧を電流源８に供給する。 （もっと読む）

【課題】 信号の減衰を防止し、素子内でインピーダンスマッチングが取れるＳＡＷフィルタモジュールおよび信号伝送装置を提供する。
【解決手段】 ＳＡＷフィルタモジュール１０は、ＳＡＷフィルタ２０と、前記ＳＡＷフィルタ２０の入力側および出力側に接続されたマッチング回路と、前記ＳＡＷフィルタ２０の入力側および出力側の少なくともいずれか一方に接続された信号増幅回路と、を備えた構成である。そしてマッチング回路、またはマッチング回路と信号増幅回路は、バッファ３２，３４を構成している。 （もっと読む）

【課題】少数のＭＯＳで構成することができ、基板電流を回避することができる、３値論理インバータ回路を提供すること。
【解決手段】第１から第４のＭＯＳを備え、第１から第４のＭＯＳのゲート端子に、共通の入力信号を入力可能とし、第１のＭＯＳ及び前記第３のＭＯＳにおける、サブストレート端子を第１の基板電圧に接続すると共に、ソース端子を第１の信号電圧に接続し、第２のＭＯＳ及び前記第４のＭＯＳにおける、サブストレート端子を第２の基板電圧に接続すると共に、ソース端子を第２の信号電圧に接続し、第３のＭＯＳのドレイン及び第４のＭＯＳのドレインを相互に接続すると共にこの接続点を第２のＭＯＳのソース端子に接続し、あるいは、第１のＭＯＳのドレイン及び第２のＭＯＳのドレインを相互に接続すると共にこの接続点を第３のＭＯＳのソース端子に接続した。 （もっと読む）

【課題】可変なレートまたは様々な送信プロトコルを用いたデータ転送用に使用される送信器において、可変にスルーレートを制御すること。
【解決手段】本発明が提供する選択可能なスルーレートを有する送信器ドライバ回路は、可変のスルーレートを有するドライバ入力信号を生成するプリドライバ回路と、プリドライバ回路からスルーレートの制御された信号を受信するドライバ回路とを備える。このプリドライバ回路は、入力にて受信された信号に関連するプリドライバ出力信号を駆動するように選択的に動作可能である、複数のプリドライバステージと、少なくとも１つのスルーレート制御信号に応答する制御回路とを備え、制御回路は、プリドライバステージを選択的にイネーブルにして、プリドライバ出力信号スルーレートを変更させるように動作し、ドライバ回路は、プリドライバ出力信号のスルーレートに関連するスルーレートを有するドライバ出力信号を生成する。 （もっと読む）

【課題】 ホストデバイスとスレーブデバイスとを備えた電子回路において、スレーブデバイスに供給する信号波形に生じる欠陥を軽減する。
【解決手段】 フレキシブル配線１３を介してスレーブデバイス４０に供給する信号に基づいてハイレベルまたはローレベルの信号を出力する出力バッファ２２ａと、スレーブデバイス３０に供給する信号に基づいてハイレベルまたはローレベルの信号を出力する出力バッファ２２ｂと、出力バッファ２２ａ，２３ａのドライブ能力をそれぞれ設定するバッファ設定部２３ａ，２３ｂと、バッファ設定部２３ａ，２３ｂによる上記ドライブ能力の設定を制御するホストＣＰＵ２１とを備える。ホストＣＰＵ２１は、各スレーブデバイスへの供給信号に波形鈍り，オーバーシュート，アンダーシュート等の欠陥が生じることを防止または軽減するように各出力バッファ２２ａ，２２ｂのドライブ能力を制御する。 （もっと読む）

【課題】 ノイズが大きい環境下で、高精度なインピーダンス調整を可能ならしめ，かつその回路規模が小さくコストパフォーマンスに優れるインピーダンス制御回路およびインピーダンス制御方法を提供する。
【解決手段】 第１のバイナリカウンタ（ｎビット）と，第２のバイナリカウンタ（ｎ＋ｋビット）と，タイミング制御回路とを備える。第１のバイナリカウンタは、整合回路のレプリカにｎビットのインピーダンス制御コードを順次送出する。第２のバイナリカウンタは、整合回路のレプリカの出力とレファレンス電圧との比較結果に基づき、比較結果が１となる回数をカウントする。タイミング制御回路は、この一連の制御を２^ｋ回繰り返して行い、第２のバイナリカウンタの上位ｎビット出力を取り込む。そして、上位ｎビット出力を、タイミング信号とともに整合回路に送信して当該整合回路のインピーダンス値を所望の値に制御する。 （もっと読む）