【課題】低振幅の入力信号を高速に高振幅信号に変換するレベルシフト回路を提供する。
【解決手段】第１及び第２の出力端子の一方を第１電圧レベルに設定する第１のレベルシフト回路１０と、第２の電圧端子と、前記第１及び第２の出力端子との間に接続され、前記第１及び第２の出力端子の他方を第２電圧レベルに設定する第２のレベルシフト回路２０と、第１の制御信号に基づき、第１及び第２の入力信号が第１及び第２の入力端子に入力される時点で前記第２電圧レベルとされる一つの出力端子について、前記一つの出力端子と第２の給電端子間の電流経路を、前記第１及び第２の入力信号が前記第１及び第２の入力端子に入力される時点を含む所定期間、切断し、前記所定期間の後、前記一つの出力端子と前記第２の給電端子間の電流経路の切断を解除する制御を行う手段を備え、前記第１及び第２の出力端子の出力振幅は、前記第１及び第２の入力信号の振幅よりも大きい。 （もっと読む）

【課題】高耐圧回路の素子破壊を防止する際、半導体チップ面積の増大を軽減する。
【解決手段】半導体集積回路ＩＣは、高電源電圧で動作する高耐圧回路１００、２００と低電源電圧で動作する低耐圧回路３００、４００を内蔵する。入力信号Ａに応答して、高耐圧回路の第１素子５と第２素子３はオン状態とオフ状態に、低耐圧回路の第３素子７と第４素子８はオフ状態とオン状態に制御される。この状態において、高電源電圧供給端子に所定レベルのサージ電圧が供給される。この状態で、初期サージ電流が第１素子５と第２素子３の容量を介して低耐圧回路の出力端子Ｙに流入する。出力端子Ｙの電圧降下は、高耐圧回路の第２素子３のターンオン電圧に設定される。第２素子３はオフ状態からオン状態に制御されて、サージ電圧のエネルギーを吸収するサージ吸収電流が第１素子５と第２素子３に流入する。 （もっと読む）

【課題】ＯＮ状態とＯＦＦ状態のコントラスト（Ｈｉｇｈ／Ｌｏｗ比）が高く、消費電力が少なく、端子数および配線数が少ない回路を提供する。
【解決手段】半導体回路は、複数個のＮＯＴ回路が縦続接続され、最終段のＮＯＴ回路の出力端子と初段のＮＯＴ回路の入力端子とが接続されている。ＮＯＴ回路は、ゲート１１とソース１３とが一体構造で形成され、ゲート１０が入力端子３に接続され、ドレイン１２が出力端子５に接続され、ゲート１１およびソース１３がグランド端子６に接続されたインプレーンダブルゲートトランジスター１と、ゲート２０，２１およびソース２３が一体構造で形成され、ゲート２０，２１およびソース２３がインプレーンダブルゲートトランジスター１のドレイン１２に接続され、ドレイン２２がバイアス端子４に接続された自己バイアス型インプレーントランジスター２とから構成される。 （もっと読む）

【課題】 高耐圧プロセスを使用することなく、回路的に高耐圧化したレベルシフト回路を実現できるようにする。
【解決手段】 一対のＣＭＯＳインバータを有し一方のインバータの出力ノードを他方のインバータのＰチャネル型ＭＯＳトランジスタのゲート端子に交差結合してなるラッチ回路（２２）と、該ラッチ回路のいずれか一方の出力ノードに接続されたＣＭＯＳインバータからなる出力段（２３）とを有するレベルシフト回路において、ラッチ回路を構成する一対のＣＭＯＳインバータの各Ｐチャネル型のＭＯＳトランジスタ（Ｍｐ１，Ｍｐ２）とＮチャネル型のＭＯＳトランジスタ（Ｍｎ１，Ｍｎ２）との間に、ゲート端子が電源電圧と接地電位の中間の電位が印加される第３電圧端子（ＦＧＮＤ）に接続されたＰチャネル型のＭＯＳトランジスタ（Ｍｐ４，Ｍｐ５）をそれぞれ直列形態で設けた。 （もっと読む）

【課題】入力信号が電源電圧の半分程度である場合に、低耐圧のトランジスタを用いながら高電圧の信号を出力する回路を提供する。
【解決手段】入力信号が電源電圧の半分程度である場合には、図１に示すような第３の第１導電型トランジスタを備える出力回路を考える。図１において、入力信号が電源電圧の半分程度まで上昇すると、第１及び第２の第２導電型トランジスタはオン状態になる。すると、出力信号は０Ｖに向かって低下を始める。その際に、出力信号の低下に伴って第３の第１導電型トランジスタがオン状態になり、第２の第１導電型トランジスタをオフすることができる。その結果、出力信号に対する電源電圧の影響を排除し、ロウレベルとして０Ｖを出力する出力回路が提供される。 （もっと読む）

【課題】高耐圧トランジスタを用いないで高電圧出力と高速出力とを両立させる出力バッファ回路を提供する。
【解決手段】第１及び第２の電源が供給され、第１の電源系の入力論理信号を第２の電源系の出力論理信号に変換して出力する出力バッファ回路であって、第２の電源と接地との間にソースドレインが直列に接続された第１乃至第４のトランジスタと、第２の電源電圧が大きいときに、第１の電源電圧を出力し、第２の電源電圧が小さいときに接地電圧を出力する第１制御電圧生成回路と、入力論理信号が接地レベルのときに第２の電源の電圧値を出力し、入力論理信号が第１の電源電圧レベルのときに第１制御電圧生成回路の出力電圧と略同一電圧レベルの信号を出力する第２制御電圧生成回路と、を備える。 （もっと読む）

【課題】従来の差動増幅器は出力ノードから出力される差動信号の振幅レベルが十分確保できない可能性があった。
【解決手段】第１の電源端子と第１、第２のノード間にそれぞれ接続され、入力差動信号に導通状態が制御される第１、第２の能動負荷回路と、前記第１、第２のノードと第１、第２の出力ノード間にそれぞれ接続される第３、第４の能動負荷回路と、前記第１、第２の出力ノードと第２の電源端子との間にそれぞれ接続され、前記第２、第１のノードの電位に応じて導通状態が制御される第５、第６の能動負荷回路とを有し、前記第３、第４の能動負荷回路が前記入力差動信号に応じて導通状態が制御される第１の構成、前記第５、第６の能動負荷回路がそれぞれ前記第１、第２の出力ノードの電位に応じても導通状態が制御される第２の構成の少なくともどちらか一方の構成を有する差動増幅回路。 （もっと読む）

【課題】電源電圧の定格範囲のうち最大値で駆動される場合にも特性の劣化を抑制することができるレベルシフト回路を提供する。
【解決手段】レベルシフト回路２Ａは、第１入力端子１１、第２入力端子１２、第３入力端子１３、第１出力端子２１、第２出力端子２２、第１ＰＭＯＳトランジスタ３１、第２ＰＭＯＳトランジスタ３２、第１ＮＭＯＳトランジスタ４１、第２ＮＭＯＳトランジスタ４２、第１バッファ回路５１Ａ、第２バッファ回路５２Ａおよび第１インバータ回路６０を備える。第１バッファ回路５１Ａは、ＰＭＯＳトランジスタＱＰ_１１およびＮＭＯＳトランジスタＱＮ_１１からなる前段のインバータ回路と、ＰＭＯＳトランジスタＱＰ_１２およびＮＭＯＳトランジスタＱＮ_１２からなる後段のインバータ回路とが、縦列接続されて構成され、更にＰＭＯＳトランジスタＱＰ_１３を備える。 （もっと読む）

【課題】回路によりトランジスタの高耐圧化を図り、信頼性の向上、あるいは設計・プロセス裕度の拡大を図った表示装置を提供する。
【解決手段】単チャネルシフトレジスタを有し、前記単チャネルシフトレジスタは、多段に縦続接続されるｎ（ｎ≧２）個の基本回路を有し、前記基本回路は、Ｖ１の基準電圧が印加される電源線に第１の電極が接続される第１のトランジスタと、第１の電極が、前記第１のトランジスタの第２の電極に接続され、制御電極に、Ｖｃのバイアス電圧が印加される第２のトランジスタとを有し、前記第１のトランジスタがオフ状態のときに、前記第２のトランジスタの第２の電極に印加される最大電圧をＶ２とするとき、Ｖ１＜Ｖｃ＜Ｖ２を満たし、前記基本回路は、制御電極が、前記第２のトランジスタの第２電極に接続されるセット用トランジスタと、前記セット用トランジスタの第２電極と制御電極との間に接続される容量素子とを有する。 （もっと読む）

相対的に大きな電圧範囲を有するデジタル入力及び出力信号を扱うことができる高電圧論理回路が説明される。例示的設計において、高電圧論理回路は、入力ステージ、第2ス
テージ、及び出力ステージを含んでいる。入力ステージは、少なくとも1つの入力信号を
受信し、(i)第1の電圧範囲を有する少なくとも1つの第1の中間信号と、(ii)第2の電圧範
囲を有する少なくとも1つの第2の中間信号とを提供する。第2ステージは、第1及び第2の
中間信号を受信し当該信号を論理機能に基づいて処理し、(i)前記第1の電圧範囲を有する第1の駆動信号と、(ii)前記第2の電圧範囲を有する第2の駆動信号とを提供する。出力ス
テージは、前記第1及び第2の駆動信号を受信し、第3の電圧範囲を有する出力信号を提供
する。ここにおいて第3の電圧範囲は、前記第1及び第2の電圧範囲の各々より大きいもの
であってもよい。 （もっと読む）

【課題】高耐圧化可能な半導体集積回路を提供する。
【解決手段】本発明に係る半導体集積回路は、電源電位と接続された出力ノードと、出力ノードと電源電位より低電位である接地電位との間に直列に接続された第１のｎチャネル型トランジスター、第２のｎチャネル型トランジスターおよび第３のｎチャネル型トランジスターを有し、第１のｎチャネル型トランジスターの一端は、接地電位に接続され、他端は、第２のｎチャネル型トランジスターの一端に接続され、ゲート端子は、入力ノードに接続され、第２のｎチャネル型トランジスターの他端は、第３のｎチャネル型トランジスターに接続され、ゲート端子は、電源電位と接地電位との間に位置する第１中間電位に接続され、第３のｎチャネル型トランジスターの他端は出力ノードに接続され、ゲート端子は電源電位に接続されている。 （もっと読む）

【課題】高耐圧化可能な半導体集積回路を提供する。
【解決手段】本発明に係る半導体集積回路は、第１電位ノード〔VDD〕と接続された第１ノード〔VOUT〕と、第１ノード〔VOUT〕と第１電位ノードより低電位である第２電位ノード〔VSS〕との間に直列に接続された第１のｎチャネル型トランジスタ〔NT1〕および第２のｎチャネル型トランジスタ〔NT2〕を有し、第１のｎチャネル型トランジスタ〔NT1〕の一端は、第２電位ノード〔VSS〕に接続され、他端は、第２のｎチャネル型トランジスタの一端に接続され、ゲート端子は、第２ノード〔VIN〕に接続され、第２のｎチャネル型トランジスタ〔NT2〕の他端は、第１ノード〔VOUT〕に接続され、ゲート端子は、第１電位ノード〔VDD〕と第２電位ノード〔VSS〕との間に位置する第１中間電位〔VM1〕に接続されている。第２のｎチャネル型トランジスタにより分圧され、各トランジスタに印加される電圧を低減できる。 （もっと読む）

【課題】ｄｖ／ｄｔ耐量を満足するレベルシフト回路を提供し、高信頼性のインバータ回路を提供すること。
【解決手段】主電源２３の両端に、上アーム２３２のスイッチング素子ＩＧＢＴ２４及び下アーム２３３のスイッチング素子であるＩＧＢＴ２５が、トーテムポール接続され、ハーフブリッジを構成している。上アーム２３２のＩＧＢＴ２４を駆動制御する駆動回路のパルス発生回路３１はパルス状のオン、オフ信号を発生させ、レベルシフト用の高耐圧ｎＭＯＳ３２、及び高耐圧ｎＭＯＳ３３のゲート電極に与えられる。高耐圧ｎＭＯＳ３２、及び高耐圧ｎＭＯＳ３３のドレイン電極はそれぞれレベルシフト用抵抗３４及び３５の一方端に接続されるとともに、抵抗３４と高耐圧ｎＭＯＳ３３，抵抗３５と高耐圧ｎＭＯＳ３２の接続点の電位は、それぞれセット用の差分回路１１及びリセット用の差分回路１２に入力され正規の信号レベルか否かを判断される。 （もっと読む）

（２１３）は、特定レベルを検出するためのマルチ信号レベルの信号を受け付けるように適合された入力回路（Ｍ６，Ｍ６，Ｍ７）を持つ。これらの信号レベルは、第１信号レベルおよび、より大きな第２信号レベルを含む。入力回路の電子構成要素は、第２信号レベルよりも低い信頼性レベルを持っている。ラッチ回路（７１０）は、受け付けられた信号の検出レベルに合致する信号をラッチするために、入力回路（Ｍ６，Ｍ６，Ｍ７）に結合される。
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レベルシフタ（４１０）は少なくとも２つのプルダウン回路（Ｍ１，Ｍ２，４１２またはＭ３，Ｍ４，４２２）を持つ。この回路は、レベルシフタから出力される最大信号レベルより低い信頼性の限界を伴う電子構成要素で作られる。このレベルシフタはまた、プルダウン回路（Ｍ１，Ｍ２，４１２またはＭ３，Ｍ４，４２２）に結合されるタイミング回路（４１１，４２１）を持つ。このタイミング回路は、電子構成要素が経験する端子〜端子信号レベルが信頼性の限界を超えることを防止するプルダウン回路への、入力信号（入力，input_n）の印加時間を制御する。
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【課題】ほぼ１つの面内に形成された駆動電極と感知電極とを備えた高電圧駆動回路を提供する。
【解決手段】装置は、駆動回路と感知回路との間の信号の転送を、駆動電極および感知電極を介して容量性手段によって行い、かつＩＧＢＴなどの高電圧装置を高電圧トランジスタを使用せずに駆動することが可能にされ、これにより高電圧ゲート駆動回路及びＩＣを製造する場合、ＳＯＩなどの高価な製造工程を使用する必要がなくなる。 （もっと読む）

【課題】素子にかかる電圧ストレスを低減したゲート制御回路を提供する。
【解決手段】供給電圧より高電圧レベルの出力を供給してトランスファゲートＰ２を制御するＭＯＳトランジスタ回路において、２つのクランプ回路ＣＬＡＭＰ１，ＣＬＡＭＰ２が設けられる。第１クランプ回路ＣＬＡＭＰ１は、ポンプ電圧を供給するＰＭＯＳトランジスタＰ１のドレイン／ソースが所定電圧を超えないように、トランジスタＰ１のゲートとソース／ドレインとの間の電圧を確保する。第２クランプ回路ＣＬＡＭＰ２は、ＮＭＯＳトランジスタＮ１のゲートと同トランジスタＮ１のドレイン／ソースに接続される出力との間の電圧が所定量を超えないように保証する。２つのクランプ回路は、ゲートとソース／ドレインとの間の電圧を確保することによりドレイン／ソース端子が所定電圧を超えないようにし、それによりトランジスタＰ２にかかるゲートストレスを低減する。 （もっと読む）

【課題】電界ストレスの問題を解決するレベル変換回路を提供する。
【解決手段】第１の所定電位が印加される第１の端子と第２の所定電位が印加される第２の端子との間に接続され、第１の入力信号を第１の所定電位または第２の所定電位に変換して出力する第１の変換回路と、第３の所定電位が印加される第３の端子と第４の所定電位が印加される第４の端子との間に接続され、第１の変換回路の出力に応じた第２の入力信号を第３所定電位または第４の所定電位に変換して出力する第２の変換回路と、から構成されるレベル変換回路。 （もっと読む）

【課題】 単極性のトランジスタを用いたデジタル回路であっても、出力信号の振幅が小
さくなってしまうことを防ぎ、正常に動作する手段を有する半導体装置を提供する。
【解決手段】 ダイオード接続されたトランジスタ１０１がオフすることによって、トラ
ンジスタ１０２のゲートが、フローティング状態となる。そのとき、トランジスタ１０２
は、オン状態にあり、そのゲート・ソース間には電位差が生じている。
トランジスタ１０２がオン状態にあるため、トランジスタ１０２のソースの電位は上昇す
るが、トランジスタ１０２のゲート・ソース間の容量によって、ゲート・ソース間の電位
が保持されており、かつトランジスタ１０２のゲートはフローティングとなっているため
、容量結合効果によってトランジスタ１０２のゲートの電位も上昇する。その結果、出力
信号の振幅が小さくなることを防ぐことが出来る。 （もっと読む）

高電圧耐性の用途で用いるＩＯインターフェイス回路が提供される。このＩＯインターフェイス回路は、信号パッド、ならびにインターフェイス回路の電圧帰路に接続するように適合されたエミッタ、第１の制御信号を受け取るように適合されたベース、およびオープンコレクタ構成で信号パッドに直接接続されたコレクタを有する少なくとも１つの第１の寄生バイポーラ・トランジスタを含む。このインターフェイス回路は、寄生バイポーラ・トランジスタに結合されて第１の制御信号を発生する働きをするＭＯＳ制御回路をさらに含む。このＩＯインターフェイス回路は、インターフェイス回路の電圧源と信号パッドとの間に接続されたアクティブ・プルアップ回路をさらに含んでよい。
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