容量性信号結合を用いた高電圧駆動回路及び関連する装置及び方法
【課題】ほぼ１つの面内に形成された駆動電極と感知電極とを備えた高電圧駆動回路を提供する。
【解決手段】装置は、駆動回路と感知回路との間の信号の転送を、駆動電極および感知電極を介して容量性手段によって行い、かつＩＧＢＴなどの高電圧装置を高電圧トランジスタを使用せずに駆動することが可能にされ、これにより高電圧ゲート駆動回路及びＩＣを製造する場合、ＳＯＩなどの高価な製造工程を使用する必要がなくなる。
【解決手段】装置は、駆動回路と感知回路との間の信号の転送を、駆動電極および感知電極を介して容量性手段によって行い、かつＩＧＢＴなどの高電圧装置を高電圧トランジスタを使用せずに駆動することが可能にされ、これにより高電圧ゲート駆動回路及びＩＣを製造する場合、ＳＯＩなどの高価な製造工程を使用する必要がなくなる。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願）
本願は、２００８年２月１２日に出願されたFun Kok Chowらの「High Voltage Isolation Semiconductor Capacitor Digital Communication Device and Corresponding Package」という名称の米国特許出願第１２／０３２，１６５号の一部継続出願であり、優先権及びそこから生じる他の利点を主張する。この特許出願の全体は、参照することにより本願に組み込まれる。
【０００２】
（発明の分野）
本願で説明される本発明の種々の実施形態は、高電圧駆動回路に関する。
【背景技術】
【０００３】
従来技術で周知の高電圧アイソレーション通信装置には、光学装置、磁気装置、及び容量性装置が含まれる。従来技術の光学装置は一般に、光信号を送信及び受信するためにＬＥＤ及び対応するフォトダイオードを使用することによって、高電圧アイソレーションを実現しており、通常は高電力レベルが必要であり、また複数の通信チャネルが必要な場合は、動作上及び設計上の制約を受ける。従来技術の磁気装置は一般に、対向する誘導結合コイルを用いることによって高電圧アイソレーションを実現し、通常（特に、高いデータ転送速度が要求される場合）高電力レベルを必要とし、一般に少なくとも３つの別個の集積回路又はチップを使用することが必要であり、また電磁妨害（「ＥＭＩ」）の影響を受け易い。従来技術の容量性装置は一般に、複数の送信電極と受信電極の対を使用することによって高電圧アイソレーションを実現する。この場合、例えば、第１の電極の対がデータを送受信するために使用され、第２の電極の対が送信された信号をリフレッシュ又は保持するために使用される。
【０００４】
一般に電力システムの中で使用される幾つかの高電圧アイソレーション通信装置は、高電圧集積回路（ＨＶＩＣ）の中で実現され、高電位側絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）に対してレベルシフト及びゲート駆動を提供するように構成されている。従来のＨＶＩＣのゲート駆動装置は、高電圧のレベルシフト機能を行うために、高電圧トランジスタを使用する必要がある。そのようなＨＶＩＣゲート駆動装置は、シリコン・オン・インシュレータ（ＳＯＩ）技術などの複雑で高価な高電圧製造工程を必要とする。この技術は、半導体製造工程の中で従来のシリコン基板に対して、階層化シリコン・絶縁体・シリコン基板を使用する。ＳＯＩ技術の大きな欠点は、製造する場合に複雑になること、また基板の価格が著しく増加することである。さらに、ＳＯＩ技術を使用する費用は、ゲート駆動装置の低電圧側と高電圧側との間の高電圧ストレスの程度に対応し、これにより費用はさらに増大される。
【０００５】
必要なことは、高電圧アイソレーション通信装置が小型で、電力の消費が低減され、比較的高い転送速度でデータを転送することができ、改良された高電圧ブレイクダウン特性を有し、動作中は高電圧アイソレーション特性が維持され、安価に作ることができ、かつ従来のＣＭＯＳ工程を使用して製造することができることである。
【０００６】
幾つかの従来技術の装置及び方法の様々な態様に関連したさらに別の詳細は、１９９７年１２月２日付けの、「Combined trench and field isolation structure for semiconductor devices」という名称のGonzalesに対する米国特許第５，６９３，９７１号、２０００年１２月２６日付けの、「Data transfer method/engine for pipelining shared memory bus accesses」という名称のCarrに対する米国特許第６，１６７，４７５号、２００１年４月１０日付けの、「Low cost wideband RF port structure for microwave circuit packages using coplanar waveguide and BGA I/O format」という名称のDourietに対する米国特許第６，２１５，３７７号、２００１年１１月２０日付けの、「Low power radar level transmitter having reduced ground loop errors」という名称のDiedeに対する米国特許第６，３２０，５３２号、２００２年１２月３日付けの、「Crosstalk suppression in differential AC coupled multichannel 1C amplifiers」という名称のHeinekeらに対する米国特許第６，４８９，８５０号、２００３年３月２５日付けの、「1C package with integral substrate capacitor」という名称のSmithに対する米国特許第６，５３８，３１３号、２００３年６月３日付けの、「Multi-plate capacitor structure」という名称のHeinekeらに対する米国特許第６，５７４，０９１号、２００３年１２月９日付けの、「Semiconductor-based spiral capacitor」という名称のBikulciusに対する米国特許第６，６６１，０７９号、２００５年９月１３日付けの、「Ultra broadband capacitor assembly」という名称のNguyenらに対する米国特許第６，９４４，００９号、２００７年１月３０日付けの、「Data storage device and refreshing method for use with such device」という名称のFazanらに対する米国特許第７，１７０，８０７号、２００７年６月１４日付けの、「Enhanced coplanar waveguide and optical communication module using the same」という名称のHoonに対する米国特許公開第２００７／０１３３，９３３号、２００７年７月１２日付けの、「Communication system for data transfer between on-chip circuits」という名称のHanに対する米国特許公開第２００７／０１６２６４５号、２００５年１１月１日付けの、「Structures and methods for proximity communication using bridge chips」という名称のGueninらへの米国特許出願第１１／２６４，９５６号、及び２００５年６月１日付の、「Capacitor-related systems for addressing package/motherboard resonance」という名称のHesterらへの国際特許出願第ＷＯ／２００５／００１９２８号の中に記載されている。前述の特許及び特許出願は、参照することによってそれぞれ完全に本願に組み込まれるものとする。
【発明の概要】
【０００７】
幾つかの実施形態では、回路の低電圧部に接続された駆動入力を備え、第１の導電性の金属、合金、又は金属混合体から形成された少なくとも１つの駆動電極と、回路の高電圧部に接続された感知出力を備え、第２の導電性の金属、合金、又は金属混合体から形成された少なくとも１つの感知電極と、電気的絶縁層によって駆動電極及び感知電極から間隔を空けて配置された導電性グラウンド面基板と、低電圧部の一部を形成すると共に高電圧駆動回路に与えられる入力信号を受信するように構成され、駆動入力に動作可能に接続されかつ入力信号に基づいて駆動信号を送信するように構成された駆動回路と、高電圧部の一部を形成すると共に感知出力に動作可能に接続され、感知電極と駆動電極との間に送信された駆動信号を受信するようにかつ絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）を駆動するのに十分な振幅と電力とを有する少なくとも１つのゲート駆動出力信号を提供するように構成された受信回路と、を具備した高電圧駆動回路が提供される。この駆動電極と感知電極は実質的に１つの面内に配置され、容量性手段によってそれらの電極間で駆動信号を送信するように動作可能に構成されかつ互いに関して関連付けられ、ゲート駆動回路は非シリコン・オン・インシュレータＣＭＯＳ集積回路であり、また回路の低電圧部と高電圧部との間の高電圧アイソレーションは、容量性手段を介した駆動電極と感知電極とによって提供される。
【０００８】
別の実施形態では、回路の低電圧部に接続された駆動入力を備え、第１の導電性の金属、合金、又は金属混合体から形成された少なくとも１つの駆動電極を設けるステップと、回路の高電圧部に接続された感知出力を備え、第２の導電性の金属、合金、又は金属混合体から形成された少なくとも１つの感知電極を設けるステップと、電気的絶縁層によって駆動電極及び感知電極から間隔を空けて配置された導電性グラウンド面基板を設けるステップと、低電圧部の一部を形成すると共に高電圧駆動回路に与えられる入力信号を受信するように構成され、駆動入力に動作可能に接続されかつ入力信号に基づいて駆動信号を送信するように構成された駆動回路を設けるステップと、高電圧部の一部を形成すると共に感知回路に動作可能に接続され、感知電極と駆動電極との間に送信された駆動信号を受信するようにかつ絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）を駆動するのに十分な振幅と電力とを有する少なくとも１つのゲート駆動出力信号を提供するように構成された受信回路を設けるステップと、を含む高電圧駆動回路を作製する方法が提供される。この駆動電極と感知電極は実質的に１つの面内に配置され、容量性手段によってそれらの電極間で駆動信号を送信するように動作可能に構成されかつ互いに関して関連付けられ、ゲート駆動回路は非シリコン・オン・インシュレータＣＭＯＳ集積回路であり、また回路の低電圧部と高電圧部との間の高電圧アイソレーションは、容量性手段を介した駆動電極と感知電極とによって提供される。
【０００９】
さらに別の実施形態が本願で開示されるか、又は明細書及び図面を読んで理解すれば、当業者には明らかになるであろう。
【００１０】
本発明の種々の実施形態の様々な態様は、下記の明細書、図面及び請求の範囲から明らかになるであろう。
【００１１】
これらの図面は、必ずしも縮尺通りには描かれていない。同じ番号は、特に断りのない限り、図面全体を通して同じ部品又はステップを指している。
【図面の簡単な説明】
【００１２】
【図１】水平及び垂直のコンデンサ構造体を示す図である。
【図２】１つの平面内に配置された共面形駆動電極と感知電極を有する高電圧アイソレーション半導体通信装置の実施形態を概略的に示す図である。
【図３】螺旋状に巻かれた電極を有する高電圧アイソレーション半導体通信装置の１つの実施形態を示す図である。
【図４】交互配置された駆動電極及び感知電極を有する高電圧アイソレーション半導体通信装置の別の実施形態を示す図である。
【図５】高電圧アイソレーション半導体通信装置の中の駆動器及び受信器用の機能ブロック図の１つの実施形態を示す図である。
【図６】データ出力信号がデフォルトでハイ状態になる場合に、図５の回路が発生する波形を示す図である。
【図７】データ出力信号がデフォルトでロー状態になる場合に、図５の回路が発生する波形を示す図である。
【図８】従来技術の高電圧集積回路のゲート駆動回路を示す図である。
【図９】従来技術のブートストラップ形電源回路を示す図である。
【図１０】高電圧ゲート駆動回路の１つの実施形態を示す図である。
【図１１】整流回路及び感知回路の１つの実施形態を示す図である。
【発明を実施するための形態】
【００１３】
本発明の幾つかの実施形態では、実質的に１つの平面内に配置された共面内に感知電極と駆動電極を有する相互キャパシタンス・システムが提供される。本発明の別の実施形態では、非シリコン・オン・インシュレータ（非ＳＯＩ）ＣＭＯＳ装置の中に組み込まれた高電圧駆動回路が提供される。
【００１４】
１つの実施形態によれば、１つの平面内に形成された共面形通信駆動電極及び感知電極を備えた半導体ディジタル通信装置が提供される。この場合、電極の側壁は比較的高い。この比較的高い側壁により、動作中に小さい電界密度が感知電極及び駆動電極の中で得られ、またさらに極めて高いブレイクダウン電圧が電極間及び駆動電極と下側のグラウンド面基板との間で得られる。この装置は、駆動回路と受信回路との間で容量性手段によって駆動電極および感知電極を通して通信を行い、好ましい実施形態では、比較的高い通信速度のディジタル通信を行うことができる。この装置は、ＣＭＯＳ及び他の半導体製造及びパッケージング工程を用いて、小型のチップ又はパッケージの中で形成することができる。
【００１５】
図１は、それぞれ、共面形水平コンデンサ構造体及び積重ねた垂直のコンデンサ構造体１０及び２０を示している。共面形水平コンデンサ構造体１０は、距離がｄだけ離れた電極Ａ及びＣを含み、それらの間がキャパシタンスＣ１により特徴付けられており、電極Ｃとグラウンド面基板Ｄは距離ｄだけ離れており、寄生キャパシタンスＣｐ１で特徴付けられている。垂直コンデンサ構造体２０は、距離がｄ１だけ離れた電極Ａ及びＢを具備し、それらの間のキャパシタンスはＣ２であり、また電極Ｂとグラウンド面基板Ｄは距離ｄ２だけ離れており、寄生キャパシタンスＣｐ２で特徴付けられている。図１に示されているように、電極Ａ、Ｂ、及びＣの幅、高さ、及び長さは全て等しくｋであり、これにより以下に記述された式１〜６の導出が簡単になる。電極Ａ及びＣは、水平コンデンサ構造体１０内の上側金属層の中で形成され、また電極Ｂは垂直コンデンサ構造体２０内の下側金属層の中で形成される。図１で例示された水平及び垂直なコンデンサ構造体１０及び２０では、キャパシタンスは電極Ａ、Ｂ、及びＣによって与えられた表面領域のみから発生し、かつ周辺キャパシタンス（fringe capacitance）はゼロであると仮定する。
【００１６】
前述の仮定に基づいて、キャパシタンスＣ１及びＣ２、寄生キャパシタンスＣｐ１及びＣｐ２、及び、結合効率Ｃ１ｅｆｆ及びＣ２ｅｆｆは、下記のように計算することができる。
Ｃ１＝εｋ２／ｄ 式（１）
Ｃｐ１＝εｋ２／ｄ 式（２）
Ｃ１ｅｆｆ＝Ｃ１／（Ｃ１＋Ｃｐ１）＝１／２ 式（３）
Ｃ２＝εｋ２／ｄ１ 式（４）
Ｃｐ２＝εｋ２／ｄ２ 式（５）及び、
Ｃ２ｅｆｆ＝Ｃ２／（Ｃ２＋Ｃｐ２）＝ｄ２／（ｄ１＋ｄ２） 式（６）
ここで、ε＝電極Ａ、Ｂ、Ｃ間、及び、それらの電極と基板Ｄとの間に配置された誘電体の誘電率である。図１で例示されたコンデンサ構造体１０及び２０では、電極Ａが駆動電極であり、電極Ｂ及びＣが感知電極であることに注意されたい。
【００１７】
上記の式６を参照すると、ｄ１＝ｄ２の場合、Ｃ２ｅｆｆ＝１／２であることが分かる。これは、Ｃ１ｅｆｆによって与えられた結合効率と同じである。しかしながら、電極Ａと電極Ｂとの間のＣ２ｅｆｆに対するブレイクダウン電圧は、ｄ１がｄよりも短いため、電極Ａと電極Ｃとの間のＣ１ｅｆｆに対するブレイクダウン電圧よりも小さい。
【００１８】
上記の式６の参照を続けると、ｄ１＜ｄ２の場合、Ｃ２ｅｆｆ＞１／２であることが分かるであろう。これは、Ｃ１ｅｆｆの結合効率よりもさらに大きい。しかしながら、電極Ａと電極Ｂとの間のＣ２ｅｆｆに対するブレイクダウン電圧は、ｄ１がｄよりも遙かに短いため、電極Ａと電極Ｃとの間のＣ１ｅｆｆに対するブレイクダウン電圧よりもさらに小さい。
【００１９】
上記の式６をさらに参照すると、ｄ１＞ｄ２の場合、Ｃ２ｅｆｆ＜１／２であることが分かるであろう。これは、Ｃ１ｅｆｆの結合効率よりも小さい。電極Ａと電極Ｂとの間のＣ２ｅｆｆに対するブレイクダウン電圧は、前述された２つの場合よりも大きいが、ｄ１がｄよりも小さいため、それは依然として電極Ａと電極Ｃとの間のＣ１ｅｆｆに対するブレイクダウン電圧よりも小さい。
【００２０】
上記の計算は、高電圧アイソレーション半導体ディジタル通信装置に対するコンデンサの設計に当たっては、結合効率、寄生キャパシタンス、ブレイクダウン電圧、幾何学的配置及び他の要素の間で種々のトレードオフを行わなければならないことを例証している。これを受けて、図１に例示されている水平コンデンサ構造体１０が、図１の垂直コンデンサ構造体２０と比較すると、高電圧アイソレーション、高いブレイクダウン電圧、及び良好な結合効率が必要な装置において最も優れた全体的な動作特性を提供することが見出されている。さらに、図１の水平コンデンサ構造体１０では、水平コンデンサ構造体１０の上部金属層において電極Ａ及びＣの厚さが増加すると、キャパシタンスＣ１が電極Ａ及びＣの厚さが増加することに応じて増加し、寄生キャパシタンスＣｐ１が一定の状態を保つため、結合効率Ｃ１ｅｆｆが増加する。図１に示されているように、電極Ａ及びＣが同じ水平面内に配置されているため、電極Ａ及びＣの間、又は電極Ａとグラウンド面基板Ｄとの間のブレイクダウン電圧は、電極Ａと電極Ｂとの間のブレイクダウン電圧よりも常に大きい。このため、本発明の高電圧アイソレーション半導体通信装置の１つの実施形態では、１つの水平に向けられた面３０の中で共面上に感知電極と駆動電極が配置され、高いブレイクダウン電圧を保ちながら、結合効率が向上される。そのような高い結合効率により直接的に、回路の性能が向上され、パッケージ又はチップの領域が小型化され、電力消費が低くなり、またデータ送信速度が高速にされる。
【００２１】
図２は、高電圧アイソレーション半導体通信装置の図式的な実施形態を示しており、この装置は、グラウンド面基板６０の上方に位置付けされた実質的に１つの水平面３０内に配置された通信駆動電極４０ａ及び４０ｂ、及び通信感知電極５０ａ及び５０ｂを有している。図２に示されているように、図１の電極Ａ及びＣについてと同じように、電極４０ａ、４０ｂ、５０ａ、及び５０ｂは互いに共面上にあり、また全て概ね水平面３０の中に配置されている。グラウンド面基板６０と電極４０ａ、４０ｂ、５０ａ、及び５０ｂの下面との間の距離は、図１及び図２を参照すればさらに示されているように、ほぼｄに等しい。好ましい実施形態では、駆動電極及び感知電極４０ａ、４０ｂ、５０ａ、及び５０ｂは、電気的絶縁層７０によって厚さｄの導電性グラウンド面基板６０から分離されている。図２に示されているように、それぞれの電極４０ａ、４０ｂ、５０ａ、及び５０ｂは対向するほぼ垂直の側壁４１ａ及び４１ａ’、４１ｂ及び４１ｂ’、５１ａ及び５１ａ’及び、５１ｂ及び５１ｂ’を有し、それぞれの側壁の高さはＴｎである。側壁の高さＴｎがｘ倍に増加すると、電極間の間隔Ｔｄが一定の場合、駆動電極と感知電極４０及び５０の間の電界密度は事実上、最大ｘ分の１に減少することに注意されたい。例えば、全ての他の条件が一定であるとして、Ｔｎが１ミクロンから３ミクロンに増加すると、対向する駆動電極と感知電極との間の電界密度は１／２〜１／３に減少する。駆動電極及び感知電極４０ａ、４０ｂ、５０ａ、及び５０ｂの側壁の高さＴｎは約１ミクロンよりも大きいので、増加された表面積は、そのような側壁上で、そこから放射する又はそこで受け取られる電界線に関し、利用可能である。その結果、本発明は電界密度が減少することによりブレイクダウン電圧が増加した駆動電極及び感知電極を提供するという利点を有する。１つの実施形態では、駆動電極及び感知電極は、駆動電極及び感知電極に加わる電圧が約２，０００ボルトＲＭＳと約３，０００ボルトＲＭＳとの間の範囲にある場合、約４００ボルト／ミクロンを超えない電界密度を有する。
【００２２】
駆動回路（図２には図示されていない）が、駆動電極４０ａ及び４０ｂの駆動入力に動作可能に接続され、一方受信回路が感知又は受信電極５０ａ及び５０ｂの受信出力に動作可能に接続される。駆動回路は、通信駆動信号を駆動電極４０ａ及び４０ｂを通して送信するように構成され、そして一方、受信回路は、駆動電極４０ａ及び４０ｂと感知電極５０ａ及び５０ｂとの間で送信される通信駆動信号を受信するように構成される。
【００２３】
図２への参照を続けると、駆動及び感知通信電極４０ａ、４０ｂ、５０ａ、及び５０ｂがほぼ１つの平面３０の中に配置され、容量性手段によってそれらの電極間でディジタル通信信号を送信するように動作可能に構成されかつ互いに関して関連付けられていることが分かる。好ましい実施形態では、電極の側壁の高さＴｎが約１ミクロンを超え、感知電極及び駆動電極４０ａ、４０ｂ、５０ａ、及び５０ｂが約１ミクロンを超える電極間の間隔Ｔｄによって分離され、かつこの電極間の間隔Ｔｄが厚さｄ以上である。幾つかの実施形態では、電極間の間隔Ｔｄが、電気的絶縁層７０の厚さｄよりも約１．５倍又は約２．０倍大きくすることができる。側壁の高さＴｎは、約１ミクロンと約６ミクロンとの間、又は約１ミクロンと約３ミクロンの間に収まることができる。電極間の間隔Ｔｄも、約１ミクロンと約１５ミクロンとの間に入ることができる。
【００２４】
通信駆動電極４０と通信感知電極５０との間の第１のブレイクダウン電圧は、約１分間加えた場合、約２，０００ボルトＲＭＳ、約２，５００ボルトＲＭＳ、又は約３，０００ボルトＲＭＳを超える。この第１のブレイクダウン電圧は、駆動電極とグラウンド面基板との間の第２のブレイクダウン電圧以上にすることもできる。ＵＬ（ＵＮＤＥＲＷＲＩＴＥＲＳ ＬＡＢＯＲＡＴＯＲＩＥＳ（商標））規格１５７７によれば、装置の絶縁性能又は能力に関する主要な試験は、ブレイクダウンすることなく高電圧の印加に耐える装置の能力である。ＵＬ１５７７で規定された試験では、装置の入力端子と出力端子との間に電圧（ａｃ ＲＭＳ又はＤＣ）が１分間加えられる試験が行われる。耐電圧定格が約２，５００Ｖｒｍｓと約５，０００Ｖｒｍｓとの間に入ることは、そのような試験条件のもとでは極めて望ましい。
【００２５】
駆動電極及び感知電極４０ａ、４０ｂ、５０ａ、及び５０ｂは、導電性の金属、合金、又は金属混合体から形成されることが好ましい。駆動電極及び感知電極４０ａ、４０ｂ、５０ａ、及び５０ｂを形成するために使用される金属、合金、又は金属混合体は同じものとする、又は互いに異なるものとすることができ、また金、銀、銅、タングステン、スズ、アルミニウム及びアルミニウム−銅の中の任意の１つ以上の金属を含むことができる。好ましい実施形態では、駆動電極４０ａ及び４０ｂ、及び感知電極又は受信電極５０ａ及び５０ｂは、当業者には周知のＣＭＯＳ金属蒸着技術を用いて形成され、また電極間の間隔Ｔｄが、例えば高密度プラズマエッチング技術を用いて隣接する電極間の金属を制御してエッチングで取り除き、次にこの電極間の間隔Ｔｄによって定義された空間を半導体誘電材料、酸化シリコン、窒化シリコン、及び／又は厚い酸化物の中の１つ以上で充填することによって提供される。半導体誘電材料の中には空所は形成されないこと、またエッチング処理の間に金属層が不均等にエッチング除去されることに注意する必要がある。周知の高密度プラズマ（「ＨＤＰ」）、オルトケイ酸テトラエチル（「ＴＥＯＳ」）、及びプラズマ助長窒化シリコン（Plasma Enhanced Silicon Nitride）（「ＰＥＳＮ」）パシベーション技術も、構造体１０を製造する場合に使用できる。
【００２６】
電気的絶縁層７０は、従来のＣＭＯＳ技術及び半導体誘電材料、酸化シリコン、窒化シリコン、及び／又は厚い酸化物の中の１つ以上の材料を用いて形成することができる。下側のグラウンド面基板６０（又は図１のＤ）も、周知のＣＭＯＳ技術を用いて形成されることが好ましく、また導電性であり、１つの実施形態では、シリコンなどの半導体の誘電材料から形成される。
【００２７】
本発明は、ＣＭＯＳ技術に限定されることはないことに注意されたい。それどころか、バイポーラ−ＣＭＯＳプロセス、組み合わされたバイポーラ−ＣＭＯＳ−ＤＭＯＳ（ＢＣＤ）プロセス、及び共面形電極４０及び５０、絶縁層７０、及びグラウンド面基板６０を形成するために使用できる任意の他の適当な半導体製造技術などの他の技術も検討され、そして本発明の範囲の中に含まれる。本発明の装置５及び１０を、少なくとも部分的に、ポリイミド、プラスチック又は任意の他の適当なパッケージング又はモールディング材料の中にカプセル化することもできることに注意されたい。
【００２８】
ここで図３を参照すると、螺旋状に巻かれた電極の高電圧アイソレーション形の共面形水平コンデンサ構造体１０の１つの実施形態が示されている。この実施形態では、駆動電極４０が対応する感知電極５０の周りに螺旋状に巻かれており、また駆動電極４０がパッド４５に電気的に接続されている（このパッド４５は次に、図３には示されていない駆動回路（ドライバ回路）８０に接続される）。高電圧アイソレーション用シールド６５は、螺旋状に巻かれた電極４０及び５０を取り巻いて、それらの電極に対してある程度のＥＭＩ保護を行い、またさらに、他の電子部品に対して水平コンデンサ構造体１０が発生した電界からの保護すなわちシールドを行う。２つ以上の水平コンデンサ構造体１０を１つのパッケージ又はチップ５の中で使用して、完全差動式通信信号を駆動回路８０によって送信しかつ受信器回路９０によって受信することができ（図３には図示されていない）、また不要なノイズ及びアーチファクトの同相モード除去（「ＣＭＲ」）機能を最大にすることができる。図２に示された実施形態におけるように、従来のＣＭＯＳ技術は、図３の螺旋状に巻かれた電極の高電圧アイソレーション形の共面形水平コンデンサ構造体１０を形成するために最も好適に使用することができる。
【００２９】
ここで図４を参照すると、交互配置された電極の高電圧アイソレーション形の共面形水平コンデンサ構造体１０の１つの実施形態が示されている。この実施形態では、駆動電極４０は、感知電極５０の対応するフィンガと交互配置されたフィンガを有する。駆動電極４０は、パッド４５に電気的に接続されている（このパッド４５は次に、図４には示されていない駆動回路８０に接続される）。高電圧アイソレーション用シールド６５は、交互配置された電極４０及び５０を取り囲んで、それらの電極に対してある程度のＥＭＩ保護を行い、またさらに、他の電子部品又は装置に対して構造体１０が発生した電界からの保護すなわちシールドを行う。２つ以上の装置１０を１つのパッケージ又はチップ５の中で使用して、完全差動通信信号を駆動回路８０によって送信しかつ受信器回路９０によって受信することができ（図４には図示されていない）、また不要なノイズ及びアーチファクトの同相モード除去（「ＣＭＲ」）機能を最大にすることができることに注意されたい。図２に示された実施形態におけるように、従来のＣＭＯＳ技術は、図４の交互配置された電極の高電圧アイソレーション形の共面形水平コンデンサ構造体１０を形成するために最も好適に使用することができる。図４の水平コンデンサ構造体１０は、それぞれの電極は互いに電気的に並列に接続されているが、複数の感知電極５０と交互配置された複数の駆動電極４０を具備していることに更に注意されたい。
【００３０】
図５は、高電圧アイソレーション半導体通信装置５の中で駆動回路８０及び受信器回路９０に関する機能的ブロック図の１つの実施形態を示している。図５では、入力通信信号が駆動回路８０の入力Ｄｉｎに与えられる。この駆動回路では、入力通信信号は入力フィルタ回路８２によってフィルタ処理され、ドライバ・ウォッチドッグ８４が提供する出力に加算され、ワイヤーボンド８７及び８９を通り境界８８を超えて水平コンデンサ構造体１０ａ及び１０ｂに伝送される。駆動回路（ドライバ回路）８６は、境界８８を超えて通信信号を受信器回路９０に送信する。ＣＭＲ回路９２によって提供される出力は、利得増幅器回路９３にむけられ、この利得増幅器回路９３は出力を比較器／ＲＳフリップフロップ９４及び９５に送る。このフリップフロップの出力は次に遅延フィルタ回路９６に向けられる。受信器回路９０からの最終的な出力信号は、Ｒｏｕｔ１０１において出力バッファ９９によって提供される。
【００３１】
図５に示されている実施形態では、駆動回路８０及び受信器回路９０は完全差動構成で動作し、この構成は、信号経路に存在する可能性がある望ましくない同相モード信号を除去する利点がある。図５に示されている実施形態は、高い同相モード除去性能を実現している。駆動回路８０で発生された入力信号は、信号が進むに従ってアイソレーション境界８８（これは機能的な観点からすると、図５には明確に図示していないが、隣接する駆動電極と感知電極との間に配置された電気的絶縁材料を含んでいる）を横切って送信され、好ましい実施形態では、完全差動形式で送信され、受信器回路９０で復号される。水平コンデンサ構造体１０ａ及び１０ｂ内の感知電極で受信される完全差動信号は、同相モード除去（「ＣＭＲ」）回路９２に向けられ、ＣＭＲ抵抗９８ａ及び９８ｂを通る。図５に例示された実施形態では、ＣＭＲ回路９２は、水平コンデンサ構造体１０ａ及び１０ｂからの完全差動入力信号の同相モードレベルを調整する。しかしながら、本発明はその請求の範囲の中に、ＣＭＲ回路９２を持たない又はその回路に与えられる完全差動入力信号を有しない実施形態も含むことに注意されたい。
【００３２】
幾つかの実施形態は、ディジタル通信データを送信及び受信するために、また駆動電極及び感知電極４０及び５０の間の信号の転送を維持するために、一対の分離された共面形水平コンデンサ構造体１０のみを備えることを特徴としていて、別個のデータリフレッシュコンデンサ回路を必要としない。図５に示されている受信器回路９０は、駆動回路８０から受信された信号を正確に復号し、かつ入力７９に与えられた入力信号の忠実でまた極めて正確な再生バージョンを出力１０１に送るように構成されている。
【００３３】
図６は、データ出力信号がデフォルトでハイの状態になるときに、図５の回路８０及び９０が発生する波形を示し、一方図７は、データ出力信号がデフォルトでローの状態になるときに、図５の回路８０及び９０が発生する波形を示している。ここで図５〜図７を参照すると、比較器／ＲＳフリップフロップ９４及び９５の出力は、回路９３によって与えられた出力に基づいてセット及びリセットされる。駆動回路８６は、ドライバ・ウォッチドッグ（ドライバ監視）回路８４に動作可能に接続される。このドライバ・ウォッチドッグ回路８４はパルスを受信器回路９０に送信して、境界８８を横切って送信された信号を保持するように構成され、それにより、受信器回路９０によって受信された信号に関し、受信器回路９０のＤＣ状態が適切に保持される。図５に例示された実施形態では、受信器回路９０内のＤＣ状態が約２μｓより長く維持される場合、「キープアライブ（keep alive）」パルスが駆動回路８０のドライバ・ウォッチドッグ回路８４から受信器回路９０に送信される。図６及び図７で例示されているように、Ｒｏｕｔにおいて受信器回路９０によって与えられる出力は、駆動回路がパワーアップされず、その結果「キープアライブ」パルスが駆動回路８０から受信器回路９０によって受信されない場合は、５μｓ後にデフォルトでハイの状態又はローの状態になる。
【００３４】
図５〜図７の参照を続けると、駆動回路８０の送信機能は、入力フィルタ回路８２、加算ブロック回路８３、ドライバ・ウォッチドッグ回路８４、及びシングル−差動駆動回路８６によって行われることが分かる。入力フィルタ回路８２は、受信器回路９０の状態機械を混乱させないように、最小パルス幅が３ナノ秒のパルスを確実なものにするために使用される。駆動回路８６によって行われるシングルエンドから差動への変換動作は、最小のスキューを用いて実行されることが好ましい。「キープアライブ」パルスを受信器回路９０に送信することに加えて、ドライバ・ウォッチドッグ回路８４は到来するデータ信号をモニタするために使用することもできる。
【００３５】
駆動回路８０から境界８８を通って送信されたデータは、利得増幅器９３によって受信される場合に微分される。微分は、水平コンデンサ構造体１０ａ及び１０ｂの中の駆動電極及び感知電極４０及び５０の送信及び受信特性、及び受信器の同相モード抵抗９８ａ及び９８ｂの特性に基づいて発生する。受信器回路９０によって最初に受信される信号の振幅は、水平コンデンサ構造体１０ａ及び１０ｂ内の結合コンデンサＣ１と、それに関連したそれぞれの寄生容量（Ｃｐａｒａ）との比率によって設定される。受信器回路の入力の同相モードは、ＣＭＲ回路９２によって規定される。通常動作では、ＣＭＲ回路９２はゼロ電流を同相モード抵抗９８ａ及び９８ｂに送る。ＣＭＲ動作の間は、大きな同相モード電流が増幅器９１の出力端子に与えられたり引かれたりする。大きなｄＶ／ｄＴ電流が、結合コンデンサＣ１によって生成され、それとともに、駆動回路８０と受信器回路９０との間に生じるグラウンド電位差を変化させる。これらの回路は、好ましい実施形態では、それぞれ別個の集積回路（ＩＣ）から構成される。増幅器９１の入力端子において適当な同相モード電圧を保持するためには、ＣＭＲ回路９２はＣＭＲ抵抗９８ａ及び９８ｂに補償電流を与える必要がある。
【００３６】
ＣＭＲ回路９２がない場合は、ＣＭＲの動作によっては、受信器回路９０の感知電極における電圧をグラウンドまたはＶＤＤに駆動することがある。そのようなシナリオでは、感知電極は、例えば結合コンデンサＣ１の背面に接続されたダイオードによってクランプされることがある。入力がクランプされると、結果として全てのデータが失われることがある。
【００３７】
１つの実施形態では、ＣＭＲ回路９２は、２５ｋＶ／μｓ以下の値によって特徴付けられたＣＭＲの動作を補償するように設計される。これは、電流を強制的に受信器入力に入れる又はそこから取り出すことによって実現される。結果として、２５ｋＶ／μｓを超えないＣＭＲ動作が存在する中でデータを回復するように、受信器回路９０を構成することができる。ＣＭＲの動作がそのようなしきい値を超えると、結果としてデータの損失又はエラーが生じる可能性がある。幾つかの実施形態では、装置１０によって達成されるデータ通信速度は、最大約３００メガビット／秒に達するか又はそれを超えることができる。この装置１０では、ディジタルデータは、駆動回路８０と受信器回路９０との間を容量性手段によって転送される。
【００３８】
前述したように、ＨＶＩＣは、電力システム及び他の用途の中で、高電圧側の絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）に対してレベルシフト及びゲート駆動機能を提供するために使用される。従来技術のＨＶＩＣによるゲート駆動は一般に、そのような高電圧のレベルシフト機能を実現するために、高電圧トランジスタを使用することを必要としている。図８は、こうした従来技術のゲート駆動回路の１つの実施例を示している。このＨＶＩＣは浮動（フローティング）電源から離れて動作し、Ｐ側すなわち高電圧側のＩＧＢＴ１３４に対してレベルシフト及びゲート駆動を行う。低電圧集積回路（ＬＶＩＣ）１２０のゲート駆動回路は、低電圧側の電源Ｖｃｃから離れて動作し、Ｎ側すなわち低電圧側のＩＧＢＴ１２３にゲート駆動信号を与える。Ｖｃｃは一般に＋１５ボルトであるが、特定の用途や当面の回路に基づいて、任意の適当な又は好適な値にすることができることは無論である。図８に例示されたＨＶＩＣが動作している間は、Ｐ側の入力信号は、ワンショットパルス発生器１３１を通るように向けられる。このパルス発生器１３１は、１３８における高電圧レベルシフトＭＯＳＦＥＴのＨＶＮ１及びＨＶＮ２に対してターンオン・パルスを発生するように構成されている。次に、トランジスタＨＶＮ１及びＨＶＮ２は、高電圧側のドライバ・ラッチ１３６への入力をローに引いて、Ｐ側ＩＧＢＴ１３４に対するゲート駆動信号をセットおよびリセットする。
【００３９】
図８に示されている回路に関する１つの欠点は、１３８における高電圧トランジスタＨＶＮ１及びＨＶＮ２がレベルシフト動作に使用されるため、ＳＯＩ技術を使用して行われる高電圧の製造工程が必要とされることである。そのような工程は複雑で高価であるため、従来のゲート・ドライバはコストが非経済的な技術になる。その上、ゲート・ドライブの低電圧側と高電圧側との間の高い電圧ストレスのレベルが増加するため、対応するより高い電圧工程への移行が必要なため、結果として製造費用がさらに高くなる。
【００４０】
図９に示されているように、幾つかの従来技術のゲート駆動回路では、高電圧側のゲート・ドライブに対する浮動電源が、外部のブートストラップ回路１４０によって与えられる。この種の回路は通常、ピーク充電電流を制限するための小さい直列抵抗１４１が付いた急速回復ブートストラップ・ダイオード１４２と、浮動電源を保持するためのリザーバ・コンデンサ１４３を備えている。低電圧側ＩＧＢＴがオンに切り換えられると、浮動電源用のリザーバ・コンデンサ１４３がブートストラップ・ダイオード１４２を通して充電される。低電圧側のＩＧＢＴがオフに切り換えられると、リザーバ・コンデンサ１４３に蓄えられたエネルギーが高電圧側のゲート・ドライブ１３４に対して電力を供給する。電力消費を減らすために、ゲート・ドライブ１４６及びその関連するレベルシフト・トランジスタと論理回路に与えられる電流は、浮動電源から供給される電流を低く保つために制限され、これは今度は、ゲート・ドライブの速度を損なうことになる。その結果、それらを製造するために一般的に使用される高価で複雑なＳＯＩ製造技術に加えて、従来技術のＨＶＩＣゲート駆動回路の性能特性は最適なものではない。
【００４１】
前述された従来技術の回路及び方法に対する代案は、高電圧ゲート駆動回路に容量性アイソレーション技術を用いることである。この技術では、信号が入力の低電圧側から容量性アイソレーション障壁を通って、ＩＧＢＴのゲート電圧を制御する高電圧側のゲート・ドライブに送られる。そのような代案では、レベルシフト機能を与える手段として高価な又は遅い高電圧トランジスタを使用する必要性が取り除かれる。１つの実施形態によれば、容量性アイソレーション回路は、単純でかつ費用効果が高い標準的なＣＭＯＳ工程又は関連する製造工程を用いて提供される。このことは、高価で複雑な処理を必要とするＳＯＩなどの高電圧工程を用いて製造された従来のゲート駆動回路を用いてレベルシフト機能を提供するような、従来技術の方法とは対照的である。
【００４２】
容量性アイソレーションを使用する高電圧ゲート駆動回路１５０の１つの実施形態が、図１０に示されている。この実施形態では、高電圧アイソレーションが、標準的なＣＭＯＳ工程を用いて製造された金属対金属層を用いて構成されたコンデンサ１０ａ〜１３ｂによって提供される。上記で詳細に説明されたように、共面キャパシタンスが、隣接する金属層の側壁間の水平結合によって提供される。金属がコンデンサを構成するために上層のみに使用される場合、金属層から基板への寄生容量が最小にされ、これにより信号がアイソレーション障壁を通って送信されるときに結合が最大にされる。そのような容量性アイソレーション障壁の構成は、信号を障壁を越えて転送するための幾つかの技術と同様に、上記に詳細に説明されている。
【００４３】
図１０の参照を続けると、１つの実施形態では、システムの低電圧側８０は、入力グリッチ・フィルタ８２、低電力発振器８１、及び一対の論理ドライバ８４ａ及び８４ｂを備えている。入力信号は最初、グリッチ、スパイク、又は他の入力信号に含まれる可能性のある、望まれていない異常を除くために、グリッチ・フィルタ８２を通るように向けられる。次に、フィルタ処理された信号は、相補的な方法で論理ドライバ８４ａ及び８４ｂのそれぞれの入力を駆動する。それぞれの論理ドライバの別の入力は、発振器８１によって駆動される。回路８０の中で使用される特定の入力論理によって決まるが、発振器の出力は、論理ゲートの１つだけの出力に現れる。論理ゲートの１つだけの出力がイネーブルにされるため、いつでも上側対のコンデンサ（すなわち、１０ａ／１０ｂ及び１１ａ／１１ｂ）又は下側対のコンデンサ（すなわち、１２ａ／１２ｂ及び１３ａ／１３ｂ）の１つだけが駆動される。その結果、容量性アイソレーション障壁８８を横切って結合された信号は、入力の論理レベルに基づいて微分される。各チャネルの信号結合に一対のコンデンサを使用することによって、優れた同相モード除去特性が提供される。
【００４４】
図１０に示された回路の実施形態では、システムの高電圧側９０は、整流器１０１ａ／１０１ｂ及び比較器１０４ａ／１０４ｂの対、Ｒ−Ｓラッチ１０５、出力ゲート・ドライバ段１０６、及び基準バイアスブロック１０３から構成される。アイソレーション障壁８８を通して接続された発振器の出力信号は、整流及びフィルタ処理される。それぞれの比較器１０４ａ及び１０４ｂは、結合された信号を基準レベル電圧と比較する。結合された信号の振幅が十分に高くなり、そして所定の基準レベルを超えると、比較器が動作して、その出力状態が切り換えられる。次に、それぞれの比較器の出力は、ラッチ１０５のリセット入力およびセット入力を駆動する。ＲＳフリップフロップ１０５の出力は次に、出力ゲート駆動段１０６を駆動する。
【００４５】
図１１は、高電圧側９０に接続される信号に対する整流及び感知回路の１つの実施形態を示している。発振が発生されないとき、同相モードの基準レベルがＶＧＳＮに設定されるため、ＶＳＥＮＳＥは０ボルト近くにバイアスされる。これにより、消費される電流が減少される。同時に、比較器の出力は、論理ローのデフォルト状態になる。発振が行われると、ソース・フォロワとして構成されたＭＯＳＦＥＴ１６１及び１６２は、入力された発振が全波整流されたバージョンになるようにＶＳＥＮＳＥを駆動する。抵抗１６３とコンデンサ１６４は単純な低域通過フィルタを形成して、信号比較を行うためにＶＳＥＮＳＥ信号をフィルタ処理する。この低域通過フィルタは、リップルを比較器１０４ａ又は１０４ｂのヒステリシスレベル以下にフィルタ処理するように構成され、それにより、チャタリングを避けることが最も好ましい。フィルタ処理されたＶＳＥＮＳＥ電圧レベルが基準レベルを超えると、比較器の出力は状態を変化するように構成される。次に比較器の出力は、Ｒ−Ｓラッチ１０５の状態をセットまたはリセットする。このラッチ１０５は続いて、ゲート・ドライブを駆動する。高電圧及び低電圧状態を符号化するために２つのチャネルを使用するので、ＤＣ情報がアイソレーション障壁を通って保存されるため、ＤＣリフレッシュ回路は必要ではない。ゲート・ドライバが主に低い周波数で動作するため、高周波の同相モードの過渡現象が注入されても、システムに対する同相モードの妨害が自然にフィルタ処理される。その結果、同相モードの増幅器の設計に対する要求事項をかなり楽にすることができ、このことは今度は、低電力回路を受信器側で使用できるようにする。１つの重要な設計目標は、回路の高電圧側における電流消費を低く保ち、ゲート・ドライブの高電圧側用のブートストラップ電力回路の単純でしかも効率的な設計を実現可能にすることである。
【００４６】
前述された容量性アイソレーション回路及び方法は、従来のゲート駆動回路及び方法を超越した重要な利点を提供する。第１に、コンデンサ構造の選択が、全体的なシステム設計に対して重要である。どのようなモノリシックコンデンサ構造体も、コンデンサの底板と基板との間に寄生容量があることを特徴にしている。寄生容量が信号損失の原因になるため、対応する寄生容量が小さい構造を使用することが望ましい。上部金属層のみを有する共面コンデンサ構造の場合は、寄生容量が上レベルの金属層と基板との間で最も重要である。これに反して、幾つかの縦方向に重ねられた金属層を含む積層コンデンサでは、寄生容量は主に最低部の金属層と基板との間に生ずる。共面コンデンサ内の上部金属層と基板との間の距離が、縦方向の積層コンデンサ内の最低部の金属層と基板との間の距離よりも相当に大きいため、本願で開示された構造の共面の寄生容量は非常に小さい。結果として、共面コンデンサは、縦方向に積層されたコンデンサに比べて優れた信号伝送利得を提供する。信号伝送利得が高いことにより、受信器回路の設計を単純化することができ、このことは次に電力消費を減少させ、また任意の関連したブートストラップ電力回路の設計も単純化するのに役立つ。
【００４７】
第２は、回路の高電圧側の電力損失をさらに減少するために、高電圧側に送信される駆動信号の強度を改善することができる。これは、チャージポンプ回路を通して発振器の電圧を増大する電圧によって実現することができる。そうすることで、アイソレーション障壁を通して送られる駆動信号は、ｎ倍に増大される。ここで、ｎはチャージポンプ回路の電圧利得であり、１よりも大きい。高電圧側でより高い信号レベルを有することは、回路の受信器側の信号処理回路を単純にすると共に、これにより受信器回路を低電力にすることができることを意味する。より高い信号レベルにより、ブートストラップ電力回路の設計も単純にすることができる。
【００４８】
第３は、２つの通信チャネルが図１０に示されているが、１つ以上の付加的な通信チャネルを最小の増分費用で加えることができるため、１つ以上の付加的な論理状態をアイソレーション障壁を超えて送信することができる。例えば、この付加的な論理状態を使用して、高電圧側でＨｉＺ状態を符号化することができる。従来のゲート駆動回路の中でそのような付加的な論理状態を実行する場合、高電圧トランジスタの追加の対が必要であり、このことは次には回路の領域が増加しまた製造費用がより高くなる。
【００４９】
第４は、アイソレーション・キャパシタンス回路が、高電圧のレベルシフト・トランジスタではなく信号転送媒体として使用されるため、反対方向に、すなわち、回路の高電圧側から低電圧側に戻るように信号を転送することが可能である。例えば、フィードバック及び／又は故障状態を示す信号を、関連した回路の高電圧側から回路の低電圧側に戻るように転送することができる。コンデンサが双方向トランスジューサとして動作できるため、そのようなフィードバック構成は、回路の高電圧側に順方向に信号を送信するために使用されたものと同じ対の信号コンデンサを共有することができる。別の方法では、付加的な対のコンデンサを最小の費用で回路に加えて、回路の高電圧側からフィードバック情報を提供することができる。そのような機能は、従来のゲート駆動回路において実行することは不可能であるか又は極めて困難である。何故なら、高電圧トランジスタによって与えられる従来のレベルシフト機能は一方向のみ（すなわち、低電圧側から高電圧側）に働くからである。
【００５０】
本願で開示された発明の種々の実施形態により、これらに限定されることはないが、回路の性能が改良されたこと、パッケージ又はチップが一層小型にされたこと、消費電力が小さくなったこと、データ送信速度がより速くなったこと、及び性能を犠牲にすることなく製造費用を著しく低下させたことを含む幾つかの利点が提供されることは、ここで当業者には明らかになるであろう。
【００５１】
本願で使用される「垂直」又は「水平」という用語は、コンデンサの面が下側又は上側のグラウンド面基板６０に関係するとき、そのコンデンサの面の相対的な向きを指すつもりであることに注意されたい。このため、本発明の教義に基づいて作られた装置が、実際に、１つの面内に配置された共面ディジタルデータ通信電極を有し、またこの１つの面の向きが垂直であるが、グラウンド面基板に対しては平行であるかほぼ平行である場合は、そのような装置は本発明の範囲に含まれるものとする。
【００５２】
本願で説明された種々の部品、装置及びシステムを作る方法及びそれらを作った方法が、本発明の請求の範囲の中に含まれることにさらに注意されたい。
【００５３】
前述された実施形態は、本発明の範囲を限定するものではなく、本発明の実施例として考えるべきである。本発明の前述の実施形態に加えて、詳細な説明及び添付した図面を見直すと、本発明の別の実施形態が存在することが分かるであろう。従って、明示的に本願に記載されていない本発明の前述した実施形態の多くの組合せ、置き換え、変更、及び修正は、本発明の範囲の中に含まれるものとする。
【符号の説明】
【００５４】
５ 高電圧アイソレーション半導体通信装置
１０ａ、１０ｂ 水平コンデンサ構造体
７９ 入力
８０ 駆動回路
８２ 入力フィルタ回路
８３ 加算ブロック回路
８４ ドライバ・ウォッチドッグ回路
８６ 駆動回路
８８ 境界
９０ 受信器回路
９１ 増幅器
９２ ＣＭＲ回路
９３ 利得増幅器回路
９４、９５ 比較器／ＲＳフリップフロップ
９６ 遅延フィルタ回路
９８ａ、９８ｂ ＣＭＲ抵抗
９９ 出力バッファ
１０１ Ｒｏｕｔ
【技術分野】
【０００１】
（関連出願）
本願は、２００８年２月１２日に出願されたFun Kok Chowらの「High Voltage Isolation Semiconductor Capacitor Digital Communication Device and Corresponding Package」という名称の米国特許出願第１２／０３２，１６５号の一部継続出願であり、優先権及びそこから生じる他の利点を主張する。この特許出願の全体は、参照することにより本願に組み込まれる。
【０００２】
（発明の分野）
本願で説明される本発明の種々の実施形態は、高電圧駆動回路に関する。
【背景技術】
【０００３】
従来技術で周知の高電圧アイソレーション通信装置には、光学装置、磁気装置、及び容量性装置が含まれる。従来技術の光学装置は一般に、光信号を送信及び受信するためにＬＥＤ及び対応するフォトダイオードを使用することによって、高電圧アイソレーションを実現しており、通常は高電力レベルが必要であり、また複数の通信チャネルが必要な場合は、動作上及び設計上の制約を受ける。従来技術の磁気装置は一般に、対向する誘導結合コイルを用いることによって高電圧アイソレーションを実現し、通常（特に、高いデータ転送速度が要求される場合）高電力レベルを必要とし、一般に少なくとも３つの別個の集積回路又はチップを使用することが必要であり、また電磁妨害（「ＥＭＩ」）の影響を受け易い。従来技術の容量性装置は一般に、複数の送信電極と受信電極の対を使用することによって高電圧アイソレーションを実現する。この場合、例えば、第１の電極の対がデータを送受信するために使用され、第２の電極の対が送信された信号をリフレッシュ又は保持するために使用される。
【０００４】
一般に電力システムの中で使用される幾つかの高電圧アイソレーション通信装置は、高電圧集積回路（ＨＶＩＣ）の中で実現され、高電位側絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）に対してレベルシフト及びゲート駆動を提供するように構成されている。従来のＨＶＩＣのゲート駆動装置は、高電圧のレベルシフト機能を行うために、高電圧トランジスタを使用する必要がある。そのようなＨＶＩＣゲート駆動装置は、シリコン・オン・インシュレータ（ＳＯＩ）技術などの複雑で高価な高電圧製造工程を必要とする。この技術は、半導体製造工程の中で従来のシリコン基板に対して、階層化シリコン・絶縁体・シリコン基板を使用する。ＳＯＩ技術の大きな欠点は、製造する場合に複雑になること、また基板の価格が著しく増加することである。さらに、ＳＯＩ技術を使用する費用は、ゲート駆動装置の低電圧側と高電圧側との間の高電圧ストレスの程度に対応し、これにより費用はさらに増大される。
【０００５】
必要なことは、高電圧アイソレーション通信装置が小型で、電力の消費が低減され、比較的高い転送速度でデータを転送することができ、改良された高電圧ブレイクダウン特性を有し、動作中は高電圧アイソレーション特性が維持され、安価に作ることができ、かつ従来のＣＭＯＳ工程を使用して製造することができることである。
【０００６】
幾つかの従来技術の装置及び方法の様々な態様に関連したさらに別の詳細は、１９９７年１２月２日付けの、「Combined trench and field isolation structure for semiconductor devices」という名称のGonzalesに対する米国特許第５，６９３，９７１号、２０００年１２月２６日付けの、「Data transfer method/engine for pipelining shared memory bus accesses」という名称のCarrに対する米国特許第６，１６７，４７５号、２００１年４月１０日付けの、「Low cost wideband RF port structure for microwave circuit packages using coplanar waveguide and BGA I/O format」という名称のDourietに対する米国特許第６，２１５，３７７号、２００１年１１月２０日付けの、「Low power radar level transmitter having reduced ground loop errors」という名称のDiedeに対する米国特許第６，３２０，５３２号、２００２年１２月３日付けの、「Crosstalk suppression in differential AC coupled multichannel 1C amplifiers」という名称のHeinekeらに対する米国特許第６，４８９，８５０号、２００３年３月２５日付けの、「1C package with integral substrate capacitor」という名称のSmithに対する米国特許第６，５３８，３１３号、２００３年６月３日付けの、「Multi-plate capacitor structure」という名称のHeinekeらに対する米国特許第６，５７４，０９１号、２００３年１２月９日付けの、「Semiconductor-based spiral capacitor」という名称のBikulciusに対する米国特許第６，６６１，０７９号、２００５年９月１３日付けの、「Ultra broadband capacitor assembly」という名称のNguyenらに対する米国特許第６，９４４，００９号、２００７年１月３０日付けの、「Data storage device and refreshing method for use with such device」という名称のFazanらに対する米国特許第７，１７０，８０７号、２００７年６月１４日付けの、「Enhanced coplanar waveguide and optical communication module using the same」という名称のHoonに対する米国特許公開第２００７／０１３３，９３３号、２００７年７月１２日付けの、「Communication system for data transfer between on-chip circuits」という名称のHanに対する米国特許公開第２００７／０１６２６４５号、２００５年１１月１日付けの、「Structures and methods for proximity communication using bridge chips」という名称のGueninらへの米国特許出願第１１／２６４，９５６号、及び２００５年６月１日付の、「Capacitor-related systems for addressing package/motherboard resonance」という名称のHesterらへの国際特許出願第ＷＯ／２００５／００１９２８号の中に記載されている。前述の特許及び特許出願は、参照することによってそれぞれ完全に本願に組み込まれるものとする。
【発明の概要】
【０００７】
幾つかの実施形態では、回路の低電圧部に接続された駆動入力を備え、第１の導電性の金属、合金、又は金属混合体から形成された少なくとも１つの駆動電極と、回路の高電圧部に接続された感知出力を備え、第２の導電性の金属、合金、又は金属混合体から形成された少なくとも１つの感知電極と、電気的絶縁層によって駆動電極及び感知電極から間隔を空けて配置された導電性グラウンド面基板と、低電圧部の一部を形成すると共に高電圧駆動回路に与えられる入力信号を受信するように構成され、駆動入力に動作可能に接続されかつ入力信号に基づいて駆動信号を送信するように構成された駆動回路と、高電圧部の一部を形成すると共に感知出力に動作可能に接続され、感知電極と駆動電極との間に送信された駆動信号を受信するようにかつ絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）を駆動するのに十分な振幅と電力とを有する少なくとも１つのゲート駆動出力信号を提供するように構成された受信回路と、を具備した高電圧駆動回路が提供される。この駆動電極と感知電極は実質的に１つの面内に配置され、容量性手段によってそれらの電極間で駆動信号を送信するように動作可能に構成されかつ互いに関して関連付けられ、ゲート駆動回路は非シリコン・オン・インシュレータＣＭＯＳ集積回路であり、また回路の低電圧部と高電圧部との間の高電圧アイソレーションは、容量性手段を介した駆動電極と感知電極とによって提供される。
【０００８】
別の実施形態では、回路の低電圧部に接続された駆動入力を備え、第１の導電性の金属、合金、又は金属混合体から形成された少なくとも１つの駆動電極を設けるステップと、回路の高電圧部に接続された感知出力を備え、第２の導電性の金属、合金、又は金属混合体から形成された少なくとも１つの感知電極を設けるステップと、電気的絶縁層によって駆動電極及び感知電極から間隔を空けて配置された導電性グラウンド面基板を設けるステップと、低電圧部の一部を形成すると共に高電圧駆動回路に与えられる入力信号を受信するように構成され、駆動入力に動作可能に接続されかつ入力信号に基づいて駆動信号を送信するように構成された駆動回路を設けるステップと、高電圧部の一部を形成すると共に感知回路に動作可能に接続され、感知電極と駆動電極との間に送信された駆動信号を受信するようにかつ絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）を駆動するのに十分な振幅と電力とを有する少なくとも１つのゲート駆動出力信号を提供するように構成された受信回路を設けるステップと、を含む高電圧駆動回路を作製する方法が提供される。この駆動電極と感知電極は実質的に１つの面内に配置され、容量性手段によってそれらの電極間で駆動信号を送信するように動作可能に構成されかつ互いに関して関連付けられ、ゲート駆動回路は非シリコン・オン・インシュレータＣＭＯＳ集積回路であり、また回路の低電圧部と高電圧部との間の高電圧アイソレーションは、容量性手段を介した駆動電極と感知電極とによって提供される。
【０００９】
さらに別の実施形態が本願で開示されるか、又は明細書及び図面を読んで理解すれば、当業者には明らかになるであろう。
【００１０】
本発明の種々の実施形態の様々な態様は、下記の明細書、図面及び請求の範囲から明らかになるであろう。
【００１１】
これらの図面は、必ずしも縮尺通りには描かれていない。同じ番号は、特に断りのない限り、図面全体を通して同じ部品又はステップを指している。
【図面の簡単な説明】
【００１２】
【図１】水平及び垂直のコンデンサ構造体を示す図である。
【図２】１つの平面内に配置された共面形駆動電極と感知電極を有する高電圧アイソレーション半導体通信装置の実施形態を概略的に示す図である。
【図３】螺旋状に巻かれた電極を有する高電圧アイソレーション半導体通信装置の１つの実施形態を示す図である。
【図４】交互配置された駆動電極及び感知電極を有する高電圧アイソレーション半導体通信装置の別の実施形態を示す図である。
【図５】高電圧アイソレーション半導体通信装置の中の駆動器及び受信器用の機能ブロック図の１つの実施形態を示す図である。
【図６】データ出力信号がデフォルトでハイ状態になる場合に、図５の回路が発生する波形を示す図である。
【図７】データ出力信号がデフォルトでロー状態になる場合に、図５の回路が発生する波形を示す図である。
【図８】従来技術の高電圧集積回路のゲート駆動回路を示す図である。
【図９】従来技術のブートストラップ形電源回路を示す図である。
【図１０】高電圧ゲート駆動回路の１つの実施形態を示す図である。
【図１１】整流回路及び感知回路の１つの実施形態を示す図である。
【発明を実施するための形態】
【００１３】
本発明の幾つかの実施形態では、実質的に１つの平面内に配置された共面内に感知電極と駆動電極を有する相互キャパシタンス・システムが提供される。本発明の別の実施形態では、非シリコン・オン・インシュレータ（非ＳＯＩ）ＣＭＯＳ装置の中に組み込まれた高電圧駆動回路が提供される。
【００１４】
１つの実施形態によれば、１つの平面内に形成された共面形通信駆動電極及び感知電極を備えた半導体ディジタル通信装置が提供される。この場合、電極の側壁は比較的高い。この比較的高い側壁により、動作中に小さい電界密度が感知電極及び駆動電極の中で得られ、またさらに極めて高いブレイクダウン電圧が電極間及び駆動電極と下側のグラウンド面基板との間で得られる。この装置は、駆動回路と受信回路との間で容量性手段によって駆動電極および感知電極を通して通信を行い、好ましい実施形態では、比較的高い通信速度のディジタル通信を行うことができる。この装置は、ＣＭＯＳ及び他の半導体製造及びパッケージング工程を用いて、小型のチップ又はパッケージの中で形成することができる。
【００１５】
図１は、それぞれ、共面形水平コンデンサ構造体及び積重ねた垂直のコンデンサ構造体１０及び２０を示している。共面形水平コンデンサ構造体１０は、距離がｄだけ離れた電極Ａ及びＣを含み、それらの間がキャパシタンスＣ１により特徴付けられており、電極Ｃとグラウンド面基板Ｄは距離ｄだけ離れており、寄生キャパシタンスＣｐ１で特徴付けられている。垂直コンデンサ構造体２０は、距離がｄ１だけ離れた電極Ａ及びＢを具備し、それらの間のキャパシタンスはＣ２であり、また電極Ｂとグラウンド面基板Ｄは距離ｄ２だけ離れており、寄生キャパシタンスＣｐ２で特徴付けられている。図１に示されているように、電極Ａ、Ｂ、及びＣの幅、高さ、及び長さは全て等しくｋであり、これにより以下に記述された式１〜６の導出が簡単になる。電極Ａ及びＣは、水平コンデンサ構造体１０内の上側金属層の中で形成され、また電極Ｂは垂直コンデンサ構造体２０内の下側金属層の中で形成される。図１で例示された水平及び垂直なコンデンサ構造体１０及び２０では、キャパシタンスは電極Ａ、Ｂ、及びＣによって与えられた表面領域のみから発生し、かつ周辺キャパシタンス（fringe capacitance）はゼロであると仮定する。
【００１６】
前述の仮定に基づいて、キャパシタンスＣ１及びＣ２、寄生キャパシタンスＣｐ１及びＣｐ２、及び、結合効率Ｃ１ｅｆｆ及びＣ２ｅｆｆは、下記のように計算することができる。
Ｃ１＝εｋ２／ｄ 式（１）
Ｃｐ１＝εｋ２／ｄ 式（２）
Ｃ１ｅｆｆ＝Ｃ１／（Ｃ１＋Ｃｐ１）＝１／２ 式（３）
Ｃ２＝εｋ２／ｄ１ 式（４）
Ｃｐ２＝εｋ２／ｄ２ 式（５）及び、
Ｃ２ｅｆｆ＝Ｃ２／（Ｃ２＋Ｃｐ２）＝ｄ２／（ｄ１＋ｄ２） 式（６）
ここで、ε＝電極Ａ、Ｂ、Ｃ間、及び、それらの電極と基板Ｄとの間に配置された誘電体の誘電率である。図１で例示されたコンデンサ構造体１０及び２０では、電極Ａが駆動電極であり、電極Ｂ及びＣが感知電極であることに注意されたい。
【００１７】
上記の式６を参照すると、ｄ１＝ｄ２の場合、Ｃ２ｅｆｆ＝１／２であることが分かる。これは、Ｃ１ｅｆｆによって与えられた結合効率と同じである。しかしながら、電極Ａと電極Ｂとの間のＣ２ｅｆｆに対するブレイクダウン電圧は、ｄ１がｄよりも短いため、電極Ａと電極Ｃとの間のＣ１ｅｆｆに対するブレイクダウン電圧よりも小さい。
【００１８】
上記の式６の参照を続けると、ｄ１＜ｄ２の場合、Ｃ２ｅｆｆ＞１／２であることが分かるであろう。これは、Ｃ１ｅｆｆの結合効率よりもさらに大きい。しかしながら、電極Ａと電極Ｂとの間のＣ２ｅｆｆに対するブレイクダウン電圧は、ｄ１がｄよりも遙かに短いため、電極Ａと電極Ｃとの間のＣ１ｅｆｆに対するブレイクダウン電圧よりもさらに小さい。
【００１９】
上記の式６をさらに参照すると、ｄ１＞ｄ２の場合、Ｃ２ｅｆｆ＜１／２であることが分かるであろう。これは、Ｃ１ｅｆｆの結合効率よりも小さい。電極Ａと電極Ｂとの間のＣ２ｅｆｆに対するブレイクダウン電圧は、前述された２つの場合よりも大きいが、ｄ１がｄよりも小さいため、それは依然として電極Ａと電極Ｃとの間のＣ１ｅｆｆに対するブレイクダウン電圧よりも小さい。
【００２０】
上記の計算は、高電圧アイソレーション半導体ディジタル通信装置に対するコンデンサの設計に当たっては、結合効率、寄生キャパシタンス、ブレイクダウン電圧、幾何学的配置及び他の要素の間で種々のトレードオフを行わなければならないことを例証している。これを受けて、図１に例示されている水平コンデンサ構造体１０が、図１の垂直コンデンサ構造体２０と比較すると、高電圧アイソレーション、高いブレイクダウン電圧、及び良好な結合効率が必要な装置において最も優れた全体的な動作特性を提供することが見出されている。さらに、図１の水平コンデンサ構造体１０では、水平コンデンサ構造体１０の上部金属層において電極Ａ及びＣの厚さが増加すると、キャパシタンスＣ１が電極Ａ及びＣの厚さが増加することに応じて増加し、寄生キャパシタンスＣｐ１が一定の状態を保つため、結合効率Ｃ１ｅｆｆが増加する。図１に示されているように、電極Ａ及びＣが同じ水平面内に配置されているため、電極Ａ及びＣの間、又は電極Ａとグラウンド面基板Ｄとの間のブレイクダウン電圧は、電極Ａと電極Ｂとの間のブレイクダウン電圧よりも常に大きい。このため、本発明の高電圧アイソレーション半導体通信装置の１つの実施形態では、１つの水平に向けられた面３０の中で共面上に感知電極と駆動電極が配置され、高いブレイクダウン電圧を保ちながら、結合効率が向上される。そのような高い結合効率により直接的に、回路の性能が向上され、パッケージ又はチップの領域が小型化され、電力消費が低くなり、またデータ送信速度が高速にされる。
【００２１】
図２は、高電圧アイソレーション半導体通信装置の図式的な実施形態を示しており、この装置は、グラウンド面基板６０の上方に位置付けされた実質的に１つの水平面３０内に配置された通信駆動電極４０ａ及び４０ｂ、及び通信感知電極５０ａ及び５０ｂを有している。図２に示されているように、図１の電極Ａ及びＣについてと同じように、電極４０ａ、４０ｂ、５０ａ、及び５０ｂは互いに共面上にあり、また全て概ね水平面３０の中に配置されている。グラウンド面基板６０と電極４０ａ、４０ｂ、５０ａ、及び５０ｂの下面との間の距離は、図１及び図２を参照すればさらに示されているように、ほぼｄに等しい。好ましい実施形態では、駆動電極及び感知電極４０ａ、４０ｂ、５０ａ、及び５０ｂは、電気的絶縁層７０によって厚さｄの導電性グラウンド面基板６０から分離されている。図２に示されているように、それぞれの電極４０ａ、４０ｂ、５０ａ、及び５０ｂは対向するほぼ垂直の側壁４１ａ及び４１ａ’、４１ｂ及び４１ｂ’、５１ａ及び５１ａ’及び、５１ｂ及び５１ｂ’を有し、それぞれの側壁の高さはＴｎである。側壁の高さＴｎがｘ倍に増加すると、電極間の間隔Ｔｄが一定の場合、駆動電極と感知電極４０及び５０の間の電界密度は事実上、最大ｘ分の１に減少することに注意されたい。例えば、全ての他の条件が一定であるとして、Ｔｎが１ミクロンから３ミクロンに増加すると、対向する駆動電極と感知電極との間の電界密度は１／２〜１／３に減少する。駆動電極及び感知電極４０ａ、４０ｂ、５０ａ、及び５０ｂの側壁の高さＴｎは約１ミクロンよりも大きいので、増加された表面積は、そのような側壁上で、そこから放射する又はそこで受け取られる電界線に関し、利用可能である。その結果、本発明は電界密度が減少することによりブレイクダウン電圧が増加した駆動電極及び感知電極を提供するという利点を有する。１つの実施形態では、駆動電極及び感知電極は、駆動電極及び感知電極に加わる電圧が約２，０００ボルトＲＭＳと約３，０００ボルトＲＭＳとの間の範囲にある場合、約４００ボルト／ミクロンを超えない電界密度を有する。
【００２２】
駆動回路（図２には図示されていない）が、駆動電極４０ａ及び４０ｂの駆動入力に動作可能に接続され、一方受信回路が感知又は受信電極５０ａ及び５０ｂの受信出力に動作可能に接続される。駆動回路は、通信駆動信号を駆動電極４０ａ及び４０ｂを通して送信するように構成され、そして一方、受信回路は、駆動電極４０ａ及び４０ｂと感知電極５０ａ及び５０ｂとの間で送信される通信駆動信号を受信するように構成される。
【００２３】
図２への参照を続けると、駆動及び感知通信電極４０ａ、４０ｂ、５０ａ、及び５０ｂがほぼ１つの平面３０の中に配置され、容量性手段によってそれらの電極間でディジタル通信信号を送信するように動作可能に構成されかつ互いに関して関連付けられていることが分かる。好ましい実施形態では、電極の側壁の高さＴｎが約１ミクロンを超え、感知電極及び駆動電極４０ａ、４０ｂ、５０ａ、及び５０ｂが約１ミクロンを超える電極間の間隔Ｔｄによって分離され、かつこの電極間の間隔Ｔｄが厚さｄ以上である。幾つかの実施形態では、電極間の間隔Ｔｄが、電気的絶縁層７０の厚さｄよりも約１．５倍又は約２．０倍大きくすることができる。側壁の高さＴｎは、約１ミクロンと約６ミクロンとの間、又は約１ミクロンと約３ミクロンの間に収まることができる。電極間の間隔Ｔｄも、約１ミクロンと約１５ミクロンとの間に入ることができる。
【００２４】
通信駆動電極４０と通信感知電極５０との間の第１のブレイクダウン電圧は、約１分間加えた場合、約２，０００ボルトＲＭＳ、約２，５００ボルトＲＭＳ、又は約３，０００ボルトＲＭＳを超える。この第１のブレイクダウン電圧は、駆動電極とグラウンド面基板との間の第２のブレイクダウン電圧以上にすることもできる。ＵＬ（ＵＮＤＥＲＷＲＩＴＥＲＳ ＬＡＢＯＲＡＴＯＲＩＥＳ（商標））規格１５７７によれば、装置の絶縁性能又は能力に関する主要な試験は、ブレイクダウンすることなく高電圧の印加に耐える装置の能力である。ＵＬ１５７７で規定された試験では、装置の入力端子と出力端子との間に電圧（ａｃ ＲＭＳ又はＤＣ）が１分間加えられる試験が行われる。耐電圧定格が約２，５００Ｖｒｍｓと約５，０００Ｖｒｍｓとの間に入ることは、そのような試験条件のもとでは極めて望ましい。
【００２５】
駆動電極及び感知電極４０ａ、４０ｂ、５０ａ、及び５０ｂは、導電性の金属、合金、又は金属混合体から形成されることが好ましい。駆動電極及び感知電極４０ａ、４０ｂ、５０ａ、及び５０ｂを形成するために使用される金属、合金、又は金属混合体は同じものとする、又は互いに異なるものとすることができ、また金、銀、銅、タングステン、スズ、アルミニウム及びアルミニウム−銅の中の任意の１つ以上の金属を含むことができる。好ましい実施形態では、駆動電極４０ａ及び４０ｂ、及び感知電極又は受信電極５０ａ及び５０ｂは、当業者には周知のＣＭＯＳ金属蒸着技術を用いて形成され、また電極間の間隔Ｔｄが、例えば高密度プラズマエッチング技術を用いて隣接する電極間の金属を制御してエッチングで取り除き、次にこの電極間の間隔Ｔｄによって定義された空間を半導体誘電材料、酸化シリコン、窒化シリコン、及び／又は厚い酸化物の中の１つ以上で充填することによって提供される。半導体誘電材料の中には空所は形成されないこと、またエッチング処理の間に金属層が不均等にエッチング除去されることに注意する必要がある。周知の高密度プラズマ（「ＨＤＰ」）、オルトケイ酸テトラエチル（「ＴＥＯＳ」）、及びプラズマ助長窒化シリコン（Plasma Enhanced Silicon Nitride）（「ＰＥＳＮ」）パシベーション技術も、構造体１０を製造する場合に使用できる。
【００２６】
電気的絶縁層７０は、従来のＣＭＯＳ技術及び半導体誘電材料、酸化シリコン、窒化シリコン、及び／又は厚い酸化物の中の１つ以上の材料を用いて形成することができる。下側のグラウンド面基板６０（又は図１のＤ）も、周知のＣＭＯＳ技術を用いて形成されることが好ましく、また導電性であり、１つの実施形態では、シリコンなどの半導体の誘電材料から形成される。
【００２７】
本発明は、ＣＭＯＳ技術に限定されることはないことに注意されたい。それどころか、バイポーラ−ＣＭＯＳプロセス、組み合わされたバイポーラ−ＣＭＯＳ−ＤＭＯＳ（ＢＣＤ）プロセス、及び共面形電極４０及び５０、絶縁層７０、及びグラウンド面基板６０を形成するために使用できる任意の他の適当な半導体製造技術などの他の技術も検討され、そして本発明の範囲の中に含まれる。本発明の装置５及び１０を、少なくとも部分的に、ポリイミド、プラスチック又は任意の他の適当なパッケージング又はモールディング材料の中にカプセル化することもできることに注意されたい。
【００２８】
ここで図３を参照すると、螺旋状に巻かれた電極の高電圧アイソレーション形の共面形水平コンデンサ構造体１０の１つの実施形態が示されている。この実施形態では、駆動電極４０が対応する感知電極５０の周りに螺旋状に巻かれており、また駆動電極４０がパッド４５に電気的に接続されている（このパッド４５は次に、図３には示されていない駆動回路（ドライバ回路）８０に接続される）。高電圧アイソレーション用シールド６５は、螺旋状に巻かれた電極４０及び５０を取り巻いて、それらの電極に対してある程度のＥＭＩ保護を行い、またさらに、他の電子部品に対して水平コンデンサ構造体１０が発生した電界からの保護すなわちシールドを行う。２つ以上の水平コンデンサ構造体１０を１つのパッケージ又はチップ５の中で使用して、完全差動式通信信号を駆動回路８０によって送信しかつ受信器回路９０によって受信することができ（図３には図示されていない）、また不要なノイズ及びアーチファクトの同相モード除去（「ＣＭＲ」）機能を最大にすることができる。図２に示された実施形態におけるように、従来のＣＭＯＳ技術は、図３の螺旋状に巻かれた電極の高電圧アイソレーション形の共面形水平コンデンサ構造体１０を形成するために最も好適に使用することができる。
【００２９】
ここで図４を参照すると、交互配置された電極の高電圧アイソレーション形の共面形水平コンデンサ構造体１０の１つの実施形態が示されている。この実施形態では、駆動電極４０は、感知電極５０の対応するフィンガと交互配置されたフィンガを有する。駆動電極４０は、パッド４５に電気的に接続されている（このパッド４５は次に、図４には示されていない駆動回路８０に接続される）。高電圧アイソレーション用シールド６５は、交互配置された電極４０及び５０を取り囲んで、それらの電極に対してある程度のＥＭＩ保護を行い、またさらに、他の電子部品又は装置に対して構造体１０が発生した電界からの保護すなわちシールドを行う。２つ以上の装置１０を１つのパッケージ又はチップ５の中で使用して、完全差動通信信号を駆動回路８０によって送信しかつ受信器回路９０によって受信することができ（図４には図示されていない）、また不要なノイズ及びアーチファクトの同相モード除去（「ＣＭＲ」）機能を最大にすることができることに注意されたい。図２に示された実施形態におけるように、従来のＣＭＯＳ技術は、図４の交互配置された電極の高電圧アイソレーション形の共面形水平コンデンサ構造体１０を形成するために最も好適に使用することができる。図４の水平コンデンサ構造体１０は、それぞれの電極は互いに電気的に並列に接続されているが、複数の感知電極５０と交互配置された複数の駆動電極４０を具備していることに更に注意されたい。
【００３０】
図５は、高電圧アイソレーション半導体通信装置５の中で駆動回路８０及び受信器回路９０に関する機能的ブロック図の１つの実施形態を示している。図５では、入力通信信号が駆動回路８０の入力Ｄｉｎに与えられる。この駆動回路では、入力通信信号は入力フィルタ回路８２によってフィルタ処理され、ドライバ・ウォッチドッグ８４が提供する出力に加算され、ワイヤーボンド８７及び８９を通り境界８８を超えて水平コンデンサ構造体１０ａ及び１０ｂに伝送される。駆動回路（ドライバ回路）８６は、境界８８を超えて通信信号を受信器回路９０に送信する。ＣＭＲ回路９２によって提供される出力は、利得増幅器回路９３にむけられ、この利得増幅器回路９３は出力を比較器／ＲＳフリップフロップ９４及び９５に送る。このフリップフロップの出力は次に遅延フィルタ回路９６に向けられる。受信器回路９０からの最終的な出力信号は、Ｒｏｕｔ１０１において出力バッファ９９によって提供される。
【００３１】
図５に示されている実施形態では、駆動回路８０及び受信器回路９０は完全差動構成で動作し、この構成は、信号経路に存在する可能性がある望ましくない同相モード信号を除去する利点がある。図５に示されている実施形態は、高い同相モード除去性能を実現している。駆動回路８０で発生された入力信号は、信号が進むに従ってアイソレーション境界８８（これは機能的な観点からすると、図５には明確に図示していないが、隣接する駆動電極と感知電極との間に配置された電気的絶縁材料を含んでいる）を横切って送信され、好ましい実施形態では、完全差動形式で送信され、受信器回路９０で復号される。水平コンデンサ構造体１０ａ及び１０ｂ内の感知電極で受信される完全差動信号は、同相モード除去（「ＣＭＲ」）回路９２に向けられ、ＣＭＲ抵抗９８ａ及び９８ｂを通る。図５に例示された実施形態では、ＣＭＲ回路９２は、水平コンデンサ構造体１０ａ及び１０ｂからの完全差動入力信号の同相モードレベルを調整する。しかしながら、本発明はその請求の範囲の中に、ＣＭＲ回路９２を持たない又はその回路に与えられる完全差動入力信号を有しない実施形態も含むことに注意されたい。
【００３２】
幾つかの実施形態は、ディジタル通信データを送信及び受信するために、また駆動電極及び感知電極４０及び５０の間の信号の転送を維持するために、一対の分離された共面形水平コンデンサ構造体１０のみを備えることを特徴としていて、別個のデータリフレッシュコンデンサ回路を必要としない。図５に示されている受信器回路９０は、駆動回路８０から受信された信号を正確に復号し、かつ入力７９に与えられた入力信号の忠実でまた極めて正確な再生バージョンを出力１０１に送るように構成されている。
【００３３】
図６は、データ出力信号がデフォルトでハイの状態になるときに、図５の回路８０及び９０が発生する波形を示し、一方図７は、データ出力信号がデフォルトでローの状態になるときに、図５の回路８０及び９０が発生する波形を示している。ここで図５〜図７を参照すると、比較器／ＲＳフリップフロップ９４及び９５の出力は、回路９３によって与えられた出力に基づいてセット及びリセットされる。駆動回路８６は、ドライバ・ウォッチドッグ（ドライバ監視）回路８４に動作可能に接続される。このドライバ・ウォッチドッグ回路８４はパルスを受信器回路９０に送信して、境界８８を横切って送信された信号を保持するように構成され、それにより、受信器回路９０によって受信された信号に関し、受信器回路９０のＤＣ状態が適切に保持される。図５に例示された実施形態では、受信器回路９０内のＤＣ状態が約２μｓより長く維持される場合、「キープアライブ（keep alive）」パルスが駆動回路８０のドライバ・ウォッチドッグ回路８４から受信器回路９０に送信される。図６及び図７で例示されているように、Ｒｏｕｔにおいて受信器回路９０によって与えられる出力は、駆動回路がパワーアップされず、その結果「キープアライブ」パルスが駆動回路８０から受信器回路９０によって受信されない場合は、５μｓ後にデフォルトでハイの状態又はローの状態になる。
【００３４】
図５〜図７の参照を続けると、駆動回路８０の送信機能は、入力フィルタ回路８２、加算ブロック回路８３、ドライバ・ウォッチドッグ回路８４、及びシングル−差動駆動回路８６によって行われることが分かる。入力フィルタ回路８２は、受信器回路９０の状態機械を混乱させないように、最小パルス幅が３ナノ秒のパルスを確実なものにするために使用される。駆動回路８６によって行われるシングルエンドから差動への変換動作は、最小のスキューを用いて実行されることが好ましい。「キープアライブ」パルスを受信器回路９０に送信することに加えて、ドライバ・ウォッチドッグ回路８４は到来するデータ信号をモニタするために使用することもできる。
【００３５】
駆動回路８０から境界８８を通って送信されたデータは、利得増幅器９３によって受信される場合に微分される。微分は、水平コンデンサ構造体１０ａ及び１０ｂの中の駆動電極及び感知電極４０及び５０の送信及び受信特性、及び受信器の同相モード抵抗９８ａ及び９８ｂの特性に基づいて発生する。受信器回路９０によって最初に受信される信号の振幅は、水平コンデンサ構造体１０ａ及び１０ｂ内の結合コンデンサＣ１と、それに関連したそれぞれの寄生容量（Ｃｐａｒａ）との比率によって設定される。受信器回路の入力の同相モードは、ＣＭＲ回路９２によって規定される。通常動作では、ＣＭＲ回路９２はゼロ電流を同相モード抵抗９８ａ及び９８ｂに送る。ＣＭＲ動作の間は、大きな同相モード電流が増幅器９１の出力端子に与えられたり引かれたりする。大きなｄＶ／ｄＴ電流が、結合コンデンサＣ１によって生成され、それとともに、駆動回路８０と受信器回路９０との間に生じるグラウンド電位差を変化させる。これらの回路は、好ましい実施形態では、それぞれ別個の集積回路（ＩＣ）から構成される。増幅器９１の入力端子において適当な同相モード電圧を保持するためには、ＣＭＲ回路９２はＣＭＲ抵抗９８ａ及び９８ｂに補償電流を与える必要がある。
【００３６】
ＣＭＲ回路９２がない場合は、ＣＭＲの動作によっては、受信器回路９０の感知電極における電圧をグラウンドまたはＶＤＤに駆動することがある。そのようなシナリオでは、感知電極は、例えば結合コンデンサＣ１の背面に接続されたダイオードによってクランプされることがある。入力がクランプされると、結果として全てのデータが失われることがある。
【００３７】
１つの実施形態では、ＣＭＲ回路９２は、２５ｋＶ／μｓ以下の値によって特徴付けられたＣＭＲの動作を補償するように設計される。これは、電流を強制的に受信器入力に入れる又はそこから取り出すことによって実現される。結果として、２５ｋＶ／μｓを超えないＣＭＲ動作が存在する中でデータを回復するように、受信器回路９０を構成することができる。ＣＭＲの動作がそのようなしきい値を超えると、結果としてデータの損失又はエラーが生じる可能性がある。幾つかの実施形態では、装置１０によって達成されるデータ通信速度は、最大約３００メガビット／秒に達するか又はそれを超えることができる。この装置１０では、ディジタルデータは、駆動回路８０と受信器回路９０との間を容量性手段によって転送される。
【００３８】
前述したように、ＨＶＩＣは、電力システム及び他の用途の中で、高電圧側の絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）に対してレベルシフト及びゲート駆動機能を提供するために使用される。従来技術のＨＶＩＣによるゲート駆動は一般に、そのような高電圧のレベルシフト機能を実現するために、高電圧トランジスタを使用することを必要としている。図８は、こうした従来技術のゲート駆動回路の１つの実施例を示している。このＨＶＩＣは浮動（フローティング）電源から離れて動作し、Ｐ側すなわち高電圧側のＩＧＢＴ１３４に対してレベルシフト及びゲート駆動を行う。低電圧集積回路（ＬＶＩＣ）１２０のゲート駆動回路は、低電圧側の電源Ｖｃｃから離れて動作し、Ｎ側すなわち低電圧側のＩＧＢＴ１２３にゲート駆動信号を与える。Ｖｃｃは一般に＋１５ボルトであるが、特定の用途や当面の回路に基づいて、任意の適当な又は好適な値にすることができることは無論である。図８に例示されたＨＶＩＣが動作している間は、Ｐ側の入力信号は、ワンショットパルス発生器１３１を通るように向けられる。このパルス発生器１３１は、１３８における高電圧レベルシフトＭＯＳＦＥＴのＨＶＮ１及びＨＶＮ２に対してターンオン・パルスを発生するように構成されている。次に、トランジスタＨＶＮ１及びＨＶＮ２は、高電圧側のドライバ・ラッチ１３６への入力をローに引いて、Ｐ側ＩＧＢＴ１３４に対するゲート駆動信号をセットおよびリセットする。
【００３９】
図８に示されている回路に関する１つの欠点は、１３８における高電圧トランジスタＨＶＮ１及びＨＶＮ２がレベルシフト動作に使用されるため、ＳＯＩ技術を使用して行われる高電圧の製造工程が必要とされることである。そのような工程は複雑で高価であるため、従来のゲート・ドライバはコストが非経済的な技術になる。その上、ゲート・ドライブの低電圧側と高電圧側との間の高い電圧ストレスのレベルが増加するため、対応するより高い電圧工程への移行が必要なため、結果として製造費用がさらに高くなる。
【００４０】
図９に示されているように、幾つかの従来技術のゲート駆動回路では、高電圧側のゲート・ドライブに対する浮動電源が、外部のブートストラップ回路１４０によって与えられる。この種の回路は通常、ピーク充電電流を制限するための小さい直列抵抗１４１が付いた急速回復ブートストラップ・ダイオード１４２と、浮動電源を保持するためのリザーバ・コンデンサ１４３を備えている。低電圧側ＩＧＢＴがオンに切り換えられると、浮動電源用のリザーバ・コンデンサ１４３がブートストラップ・ダイオード１４２を通して充電される。低電圧側のＩＧＢＴがオフに切り換えられると、リザーバ・コンデンサ１４３に蓄えられたエネルギーが高電圧側のゲート・ドライブ１３４に対して電力を供給する。電力消費を減らすために、ゲート・ドライブ１４６及びその関連するレベルシフト・トランジスタと論理回路に与えられる電流は、浮動電源から供給される電流を低く保つために制限され、これは今度は、ゲート・ドライブの速度を損なうことになる。その結果、それらを製造するために一般的に使用される高価で複雑なＳＯＩ製造技術に加えて、従来技術のＨＶＩＣゲート駆動回路の性能特性は最適なものではない。
【００４１】
前述された従来技術の回路及び方法に対する代案は、高電圧ゲート駆動回路に容量性アイソレーション技術を用いることである。この技術では、信号が入力の低電圧側から容量性アイソレーション障壁を通って、ＩＧＢＴのゲート電圧を制御する高電圧側のゲート・ドライブに送られる。そのような代案では、レベルシフト機能を与える手段として高価な又は遅い高電圧トランジスタを使用する必要性が取り除かれる。１つの実施形態によれば、容量性アイソレーション回路は、単純でかつ費用効果が高い標準的なＣＭＯＳ工程又は関連する製造工程を用いて提供される。このことは、高価で複雑な処理を必要とするＳＯＩなどの高電圧工程を用いて製造された従来のゲート駆動回路を用いてレベルシフト機能を提供するような、従来技術の方法とは対照的である。
【００４２】
容量性アイソレーションを使用する高電圧ゲート駆動回路１５０の１つの実施形態が、図１０に示されている。この実施形態では、高電圧アイソレーションが、標準的なＣＭＯＳ工程を用いて製造された金属対金属層を用いて構成されたコンデンサ１０ａ〜１３ｂによって提供される。上記で詳細に説明されたように、共面キャパシタンスが、隣接する金属層の側壁間の水平結合によって提供される。金属がコンデンサを構成するために上層のみに使用される場合、金属層から基板への寄生容量が最小にされ、これにより信号がアイソレーション障壁を通って送信されるときに結合が最大にされる。そのような容量性アイソレーション障壁の構成は、信号を障壁を越えて転送するための幾つかの技術と同様に、上記に詳細に説明されている。
【００４３】
図１０の参照を続けると、１つの実施形態では、システムの低電圧側８０は、入力グリッチ・フィルタ８２、低電力発振器８１、及び一対の論理ドライバ８４ａ及び８４ｂを備えている。入力信号は最初、グリッチ、スパイク、又は他の入力信号に含まれる可能性のある、望まれていない異常を除くために、グリッチ・フィルタ８２を通るように向けられる。次に、フィルタ処理された信号は、相補的な方法で論理ドライバ８４ａ及び８４ｂのそれぞれの入力を駆動する。それぞれの論理ドライバの別の入力は、発振器８１によって駆動される。回路８０の中で使用される特定の入力論理によって決まるが、発振器の出力は、論理ゲートの１つだけの出力に現れる。論理ゲートの１つだけの出力がイネーブルにされるため、いつでも上側対のコンデンサ（すなわち、１０ａ／１０ｂ及び１１ａ／１１ｂ）又は下側対のコンデンサ（すなわち、１２ａ／１２ｂ及び１３ａ／１３ｂ）の１つだけが駆動される。その結果、容量性アイソレーション障壁８８を横切って結合された信号は、入力の論理レベルに基づいて微分される。各チャネルの信号結合に一対のコンデンサを使用することによって、優れた同相モード除去特性が提供される。
【００４４】
図１０に示された回路の実施形態では、システムの高電圧側９０は、整流器１０１ａ／１０１ｂ及び比較器１０４ａ／１０４ｂの対、Ｒ−Ｓラッチ１０５、出力ゲート・ドライバ段１０６、及び基準バイアスブロック１０３から構成される。アイソレーション障壁８８を通して接続された発振器の出力信号は、整流及びフィルタ処理される。それぞれの比較器１０４ａ及び１０４ｂは、結合された信号を基準レベル電圧と比較する。結合された信号の振幅が十分に高くなり、そして所定の基準レベルを超えると、比較器が動作して、その出力状態が切り換えられる。次に、それぞれの比較器の出力は、ラッチ１０５のリセット入力およびセット入力を駆動する。ＲＳフリップフロップ１０５の出力は次に、出力ゲート駆動段１０６を駆動する。
【００４５】
図１１は、高電圧側９０に接続される信号に対する整流及び感知回路の１つの実施形態を示している。発振が発生されないとき、同相モードの基準レベルがＶＧＳＮに設定されるため、ＶＳＥＮＳＥは０ボルト近くにバイアスされる。これにより、消費される電流が減少される。同時に、比較器の出力は、論理ローのデフォルト状態になる。発振が行われると、ソース・フォロワとして構成されたＭＯＳＦＥＴ１６１及び１６２は、入力された発振が全波整流されたバージョンになるようにＶＳＥＮＳＥを駆動する。抵抗１６３とコンデンサ１６４は単純な低域通過フィルタを形成して、信号比較を行うためにＶＳＥＮＳＥ信号をフィルタ処理する。この低域通過フィルタは、リップルを比較器１０４ａ又は１０４ｂのヒステリシスレベル以下にフィルタ処理するように構成され、それにより、チャタリングを避けることが最も好ましい。フィルタ処理されたＶＳＥＮＳＥ電圧レベルが基準レベルを超えると、比較器の出力は状態を変化するように構成される。次に比較器の出力は、Ｒ−Ｓラッチ１０５の状態をセットまたはリセットする。このラッチ１０５は続いて、ゲート・ドライブを駆動する。高電圧及び低電圧状態を符号化するために２つのチャネルを使用するので、ＤＣ情報がアイソレーション障壁を通って保存されるため、ＤＣリフレッシュ回路は必要ではない。ゲート・ドライバが主に低い周波数で動作するため、高周波の同相モードの過渡現象が注入されても、システムに対する同相モードの妨害が自然にフィルタ処理される。その結果、同相モードの増幅器の設計に対する要求事項をかなり楽にすることができ、このことは今度は、低電力回路を受信器側で使用できるようにする。１つの重要な設計目標は、回路の高電圧側における電流消費を低く保ち、ゲート・ドライブの高電圧側用のブートストラップ電力回路の単純でしかも効率的な設計を実現可能にすることである。
【００４６】
前述された容量性アイソレーション回路及び方法は、従来のゲート駆動回路及び方法を超越した重要な利点を提供する。第１に、コンデンサ構造の選択が、全体的なシステム設計に対して重要である。どのようなモノリシックコンデンサ構造体も、コンデンサの底板と基板との間に寄生容量があることを特徴にしている。寄生容量が信号損失の原因になるため、対応する寄生容量が小さい構造を使用することが望ましい。上部金属層のみを有する共面コンデンサ構造の場合は、寄生容量が上レベルの金属層と基板との間で最も重要である。これに反して、幾つかの縦方向に重ねられた金属層を含む積層コンデンサでは、寄生容量は主に最低部の金属層と基板との間に生ずる。共面コンデンサ内の上部金属層と基板との間の距離が、縦方向の積層コンデンサ内の最低部の金属層と基板との間の距離よりも相当に大きいため、本願で開示された構造の共面の寄生容量は非常に小さい。結果として、共面コンデンサは、縦方向に積層されたコンデンサに比べて優れた信号伝送利得を提供する。信号伝送利得が高いことにより、受信器回路の設計を単純化することができ、このことは次に電力消費を減少させ、また任意の関連したブートストラップ電力回路の設計も単純化するのに役立つ。
【００４７】
第２は、回路の高電圧側の電力損失をさらに減少するために、高電圧側に送信される駆動信号の強度を改善することができる。これは、チャージポンプ回路を通して発振器の電圧を増大する電圧によって実現することができる。そうすることで、アイソレーション障壁を通して送られる駆動信号は、ｎ倍に増大される。ここで、ｎはチャージポンプ回路の電圧利得であり、１よりも大きい。高電圧側でより高い信号レベルを有することは、回路の受信器側の信号処理回路を単純にすると共に、これにより受信器回路を低電力にすることができることを意味する。より高い信号レベルにより、ブートストラップ電力回路の設計も単純にすることができる。
【００４８】
第３は、２つの通信チャネルが図１０に示されているが、１つ以上の付加的な通信チャネルを最小の増分費用で加えることができるため、１つ以上の付加的な論理状態をアイソレーション障壁を超えて送信することができる。例えば、この付加的な論理状態を使用して、高電圧側でＨｉＺ状態を符号化することができる。従来のゲート駆動回路の中でそのような付加的な論理状態を実行する場合、高電圧トランジスタの追加の対が必要であり、このことは次には回路の領域が増加しまた製造費用がより高くなる。
【００４９】
第４は、アイソレーション・キャパシタンス回路が、高電圧のレベルシフト・トランジスタではなく信号転送媒体として使用されるため、反対方向に、すなわち、回路の高電圧側から低電圧側に戻るように信号を転送することが可能である。例えば、フィードバック及び／又は故障状態を示す信号を、関連した回路の高電圧側から回路の低電圧側に戻るように転送することができる。コンデンサが双方向トランスジューサとして動作できるため、そのようなフィードバック構成は、回路の高電圧側に順方向に信号を送信するために使用されたものと同じ対の信号コンデンサを共有することができる。別の方法では、付加的な対のコンデンサを最小の費用で回路に加えて、回路の高電圧側からフィードバック情報を提供することができる。そのような機能は、従来のゲート駆動回路において実行することは不可能であるか又は極めて困難である。何故なら、高電圧トランジスタによって与えられる従来のレベルシフト機能は一方向のみ（すなわち、低電圧側から高電圧側）に働くからである。
【００５０】
本願で開示された発明の種々の実施形態により、これらに限定されることはないが、回路の性能が改良されたこと、パッケージ又はチップが一層小型にされたこと、消費電力が小さくなったこと、データ送信速度がより速くなったこと、及び性能を犠牲にすることなく製造費用を著しく低下させたことを含む幾つかの利点が提供されることは、ここで当業者には明らかになるであろう。
【００５１】
本願で使用される「垂直」又は「水平」という用語は、コンデンサの面が下側又は上側のグラウンド面基板６０に関係するとき、そのコンデンサの面の相対的な向きを指すつもりであることに注意されたい。このため、本発明の教義に基づいて作られた装置が、実際に、１つの面内に配置された共面ディジタルデータ通信電極を有し、またこの１つの面の向きが垂直であるが、グラウンド面基板に対しては平行であるかほぼ平行である場合は、そのような装置は本発明の範囲に含まれるものとする。
【００５２】
本願で説明された種々の部品、装置及びシステムを作る方法及びそれらを作った方法が、本発明の請求の範囲の中に含まれることにさらに注意されたい。
【００５３】
前述された実施形態は、本発明の範囲を限定するものではなく、本発明の実施例として考えるべきである。本発明の前述の実施形態に加えて、詳細な説明及び添付した図面を見直すと、本発明の別の実施形態が存在することが分かるであろう。従って、明示的に本願に記載されていない本発明の前述した実施形態の多くの組合せ、置き換え、変更、及び修正は、本発明の範囲の中に含まれるものとする。
【符号の説明】
【００５４】
５ 高電圧アイソレーション半導体通信装置
１０ａ、１０ｂ 水平コンデンサ構造体
７９ 入力
８０ 駆動回路
８２ 入力フィルタ回路
８３ 加算ブロック回路
８４ ドライバ・ウォッチドッグ回路
８６ 駆動回路
８８ 境界
９０ 受信器回路
９１ 増幅器
９２ ＣＭＲ回路
９３ 利得増幅器回路
９４、９５ 比較器／ＲＳフリップフロップ
９６ 遅延フィルタ回路
９８ａ、９８ｂ ＣＭＲ抵抗
９９ 出力バッファ
１０１ Ｒｏｕｔ
【特許請求の範囲】
【請求項１】
回路の低電圧部に接続された駆動入力を有し、第１の導電性の金属、合金、又は金属混合体から形成された少なくとも１つの駆動電極と、
前記回路の高電圧部に接続された感知出力を備え、第２の導電性の金属、合金、又は金属混合体から形成された少なくとも１つの感知電極と、
電気的絶縁層によって前記駆動電極及び前記感知電極から間隔を空けて配置された導電性グラウンド面基板と、
前記低電圧部の一部を形成すると共に前記高電圧駆動回路に与えられる入力信号を受信するように構成され、前記駆動入力に動作可能に接続されかつ前記入力信号に基づいて駆動信号を送信するように構成された駆動回路と、
前記高電圧部の一部を形成すると共に前記感知出力に動作可能に接続され、前記駆動電極と前記感知電極との間に送信された前記駆動信号を受信するようにかつ絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）を駆動するに十分な振幅と電力とを有する少なくとも１つのゲート駆動出力信号を提供するように構成された受信回路と、
を具備し、
前記駆動電極と前記感知電極とは、実質的に１つの面内に配置され、容量性手段によって前記電極間で駆動信号を送信するように動作可能に構成されかつ互いに関して関連付けられ、前記ゲート駆動回路は非シリコン・オン・インシュレータＣＭＯＳ集積回路であり、かつ前記回路の前記低電圧部と前記高電圧部との間の高電圧アイソレーションは、前記駆動電極と前記感知電極とによって提供される、高電圧駆動回路。
【請求項２】
前記低電圧部が、入力信号をフィルタ処理するように構成されたグリッチ・フィルタをさらに備えている、請求項１に記載の高電圧駆動回路。
【請求項３】
前記低電圧部が、出力発振器信号を提供するように構成された発振器回路をさらに備えている、請求項１に記載の高電圧駆動回路。
【請求項４】
前記出力発振器信号の電圧を増大し、これにより前記駆動信号を増幅するように構成されたチャージポンプ回路をさらに備えている、請求項３に記載の高電圧駆動回路。
【請求項５】
前記少なくとも１つの駆動電極と前記少なくとも１つの感知電極とが、複数の駆動チャネルを形成する、駆動電極と感知電極との複数の対を備えている、請求項１に記載の高電圧駆動回路。
【請求項６】
前記少なくとも１つの駆動電極と前記少なくとも１つの感知電極とが、第１及び第２の駆動チャネルを形成する、駆動電極と感知電極との第１及び第２の対を備えている、請求項１に記載の高電圧駆動回路。
【請求項７】
前記低電圧部が、駆動電極と感知電極との前記第１及び第２の対を駆動するように構成された一対の論理ドライバ回路をさらに備えている、請求項６に記載の高電圧駆動回路。
【請求項８】
前記論理ドライバ回路が相補形であり、かつ電極の前記第１及び第２の対を交互に駆動するようにさらに構成されている、請求項７に記載の高電圧駆動回路。
【請求項９】
前記相互に駆動される相補形の論理ドライバ回路が、前記第１の駆動チャネルと前記第２の駆動チャネルとの間の同相モード除去を増大するように構成されている、請求項８に記載の高電圧駆動回路。
【請求項１０】
前記高電圧部が、前記電極の第１及び第２の対によって提供される第１及び第２の感知電極の出力をそれぞれ受信するように構成された第１及び第２の整流器をさらに備えている、請求項６に記載の高電圧駆動回路。
【請求項１１】
前記第１及び第２の整流器の少なくとも１つが、少なくとも１つのＭＯＳＦＥＴのソース・フォロワを備えている、請求項１０に記載の高電圧駆動回路。
【請求項１２】
前記少なくとも１つのＭＯＳＦＥＴのソース・フォロワによって提供される出力信号をフィルタ処理するように構成された低域通過フィルタをさらに備え、前記出力信号の中に存在するリップルを除去又は低減する、請求項１１に記載の高電圧駆動回路。
【請求項１３】
前記第１及び第２の整流器に動作可能に接続されて、それぞれ第１及び第２の整流器出力を受信する第１及び第２の比較器をさらに備えている、請求項１０に記載の高電圧駆動回路。
【請求項１４】
前記第１及び第２の比較器が、前記発振器の出力信号を基準電圧と比較するための手段をそれぞれ備えている、請求項１３に記載の高電圧駆動回路。
【請求項１５】
前記第１及び第２の比較器によって提供される出力状態が、前記発振器の出力信号と前記基準電圧との間の比較に基づいてトグルする又はトグルしないように構成されている、請求項１４に記載の高電圧駆動回路。
【請求項１６】
前記第１及び第２の比較器からの第１及び第２の比較器出力を受信するように構成されたＲＳラッチをさらに備えている、請求項１３に記載の高電圧駆動回路。
【請求項１７】
前記第１及び第２の比較器の出力が、前記ＲＳラッチのセット入力とリセット入力とを駆動する、請求項１６に記載の高電圧駆動回路。
【請求項１８】
前記受信回路が、出力ゲート・ドライバ段をさらに備えている、請求項１に記載の高電圧駆動回路。
【請求項１９】
ブートストラップ形電源回路をさらに備えている、請求項１に記載の高電圧駆動回路。
【請求項２０】
前記少なくとも１つの駆動電極と前記少なくとも１つの感知電極との間の第１のブレイクダウン電圧が、約１分間加えられたとき、約２，０００ボルトＲＭＳを超える、請求項１に記載の高電圧駆動回路。
【請求項２１】
前記第１のブレイクダウン電圧が、約１分間加えられたとき、約２，５００ボルトＲＭＳを超える、請求項２０に記載の高電圧駆動回路。
【請求項２２】
前記第１のブレイクダウン電圧が、約１分間加えられたとき、約３，０００ボルトＲＭＳを超える、請求項２０に記載の高電圧駆動回路。
【請求項２３】
前記第１のブレイクダウン電圧が、前記駆動電極と前記グラウンド面基板との間の第２のブレイクダウン電圧以上である、請求項２０に記載の高電圧駆動回路。
【請求項２４】
前記駆動電極と前記感知電極との間の電極間間隔Ｔｄが、電気的絶縁層の厚さｄよりも少なくとも約１．５倍よりも大きい、請求項１に記載の高電圧駆動回路。
【請求項２５】
前記第１及び第２の金属、合金、又は金属混合体が、金、銀、銅、タングステン、スズ、アルミニウム、及びアルミニウム−銅のうちの１つ以上を含む、請求項１に記載の高電圧駆動回路。
【請求項２６】
前記電気的絶縁層が、半導体誘電材料、酸化シリコン、窒化シリコン、及び厚い酸化物のうちの１つ以上を含む、請求項１に記載の高電圧駆動回路。
【請求項２７】
前記導電性グラウンド面基板が、半導体誘電材料又はシリコンから形成される、請求項１に記載の高電圧駆動回路。
【請求項２８】
前記電気的絶縁材料が、半導体誘電材料、酸化シリコン、窒化シリコン、及び厚い酸化物のうちの１つ以上を含む、請求項１４に記載の高電圧駆動回路。
【請求項２９】
前記駆動及び感知電極、前記電気的絶縁層、及び前記グラウンド面基板が、ＣＭＯＳプロセス、バイポーラ−ＣＭＯＳプロセス、及び組み合わされたバイポーラ−ＣＭＯＳ−ＤＭＯＳ（ＢＣＤ）プロセスのうちの１つ以上を用いて製造される、請求項１に記載の高電圧駆動回路。
【請求項３０】
前記回路が、ポリイミド又はプラスチックの中に少なくとも部分的にカプセル化される、請求項１に記載の高電圧駆動回路。
【請求項３１】
前記駆動回路及び受信回路が集積回路の中に組み込まれる、請求項１に記載の高電圧駆動回路。
【請求項３２】
前記受信回路が、同相モード除去（ＣＭＲ）回路をさらに備えている、請求項１に記載の高電圧駆動回路。
【請求項３３】
前記装置が、前記駆動回路と前記受信回路との間でデータを最大約３００メガビット／秒の速度で転送するように構成されている、請求項１に記載の高電圧駆動回路。
【請求項３４】
高電圧駆動回路を作製する方法であって、
前記回路の低電圧部に接続された駆動入力を有し、第１の導電性の金属、合金、又は金属混合体から形成された少なくとも１つの駆動電極を設けるステップと、
前記回路の高電圧部に接続された感知出力を有し、第２の導電性の金属、合金、又は金属混合体から形成された少なくとも１つの感知電極を設けるステップと、
電気的絶縁層によって前記駆動電極及び前記感知電極から間隔を空けて配置された導電性グラウンド面基板を設けるステップと、
前記低電圧部の一部を形成すると共に前記高電圧駆動回路に提供される入力信号を受信するように構成され、前記駆動入力に動作可能に接続されかつ前記入力信号に基づいて駆動信号を送信するように構成された駆動回路を設けるステップと、
前記高電圧部の一部を形成すると共に前記感知出力に動作可能に接続され、前記駆動電極と前記感知電極との間で送信される駆動信号を受信するようにかつ絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）を駆動するに十分な振幅と電力とを有する少なくとも１つのゲート駆動出力信号を提供するように構成され受信回路を設けるステップと、
を含み、
前記駆動電極と前記感知電極とは、実質的に１つの面内に配置され、容量性手段によって前記電極間で駆動信号を転送するように動作可能に構成されかつ互いに関して関連付けられ、前記ゲート駆動回路は、非シリコン・オン・インシュレータＣＭＯＳ集積回路であり、かつ前記回路の前記低電圧部と前記高電圧部との間の高電圧アイソレーションは、前記駆動電極と前記感知電極とによって提供される、方法。
【請求項１】
回路の低電圧部に接続された駆動入力を有し、第１の導電性の金属、合金、又は金属混合体から形成された少なくとも１つの駆動電極と、
前記回路の高電圧部に接続された感知出力を備え、第２の導電性の金属、合金、又は金属混合体から形成された少なくとも１つの感知電極と、
電気的絶縁層によって前記駆動電極及び前記感知電極から間隔を空けて配置された導電性グラウンド面基板と、
前記低電圧部の一部を形成すると共に前記高電圧駆動回路に与えられる入力信号を受信するように構成され、前記駆動入力に動作可能に接続されかつ前記入力信号に基づいて駆動信号を送信するように構成された駆動回路と、
前記高電圧部の一部を形成すると共に前記感知出力に動作可能に接続され、前記駆動電極と前記感知電極との間に送信された前記駆動信号を受信するようにかつ絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）を駆動するに十分な振幅と電力とを有する少なくとも１つのゲート駆動出力信号を提供するように構成された受信回路と、
を具備し、
前記駆動電極と前記感知電極とは、実質的に１つの面内に配置され、容量性手段によって前記電極間で駆動信号を送信するように動作可能に構成されかつ互いに関して関連付けられ、前記ゲート駆動回路は非シリコン・オン・インシュレータＣＭＯＳ集積回路であり、かつ前記回路の前記低電圧部と前記高電圧部との間の高電圧アイソレーションは、前記駆動電極と前記感知電極とによって提供される、高電圧駆動回路。
【請求項２】
前記低電圧部が、入力信号をフィルタ処理するように構成されたグリッチ・フィルタをさらに備えている、請求項１に記載の高電圧駆動回路。
【請求項３】
前記低電圧部が、出力発振器信号を提供するように構成された発振器回路をさらに備えている、請求項１に記載の高電圧駆動回路。
【請求項４】
前記出力発振器信号の電圧を増大し、これにより前記駆動信号を増幅するように構成されたチャージポンプ回路をさらに備えている、請求項３に記載の高電圧駆動回路。
【請求項５】
前記少なくとも１つの駆動電極と前記少なくとも１つの感知電極とが、複数の駆動チャネルを形成する、駆動電極と感知電極との複数の対を備えている、請求項１に記載の高電圧駆動回路。
【請求項６】
前記少なくとも１つの駆動電極と前記少なくとも１つの感知電極とが、第１及び第２の駆動チャネルを形成する、駆動電極と感知電極との第１及び第２の対を備えている、請求項１に記載の高電圧駆動回路。
【請求項７】
前記低電圧部が、駆動電極と感知電極との前記第１及び第２の対を駆動するように構成された一対の論理ドライバ回路をさらに備えている、請求項６に記載の高電圧駆動回路。
【請求項８】
前記論理ドライバ回路が相補形であり、かつ電極の前記第１及び第２の対を交互に駆動するようにさらに構成されている、請求項７に記載の高電圧駆動回路。
【請求項９】
前記相互に駆動される相補形の論理ドライバ回路が、前記第１の駆動チャネルと前記第２の駆動チャネルとの間の同相モード除去を増大するように構成されている、請求項８に記載の高電圧駆動回路。
【請求項１０】
前記高電圧部が、前記電極の第１及び第２の対によって提供される第１及び第２の感知電極の出力をそれぞれ受信するように構成された第１及び第２の整流器をさらに備えている、請求項６に記載の高電圧駆動回路。
【請求項１１】
前記第１及び第２の整流器の少なくとも１つが、少なくとも１つのＭＯＳＦＥＴのソース・フォロワを備えている、請求項１０に記載の高電圧駆動回路。
【請求項１２】
前記少なくとも１つのＭＯＳＦＥＴのソース・フォロワによって提供される出力信号をフィルタ処理するように構成された低域通過フィルタをさらに備え、前記出力信号の中に存在するリップルを除去又は低減する、請求項１１に記載の高電圧駆動回路。
【請求項１３】
前記第１及び第２の整流器に動作可能に接続されて、それぞれ第１及び第２の整流器出力を受信する第１及び第２の比較器をさらに備えている、請求項１０に記載の高電圧駆動回路。
【請求項１４】
前記第１及び第２の比較器が、前記発振器の出力信号を基準電圧と比較するための手段をそれぞれ備えている、請求項１３に記載の高電圧駆動回路。
【請求項１５】
前記第１及び第２の比較器によって提供される出力状態が、前記発振器の出力信号と前記基準電圧との間の比較に基づいてトグルする又はトグルしないように構成されている、請求項１４に記載の高電圧駆動回路。
【請求項１６】
前記第１及び第２の比較器からの第１及び第２の比較器出力を受信するように構成されたＲＳラッチをさらに備えている、請求項１３に記載の高電圧駆動回路。
【請求項１７】
前記第１及び第２の比較器の出力が、前記ＲＳラッチのセット入力とリセット入力とを駆動する、請求項１６に記載の高電圧駆動回路。
【請求項１８】
前記受信回路が、出力ゲート・ドライバ段をさらに備えている、請求項１に記載の高電圧駆動回路。
【請求項１９】
ブートストラップ形電源回路をさらに備えている、請求項１に記載の高電圧駆動回路。
【請求項２０】
前記少なくとも１つの駆動電極と前記少なくとも１つの感知電極との間の第１のブレイクダウン電圧が、約１分間加えられたとき、約２，０００ボルトＲＭＳを超える、請求項１に記載の高電圧駆動回路。
【請求項２１】
前記第１のブレイクダウン電圧が、約１分間加えられたとき、約２，５００ボルトＲＭＳを超える、請求項２０に記載の高電圧駆動回路。
【請求項２２】
前記第１のブレイクダウン電圧が、約１分間加えられたとき、約３，０００ボルトＲＭＳを超える、請求項２０に記載の高電圧駆動回路。
【請求項２３】
前記第１のブレイクダウン電圧が、前記駆動電極と前記グラウンド面基板との間の第２のブレイクダウン電圧以上である、請求項２０に記載の高電圧駆動回路。
【請求項２４】
前記駆動電極と前記感知電極との間の電極間間隔Ｔｄが、電気的絶縁層の厚さｄよりも少なくとも約１．５倍よりも大きい、請求項１に記載の高電圧駆動回路。
【請求項２５】
前記第１及び第２の金属、合金、又は金属混合体が、金、銀、銅、タングステン、スズ、アルミニウム、及びアルミニウム−銅のうちの１つ以上を含む、請求項１に記載の高電圧駆動回路。
【請求項２６】
前記電気的絶縁層が、半導体誘電材料、酸化シリコン、窒化シリコン、及び厚い酸化物のうちの１つ以上を含む、請求項１に記載の高電圧駆動回路。
【請求項２７】
前記導電性グラウンド面基板が、半導体誘電材料又はシリコンから形成される、請求項１に記載の高電圧駆動回路。
【請求項２８】
前記電気的絶縁材料が、半導体誘電材料、酸化シリコン、窒化シリコン、及び厚い酸化物のうちの１つ以上を含む、請求項１４に記載の高電圧駆動回路。
【請求項２９】
前記駆動及び感知電極、前記電気的絶縁層、及び前記グラウンド面基板が、ＣＭＯＳプロセス、バイポーラ−ＣＭＯＳプロセス、及び組み合わされたバイポーラ−ＣＭＯＳ−ＤＭＯＳ（ＢＣＤ）プロセスのうちの１つ以上を用いて製造される、請求項１に記載の高電圧駆動回路。
【請求項３０】
前記回路が、ポリイミド又はプラスチックの中に少なくとも部分的にカプセル化される、請求項１に記載の高電圧駆動回路。
【請求項３１】
前記駆動回路及び受信回路が集積回路の中に組み込まれる、請求項１に記載の高電圧駆動回路。
【請求項３２】
前記受信回路が、同相モード除去（ＣＭＲ）回路をさらに備えている、請求項１に記載の高電圧駆動回路。
【請求項３３】
前記装置が、前記駆動回路と前記受信回路との間でデータを最大約３００メガビット／秒の速度で転送するように構成されている、請求項１に記載の高電圧駆動回路。
【請求項３４】
高電圧駆動回路を作製する方法であって、
前記回路の低電圧部に接続された駆動入力を有し、第１の導電性の金属、合金、又は金属混合体から形成された少なくとも１つの駆動電極を設けるステップと、
前記回路の高電圧部に接続された感知出力を有し、第２の導電性の金属、合金、又は金属混合体から形成された少なくとも１つの感知電極を設けるステップと、
電気的絶縁層によって前記駆動電極及び前記感知電極から間隔を空けて配置された導電性グラウンド面基板を設けるステップと、
前記低電圧部の一部を形成すると共に前記高電圧駆動回路に提供される入力信号を受信するように構成され、前記駆動入力に動作可能に接続されかつ前記入力信号に基づいて駆動信号を送信するように構成された駆動回路を設けるステップと、
前記高電圧部の一部を形成すると共に前記感知出力に動作可能に接続され、前記駆動電極と前記感知電極との間で送信される駆動信号を受信するようにかつ絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）を駆動するに十分な振幅と電力とを有する少なくとも１つのゲート駆動出力信号を提供するように構成され受信回路を設けるステップと、
を含み、
前記駆動電極と前記感知電極とは、実質的に１つの面内に配置され、容量性手段によって前記電極間で駆動信号を転送するように動作可能に構成されかつ互いに関して関連付けられ、前記ゲート駆動回路は、非シリコン・オン・インシュレータＣＭＯＳ集積回路であり、かつ前記回路の前記低電圧部と前記高電圧部との間の高電圧アイソレーションは、前記駆動電極と前記感知電極とによって提供される、方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１０−１６８１５（Ｐ２０１０−１６８１５Ａ）
【公開日】平成２２年１月２１日（２０１０．１．２１）
【国際特許分類】
【外国語出願】
【出願番号】特願２００９−１５０９０３（Ｐ２００９−１５０９０３）
【出願日】平成２１年６月２５日（２００９．６．２５）
【出願人】（５０６２００１８６）アバゴ・テクノロジーズ・イーシービーユー・アイピー（シンガポール）プライベート・リミテッド (154)
【Ｆターム（参考）】
【公開日】平成２２年１月２１日（２０１０．１．２１）
【国際特許分類】
【出願番号】特願２００９−１５０９０３（Ｐ２００９−１５０９０３）
【出願日】平成２１年６月２５日（２００９．６．２５）
【出願人】（５０６２００１８６）アバゴ・テクノロジーズ・イーシービーユー・アイピー（シンガポール）プライベート・リミテッド (154)
【Ｆターム（参考）】
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