半導体集積回路、半導体集積回路の駆動方法、電子機器および電子機器の駆動方法
【課題】高耐圧化可能な半導体集積回路を提供する。
【解決手段】本発明に係る半導体集積回路は、第１電位ノード〔VDD〕と接続された第１ノード〔VOUT〕と、第１ノード〔VOUT〕と第１電位ノードより低電位である第２電位ノード〔VSS〕との間に直列に接続された第１のｎチャネル型トランジスタ〔NT1〕および第２のｎチャネル型トランジスタ〔NT2〕を有し、第１のｎチャネル型トランジスタ〔NT1〕の一端は、第２電位ノード〔VSS〕に接続され、他端は、第２のｎチャネル型トランジスタの一端に接続され、ゲート端子は、第２ノード〔VIN〕に接続され、第２のｎチャネル型トランジスタ〔NT2〕の他端は、第１ノード〔VOUT〕に接続され、ゲート端子は、第１電位ノード〔VDD〕と第２電位ノード〔VSS〕との間に位置する第１中間電位〔VM1〕に接続されている。第２のｎチャネル型トランジスタにより分圧され、各トランジスタに印加される電圧を低減できる。
【解決手段】本発明に係る半導体集積回路は、第１電位ノード〔VDD〕と接続された第１ノード〔VOUT〕と、第１ノード〔VOUT〕と第１電位ノードより低電位である第２電位ノード〔VSS〕との間に直列に接続された第１のｎチャネル型トランジスタ〔NT1〕および第２のｎチャネル型トランジスタ〔NT2〕を有し、第１のｎチャネル型トランジスタ〔NT1〕の一端は、第２電位ノード〔VSS〕に接続され、他端は、第２のｎチャネル型トランジスタの一端に接続され、ゲート端子は、第２ノード〔VIN〕に接続され、第２のｎチャネル型トランジスタ〔NT2〕の他端は、第１ノード〔VOUT〕に接続され、ゲート端子は、第１電位ノード〔VDD〕と第２電位ノード〔VSS〕との間に位置する第１中間電位〔VM1〕に接続されている。第２のｎチャネル型トランジスタにより分圧され、各トランジスタに印加される電圧を低減できる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路、半導体集積回路の駆動方法、電子機器および電子機器の駆動方法に関する。
【背景技術】
【０００２】
液晶表示装置などの表示装置用のバックプレーンには、ポリシリコン薄膜トランジスタ（ＴＦＴ）が用いられる。例えば、表示部（アクティブマトリクス部）やその周辺に配置される駆動回路部を薄膜トランジスタで構成する。この薄膜トランジスタは、比較的低温プロセスで形成でき、装置の低コスト化を図る上で重要なデバイスである。
【０００３】
一方、上記のとおり駆動回路においては、各種制御の関係上、制御信号の高電圧化を図る場合がある。このような、昇圧回路や降圧回路の高電位信号入力部においては、高耐圧化する必要がある。
【０００４】
例えば、下記特許文献１には、ＬＤＤ構造のＮＭＯＳ又はＰＭＯＳトランジスタをカスケード接続し、これらのゲート電極に入力信号を共通に接続した回路が開示されている。
【特許文献１】特開平１０−２２３９０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、本発明者が詳細に検討したところ、ゲート電極に入力信号を共通に接続したＮＭＯＳ又はＰＭＯＳトランジスタをカスケード接続しても、各トランジスタにかかる電圧が均等にならず、電源電位（ＶＤＤ）または接地電位（ＶＳＳ）から最も離れて接続されるトランジスタ、即ち直接出力線ＶＯＵＴに接続されるトランジスタには、依然として過大な電圧が加わる傾向にあることが判明した。
【０００６】
また、高耐圧化、即ち、印加される電界を緩和する手段として有効なＬＤＤ構造の採用によっても、低温ポリシリコンを半導体層に有する薄膜トランジスタにおいては、電界緩和効果が小さい。これは、ＬＤＤ構造部の不純物濃度を低く設定できないことが要因である。
【０００７】
即ち、電界緩和効果は、ＬＤＤ構造部の不純物濃度を低く設定する程、大きくなるが、その下限は、半導体層（チャネル層）として用いられる層の残留欠陥密度の数倍程度である。特に、低温ポリシリコンを用いた薄膜トランジスタにおいては、残留欠陥密度が１０17／ｃｍ2以下と大きく、ＬＤＤ構造部の不純物濃度を低く設定できないため、ＬＤＤ構造による電界緩和効果にも限界がある。
【０００８】
そこで、本発明に係る具体的態様は、高耐圧化可能な半導体集積回路およびその駆動方法等を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る半導体集積回路は、第１電位ノードと接続された第１ノードと、前記第１ノードと前記第１電位ノードより低電位である第２電位ノードとの間に直列に接続された第１のｎチャネル型トランジスタおよび第２のｎチャネル型トランジスタを有し、前記第１のｎチャネル型トランジスタの一端は、前記第２電位ノードに接続され、他端は、前記第２のｎチャネル型トランジスタの一端に接続され、ゲート端子は、第２ノードに接続され、前記第２のｎチャネル型トランジスタの他端は、前記第１ノードに接続され、ゲート端子は、前記第１電位ノードと前記第２電位ノードとの間に位置する第１中間電位に接続されている。
【００１０】
かかる構成によれば、中間電位にゲート端子が接続された前記第２のｎチャネル型トランジスタにより分圧され、各トランジスタに印加される最大電圧を低減できる。ここで「接続」とは、他の素子（例えば、トランジスタなど）を介して電気的に接続される形態も含むものとする。
【００１１】
例えば、前記第１ノードと前記第２のｎチャネル型トランジスタの他端との間に接続された第３のｎチャネル型トランジスタを有し、前記第３のｎチャネル型トランジスタのゲート端子は、前記第１電位と前記第２電位との間に位置し、前記第１中間電位より高い第２中間電位に接続されている。
【００１２】
かかる構成によれば、前記第２および第３のｎチャネル型トランジスタにより多段階に分圧され、各トランジスタに印加される最大電圧を低減できる。
【００１３】
本発明に係る半導体集積回路は、第２電位ノードと接続された第１ノードと、前記第１ノードと前記第２電位ノードより高電位である第１電位ノードとの間に直列に接続された第１のｐチャネル型トランジスタおよび第２のｐチャネル型トランジスタを有し、前記第１のｐチャネル型トランジスタの一端は、前記第１電位に接続され、他端は、前記第２のｐチャネル型トランジスタの一端に接続され、ゲート端子は、第２ノードに接続され、前記第２のｐチャネル型トランジスタの他端は、前記第１ノードに接続され、ゲート端子は、前記第１電位と前記第２電位との間に位置する第１中間電位に接続されている。
【００１４】
かかる構成によれば、中間電位にゲート端子が接続された前記第２のｐチャネル型トランジスタにより分圧され、各トランジスタに印加される最大電圧を低減できる。
【００１５】
例えば、前記第１ノードと前記第２のｐチャネル型トランジスタの他端との間に接続された第３のｐチャネル型トランジスタを有し、前記第３のｐチャネル型トランジスタのゲート端子は、前記第１電位と前記第２電位との間に位置し、前記第１中間電位より低い第２中間電位に接続されている。
【００１６】
かかる構成によれば、前記第２および第３のｐチャネル型トランジスタにより多段階に分圧され、各トランジスタに印加される最大電圧を低減できる。例えば、前記第１ノードと前記第１電位ノードとの間に直列に接続された第１のｐチャネル型トランジスタおよび第２のｐチャネル型トランジスタを有し、前記第１のｐチャネル型トランジスタの一端は、前記第１電位ノードに接続され、他端は、前記第２のｐチャネル型トランジスタの一端に接続され、ゲート端子は、前記第２ノードに接続され、前記第２のｐチャネル型トランジスタの他端は、前記第１ノードに接続され、ゲート端子は、前記第１電位と前記第２電位との間に位置する第３中間電位に接続されている。
【００１７】
このように、インバータを構成してもよい。かかる構成によれば、前記第２のｐチャネル型トランジスタにより均等に分圧され、各ｐチャネル型トランジスタに印加される最大の電圧を低減できる。
【００１８】
例えば、前記第１ノードと前記第２のｐチャネル型トランジスタの他端との間に接続された第３のｐチャネル型トランジスタを有し前記第３のｐチャネル型トランジスタのゲート端子は、前記第１電位と前記第２電位との間に位置し、前記第３中間電位より低い第４中間電位に接続されている。
【００１９】
かかる構成によれば、前記第２および第３のｐチャネル型トランジスタにより多段階に分圧され、各ｐチャネル型トランジスタに印加される最大電圧を低減できる。
【００２０】
本発明に係る半導体集積回路は、第１電位と前記第１電位より低電位である第２電位との間に、並列に接続された、第１のｐチャネル型トランジスタおよび第１のｎチャネル型トランジスタと、第２のｐチャネル型トランジスタおよび第２のｎチャネル型トランジスタよりなる４つの駆動用トランジスタであって、前記第１のｐチャネル型トランジスタの一端は、前記第１電位に接続され、他端は、第１ノードに接続され、ゲート端子は、第２ノードに接続され、前記第２のｐチャネル型トランジスタの一端は、前記第１電位に接続され、他端は、前記第２ノードに接続され、ゲート端子は、前記第１ノードに接続され、前記第１のｎチャネル型トランジスタの一端は、前記第１ノードに接続され、他端は、前記第２電位ノードに接続され、ゲート端子は、第３ノードに接続され、前記第２のｎチャネル型トランジスタの一端は、前記第２ノードに接続され、他端は、前記第２電位ノードに接続され、ゲート端子は、第４ノードに接続された、４つの駆動用トランジスタと、前記第１のｐチャネル型トランジスタの他端と前記第１ノードとの間に接続された第３のｐチャネル型トランジスタ、前記第２のｐチャネル型トランジスタの他端と前記第２ノードとの間に接続された第４のｐチャネル型トランジスタ、前記第１のｎチャネル型トランジスタの一端と前記第１ノードとの間に接続された第３のｎチャネル型トランジスタおよび、前記第２のｎチャネル型トランジスタの一端と前記第２ノードに接続の間に接続された第４のｎチャネル型トランジスタの４つの分圧用トランジスタのうちいずれか１つの分圧用トランジスタを少なくとも有し、前記分圧用トランジスタのゲート端子は、前記第１電位と前記第２電位との間に位置する中間電位に接続されている。
【００２１】
かかる構成によれば、中間電位にゲート端子が接続された前記第３、第４のｎチャネル型トランジスタ、第３、第４のpチャネル型トランジスタのいずれかにより分圧され、高電位が印加される各トランジスタに印加される最大電圧を低減できる。
【００２２】
例えば、前記分圧用トランジスタのうち前記第３のｐチャネル型トランジスタを有し、さらに、前記第３のｐチャネル型トランジスタと前記第１ノードとの間に接続された第５のｐチャネル型トランジスタを有し、前記第３のｐチャネル型トランジスタは、前記第１電位と前記第２電位との間に位置する第１中間電位に接続され、前記第５のｐチャネル型トランジスタは、前記第１電位と前記第２電位との間に位置し、前記第１中間電位より低い第２中間電位に接続されている。
【００２３】
かかる構成によれば、前記第３および第５のｐチャネル型トランジスタにより多段階に分圧され、第１、第３および第５のｐチャネル型トランジスタに印加される最大電圧を低減できる。
【００２４】
例えば、前記分圧用トランジスタのうち前記第４のｎチャネル型トランジスタを有し、さらに、前記第４のｐチャネル型トランジスタと前記第２ノードとの間に接続された第６のｐチャネル型トランジスタを有し、前記第４のｐチャネル型トランジスタは、前記第１電位と前記第２電位との間に位置する第１中間電位に接続され、前記第６のｐチャネル型トランジスタは、前記第１電位と前記第２電位との間に位置し、前記第１中間電位より低い高い第２中間電位に接続されている。
【００２５】
かかる構成によれば、前記第４および第６のｐチャネル型トランジスタにより多段階に分圧され、第２、第４および第６のｐチャネル型トランジスタに印加される最大電圧を低減できる。
【００２６】
例えば、前記分圧用トランジスタのうち前記第３のｎチャネル型トランジスタを有し、さらに、前記第３のｎチャネル型トランジスタと前記第１ノードとの間に接続された第５のｎチャネル型トランジスタを有し、前記第３のｎチャネル型トランジスタは、前記第１電位と前記第２電位との間に位置する第１中間電位に接続され、前記第５のｎチャネル型トランジスタは、前記第１電位と前記第２電位との間に位置し、前記第１中間電位より高い第２中間電位に接続されている。
【００２７】
かかる構成によれば、前記第３および第５のｎチャネル型トランジスタにより多段階に分圧され、第１、第３および第５のｎチャネル型トランジスタに印加される最大電圧を低減できる。
【００２８】
例えば、前記分圧用トランジスタのうち前記第４のｎチャネル型トランジスタを有し、さらに、前記第４のｎチャネル型トランジスタと前記第２ノードとの間に接続された第６のｎチャネル型トランジスタを有し、前記第４のｎチャネル型トランジスタは、前記第１電位と前記第２電位との間に位置する第１中間電位に接続され、前記第６のｎチャネル型トランジスタは、前記第１電位と前記第２電位との間に位置し、前記第１中間電位より高い第２中間電位に接続されている。
【００２９】
かかる構成によれば、前記第４および第６のｐチャネル型トランジスタにより多段階に分圧され、第２、第４および第６のｐチャネル型トランジスタに印加される最大電圧を低減できる。
【００３０】
例えば、前記トランジスタは、薄膜トランジスタである。このように、薄膜トランジスタを用いた場合には、分圧による耐圧の強化の必要性が大きい。
【００３１】
本発明に係る半導体集積回路の駆動方法は、第１電位ノードと接続された第１ノードと、前記第１ノードと前記第１電位ノードより低電位である第２電位ノードとの間に直列に接続された第１のｎチャネル型トランジスタおよび第２のｎチャネル型トランジスタを有し、前記第１のｎチャネル型トランジスタの一端は、前記第２電位ノードに接続され、他端は、前記第２のｎチャネル型トランジスタの一端に接続され、前記第２のｎチャネル型トランジスタの他端は、前記第１ノードに接続されている半導体集積回路の駆動方法であって、前記第１のｎチャネル型トランジスタのゲート端子に入力された信号が低電位レベルである場合に、前記第１ノードから高電位レベルの信号を出力する際、前記第２のｎチャネル型トランジスタのゲート端子に、前記第１電位と前記第２電位との間に位置する第１中間電位を印加する。
【００３２】
このように、前記第２のｎチャネル型トランジスタに中間電位を印加することで、各ランジスタに印加される電圧を低減できる。
【００３３】
例えば、前記半導体集積回路は、さらに、前記第１ノードと前記第２のｎチャネル型トランジスタの他端との間に接続された第３のｎチャネル型トランジスタを有し、前記高電位レベルの信号を出力する際、前記第３のｎチャネル型トランジスタのゲート端子に、前記第１電位と前記第２電位との間に位置し、前記第１中間電位より高い第２中間電位を印加する。
【００３４】
このように、前記第２および第３のｎチャネル型トランジスタに多段階に順次高い中間電位を印加することで、各トランジスタに印加される最大電圧を低減できる。
【００３５】
本発明に係る半導体集積回路の駆動方法は、第２電位ノードと接続された第１ノードと、前記第１ノードと前記第２電位ノードより高電位である第１電位ノードとの間に直列に接続された第１のｐチャネル型トランジスタおよび第２のｐチャネル型トランジスタを有し、前記第１のｐチャネル型トランジスタの一端は、前記第１電位に接続され、他端は、前記第２のｐチャネル型トランジスタの一端に接続され、前記第２のｐチャネル型トランジスタの他端は、前記第１ノードに接続されている半導体集積回路の駆動方法であって、前記第１のｐチャネル型トランジスタのゲート端子に入力された信号が高電位レベルである場合に、前記第１ノードから低電位レベルの信号を出力する際、前記第２のｐチャネル型トランジスタのゲート端子に、前記第１電位と前記第２電位との間に位置する第１中間電位を印加する。
【００３６】
このように、前記第２のｐチャネル型トランジスタに中間電位を印加することで、各トランジスタに印加される電圧を低減できる。
【００３７】
例えば、前記半導体集積回路は、さらに、前記第１ノードと前記第２のｐチャネル型トランジスタの他端との間に接続された第３のｐチャネル型トランジスタを有し、前記低電位レベルの信号を出力する際、前記第３のｐチャネル型トランジスタのゲート端子に、前記第１電位と前記第２電位との間に位置し、前記第１中間電位より低い第２中間電位を印加する。
【００３８】
このように、前記第２および第３のｐチャネル型トランジスタに多段階に順次低い中間電位を印加することで、各トランジスタに印加される最大電圧を低減できる。
【００３９】
本発明に係る半導体集積回路の駆動方法は、第１電位と前記第１電位より低電位である第２電位との間に、並列に接続された、第１のｐチャネル型トランジスタおよび第１のｎチャネル型トランジスタと、第２のｐチャネル型トランジスタおよび第２のｎチャネル型トランジスタよりなる４つの駆動用トランジスタであって、前記第１のｐチャネル型トランジスタの一端は、前記第１電位に接続され、他端は、第１ノードに接続され、ゲート端子は、第２ノードに接続され、前記第２のｐチャネル型トランジスタの一端は、前記第１電位に接続され、他端は、前記第２ノードに接続され、ゲート端子は、前記第１ノードに接続され、前記第１のｎチャネル型トランジスタの一端は、前記第１ノードに接続され、他端は、前記第２電位ノードに接続され、ゲート端子は、第３ノードに接続され、前記第２のｎチャネル型トランジスタの一端は、前記第２ノードに接続され、他端は、前記第２電位ノードに接続され、ゲート端子は、第４ノードに接続された、４つの駆動用トランジスタと、前記第１のｐチャネル型トランジスタの他端と前記第１ノードとの間に接続された第３のｐチャネル型トランジスタ、前記第２のｐチャネル型トランジスタの他端と前記第２ノードとの間に接続された第４のｐチャネル型トランジスタ、前記第１のｎチャネル型トランジスタの一端と前記第１ノードとの間に接続された第３のｎチャネル型トランジスタおよび、前記第２のｎチャネル型トランジスタの一端と前記第２ノードに接続の間に接続された第４のｎチャネル型トランジスタの４つの分圧用トランジスタを有する半導体集積回路の駆動方法であって、前記第１のｎチャネル型トランジスタに入力された信号が高電位レベルである場合に、前記第２ノードから高電位レベルの信号を出力する際、前記第３のｐチャネル型トランジスタおよび第４のｎチャネル型トランジスタのゲート端子に、前記第１電位と前記第２電位との間に位置する中間電位を印加する。
【００４０】
このように、第４のｎチャネル型トランジスタ、第３のpチャネル型トランジスタに中間電位を印加することで、各ランジスタに印加される最大電圧を低減できる。
【００４１】
本発明に係る半導体集積回路の駆動方法は、第１電位と前記第１電位より低電位である第２電位との間に、並列に接続された、第１のｐチャネル型トランジスタおよび第１のｎチャネル型トランジスタと、第２のｐチャネル型トランジスタおよび第２のｎチャネル型トランジスタよりなる４つの駆動用トランジスタであって、前記第１のｐチャネル型トランジスタの一端は、前記第１電位に接続され、他端は、第１ノードに接続され、ゲート端子は、第２ノードに接続され、前記第２のｐチャネル型トランジスタの一端は、前記第１電位に接続され、他端は、前記第２ノードに接続され、ゲート端子は、前記第１ノードに接続され、前記第１のｎチャネル型トランジスタの一端は、前記第１ノードに接続され、他端は、前記第２電位ノードに接続され、ゲート端子は、第３ノードに接続され、前記第２のｎチャネル型トランジスタの一端は、前記第２ノードに接続され、他端は、前記第２電位ノードに接続され、ゲート端子は、第４ノードに接続された、４つの駆動用トランジスタと、前記第１のｐチャネル型トランジスタの他端と前記第１ノードとの間に接続された第３のｐチャネル型トランジスタ、前記第２のｐチャネル型トランジスタの他端と前記第２ノードとの間に接続された第４のｐチャネル型トランジスタ、前記第１のｎチャネル型トランジスタの一端と前記第１ノードとの間に接続された第３のｎチャネル型トランジスタおよび、前記第２のｎチャネル型トランジスタの一端と前記第２ノードに接続の間に接続された第４のｎチャネル型トランジスタの４つの分圧用トランジスタを有する半導体集積回路の駆動方法であって、前記第２のｎチャネル型トランジスタに入力された信号が高電位レベルである場合に、前記第２ノードから低電位レベルの信号を出力する際、前記第４のｐチャネル型トランジスタおよび第３のｎチャネル型トランジスタのゲート端子に、前記第１電位と前記第２電位との間に位置する中間電位を印加する。
【００４２】
このように、第３のｎチャネル型トランジスタ、第４のpチャネル型トランジスタに中間電位を印加することで、各ランジスタに印加される最大電圧を低減できる。
【００４３】
本発明に係る電子機器は、上記半導体集積回路を有する。かかる構成によれば、電子機器の特性を向上させることができる。
【００４４】
本発明に係る電子機器の駆動方法は、上記半導体集積回路の駆動方法を有する。かかる構成によれば、良好な電子機器の駆動を行うことができる。
【発明を実施するための最良の形態】
【００４５】
以下、本発明の実施の形態を図面を参照しながら詳細に説明する。なお、同一の機能を有するものには同一もしくは関連の符号を付し、その繰り返しの説明を省略する。
【００４６】
＜実施の形態１＞
図１は、本実施の形態のインバータ回路（半導体集積回路）を示す回路図であり、図２は、その動作を示す図である。本実施の形態のインバータ回路は、複数の薄膜トランジスタ（ＴＦＴ）により構成されている。以下、薄膜トランジスタを単に「トランジスタ」と称するものとする。なお、本明細書においては、信号線、ノードとこれらの電位を同じ符号で示すものとする。
【００４７】
通常のインバータ回路は、電源電位ＶＤＤと接地電位ＶＳＳとの間に順次接続されたｐチャネル型トランジスタ（ＰＴ１）と、ｎチャネル型トランジスタ（ＮＴ１）とを有し、これらのトランジスタのゲート端子は、入力信号線（入力信号ノード）ＶＩＮと接続され、ｐチャネル型トランジスタ（ＰＴ１）とｎチャネル型トランジスタ（ＮＴ１）との接続ノードＮＣが出力信号線（出力信号ノード）ＶＯＵＴと接続される。以下、これらのトランジスタ（ＰＴ１、ＮＴ１）を、「駆動用トランジスタ」と言うことがある。
【００４８】
しかしながら、本実施の形態においては、電源電位（電源電位ノード）ＶＤＤに接続されたｐチャネル型トランジスタＰＴ１と、接続ノードＮＣとの間に、直列に接続（カスケード）接続された、２つのｐチャネル型トランジスタＰＴ２、ＰＴ３を有する。
【００４９】
このうち、ｐチャネル型トランジスタＰＴ３のゲート端子は、電源電位ＶＤＤと接地電位（接地電位ノード）ＶＳＳとの間に位置する中間電位ノードＶＭ１に接続されている。この中間電位ノードＶＭ１は、固定電位でも良いし、後述する駆動時に中間電位ＶＭ１が印加されるよう構成してもよい。
【００５０】
一方、ｐチャネル型トランジスタＰＴ２のゲート端子は、電源電位ＶＤＤと接地電位ＶＳＳとの間に位置する中間電位であって、上記中間電位ＶＭ１より高電位である中間電位ノードＶＭ２に接続されている。この中間電位ノードＶＭ２も、固定電位でも良いし、後述する駆動時に中間電位ＶＭ２が印加されるよう構成してもよい。
【００５１】
即ち、各電位の関係は、電源電位ＶＤＤ＞中間電位ＶＭ１＞中間電位ＶＭ２＞接地電位ＶＳＳ…（１）となる。上記関係式（１）を満たす限り、これらの電位の間隔に制限はないが、ほぼ等間隔とすることにより各トランジスタに印加される電位を略等分割でき、最大印可電圧が下がり、耐圧特性を向上することができる。
【００５２】
また、本実施の形態においては、接地電位ＶＳＳに接続されたｎチャネル型トランジスタＮＴ１と、接続ノードＮＣとの間に直列に接続された、２つのｎチャネル型トランジスタＮＴ２、ＮＴ３を有する。
【００５３】
このうち、ｎチャネル型トランジスタＮＴ２のゲート端子は、電源電位ＶＤＤと接地電位ＶＳＳとの間に位置する中間電位ノードＶＭ１に接続されている。この中間電位ノードＶＭ１は、固定電位でも良いし、後述する駆動時に中間電位ＶＭ１が印加されるよう構成してもよい。
【００５４】
一方、ｎチャネル型トランジスタＮＴ３のゲート端子は、電源電位ＶＤＤと接地電位ＶＳＳとの間に位置する中間電位であって、上記中間電位ＶＭ１より高電位である中間電位ノードＶＭ２に接続されている。この中間電位ノードＶＭ２も、固定電位でも良いし、後述する駆動時に中間電位ＶＭ２が印加されるよう構成してもよい。
【００５５】
即ち、各電位の関係は、電源電位ＶＤＤ＞中間電位ＶＭ１＞中間電位ＶＭ２＞接地電位ＶＳＳ…（１）となる。上記関係式（１）を満たす限り、これらの電位の間隔に制限はないが、ほぼ等間隔とすることにより各トランジスタに印加される電位を略等分割でき、耐圧特性を向上することができる。なお、上記ｐチャネル型トランジスタＰＴ２、ＰＴ３に印加される中間電位（ＶＭ１、ＶＭ２）と、上記ｎチャネル型トランジスタＮＴ２、ＮＴ３に印加される中間電位（ＶＭ１、ＶＭ２）とを異なる電位としてもよい。但し、これらの電位を共通化することで、中間電位の引き回しが容易となり、回路設計を簡略化できる。以下、これらのトランジスタ（ＰＴ２、ＰＴ３、ＮＴ２、ＮＴ３）を、「分圧用トランジスタ」と言うことがある。
【００５６】
図２（Ａ）に示すように、入力信号線ＶＩＮにＬレベル（低電位レベル、接地電位ＶＳＳ）の電位が印加されると、ｐチャネル型トランジスタＰＴ１がオン状態（導通状態）となり、ｐチャネル型トランジスタＰＴ２、ＰＴ３を介して、出力信号線ＶＯＵＴからＨレベル（高電位レベル、電源電位ＶＤＤ）の信号が出力される。この際、ｐチャネル型トランジスタＰＴ１〜ＰＴ３の接続ノードＶＤＰ１、ＶＤＰ２は、ほぼＶＤＤ（〜ＶＤＤ）となる。
【００５７】
一方、カスケード接続されたｎチャネル型トランジスタＮＴ１（オフ状態）、ＮＴ２およびＮＴ３の両端には、Ｈレベルの電位が印加されることとなるが、ｎチャネル型トランジスタＮＴ２、ＮＴ３にはそれぞれ中間電位ＶＭ１、ＶＭ２（但し、ＶＭ２＞ＶＭ１）が印加されているため、ｎチャネル型トランジスタＮＴ１〜ＮＴ３の接続ノードＶＤＮ１、ＶＤＮ２は、それぞれ印加された中間電位と同じ電位（ＶＤＮ１＝ＶＭ１、ＶＤＮ２＝ＶＭ２）となる。
【００５８】
したがって、各ｎチャネル型トランジスタＮＴ１、ＮＴ２およびＮＴ３に印加される電圧を分圧でき、インバータ回路の耐圧を向上させることができる。
【００５９】
逆に、図２（Ｂ）に示すように、入力信号線ＶＩＮにＨレベルの電位が印加されると、ｐチャネル型トランジスタＰＴ１がオン状態となり、ｎチャネル型トランジスタＮＴ２、ＮＴ３を介して、出力信号線ＶＯＵＴからＬレベルの信号が出力される。この際、ｎチャネル型トランジスタＮＴ１〜ＮＴ３の接続ノードＶＤＮ１、ＶＤＮ２は、ほぼＶＳＳ（〜ＶＳＳ）となる。
【００６０】
一方、カスケード接続されたｐチャネル型トランジスタＰＴ１、ＰＴ２およびＰＴ３の両端には、ＶＤＤの電位が印加されることとなるが、ｐチャネル型トランジスタＰＴ３、ＰＴ２にはそれぞれ中間電位ＶＭ１、ＶＭ２（但し、ＶＭ２＞ＶＭ１）が印加されているため、ｐチャネル型トランジスタＰＴ１〜ＰＴ３の接続ノードＶＤＰ１、ＶＤＰ２は、それぞれ印加された中間電位と同じ電位（ＶＤＰ１＝ＶＭ２、ＶＤＰ２＝ＶＭ１）となる。
【００６１】
したがって、各ｐチャネル型トランジスタＰＴ１、ＰＴ２およびＰＴ３に印加される電圧を分圧でき、インバータ回路の耐圧を向上させることができる。
【００６２】
なお、上記図１においては、ｐチャネル型トランジスタＰＴ１と、接続ノードＮＣとの間に２つのｐチャネル型トランジスタＰＴ２、ＰＴ３を設け、また、ｎチャネル型トランジスタＮＴ１と、接続ノードＮＣとの間に２つのｎチャネル型トランジスタＮＴ２、ＮＴ３を設けたが、これらの間に設けるトランジスタ数は、以下に示すように１個でも良く（図３参照）、また、３個以上でもよい。トランジスタ数を多くすることで多段階の分圧が可能となり、１のトランジスタに求められる耐圧を低く設計することができる。
【００６３】
図３は、本実施の形態のインバータ回路の他の構成を示す回路図、断面図および各トランジスタに印加される電位を示す図である。
【００６４】
図３においては、図１の回路におけるｐチャネル型トランジスタＰＴ２およびｎチャネル型トランジスタＮＴ３を省略している。他の構成は、図１の場合と同様であるため、その詳細な説明を省略する。
【００６５】
この場合、入力信号線ＶＩＮにＬレベルの電位が印加されると、ｐチャネル型トランジスタＰＴ１がオン状態となり、ｐチャネル型トランジスタＰＴ３を介して、出力信号線ＶＯＵＴからＨレベルの信号が出力される。
【００６６】
ここで、接地電位ＶＳＳ＝Ｌレベル＝０Ｖ、電源電位ＶＤＤ＝Ｈレベル＝１０Ｖ、中間電位ＶＭ１＝５Ｖとすると、図３（Ｂ）に示すように、ｎチャネル型トランジスタＮＴ１のゲート端子には、０Ｖが印加され、そのソース端の電圧（ソース電圧）は０Ｖとなる。さらに、ｎチャネル型トランジスタＮＴ２のゲート端子には、中間電位ＶＭ１の５Ｖが印加され、そのドレイン端の電圧（ドレイン電圧）は１０Ｖとなる。この際、各トランジスタＮＴ１、ＮＴ２のソース領域、チャネル領域、ドレイン領域の電位は、図３（Ｃ）に示すように、トランジスタＮＴ１のソース領域側から順次、階段状に上昇することが分かる。なお、図３（Ｃ）の縦軸は、電位（potential［Ｖ］）を、横軸は、トランジスタＮＴ１およびＮＴ２の断面図においてトランジスタＮＴ１のソース領域からの距離ｘ［μｍ］を示す。
【００６７】
図３（Ｂ）において、Ｇは、ゲート電極であり、半導体層（チャネル層）上に図示しないゲート絶縁膜を介して配置される。ゲート電極Ｇの両側のＮ＋＋はソース又はドレイン領域を示し、Ｎ＋は、ＬＤＤ領域を示す。前述したように、薄膜トランジスタにおいては、半導体層（チャネル層）として用いられる層の残留欠陥密度の数倍程度まで不純物濃度を上げる必要がある。例えば、低温ポリシリコンの場合は残留欠陥密度１０17／ｃｍ2以上まで不純物濃度を上げる必要があるためここでは「Ｎ＋」と示してある。なお、図３（Ｃ）のシミュレーションにおいて、ゲート長（Ｌ）は、４μｍ、ゲート幅（Ｗ）は、１μｍとした。
【００６８】
このように、図３の回路において、各トランジスタ（ＮＴ１、ＮＴ２）、特に、ドレイン端において、ＶＯＵＴの１／２程度の電位しか印加されていないことが分かる。言い換えれば、中間電位にゲート端子が接続されたトランジスタ（ＮＴ２）により分圧され、各トランジスタに印加される電圧を低減できる。特に、ソースおよびドレイン領域が、半導体層の下部まで延在する擬似ＳＯＩ構造を有する薄膜トランジスタにおいては、ソース、ドレイン領域と半導体層（バルクトランジスタで言うところのウエル）との耐圧を考慮する必要がないため、上記ドレイン端に印加される電位の低減は、薄膜トランジスタの特性向上に大きく寄与し、本実施の形態の回路構成および回路動作は、薄膜トランジスタに用いて好適である。
【００６９】
なお、図３（Ａ）の回路において入力信号線ＶＩＮにＨレベルの電位が印加され、出力信号線ＶＯＵＴからＬレベルの信号が出力される場合も、逆階段状に分圧されることが容易に類推できる。また、図２に示すように、複数の分圧用トランジスタにより多段階に分圧する場合についてもトランジスタ数に応じた分圧が行われ「分圧用トランジスタ数＋１」の階段状に分圧されることが容易に類推できる。
【００７０】
これに対し、単一ゲートのトランジスタの場合や図５に示す比較例の回路の場合には、以下に示すように、高電位が印加される。
【００７１】
図４は、単一ゲートのトランジスタに印加される電位を示す図であり、図５は、比較例の回路構成を示す回路図であり、図６は、比較例の回路の断面図および各トランジスタに印加される電位を示す図である。
【００７２】
図４（Ａ）に示すように、単一ゲートのｎチャネル型トランジスタのソース端子に、Ｌレベル＝０Ｖの電位が印加され、ドレイン端子に、電源電位ＶＤＤ＝Ｈレベル＝１０Ｖの電位が印加されている場合には、ゲート端子に印加される電位がＬレベル＝０Ｖであっても、ドレイン領域には約１０Ｖの電位が加わる。
【００７３】
さらに、図５に示すように、ｐチャネル型トランジスタＰＴ３およびｎチャネル型トランジスタＮＴ２のゲート端子が、入力信号線ＶＩＮに接続されている比較例においては、入力信号線ＶＩＮにＬレベル＝０Ｖの電位が印加されると、ｎチャネル型トランジスタＮＴ１のゲート端子には、０Ｖが印加され、ｎチャネル型トランジスタＮＴ２のドレイン端の電圧（ドレイン電圧）は１０Ｖ（ＶＯＵＴ）となる（図６（Ａ））。
【００７４】
この際、各トランジスタＮＴ１、ＮＴ２のソース領域、チャネル領域、ドレイン領域の電位は、図６（Ｂ）に示すように、トランジスタＮＴ１のソース領域側からトランジスタＮＴ２のチャネル領域まではほぼ０Ｖであり、トランジスタＮＴ２のドレイン領域に約１０Ｖの高電位が加わることが分かる。このように、ｐチャネル型トランジスタＰＴ３およびｎチャネル型トランジスタＮＴ２のゲート端子を入力信号線ＶＩＮに接続した場合には、分圧の効果は生じず、高電圧が印可され、高耐圧化ができない。これに対し、本実施の形態においては、前述のとおり分圧の効果が効果的に生じる。
【００７５】
さらに、上記分圧の効果は、入力信号線ＶＩＮに印加される電位の大きさに関わらず生じる。
【００７６】
図７は、図３に示すインバータ回路の入力信号線ＶＩＮに印加される電位に対する各ノード（ＶＯＵＴ、ＶＤＮ１、ＶＤＰ１）の電位変化を示す図である。横軸は入力信号線ＶＩＮに印加される電位［Ｖ］を示し、横軸は、各ノード（ＶＯＵＴ、ＶＤＰ１、ＶＤＮ１）の電位［Ｖ］を示す。なお、図７および後述の図８の実測結果で用いられているトランジスタのゲート長は１０μｍ、ゲート幅は２０μｍとした。
【００７７】
図７において、ＶＩＮ＝０Ｖの場合には、前述したとおり、ＶＯＵＴ＝１０Ｖの電位が出力されるが、この際、ＶＤＮ１は、約５Ｖに分圧されることが当該図からも分かる。なお、ＶＤＰ１の電位は、ＶＯＵＴと同程度の１０Ｖとなる。
【００７８】
ここで、ＶＩＮが２Ｖに上昇した場合でも、ＶＤＮ１は、約３Ｖとなり分圧の効果が確認できる。この際、ＶＤＰ１およびＶＯＵＴの電位は若干減少する。
【００７９】
一方、ＶＩＮ＝１０Ｖの場合には、前述したとおり、ＶＯＵＴ＝０Ｖの電位が出力されるが、この際、ＶＤＰ１は、約５Ｖに分圧されることが当該図からも分かる。なお、ＶＤＮ１の電位は、ＶＯＵＴと同程度の０Ｖとなる。
【００８０】
ここで、ＶＩＮが８Ｖに下降した場合でも、ＶＤＮ１は、約７Ｖとなり分圧の効果が確認できる。ＶＤＰ１およびＶＯＵＴの電位は、この時点でもほぼ０Ｖである。
【００８１】
このように、ＶＩＮが変化しても分圧の効果が確認できる。
【００８２】
これに対し、図５に示す比較例の場合を以下に示す。図８は、図５に示すインバータ回路の入力信号線ＶＩＮに印加される電位に対する各ノード（ＶＯＵＴ、ＶＤＮ１、ＶＤＰ１）の電位変化を示す図である。図８に示すように、いずれのＶＩＮに対しても、ＶＤＮ１は、０〜１Ｖ程度の範囲でしか変位せず、ＶＤＰ１も、１０Ｖ〜８．５Ｖ程度の範囲でしか変位しないことが確認でき、分圧の効果がほとんどないことが分かる。
【００８３】
これに対し、本実施の形態においては、前述のとおり、入力信号線ＶＩＮに印加される電位が変化しても分圧の効果を奏する。
【００８４】
＜実施の形態２＞
実施の形態１においては、インバータ回路に分圧用トランジスタを用いたが、本実施の形態においては、レベルシフタ回路を例に説明する。
【００８５】
図９は、本実施の形態のレベルシフタ回路（半導体集積回路）を示す回路図である。図１０は、本実施の形態のレベルシフタ回路の動作を示す図である。
【００８６】
通常のレベルシフタ回路は、第２電源電位（高電源電位）ＶＤＤ２と接地電位ＶＳＳとの間に並列に接続されたｐチャネル型トランジスタおよびｎチャネル型トランジスタの対（ＰＴ１およびＮＴ１とＰＴ１１およびＮＴ１１との対)を有し、これらの接続ノード（ＮＣ１、ＮＣ２）が、ｐチャネル型トランジスタ（ＰＴ１、ＰＴ１１）に交差接続される。このｎチャネル型トランジスタ（ＮＴ１、ＮＴ１１）のゲート端子は、相補の信号が入力される入力信号線（入力信号ノード）ＶＩＮ＋、ＶＩＮ−にそれぞれ接続される。また、上記接続ノードＮＣ２が出力信号線（出力信号ノード）ＶＯＵＴに接続される。
【００８７】
しかしながら、本実施の形態においては、第２電源電位（第２電源電位ノード）ＶＤＤに接続されたｐチャネル型トランジスタＰＴ１と、接続ノードＮＣ１との間に直列に接続された、２つのｐチャネル型トランジスタＰＴ２、ＰＴ３を有する。
【００８８】
また、電源電位ＶＤＤに接続されたｐチャネル型トランジスタＰＴ１１と、接続ノードＮＣ２との間にカスケード接続された、２つのｐチャネル型トランジスタＰＴ１２、ＰＴ１３を有する。
【００８９】
また、接地電位ＶＳＳに接続されたｎチャネル型トランジスタＮＴ１と、接続ノードＮＣ１との間にカスケード接続された、２つのｎチャネル型トランジスタＮＴ２、ＮＴ３を有する。
【００９０】
また、接地電位ＶＳＳに接続されたｎチャネル型トランジスタＮＴ１１と、接続ノードＮＣ１との間にカスケード接続された、２つのｎチャネル型トランジスタＮＴ１２、ＮＴ１３を有する。
【００９１】
このうち、ｐチャネル型トランジスタＰＴ３およびＰＴ１３のゲート端子は、電源電位ＶＤＤと接地電位ＶＳＳとの間に位置する中間電位ノードＶＭ１に接続されている。この中間電位ノードＶＭ１は、固定電位でも良いし、後述する駆動時に中間電位ＶＭ１が印加されるよう構成してもよい。
【００９２】
また、ｐチャネル型トランジスタＰＴ２およびＰＴ１２のゲート端子は、電源電位ＶＤＤと接地電位ＶＳＳとの間に位置する中間電位であって、上記中間電位ＶＭ１より高電位である中間電位ノードＶＭ２に接続されている。この中間電位ノードＶＭ２も、固定電位でも良いし、後述する駆動時に中間電位ＶＭ２が印加されるよう構成してもよい。
【００９３】
また、ｎチャネル型トランジスタＮＴ２およびＮＴ１２のゲート端子は、電源電位ＶＤＤと接地電位ＶＳＳとの間に位置する上記中間電位ノードＶＭ１に接続されている。
【００９４】
また、ｎチャネル型トランジスタＮＴ３およびＮＴ１３のゲート端子は、電源電位ＶＤＤと接地電位ＶＳＳとの間に位置する中間電位であって、上記中間電位ＶＭ１より高電位である中間電位ノードＶＭ２に接続されている。
【００９５】
即ち、各電位の関係は、電源電位ＶＤＤ＞中間電位ＶＭ１＞中間電位ＶＭ２＞接地電位ＶＳＳ…（１）となる。上記関係式（１）を満たす限り、これらの電位の間隔に制限はないが、ほぼ等間隔とすることにより各トランジスタに印加される電位を略等分割でき、耐圧特性を向上することができる。なお、上記ｐチャネル型トランジスタＰＴ２、ＰＴ３、ＰＴ１２、ＰＴ１３に印加される中間電位（ＶＭ１、ＶＭ２）と、上記ｎチャネル型トランジスタＮＴ２、ＮＴ３、ＮＴ１２、ＮＴ１３に印加される中間電位（ＶＭ１、ＶＭ２）とを異なる電位としてもよい。但し、これらの電位を共通化することで、中間電位の引き回しが容易となり、回路設計を簡略化できる。
【００９６】
以下に、上記レベルシフタ回路の回路動作について説明する。
【００９７】
（１）第１動作
図１０（Ａ）に示すように、入力信号線ＶＩＮ＋にＨレベル、ＶＩＮ−にＬレベルの電位が印加されると、ｎチャネル型トランジスタＮＴ１がオン状態となり、ｎチャネル型トランジスタＮＴ２、ＮＴ３を介して、接続ノードＮＣ１はＬレベルとなる。この際、接続ノードＮＣ１はＬレベルであるため、ｐチャネル型トランジスタＰＴ１１がオン状態となり、ｐチャネル型トランジスタＰＴ１２、ＰＴ１３を介して、出力信号線ＶＯＵＴから第２電源電位レベル（高電源電位レベル）の信号が出力される。ここでは、ＶＩＮ＋には、Ｈレベル（第１電源電位レベル）の５Ｖ程度が印加され、第２電源電位ＶＤＤ２は、例えば１５Ｖである。
【００９８】
（２）第２動作
一方、逆に、図１０（Ｂ）に示すように、入力信号線ＶＩＮ＋にＬレベル、ＶＩＮ−にＨレベルの電位が印加されると、ｐチャネル型トランジスタＰＴ１１がオン状態となり、ｐチャネル型トランジスタＰＴ１２、ＰＴ１３を介して、出力信号線ＶＯＵＴからＬレベルの信号が出力される。この際、接続ノードＮＣ２（出力信号線ＶＯＵＴ）はＬレベルであるため、ｐチャネル型トランジスタＰＴ１がオン状態となり、ｐチャネル型トランジスタＰＴ２、ＰＴ３を介して、接続ノードＮＣ１は第２電源電位ＶＤＤ２レベルとなる。
【００９９】
上記動作により、ＶＩＮ＋〜ＶＩＮ−の電位５Ｖ〜０Ｖの電位を、ＶＯＵＴの１５Ｖ〜０Ｖの電位にレベルシフトさせることができる。
【０１００】
上記第１動作においては、ｐチャネル型トランジスタＰＴ１、ＰＴ２およびＰＴ３の両端には、ＶＤＤ２＝１５Ｖの電位が印加されることとなるが、ｐチャネル型トランジスタＰＴ３、ＰＴ２にはそれぞれ中間電位ＶＭ１、ＶＭ２（但し、ＶＭ２＞ＶＭ１）が印加されているため、ｐチャネル型トランジスタＰＴ１〜ＰＴ３の接続ノードＶＤＰ１、ＶＤＰ２は、それぞれ印加された中間電位と同じ電位（ＶＤＰ１＝ＶＭ２、ＶＤＰ２＝ＶＭ１）となる。また、ｎチャネル型トランジスタＮＴ１１、ＮＴ１２およびＮＴ１３の両端にも、ＶＤＤ２＝１５の電位が印加されることとなるが、ｎチャネル型トランジスタＮＴ１３、ＮＴ１２にはそれぞれ中間電位ＶＭ１、ＶＭ２（但し、ＶＭ２＞ＶＭ１）が印加されているため、ｎチャネル型トランジスタＮＴ１１〜ＮＴ１３の接続ノードＶＤＮ１１、ＶＤＮ１２は、それぞれ印加された中間電位と同じ電位（ＶＤＮ１１＝ＶＭ１、ＶＤＮ１２＝ＶＭ２）となる。
【０１０１】
したがって、各トランジスタＰＴ１〜ＰＴ３、ＮＴ１１〜ＮＴ１３に印加される電圧を分圧でき、レベルシフタ回路の耐圧を向上させることができる。
【０１０２】
また、第２動作においても、ｐチャネル型トランジスタＰＴ１１、ＰＴ１２およびＰＴ１３の両端には、ＶＤＤ２＝１５Ｖの電位が印加されることとなるが、ｐチャネル型トランジスタＰＴ１３、ＰＴ１２にはそれぞれ中間電位ＶＭ１、ＶＭ２（但し、ＶＭ２＞ＶＭ１）が印加されているため、ｐチャネル型トランジスタＰＴ１１〜ＰＴ１３の接続ノードＶＤＰ１、ＶＤＰ２は、それぞれ印加された中間電位と同じ電位（ＶＤＰ１１＝ＶＭ２、ＶＤＰ１２＝ＶＭ１）となる。また、ｎチャネル型トランジスタＮＴ１、ＮＴ２およびＮＴ３の両端にも、ＶＤＤ２＝１５Ｖの電位が印加されることとなるが、ｎチャネル型トランジスタＮＴ３、ＮＴ２にはそれぞれ中間電位ＶＭ２、ＶＭ１（但し、ＶＭ２＞ＶＭ１）が印加されているため、ｎチャネル型トランジスタＮＴ１〜ＮＴ３の接続ノードＶＤＮ１、ＶＤＮ２は、それぞれ印加された中間電位と同じ電位（ＶＤＮ１＝ＶＭ１、ＶＤＮ２＝ＶＭ２）となる。
【０１０３】
したがって、各トランジスタＰＴ１１〜ＰＴ１３、ＮＴ１〜ＮＴ３に印加される電圧を分圧でき、レベルシフタ回路の耐圧を向上させることができる。
【０１０４】
なお、上記図９においては、ｐチャネル型駆動用トランジスタＰＴ１、ＰＴ１１と、各接続ノードＮＣ１、ＮＣ２との間に２つのｐチャネル型分圧用トランジスタを設け、また、ｎチャネル型駆動用トランジスタＮＴ１、ＮＴ１１と、接続ノードＮＣ１、ＮＣ２との間に２つのｎチャネル型分圧用トランジスタを設けたが、これらの間に設けるトランジスタ数は、１個でも良く、また、３個以上でもよい。１個の場合、図９の回路におけるｐチャネル型トランジスタＰＴ２、ＰＴ１２およびｎチャネル型トランジスタＮＴ３、ＮＴ１３を省略すればよい。
＜電気光学装置＞
上記実施の形態の半導体集積回路の適用箇所に制限はないが、例えば、以下に示す電気光学装置の周辺回路に用いて好適である。
【０１０５】
図１１は、電気光学装置の構成を示すブロック図である。当該装置は、表示部１０および周辺回路部１１を有する。この周辺回路部１１には、例えば、走査ドライバ１３、データドライバ１４やこれらを制御する制御回路１２などが設けられる。
【０１０６】
制御回路１２、走査ドライバ１３及びデータドライバ１４は、例えば、表示部１０の各画素を構成するトランジスタと同様ＴＦＴで構成されている。なお、これらの周辺回路のうちの一部を独立した電子部品、例えば、ＩＣ（integrated circuit）チップで構成してもよい。
【０１０７】
これらの周辺回路においては、上記実施の形態で詳細に説明した、インバータ回路やレベルシフタ回路などが用いられる。これらの回路を、上記ＴＦＴで構成する場合、分圧用トランジスタを組み込むことで耐圧を向上させることができ、装置特性を向上させることができる。
【０１０８】
なお、電気光学装置に特に限定はないが、例えば、有機ＥＬ装置、液晶装置、電気泳動装置などの各種電気光学装置に上記実施の形態の半導体集積回路を組み込むことができる。
＜電子機器＞
次に、図１２乃至図１６を参照しながら、電気光学装置１００を備える電子機器の具体例について説明する。図１２はテレビジョンへの適用例を示す。テレビジョン５５０は、上記電気光学装置１００を備えている。図１３はロールアップ式テレビジョンへの適用例を示す。ロールアップ式テレビジョン５６０は、上記電気光学装置１００を備えている。図１４は携帯電話への適用例を示す。携帯電話５３０は、アンテナ部５３１、音声出力部５３２、音声入力部５３３、操作部５３４、及び上記電気光学装置１００を備えている。図１５はビデオカメラへの適用例である。ビデオカメラ５４０は、受像部５４１、操作部５４２、音声入力部５４３、及び上記電気光学装置１００を備えている。図１６は、モバイル型パーソナルコンピュータを示す。モバイル型パーソナルコンピュータは、キーボード１０１を備えた本体部１０２と、上記電気光学装置（例えば、有機ＥＬ装置）を用いた表示ユニット１０３とを備えている。
【０１０９】
尚、電子機器は、これらに限定されず、例えば表示機能を有する各種の電子機器に適用可能である。上記の他に、表示機能付きファックス装置、デジタルカメラのファインダ、携帯型ＴＶ、電子手帳、電光掲示盤、宣伝公告用ディスプレイなども含まれる。
【０１１０】
上記電子機器によれば、器機の高耐圧化を図ることができ、また、高電圧駆動が可能となる。
【０１１１】
なお、以上詳細に説明した本発明は、上述した実施の形態の内容に限定されるものではなく、本発明の要旨の範囲内において種々の変形実施が可能である。
【図面の簡単な説明】
【０１１２】
【図１】実施の形態１のインバータ回路（半導体集積回路）を示す回路図、およびその動作を示す図である。
【図２】実施の形態１のインバータ回路（半導体集積回路）の動作を示す図である。
【図３】実施の形態１のインバータ回路の他の構成を示す回路図、断面図および各トランジスタに印加される電位を示す図である。
【図４】単一ゲートのトランジスタに印加される電位を示す図である。
【図５】比較例の回路構成を示す回路図である。
【図６】比較例の回路の断面図および各トランジスタに印加される電位を示す図である。
【図７】図３に示すインバータ回路の入力信号線ＶＩＮに印加される電位に対する各ノード（ＶＯＵＴ、ＶＤＮ１、ＶＤＰ１）の電位変化を示す図である。
【図８】図５に示すインバータ回路の入力信号線ＶＩＮに印加される電位に対する各ノード（ＶＯＵＴ、ＶＤＮ１、ＶＤＰ１）の電位変化を示す図である。
【図９】実施の形態２のレベルシフタ回路（半導体集積回路）を示す回路図である。
【図１０】実施の形態２のレベルシフタ回路の動作を示す図である。
【図１１】電気光学装置の構成を示すブロック図である。
【図１２】電気光学装置を備えたテレビジョンの斜視図である。
【図１３】電気光学装置を備えたロールアップ式テレにジョンの斜視図である。
【図１４】電気光学装置を備えた携帯電話の斜視図である。
【図１５】電気光学装置を備えたビデオカメラの斜視図である。
【図１６】電気光学装置を備えたパーソナルコンピュータの斜視図である。
【符号の説明】
【０１１３】
１０…表示部、１１…周辺回路部、１２…制御回路、１３…走査ドライバ、１４…データドライバ、Ｇ…ゲート電極、ＮＣ、ＮＣ１、ＮＣ２…接続ノード、ＮＴ１、ＮＴ２、ＮＴ１１、ＮＴ１２…ｎチャネル型トランジスタ、ＰＴ１、ＰＴ２、ＰＴ１１、ＰＴ１２…ｐチャネル型トランジスタ、ＶＤＤ…電源電位、ＶＤＤ２…第２電源電位、ＶＳＳ…接地電位、ＶＩＮ…入力信号線、ＶＯＵＴ…出力信号線、ＶＭ１、ＶＭ２…中間電位、ＶＤＰ１、ＶＤＰ２…ノード、ＶＤＮ１、ＶＤＮ２…ノード、ＶＤＰ１１、ＶＤＰ１２…ノード、ＶＤＮ１１、ＶＤＮ１２…ノード
【技術分野】
【０００１】
本発明は、半導体集積回路、半導体集積回路の駆動方法、電子機器および電子機器の駆動方法に関する。
【背景技術】
【０００２】
液晶表示装置などの表示装置用のバックプレーンには、ポリシリコン薄膜トランジスタ（ＴＦＴ）が用いられる。例えば、表示部（アクティブマトリクス部）やその周辺に配置される駆動回路部を薄膜トランジスタで構成する。この薄膜トランジスタは、比較的低温プロセスで形成でき、装置の低コスト化を図る上で重要なデバイスである。
【０００３】
一方、上記のとおり駆動回路においては、各種制御の関係上、制御信号の高電圧化を図る場合がある。このような、昇圧回路や降圧回路の高電位信号入力部においては、高耐圧化する必要がある。
【０００４】
例えば、下記特許文献１には、ＬＤＤ構造のＮＭＯＳ又はＰＭＯＳトランジスタをカスケード接続し、これらのゲート電極に入力信号を共通に接続した回路が開示されている。
【特許文献１】特開平１０−２２３９０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、本発明者が詳細に検討したところ、ゲート電極に入力信号を共通に接続したＮＭＯＳ又はＰＭＯＳトランジスタをカスケード接続しても、各トランジスタにかかる電圧が均等にならず、電源電位（ＶＤＤ）または接地電位（ＶＳＳ）から最も離れて接続されるトランジスタ、即ち直接出力線ＶＯＵＴに接続されるトランジスタには、依然として過大な電圧が加わる傾向にあることが判明した。
【０００６】
また、高耐圧化、即ち、印加される電界を緩和する手段として有効なＬＤＤ構造の採用によっても、低温ポリシリコンを半導体層に有する薄膜トランジスタにおいては、電界緩和効果が小さい。これは、ＬＤＤ構造部の不純物濃度を低く設定できないことが要因である。
【０００７】
即ち、電界緩和効果は、ＬＤＤ構造部の不純物濃度を低く設定する程、大きくなるが、その下限は、半導体層（チャネル層）として用いられる層の残留欠陥密度の数倍程度である。特に、低温ポリシリコンを用いた薄膜トランジスタにおいては、残留欠陥密度が１０17／ｃｍ2以下と大きく、ＬＤＤ構造部の不純物濃度を低く設定できないため、ＬＤＤ構造による電界緩和効果にも限界がある。
【０００８】
そこで、本発明に係る具体的態様は、高耐圧化可能な半導体集積回路およびその駆動方法等を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る半導体集積回路は、第１電位ノードと接続された第１ノードと、前記第１ノードと前記第１電位ノードより低電位である第２電位ノードとの間に直列に接続された第１のｎチャネル型トランジスタおよび第２のｎチャネル型トランジスタを有し、前記第１のｎチャネル型トランジスタの一端は、前記第２電位ノードに接続され、他端は、前記第２のｎチャネル型トランジスタの一端に接続され、ゲート端子は、第２ノードに接続され、前記第２のｎチャネル型トランジスタの他端は、前記第１ノードに接続され、ゲート端子は、前記第１電位ノードと前記第２電位ノードとの間に位置する第１中間電位に接続されている。
【００１０】
かかる構成によれば、中間電位にゲート端子が接続された前記第２のｎチャネル型トランジスタにより分圧され、各トランジスタに印加される最大電圧を低減できる。ここで「接続」とは、他の素子（例えば、トランジスタなど）を介して電気的に接続される形態も含むものとする。
【００１１】
例えば、前記第１ノードと前記第２のｎチャネル型トランジスタの他端との間に接続された第３のｎチャネル型トランジスタを有し、前記第３のｎチャネル型トランジスタのゲート端子は、前記第１電位と前記第２電位との間に位置し、前記第１中間電位より高い第２中間電位に接続されている。
【００１２】
かかる構成によれば、前記第２および第３のｎチャネル型トランジスタにより多段階に分圧され、各トランジスタに印加される最大電圧を低減できる。
【００１３】
本発明に係る半導体集積回路は、第２電位ノードと接続された第１ノードと、前記第１ノードと前記第２電位ノードより高電位である第１電位ノードとの間に直列に接続された第１のｐチャネル型トランジスタおよび第２のｐチャネル型トランジスタを有し、前記第１のｐチャネル型トランジスタの一端は、前記第１電位に接続され、他端は、前記第２のｐチャネル型トランジスタの一端に接続され、ゲート端子は、第２ノードに接続され、前記第２のｐチャネル型トランジスタの他端は、前記第１ノードに接続され、ゲート端子は、前記第１電位と前記第２電位との間に位置する第１中間電位に接続されている。
【００１４】
かかる構成によれば、中間電位にゲート端子が接続された前記第２のｐチャネル型トランジスタにより分圧され、各トランジスタに印加される最大電圧を低減できる。
【００１５】
例えば、前記第１ノードと前記第２のｐチャネル型トランジスタの他端との間に接続された第３のｐチャネル型トランジスタを有し、前記第３のｐチャネル型トランジスタのゲート端子は、前記第１電位と前記第２電位との間に位置し、前記第１中間電位より低い第２中間電位に接続されている。
【００１６】
かかる構成によれば、前記第２および第３のｐチャネル型トランジスタにより多段階に分圧され、各トランジスタに印加される最大電圧を低減できる。例えば、前記第１ノードと前記第１電位ノードとの間に直列に接続された第１のｐチャネル型トランジスタおよび第２のｐチャネル型トランジスタを有し、前記第１のｐチャネル型トランジスタの一端は、前記第１電位ノードに接続され、他端は、前記第２のｐチャネル型トランジスタの一端に接続され、ゲート端子は、前記第２ノードに接続され、前記第２のｐチャネル型トランジスタの他端は、前記第１ノードに接続され、ゲート端子は、前記第１電位と前記第２電位との間に位置する第３中間電位に接続されている。
【００１７】
このように、インバータを構成してもよい。かかる構成によれば、前記第２のｐチャネル型トランジスタにより均等に分圧され、各ｐチャネル型トランジスタに印加される最大の電圧を低減できる。
【００１８】
例えば、前記第１ノードと前記第２のｐチャネル型トランジスタの他端との間に接続された第３のｐチャネル型トランジスタを有し前記第３のｐチャネル型トランジスタのゲート端子は、前記第１電位と前記第２電位との間に位置し、前記第３中間電位より低い第４中間電位に接続されている。
【００１９】
かかる構成によれば、前記第２および第３のｐチャネル型トランジスタにより多段階に分圧され、各ｐチャネル型トランジスタに印加される最大電圧を低減できる。
【００２０】
本発明に係る半導体集積回路は、第１電位と前記第１電位より低電位である第２電位との間に、並列に接続された、第１のｐチャネル型トランジスタおよび第１のｎチャネル型トランジスタと、第２のｐチャネル型トランジスタおよび第２のｎチャネル型トランジスタよりなる４つの駆動用トランジスタであって、前記第１のｐチャネル型トランジスタの一端は、前記第１電位に接続され、他端は、第１ノードに接続され、ゲート端子は、第２ノードに接続され、前記第２のｐチャネル型トランジスタの一端は、前記第１電位に接続され、他端は、前記第２ノードに接続され、ゲート端子は、前記第１ノードに接続され、前記第１のｎチャネル型トランジスタの一端は、前記第１ノードに接続され、他端は、前記第２電位ノードに接続され、ゲート端子は、第３ノードに接続され、前記第２のｎチャネル型トランジスタの一端は、前記第２ノードに接続され、他端は、前記第２電位ノードに接続され、ゲート端子は、第４ノードに接続された、４つの駆動用トランジスタと、前記第１のｐチャネル型トランジスタの他端と前記第１ノードとの間に接続された第３のｐチャネル型トランジスタ、前記第２のｐチャネル型トランジスタの他端と前記第２ノードとの間に接続された第４のｐチャネル型トランジスタ、前記第１のｎチャネル型トランジスタの一端と前記第１ノードとの間に接続された第３のｎチャネル型トランジスタおよび、前記第２のｎチャネル型トランジスタの一端と前記第２ノードに接続の間に接続された第４のｎチャネル型トランジスタの４つの分圧用トランジスタのうちいずれか１つの分圧用トランジスタを少なくとも有し、前記分圧用トランジスタのゲート端子は、前記第１電位と前記第２電位との間に位置する中間電位に接続されている。
【００２１】
かかる構成によれば、中間電位にゲート端子が接続された前記第３、第４のｎチャネル型トランジスタ、第３、第４のpチャネル型トランジスタのいずれかにより分圧され、高電位が印加される各トランジスタに印加される最大電圧を低減できる。
【００２２】
例えば、前記分圧用トランジスタのうち前記第３のｐチャネル型トランジスタを有し、さらに、前記第３のｐチャネル型トランジスタと前記第１ノードとの間に接続された第５のｐチャネル型トランジスタを有し、前記第３のｐチャネル型トランジスタは、前記第１電位と前記第２電位との間に位置する第１中間電位に接続され、前記第５のｐチャネル型トランジスタは、前記第１電位と前記第２電位との間に位置し、前記第１中間電位より低い第２中間電位に接続されている。
【００２３】
かかる構成によれば、前記第３および第５のｐチャネル型トランジスタにより多段階に分圧され、第１、第３および第５のｐチャネル型トランジスタに印加される最大電圧を低減できる。
【００２４】
例えば、前記分圧用トランジスタのうち前記第４のｎチャネル型トランジスタを有し、さらに、前記第４のｐチャネル型トランジスタと前記第２ノードとの間に接続された第６のｐチャネル型トランジスタを有し、前記第４のｐチャネル型トランジスタは、前記第１電位と前記第２電位との間に位置する第１中間電位に接続され、前記第６のｐチャネル型トランジスタは、前記第１電位と前記第２電位との間に位置し、前記第１中間電位より低い高い第２中間電位に接続されている。
【００２５】
かかる構成によれば、前記第４および第６のｐチャネル型トランジスタにより多段階に分圧され、第２、第４および第６のｐチャネル型トランジスタに印加される最大電圧を低減できる。
【００２６】
例えば、前記分圧用トランジスタのうち前記第３のｎチャネル型トランジスタを有し、さらに、前記第３のｎチャネル型トランジスタと前記第１ノードとの間に接続された第５のｎチャネル型トランジスタを有し、前記第３のｎチャネル型トランジスタは、前記第１電位と前記第２電位との間に位置する第１中間電位に接続され、前記第５のｎチャネル型トランジスタは、前記第１電位と前記第２電位との間に位置し、前記第１中間電位より高い第２中間電位に接続されている。
【００２７】
かかる構成によれば、前記第３および第５のｎチャネル型トランジスタにより多段階に分圧され、第１、第３および第５のｎチャネル型トランジスタに印加される最大電圧を低減できる。
【００２８】
例えば、前記分圧用トランジスタのうち前記第４のｎチャネル型トランジスタを有し、さらに、前記第４のｎチャネル型トランジスタと前記第２ノードとの間に接続された第６のｎチャネル型トランジスタを有し、前記第４のｎチャネル型トランジスタは、前記第１電位と前記第２電位との間に位置する第１中間電位に接続され、前記第６のｎチャネル型トランジスタは、前記第１電位と前記第２電位との間に位置し、前記第１中間電位より高い第２中間電位に接続されている。
【００２９】
かかる構成によれば、前記第４および第６のｐチャネル型トランジスタにより多段階に分圧され、第２、第４および第６のｐチャネル型トランジスタに印加される最大電圧を低減できる。
【００３０】
例えば、前記トランジスタは、薄膜トランジスタである。このように、薄膜トランジスタを用いた場合には、分圧による耐圧の強化の必要性が大きい。
【００３１】
本発明に係る半導体集積回路の駆動方法は、第１電位ノードと接続された第１ノードと、前記第１ノードと前記第１電位ノードより低電位である第２電位ノードとの間に直列に接続された第１のｎチャネル型トランジスタおよび第２のｎチャネル型トランジスタを有し、前記第１のｎチャネル型トランジスタの一端は、前記第２電位ノードに接続され、他端は、前記第２のｎチャネル型トランジスタの一端に接続され、前記第２のｎチャネル型トランジスタの他端は、前記第１ノードに接続されている半導体集積回路の駆動方法であって、前記第１のｎチャネル型トランジスタのゲート端子に入力された信号が低電位レベルである場合に、前記第１ノードから高電位レベルの信号を出力する際、前記第２のｎチャネル型トランジスタのゲート端子に、前記第１電位と前記第２電位との間に位置する第１中間電位を印加する。
【００３２】
このように、前記第２のｎチャネル型トランジスタに中間電位を印加することで、各ランジスタに印加される電圧を低減できる。
【００３３】
例えば、前記半導体集積回路は、さらに、前記第１ノードと前記第２のｎチャネル型トランジスタの他端との間に接続された第３のｎチャネル型トランジスタを有し、前記高電位レベルの信号を出力する際、前記第３のｎチャネル型トランジスタのゲート端子に、前記第１電位と前記第２電位との間に位置し、前記第１中間電位より高い第２中間電位を印加する。
【００３４】
このように、前記第２および第３のｎチャネル型トランジスタに多段階に順次高い中間電位を印加することで、各トランジスタに印加される最大電圧を低減できる。
【００３５】
本発明に係る半導体集積回路の駆動方法は、第２電位ノードと接続された第１ノードと、前記第１ノードと前記第２電位ノードより高電位である第１電位ノードとの間に直列に接続された第１のｐチャネル型トランジスタおよび第２のｐチャネル型トランジスタを有し、前記第１のｐチャネル型トランジスタの一端は、前記第１電位に接続され、他端は、前記第２のｐチャネル型トランジスタの一端に接続され、前記第２のｐチャネル型トランジスタの他端は、前記第１ノードに接続されている半導体集積回路の駆動方法であって、前記第１のｐチャネル型トランジスタのゲート端子に入力された信号が高電位レベルである場合に、前記第１ノードから低電位レベルの信号を出力する際、前記第２のｐチャネル型トランジスタのゲート端子に、前記第１電位と前記第２電位との間に位置する第１中間電位を印加する。
【００３６】
このように、前記第２のｐチャネル型トランジスタに中間電位を印加することで、各トランジスタに印加される電圧を低減できる。
【００３７】
例えば、前記半導体集積回路は、さらに、前記第１ノードと前記第２のｐチャネル型トランジスタの他端との間に接続された第３のｐチャネル型トランジスタを有し、前記低電位レベルの信号を出力する際、前記第３のｐチャネル型トランジスタのゲート端子に、前記第１電位と前記第２電位との間に位置し、前記第１中間電位より低い第２中間電位を印加する。
【００３８】
このように、前記第２および第３のｐチャネル型トランジスタに多段階に順次低い中間電位を印加することで、各トランジスタに印加される最大電圧を低減できる。
【００３９】
本発明に係る半導体集積回路の駆動方法は、第１電位と前記第１電位より低電位である第２電位との間に、並列に接続された、第１のｐチャネル型トランジスタおよび第１のｎチャネル型トランジスタと、第２のｐチャネル型トランジスタおよび第２のｎチャネル型トランジスタよりなる４つの駆動用トランジスタであって、前記第１のｐチャネル型トランジスタの一端は、前記第１電位に接続され、他端は、第１ノードに接続され、ゲート端子は、第２ノードに接続され、前記第２のｐチャネル型トランジスタの一端は、前記第１電位に接続され、他端は、前記第２ノードに接続され、ゲート端子は、前記第１ノードに接続され、前記第１のｎチャネル型トランジスタの一端は、前記第１ノードに接続され、他端は、前記第２電位ノードに接続され、ゲート端子は、第３ノードに接続され、前記第２のｎチャネル型トランジスタの一端は、前記第２ノードに接続され、他端は、前記第２電位ノードに接続され、ゲート端子は、第４ノードに接続された、４つの駆動用トランジスタと、前記第１のｐチャネル型トランジスタの他端と前記第１ノードとの間に接続された第３のｐチャネル型トランジスタ、前記第２のｐチャネル型トランジスタの他端と前記第２ノードとの間に接続された第４のｐチャネル型トランジスタ、前記第１のｎチャネル型トランジスタの一端と前記第１ノードとの間に接続された第３のｎチャネル型トランジスタおよび、前記第２のｎチャネル型トランジスタの一端と前記第２ノードに接続の間に接続された第４のｎチャネル型トランジスタの４つの分圧用トランジスタを有する半導体集積回路の駆動方法であって、前記第１のｎチャネル型トランジスタに入力された信号が高電位レベルである場合に、前記第２ノードから高電位レベルの信号を出力する際、前記第３のｐチャネル型トランジスタおよび第４のｎチャネル型トランジスタのゲート端子に、前記第１電位と前記第２電位との間に位置する中間電位を印加する。
【００４０】
このように、第４のｎチャネル型トランジスタ、第３のpチャネル型トランジスタに中間電位を印加することで、各ランジスタに印加される最大電圧を低減できる。
【００４１】
本発明に係る半導体集積回路の駆動方法は、第１電位と前記第１電位より低電位である第２電位との間に、並列に接続された、第１のｐチャネル型トランジスタおよび第１のｎチャネル型トランジスタと、第２のｐチャネル型トランジスタおよび第２のｎチャネル型トランジスタよりなる４つの駆動用トランジスタであって、前記第１のｐチャネル型トランジスタの一端は、前記第１電位に接続され、他端は、第１ノードに接続され、ゲート端子は、第２ノードに接続され、前記第２のｐチャネル型トランジスタの一端は、前記第１電位に接続され、他端は、前記第２ノードに接続され、ゲート端子は、前記第１ノードに接続され、前記第１のｎチャネル型トランジスタの一端は、前記第１ノードに接続され、他端は、前記第２電位ノードに接続され、ゲート端子は、第３ノードに接続され、前記第２のｎチャネル型トランジスタの一端は、前記第２ノードに接続され、他端は、前記第２電位ノードに接続され、ゲート端子は、第４ノードに接続された、４つの駆動用トランジスタと、前記第１のｐチャネル型トランジスタの他端と前記第１ノードとの間に接続された第３のｐチャネル型トランジスタ、前記第２のｐチャネル型トランジスタの他端と前記第２ノードとの間に接続された第４のｐチャネル型トランジスタ、前記第１のｎチャネル型トランジスタの一端と前記第１ノードとの間に接続された第３のｎチャネル型トランジスタおよび、前記第２のｎチャネル型トランジスタの一端と前記第２ノードに接続の間に接続された第４のｎチャネル型トランジスタの４つの分圧用トランジスタを有する半導体集積回路の駆動方法であって、前記第２のｎチャネル型トランジスタに入力された信号が高電位レベルである場合に、前記第２ノードから低電位レベルの信号を出力する際、前記第４のｐチャネル型トランジスタおよび第３のｎチャネル型トランジスタのゲート端子に、前記第１電位と前記第２電位との間に位置する中間電位を印加する。
【００４２】
このように、第３のｎチャネル型トランジスタ、第４のpチャネル型トランジスタに中間電位を印加することで、各ランジスタに印加される最大電圧を低減できる。
【００４３】
本発明に係る電子機器は、上記半導体集積回路を有する。かかる構成によれば、電子機器の特性を向上させることができる。
【００４４】
本発明に係る電子機器の駆動方法は、上記半導体集積回路の駆動方法を有する。かかる構成によれば、良好な電子機器の駆動を行うことができる。
【発明を実施するための最良の形態】
【００４５】
以下、本発明の実施の形態を図面を参照しながら詳細に説明する。なお、同一の機能を有するものには同一もしくは関連の符号を付し、その繰り返しの説明を省略する。
【００４６】
＜実施の形態１＞
図１は、本実施の形態のインバータ回路（半導体集積回路）を示す回路図であり、図２は、その動作を示す図である。本実施の形態のインバータ回路は、複数の薄膜トランジスタ（ＴＦＴ）により構成されている。以下、薄膜トランジスタを単に「トランジスタ」と称するものとする。なお、本明細書においては、信号線、ノードとこれらの電位を同じ符号で示すものとする。
【００４７】
通常のインバータ回路は、電源電位ＶＤＤと接地電位ＶＳＳとの間に順次接続されたｐチャネル型トランジスタ（ＰＴ１）と、ｎチャネル型トランジスタ（ＮＴ１）とを有し、これらのトランジスタのゲート端子は、入力信号線（入力信号ノード）ＶＩＮと接続され、ｐチャネル型トランジスタ（ＰＴ１）とｎチャネル型トランジスタ（ＮＴ１）との接続ノードＮＣが出力信号線（出力信号ノード）ＶＯＵＴと接続される。以下、これらのトランジスタ（ＰＴ１、ＮＴ１）を、「駆動用トランジスタ」と言うことがある。
【００４８】
しかしながら、本実施の形態においては、電源電位（電源電位ノード）ＶＤＤに接続されたｐチャネル型トランジスタＰＴ１と、接続ノードＮＣとの間に、直列に接続（カスケード）接続された、２つのｐチャネル型トランジスタＰＴ２、ＰＴ３を有する。
【００４９】
このうち、ｐチャネル型トランジスタＰＴ３のゲート端子は、電源電位ＶＤＤと接地電位（接地電位ノード）ＶＳＳとの間に位置する中間電位ノードＶＭ１に接続されている。この中間電位ノードＶＭ１は、固定電位でも良いし、後述する駆動時に中間電位ＶＭ１が印加されるよう構成してもよい。
【００５０】
一方、ｐチャネル型トランジスタＰＴ２のゲート端子は、電源電位ＶＤＤと接地電位ＶＳＳとの間に位置する中間電位であって、上記中間電位ＶＭ１より高電位である中間電位ノードＶＭ２に接続されている。この中間電位ノードＶＭ２も、固定電位でも良いし、後述する駆動時に中間電位ＶＭ２が印加されるよう構成してもよい。
【００５１】
即ち、各電位の関係は、電源電位ＶＤＤ＞中間電位ＶＭ１＞中間電位ＶＭ２＞接地電位ＶＳＳ…（１）となる。上記関係式（１）を満たす限り、これらの電位の間隔に制限はないが、ほぼ等間隔とすることにより各トランジスタに印加される電位を略等分割でき、最大印可電圧が下がり、耐圧特性を向上することができる。
【００５２】
また、本実施の形態においては、接地電位ＶＳＳに接続されたｎチャネル型トランジスタＮＴ１と、接続ノードＮＣとの間に直列に接続された、２つのｎチャネル型トランジスタＮＴ２、ＮＴ３を有する。
【００５３】
このうち、ｎチャネル型トランジスタＮＴ２のゲート端子は、電源電位ＶＤＤと接地電位ＶＳＳとの間に位置する中間電位ノードＶＭ１に接続されている。この中間電位ノードＶＭ１は、固定電位でも良いし、後述する駆動時に中間電位ＶＭ１が印加されるよう構成してもよい。
【００５４】
一方、ｎチャネル型トランジスタＮＴ３のゲート端子は、電源電位ＶＤＤと接地電位ＶＳＳとの間に位置する中間電位であって、上記中間電位ＶＭ１より高電位である中間電位ノードＶＭ２に接続されている。この中間電位ノードＶＭ２も、固定電位でも良いし、後述する駆動時に中間電位ＶＭ２が印加されるよう構成してもよい。
【００５５】
即ち、各電位の関係は、電源電位ＶＤＤ＞中間電位ＶＭ１＞中間電位ＶＭ２＞接地電位ＶＳＳ…（１）となる。上記関係式（１）を満たす限り、これらの電位の間隔に制限はないが、ほぼ等間隔とすることにより各トランジスタに印加される電位を略等分割でき、耐圧特性を向上することができる。なお、上記ｐチャネル型トランジスタＰＴ２、ＰＴ３に印加される中間電位（ＶＭ１、ＶＭ２）と、上記ｎチャネル型トランジスタＮＴ２、ＮＴ３に印加される中間電位（ＶＭ１、ＶＭ２）とを異なる電位としてもよい。但し、これらの電位を共通化することで、中間電位の引き回しが容易となり、回路設計を簡略化できる。以下、これらのトランジスタ（ＰＴ２、ＰＴ３、ＮＴ２、ＮＴ３）を、「分圧用トランジスタ」と言うことがある。
【００５６】
図２（Ａ）に示すように、入力信号線ＶＩＮにＬレベル（低電位レベル、接地電位ＶＳＳ）の電位が印加されると、ｐチャネル型トランジスタＰＴ１がオン状態（導通状態）となり、ｐチャネル型トランジスタＰＴ２、ＰＴ３を介して、出力信号線ＶＯＵＴからＨレベル（高電位レベル、電源電位ＶＤＤ）の信号が出力される。この際、ｐチャネル型トランジスタＰＴ１〜ＰＴ３の接続ノードＶＤＰ１、ＶＤＰ２は、ほぼＶＤＤ（〜ＶＤＤ）となる。
【００５７】
一方、カスケード接続されたｎチャネル型トランジスタＮＴ１（オフ状態）、ＮＴ２およびＮＴ３の両端には、Ｈレベルの電位が印加されることとなるが、ｎチャネル型トランジスタＮＴ２、ＮＴ３にはそれぞれ中間電位ＶＭ１、ＶＭ２（但し、ＶＭ２＞ＶＭ１）が印加されているため、ｎチャネル型トランジスタＮＴ１〜ＮＴ３の接続ノードＶＤＮ１、ＶＤＮ２は、それぞれ印加された中間電位と同じ電位（ＶＤＮ１＝ＶＭ１、ＶＤＮ２＝ＶＭ２）となる。
【００５８】
したがって、各ｎチャネル型トランジスタＮＴ１、ＮＴ２およびＮＴ３に印加される電圧を分圧でき、インバータ回路の耐圧を向上させることができる。
【００５９】
逆に、図２（Ｂ）に示すように、入力信号線ＶＩＮにＨレベルの電位が印加されると、ｐチャネル型トランジスタＰＴ１がオン状態となり、ｎチャネル型トランジスタＮＴ２、ＮＴ３を介して、出力信号線ＶＯＵＴからＬレベルの信号が出力される。この際、ｎチャネル型トランジスタＮＴ１〜ＮＴ３の接続ノードＶＤＮ１、ＶＤＮ２は、ほぼＶＳＳ（〜ＶＳＳ）となる。
【００６０】
一方、カスケード接続されたｐチャネル型トランジスタＰＴ１、ＰＴ２およびＰＴ３の両端には、ＶＤＤの電位が印加されることとなるが、ｐチャネル型トランジスタＰＴ３、ＰＴ２にはそれぞれ中間電位ＶＭ１、ＶＭ２（但し、ＶＭ２＞ＶＭ１）が印加されているため、ｐチャネル型トランジスタＰＴ１〜ＰＴ３の接続ノードＶＤＰ１、ＶＤＰ２は、それぞれ印加された中間電位と同じ電位（ＶＤＰ１＝ＶＭ２、ＶＤＰ２＝ＶＭ１）となる。
【００６１】
したがって、各ｐチャネル型トランジスタＰＴ１、ＰＴ２およびＰＴ３に印加される電圧を分圧でき、インバータ回路の耐圧を向上させることができる。
【００６２】
なお、上記図１においては、ｐチャネル型トランジスタＰＴ１と、接続ノードＮＣとの間に２つのｐチャネル型トランジスタＰＴ２、ＰＴ３を設け、また、ｎチャネル型トランジスタＮＴ１と、接続ノードＮＣとの間に２つのｎチャネル型トランジスタＮＴ２、ＮＴ３を設けたが、これらの間に設けるトランジスタ数は、以下に示すように１個でも良く（図３参照）、また、３個以上でもよい。トランジスタ数を多くすることで多段階の分圧が可能となり、１のトランジスタに求められる耐圧を低く設計することができる。
【００６３】
図３は、本実施の形態のインバータ回路の他の構成を示す回路図、断面図および各トランジスタに印加される電位を示す図である。
【００６４】
図３においては、図１の回路におけるｐチャネル型トランジスタＰＴ２およびｎチャネル型トランジスタＮＴ３を省略している。他の構成は、図１の場合と同様であるため、その詳細な説明を省略する。
【００６５】
この場合、入力信号線ＶＩＮにＬレベルの電位が印加されると、ｐチャネル型トランジスタＰＴ１がオン状態となり、ｐチャネル型トランジスタＰＴ３を介して、出力信号線ＶＯＵＴからＨレベルの信号が出力される。
【００６６】
ここで、接地電位ＶＳＳ＝Ｌレベル＝０Ｖ、電源電位ＶＤＤ＝Ｈレベル＝１０Ｖ、中間電位ＶＭ１＝５Ｖとすると、図３（Ｂ）に示すように、ｎチャネル型トランジスタＮＴ１のゲート端子には、０Ｖが印加され、そのソース端の電圧（ソース電圧）は０Ｖとなる。さらに、ｎチャネル型トランジスタＮＴ２のゲート端子には、中間電位ＶＭ１の５Ｖが印加され、そのドレイン端の電圧（ドレイン電圧）は１０Ｖとなる。この際、各トランジスタＮＴ１、ＮＴ２のソース領域、チャネル領域、ドレイン領域の電位は、図３（Ｃ）に示すように、トランジスタＮＴ１のソース領域側から順次、階段状に上昇することが分かる。なお、図３（Ｃ）の縦軸は、電位（potential［Ｖ］）を、横軸は、トランジスタＮＴ１およびＮＴ２の断面図においてトランジスタＮＴ１のソース領域からの距離ｘ［μｍ］を示す。
【００６７】
図３（Ｂ）において、Ｇは、ゲート電極であり、半導体層（チャネル層）上に図示しないゲート絶縁膜を介して配置される。ゲート電極Ｇの両側のＮ＋＋はソース又はドレイン領域を示し、Ｎ＋は、ＬＤＤ領域を示す。前述したように、薄膜トランジスタにおいては、半導体層（チャネル層）として用いられる層の残留欠陥密度の数倍程度まで不純物濃度を上げる必要がある。例えば、低温ポリシリコンの場合は残留欠陥密度１０17／ｃｍ2以上まで不純物濃度を上げる必要があるためここでは「Ｎ＋」と示してある。なお、図３（Ｃ）のシミュレーションにおいて、ゲート長（Ｌ）は、４μｍ、ゲート幅（Ｗ）は、１μｍとした。
【００６８】
このように、図３の回路において、各トランジスタ（ＮＴ１、ＮＴ２）、特に、ドレイン端において、ＶＯＵＴの１／２程度の電位しか印加されていないことが分かる。言い換えれば、中間電位にゲート端子が接続されたトランジスタ（ＮＴ２）により分圧され、各トランジスタに印加される電圧を低減できる。特に、ソースおよびドレイン領域が、半導体層の下部まで延在する擬似ＳＯＩ構造を有する薄膜トランジスタにおいては、ソース、ドレイン領域と半導体層（バルクトランジスタで言うところのウエル）との耐圧を考慮する必要がないため、上記ドレイン端に印加される電位の低減は、薄膜トランジスタの特性向上に大きく寄与し、本実施の形態の回路構成および回路動作は、薄膜トランジスタに用いて好適である。
【００６９】
なお、図３（Ａ）の回路において入力信号線ＶＩＮにＨレベルの電位が印加され、出力信号線ＶＯＵＴからＬレベルの信号が出力される場合も、逆階段状に分圧されることが容易に類推できる。また、図２に示すように、複数の分圧用トランジスタにより多段階に分圧する場合についてもトランジスタ数に応じた分圧が行われ「分圧用トランジスタ数＋１」の階段状に分圧されることが容易に類推できる。
【００７０】
これに対し、単一ゲートのトランジスタの場合や図５に示す比較例の回路の場合には、以下に示すように、高電位が印加される。
【００７１】
図４は、単一ゲートのトランジスタに印加される電位を示す図であり、図５は、比較例の回路構成を示す回路図であり、図６は、比較例の回路の断面図および各トランジスタに印加される電位を示す図である。
【００７２】
図４（Ａ）に示すように、単一ゲートのｎチャネル型トランジスタのソース端子に、Ｌレベル＝０Ｖの電位が印加され、ドレイン端子に、電源電位ＶＤＤ＝Ｈレベル＝１０Ｖの電位が印加されている場合には、ゲート端子に印加される電位がＬレベル＝０Ｖであっても、ドレイン領域には約１０Ｖの電位が加わる。
【００７３】
さらに、図５に示すように、ｐチャネル型トランジスタＰＴ３およびｎチャネル型トランジスタＮＴ２のゲート端子が、入力信号線ＶＩＮに接続されている比較例においては、入力信号線ＶＩＮにＬレベル＝０Ｖの電位が印加されると、ｎチャネル型トランジスタＮＴ１のゲート端子には、０Ｖが印加され、ｎチャネル型トランジスタＮＴ２のドレイン端の電圧（ドレイン電圧）は１０Ｖ（ＶＯＵＴ）となる（図６（Ａ））。
【００７４】
この際、各トランジスタＮＴ１、ＮＴ２のソース領域、チャネル領域、ドレイン領域の電位は、図６（Ｂ）に示すように、トランジスタＮＴ１のソース領域側からトランジスタＮＴ２のチャネル領域まではほぼ０Ｖであり、トランジスタＮＴ２のドレイン領域に約１０Ｖの高電位が加わることが分かる。このように、ｐチャネル型トランジスタＰＴ３およびｎチャネル型トランジスタＮＴ２のゲート端子を入力信号線ＶＩＮに接続した場合には、分圧の効果は生じず、高電圧が印可され、高耐圧化ができない。これに対し、本実施の形態においては、前述のとおり分圧の効果が効果的に生じる。
【００７５】
さらに、上記分圧の効果は、入力信号線ＶＩＮに印加される電位の大きさに関わらず生じる。
【００７６】
図７は、図３に示すインバータ回路の入力信号線ＶＩＮに印加される電位に対する各ノード（ＶＯＵＴ、ＶＤＮ１、ＶＤＰ１）の電位変化を示す図である。横軸は入力信号線ＶＩＮに印加される電位［Ｖ］を示し、横軸は、各ノード（ＶＯＵＴ、ＶＤＰ１、ＶＤＮ１）の電位［Ｖ］を示す。なお、図７および後述の図８の実測結果で用いられているトランジスタのゲート長は１０μｍ、ゲート幅は２０μｍとした。
【００７７】
図７において、ＶＩＮ＝０Ｖの場合には、前述したとおり、ＶＯＵＴ＝１０Ｖの電位が出力されるが、この際、ＶＤＮ１は、約５Ｖに分圧されることが当該図からも分かる。なお、ＶＤＰ１の電位は、ＶＯＵＴと同程度の１０Ｖとなる。
【００７８】
ここで、ＶＩＮが２Ｖに上昇した場合でも、ＶＤＮ１は、約３Ｖとなり分圧の効果が確認できる。この際、ＶＤＰ１およびＶＯＵＴの電位は若干減少する。
【００７９】
一方、ＶＩＮ＝１０Ｖの場合には、前述したとおり、ＶＯＵＴ＝０Ｖの電位が出力されるが、この際、ＶＤＰ１は、約５Ｖに分圧されることが当該図からも分かる。なお、ＶＤＮ１の電位は、ＶＯＵＴと同程度の０Ｖとなる。
【００８０】
ここで、ＶＩＮが８Ｖに下降した場合でも、ＶＤＮ１は、約７Ｖとなり分圧の効果が確認できる。ＶＤＰ１およびＶＯＵＴの電位は、この時点でもほぼ０Ｖである。
【００８１】
このように、ＶＩＮが変化しても分圧の効果が確認できる。
【００８２】
これに対し、図５に示す比較例の場合を以下に示す。図８は、図５に示すインバータ回路の入力信号線ＶＩＮに印加される電位に対する各ノード（ＶＯＵＴ、ＶＤＮ１、ＶＤＰ１）の電位変化を示す図である。図８に示すように、いずれのＶＩＮに対しても、ＶＤＮ１は、０〜１Ｖ程度の範囲でしか変位せず、ＶＤＰ１も、１０Ｖ〜８．５Ｖ程度の範囲でしか変位しないことが確認でき、分圧の効果がほとんどないことが分かる。
【００８３】
これに対し、本実施の形態においては、前述のとおり、入力信号線ＶＩＮに印加される電位が変化しても分圧の効果を奏する。
【００８４】
＜実施の形態２＞
実施の形態１においては、インバータ回路に分圧用トランジスタを用いたが、本実施の形態においては、レベルシフタ回路を例に説明する。
【００８５】
図９は、本実施の形態のレベルシフタ回路（半導体集積回路）を示す回路図である。図１０は、本実施の形態のレベルシフタ回路の動作を示す図である。
【００８６】
通常のレベルシフタ回路は、第２電源電位（高電源電位）ＶＤＤ２と接地電位ＶＳＳとの間に並列に接続されたｐチャネル型トランジスタおよびｎチャネル型トランジスタの対（ＰＴ１およびＮＴ１とＰＴ１１およびＮＴ１１との対)を有し、これらの接続ノード（ＮＣ１、ＮＣ２）が、ｐチャネル型トランジスタ（ＰＴ１、ＰＴ１１）に交差接続される。このｎチャネル型トランジスタ（ＮＴ１、ＮＴ１１）のゲート端子は、相補の信号が入力される入力信号線（入力信号ノード）ＶＩＮ＋、ＶＩＮ−にそれぞれ接続される。また、上記接続ノードＮＣ２が出力信号線（出力信号ノード）ＶＯＵＴに接続される。
【００８７】
しかしながら、本実施の形態においては、第２電源電位（第２電源電位ノード）ＶＤＤに接続されたｐチャネル型トランジスタＰＴ１と、接続ノードＮＣ１との間に直列に接続された、２つのｐチャネル型トランジスタＰＴ２、ＰＴ３を有する。
【００８８】
また、電源電位ＶＤＤに接続されたｐチャネル型トランジスタＰＴ１１と、接続ノードＮＣ２との間にカスケード接続された、２つのｐチャネル型トランジスタＰＴ１２、ＰＴ１３を有する。
【００８９】
また、接地電位ＶＳＳに接続されたｎチャネル型トランジスタＮＴ１と、接続ノードＮＣ１との間にカスケード接続された、２つのｎチャネル型トランジスタＮＴ２、ＮＴ３を有する。
【００９０】
また、接地電位ＶＳＳに接続されたｎチャネル型トランジスタＮＴ１１と、接続ノードＮＣ１との間にカスケード接続された、２つのｎチャネル型トランジスタＮＴ１２、ＮＴ１３を有する。
【００９１】
このうち、ｐチャネル型トランジスタＰＴ３およびＰＴ１３のゲート端子は、電源電位ＶＤＤと接地電位ＶＳＳとの間に位置する中間電位ノードＶＭ１に接続されている。この中間電位ノードＶＭ１は、固定電位でも良いし、後述する駆動時に中間電位ＶＭ１が印加されるよう構成してもよい。
【００９２】
また、ｐチャネル型トランジスタＰＴ２およびＰＴ１２のゲート端子は、電源電位ＶＤＤと接地電位ＶＳＳとの間に位置する中間電位であって、上記中間電位ＶＭ１より高電位である中間電位ノードＶＭ２に接続されている。この中間電位ノードＶＭ２も、固定電位でも良いし、後述する駆動時に中間電位ＶＭ２が印加されるよう構成してもよい。
【００９３】
また、ｎチャネル型トランジスタＮＴ２およびＮＴ１２のゲート端子は、電源電位ＶＤＤと接地電位ＶＳＳとの間に位置する上記中間電位ノードＶＭ１に接続されている。
【００９４】
また、ｎチャネル型トランジスタＮＴ３およびＮＴ１３のゲート端子は、電源電位ＶＤＤと接地電位ＶＳＳとの間に位置する中間電位であって、上記中間電位ＶＭ１より高電位である中間電位ノードＶＭ２に接続されている。
【００９５】
即ち、各電位の関係は、電源電位ＶＤＤ＞中間電位ＶＭ１＞中間電位ＶＭ２＞接地電位ＶＳＳ…（１）となる。上記関係式（１）を満たす限り、これらの電位の間隔に制限はないが、ほぼ等間隔とすることにより各トランジスタに印加される電位を略等分割でき、耐圧特性を向上することができる。なお、上記ｐチャネル型トランジスタＰＴ２、ＰＴ３、ＰＴ１２、ＰＴ１３に印加される中間電位（ＶＭ１、ＶＭ２）と、上記ｎチャネル型トランジスタＮＴ２、ＮＴ３、ＮＴ１２、ＮＴ１３に印加される中間電位（ＶＭ１、ＶＭ２）とを異なる電位としてもよい。但し、これらの電位を共通化することで、中間電位の引き回しが容易となり、回路設計を簡略化できる。
【００９６】
以下に、上記レベルシフタ回路の回路動作について説明する。
【００９７】
（１）第１動作
図１０（Ａ）に示すように、入力信号線ＶＩＮ＋にＨレベル、ＶＩＮ−にＬレベルの電位が印加されると、ｎチャネル型トランジスタＮＴ１がオン状態となり、ｎチャネル型トランジスタＮＴ２、ＮＴ３を介して、接続ノードＮＣ１はＬレベルとなる。この際、接続ノードＮＣ１はＬレベルであるため、ｐチャネル型トランジスタＰＴ１１がオン状態となり、ｐチャネル型トランジスタＰＴ１２、ＰＴ１３を介して、出力信号線ＶＯＵＴから第２電源電位レベル（高電源電位レベル）の信号が出力される。ここでは、ＶＩＮ＋には、Ｈレベル（第１電源電位レベル）の５Ｖ程度が印加され、第２電源電位ＶＤＤ２は、例えば１５Ｖである。
【００９８】
（２）第２動作
一方、逆に、図１０（Ｂ）に示すように、入力信号線ＶＩＮ＋にＬレベル、ＶＩＮ−にＨレベルの電位が印加されると、ｐチャネル型トランジスタＰＴ１１がオン状態となり、ｐチャネル型トランジスタＰＴ１２、ＰＴ１３を介して、出力信号線ＶＯＵＴからＬレベルの信号が出力される。この際、接続ノードＮＣ２（出力信号線ＶＯＵＴ）はＬレベルであるため、ｐチャネル型トランジスタＰＴ１がオン状態となり、ｐチャネル型トランジスタＰＴ２、ＰＴ３を介して、接続ノードＮＣ１は第２電源電位ＶＤＤ２レベルとなる。
【００９９】
上記動作により、ＶＩＮ＋〜ＶＩＮ−の電位５Ｖ〜０Ｖの電位を、ＶＯＵＴの１５Ｖ〜０Ｖの電位にレベルシフトさせることができる。
【０１００】
上記第１動作においては、ｐチャネル型トランジスタＰＴ１、ＰＴ２およびＰＴ３の両端には、ＶＤＤ２＝１５Ｖの電位が印加されることとなるが、ｐチャネル型トランジスタＰＴ３、ＰＴ２にはそれぞれ中間電位ＶＭ１、ＶＭ２（但し、ＶＭ２＞ＶＭ１）が印加されているため、ｐチャネル型トランジスタＰＴ１〜ＰＴ３の接続ノードＶＤＰ１、ＶＤＰ２は、それぞれ印加された中間電位と同じ電位（ＶＤＰ１＝ＶＭ２、ＶＤＰ２＝ＶＭ１）となる。また、ｎチャネル型トランジスタＮＴ１１、ＮＴ１２およびＮＴ１３の両端にも、ＶＤＤ２＝１５の電位が印加されることとなるが、ｎチャネル型トランジスタＮＴ１３、ＮＴ１２にはそれぞれ中間電位ＶＭ１、ＶＭ２（但し、ＶＭ２＞ＶＭ１）が印加されているため、ｎチャネル型トランジスタＮＴ１１〜ＮＴ１３の接続ノードＶＤＮ１１、ＶＤＮ１２は、それぞれ印加された中間電位と同じ電位（ＶＤＮ１１＝ＶＭ１、ＶＤＮ１２＝ＶＭ２）となる。
【０１０１】
したがって、各トランジスタＰＴ１〜ＰＴ３、ＮＴ１１〜ＮＴ１３に印加される電圧を分圧でき、レベルシフタ回路の耐圧を向上させることができる。
【０１０２】
また、第２動作においても、ｐチャネル型トランジスタＰＴ１１、ＰＴ１２およびＰＴ１３の両端には、ＶＤＤ２＝１５Ｖの電位が印加されることとなるが、ｐチャネル型トランジスタＰＴ１３、ＰＴ１２にはそれぞれ中間電位ＶＭ１、ＶＭ２（但し、ＶＭ２＞ＶＭ１）が印加されているため、ｐチャネル型トランジスタＰＴ１１〜ＰＴ１３の接続ノードＶＤＰ１、ＶＤＰ２は、それぞれ印加された中間電位と同じ電位（ＶＤＰ１１＝ＶＭ２、ＶＤＰ１２＝ＶＭ１）となる。また、ｎチャネル型トランジスタＮＴ１、ＮＴ２およびＮＴ３の両端にも、ＶＤＤ２＝１５Ｖの電位が印加されることとなるが、ｎチャネル型トランジスタＮＴ３、ＮＴ２にはそれぞれ中間電位ＶＭ２、ＶＭ１（但し、ＶＭ２＞ＶＭ１）が印加されているため、ｎチャネル型トランジスタＮＴ１〜ＮＴ３の接続ノードＶＤＮ１、ＶＤＮ２は、それぞれ印加された中間電位と同じ電位（ＶＤＮ１＝ＶＭ１、ＶＤＮ２＝ＶＭ２）となる。
【０１０３】
したがって、各トランジスタＰＴ１１〜ＰＴ１３、ＮＴ１〜ＮＴ３に印加される電圧を分圧でき、レベルシフタ回路の耐圧を向上させることができる。
【０１０４】
なお、上記図９においては、ｐチャネル型駆動用トランジスタＰＴ１、ＰＴ１１と、各接続ノードＮＣ１、ＮＣ２との間に２つのｐチャネル型分圧用トランジスタを設け、また、ｎチャネル型駆動用トランジスタＮＴ１、ＮＴ１１と、接続ノードＮＣ１、ＮＣ２との間に２つのｎチャネル型分圧用トランジスタを設けたが、これらの間に設けるトランジスタ数は、１個でも良く、また、３個以上でもよい。１個の場合、図９の回路におけるｐチャネル型トランジスタＰＴ２、ＰＴ１２およびｎチャネル型トランジスタＮＴ３、ＮＴ１３を省略すればよい。
＜電気光学装置＞
上記実施の形態の半導体集積回路の適用箇所に制限はないが、例えば、以下に示す電気光学装置の周辺回路に用いて好適である。
【０１０５】
図１１は、電気光学装置の構成を示すブロック図である。当該装置は、表示部１０および周辺回路部１１を有する。この周辺回路部１１には、例えば、走査ドライバ１３、データドライバ１４やこれらを制御する制御回路１２などが設けられる。
【０１０６】
制御回路１２、走査ドライバ１３及びデータドライバ１４は、例えば、表示部１０の各画素を構成するトランジスタと同様ＴＦＴで構成されている。なお、これらの周辺回路のうちの一部を独立した電子部品、例えば、ＩＣ（integrated circuit）チップで構成してもよい。
【０１０７】
これらの周辺回路においては、上記実施の形態で詳細に説明した、インバータ回路やレベルシフタ回路などが用いられる。これらの回路を、上記ＴＦＴで構成する場合、分圧用トランジスタを組み込むことで耐圧を向上させることができ、装置特性を向上させることができる。
【０１０８】
なお、電気光学装置に特に限定はないが、例えば、有機ＥＬ装置、液晶装置、電気泳動装置などの各種電気光学装置に上記実施の形態の半導体集積回路を組み込むことができる。
＜電子機器＞
次に、図１２乃至図１６を参照しながら、電気光学装置１００を備える電子機器の具体例について説明する。図１２はテレビジョンへの適用例を示す。テレビジョン５５０は、上記電気光学装置１００を備えている。図１３はロールアップ式テレビジョンへの適用例を示す。ロールアップ式テレビジョン５６０は、上記電気光学装置１００を備えている。図１４は携帯電話への適用例を示す。携帯電話５３０は、アンテナ部５３１、音声出力部５３２、音声入力部５３３、操作部５３４、及び上記電気光学装置１００を備えている。図１５はビデオカメラへの適用例である。ビデオカメラ５４０は、受像部５４１、操作部５４２、音声入力部５４３、及び上記電気光学装置１００を備えている。図１６は、モバイル型パーソナルコンピュータを示す。モバイル型パーソナルコンピュータは、キーボード１０１を備えた本体部１０２と、上記電気光学装置（例えば、有機ＥＬ装置）を用いた表示ユニット１０３とを備えている。
【０１０９】
尚、電子機器は、これらに限定されず、例えば表示機能を有する各種の電子機器に適用可能である。上記の他に、表示機能付きファックス装置、デジタルカメラのファインダ、携帯型ＴＶ、電子手帳、電光掲示盤、宣伝公告用ディスプレイなども含まれる。
【０１１０】
上記電子機器によれば、器機の高耐圧化を図ることができ、また、高電圧駆動が可能となる。
【０１１１】
なお、以上詳細に説明した本発明は、上述した実施の形態の内容に限定されるものではなく、本発明の要旨の範囲内において種々の変形実施が可能である。
【図面の簡単な説明】
【０１１２】
【図１】実施の形態１のインバータ回路（半導体集積回路）を示す回路図、およびその動作を示す図である。
【図２】実施の形態１のインバータ回路（半導体集積回路）の動作を示す図である。
【図３】実施の形態１のインバータ回路の他の構成を示す回路図、断面図および各トランジスタに印加される電位を示す図である。
【図４】単一ゲートのトランジスタに印加される電位を示す図である。
【図５】比較例の回路構成を示す回路図である。
【図６】比較例の回路の断面図および各トランジスタに印加される電位を示す図である。
【図７】図３に示すインバータ回路の入力信号線ＶＩＮに印加される電位に対する各ノード（ＶＯＵＴ、ＶＤＮ１、ＶＤＰ１）の電位変化を示す図である。
【図８】図５に示すインバータ回路の入力信号線ＶＩＮに印加される電位に対する各ノード（ＶＯＵＴ、ＶＤＮ１、ＶＤＰ１）の電位変化を示す図である。
【図９】実施の形態２のレベルシフタ回路（半導体集積回路）を示す回路図である。
【図１０】実施の形態２のレベルシフタ回路の動作を示す図である。
【図１１】電気光学装置の構成を示すブロック図である。
【図１２】電気光学装置を備えたテレビジョンの斜視図である。
【図１３】電気光学装置を備えたロールアップ式テレにジョンの斜視図である。
【図１４】電気光学装置を備えた携帯電話の斜視図である。
【図１５】電気光学装置を備えたビデオカメラの斜視図である。
【図１６】電気光学装置を備えたパーソナルコンピュータの斜視図である。
【符号の説明】
【０１１３】
１０…表示部、１１…周辺回路部、１２…制御回路、１３…走査ドライバ、１４…データドライバ、Ｇ…ゲート電極、ＮＣ、ＮＣ１、ＮＣ２…接続ノード、ＮＴ１、ＮＴ２、ＮＴ１１、ＮＴ１２…ｎチャネル型トランジスタ、ＰＴ１、ＰＴ２、ＰＴ１１、ＰＴ１２…ｐチャネル型トランジスタ、ＶＤＤ…電源電位、ＶＤＤ２…第２電源電位、ＶＳＳ…接地電位、ＶＩＮ…入力信号線、ＶＯＵＴ…出力信号線、ＶＭ１、ＶＭ２…中間電位、ＶＤＰ１、ＶＤＰ２…ノード、ＶＤＮ１、ＶＤＮ２…ノード、ＶＤＰ１１、ＶＤＰ１２…ノード、ＶＤＮ１１、ＶＤＮ１２…ノード
【特許請求の範囲】
【請求項１】
第１電位ノードと接続された第１ノードと、
前記第１ノードと前記第１電位ノードより低電位である第２電位ノードとの間に直列に接続された第１のｎチャネル型トランジスタおよび第２のｎチャネル型トランジスタを有し、
前記第１のｎチャネル型トランジスタの一端は、前記第２電位ノードに接続され、他端は、前記第２のｎチャネル型トランジスタの一端に接続され、ゲート端子は、第２ノードに接続され、
前記第２のｎチャネル型トランジスタの他端は、前記第１ノードに接続され、ゲート端子は、前記第１電位ノードと前記第２電位ノードとの間に位置する第１中間電位に接続されている半導体集積回路。
【請求項２】
前記第１ノードと前記第２のｎチャネル型トランジスタの他端との間に接続された第３のｎチャネル型トランジスタを有し、
前記第３のｎチャネル型トランジスタのゲート端子は、前記第１電位と前記第２電位との間に位置し、前記第１中間電位より高い第２中間電位に接続されている請求項１記載の半導体集積回路。
【請求項３】
第２電位ノードと接続された第１ノードと、
前記第１ノードと前記第２電位ノードより高電位である第１電位ノードとの間に直列に接続された第１のｐチャネル型トランジスタおよび第２のｐチャネル型トランジスタを有し、
前記第１のｐチャネル型トランジスタの一端は、前記第１電位に接続され、他端は、前記第２のｐチャネル型トランジスタの一端に接続され、ゲート端子は、第２ノードに接続され、
前記第２のｐチャネル型トランジスタの他端は、前記第１ノードに接続され、ゲート端子は、前記第１電位と前記第２電位との間に位置する第１中間電位に接続されている半導体集積回路。
【請求項４】
前記第１ノードと前記第２のｐチャネル型トランジスタの他端との間に接続された第３のｐチャネル型トランジスタを有し、
前記第３のｐチャネル型トランジスタのゲート端子は、前記第１電位と前記第２電位との間に位置し、前記第１中間電位より低い第２中間電位に接続されている請求項３記載の半導体集積回路。
【請求項５】
前記第１ノードと前記第１電位ノードとの間に直列に接続された第１のｐチャネル型トランジスタおよび第２のｐチャネル型トランジスタを有し、
前記第１のｐチャネル型トランジスタの一端は、前記第１電位ノードに接続され、他端は、前記第２のｐチャネル型トランジスタの一端に接続され、ゲート端子は、前記第２ノードに接続され、
前記第２のｐチャネル型トランジスタの他端は、前記第１ノードに接続され、ゲート端子は、前記第１電位と前記第２電位との間に位置する第３中間電位に接続されている請求項１又は２記載の半導体集積回路。
【請求項６】
前記第１ノードと前記第２のｐチャネル型トランジスタの他端との間に接続された第３のｐチャネル型トランジスタを有し
前記第３のｐチャネル型トランジスタのゲート端子は、前記第１電位と前記第２電位との間に位置し、前記第３中間電位より低い第４中間電位に接続されている請求項５記載の半導体集積回路。
【請求項７】
第１電位ノードと接続された第１ノードと、
前記第１ノードと前記第１電位ノードより低電位である第２電位ノードとの間に直列に接続された第１のｎチャネル型トランジスタおよび第２のｎチャネル型トランジスタを有し、
前記第１のｎチャネル型トランジスタの一端は、前記第２電位ノードに接続され、他端は、前記第２のｎチャネル型トランジスタの一端に接続され、
前記第２のｎチャネル型トランジスタの他端は、前記第１ノードに接続されている半導体集積回路の駆動方法であって、
前記第１のｎチャネル型トランジスタのゲート端子に入力された信号が低電位レベルである場合に、前記第１ノードから高電位レベルの信号を出力する際、
前記第２のｎチャネル型トランジスタのゲート端子に、前記第１電位と前記第２電位との間に位置する第１中間電位を印加する半導体集積回路の駆動方法。
【請求項８】
前記半導体集積回路は、さらに、
前記第１ノードと前記第２のｎチャネル型トランジスタの他端との間に接続された第３のｎチャネル型トランジスタを有し、
前記高電位レベルの信号を出力する際、前記第３のｎチャネル型トランジスタのゲート端子に、前記第１電位と前記第２電位との間に位置し、前記第１中間電位より高い第２中間電位を印加する請求項７記載の半導体集積回路の駆動方法。
【請求項９】
第２電位ノードと接続された第１ノードと、
前記第１ノードと前記第２電位ノードより高電位である第１電位ノードとの間に直列に接続された第１のｐチャネル型トランジスタおよび第２のｐチャネル型トランジスタを有し、
前記第１のｐチャネル型トランジスタの一端は、前記第１電位に接続され、他端は、前記第２のｐチャネル型トランジスタの一端に接続され、
前記第２のｐチャネル型トランジスタの他端は、前記第１ノードに接続されている半導体集積回路の駆動方法であって、
前記第１のｐチャネル型トランジスタのゲート端子に入力された信号が高電位レベルである場合に、前記第１ノードから低電位レベルの信号を出力する際、
前記第２のｐチャネル型トランジスタのゲート端子に、前記第１電位と前記第２電位との間に位置する第１中間電位を印加する半導体集積回路の駆動方法。
【請求項１０】
前記半導体集積回路は、さらに、
前記第１ノードと前記第２のｐチャネル型トランジスタの他端との間に接続された第３のｐチャネル型トランジスタを有し、
前記低電位レベルの信号を出力する際、前記第３のｐチャネル型トランジスタのゲート端子に、前記第１電位と前記第２電位との間に位置し、前記第１中間電位より低い第２中間電位を印加する請求項９記載の半導体集積回路の駆動方法。
【請求項１１】
請求項１乃至６のいずれか一項記載の半導体集積回路を有することを特徴とする電子機器。
【請求項１２】
請求項７乃至１０のいずれか一項記載の半導体集積回路の駆動方法を有することを特徴とする電子機器の駆動方法。
【請求項１】
第１電位ノードと接続された第１ノードと、
前記第１ノードと前記第１電位ノードより低電位である第２電位ノードとの間に直列に接続された第１のｎチャネル型トランジスタおよび第２のｎチャネル型トランジスタを有し、
前記第１のｎチャネル型トランジスタの一端は、前記第２電位ノードに接続され、他端は、前記第２のｎチャネル型トランジスタの一端に接続され、ゲート端子は、第２ノードに接続され、
前記第２のｎチャネル型トランジスタの他端は、前記第１ノードに接続され、ゲート端子は、前記第１電位ノードと前記第２電位ノードとの間に位置する第１中間電位に接続されている半導体集積回路。
【請求項２】
前記第１ノードと前記第２のｎチャネル型トランジスタの他端との間に接続された第３のｎチャネル型トランジスタを有し、
前記第３のｎチャネル型トランジスタのゲート端子は、前記第１電位と前記第２電位との間に位置し、前記第１中間電位より高い第２中間電位に接続されている請求項１記載の半導体集積回路。
【請求項３】
第２電位ノードと接続された第１ノードと、
前記第１ノードと前記第２電位ノードより高電位である第１電位ノードとの間に直列に接続された第１のｐチャネル型トランジスタおよび第２のｐチャネル型トランジスタを有し、
前記第１のｐチャネル型トランジスタの一端は、前記第１電位に接続され、他端は、前記第２のｐチャネル型トランジスタの一端に接続され、ゲート端子は、第２ノードに接続され、
前記第２のｐチャネル型トランジスタの他端は、前記第１ノードに接続され、ゲート端子は、前記第１電位と前記第２電位との間に位置する第１中間電位に接続されている半導体集積回路。
【請求項４】
前記第１ノードと前記第２のｐチャネル型トランジスタの他端との間に接続された第３のｐチャネル型トランジスタを有し、
前記第３のｐチャネル型トランジスタのゲート端子は、前記第１電位と前記第２電位との間に位置し、前記第１中間電位より低い第２中間電位に接続されている請求項３記載の半導体集積回路。
【請求項５】
前記第１ノードと前記第１電位ノードとの間に直列に接続された第１のｐチャネル型トランジスタおよび第２のｐチャネル型トランジスタを有し、
前記第１のｐチャネル型トランジスタの一端は、前記第１電位ノードに接続され、他端は、前記第２のｐチャネル型トランジスタの一端に接続され、ゲート端子は、前記第２ノードに接続され、
前記第２のｐチャネル型トランジスタの他端は、前記第１ノードに接続され、ゲート端子は、前記第１電位と前記第２電位との間に位置する第３中間電位に接続されている請求項１又は２記載の半導体集積回路。
【請求項６】
前記第１ノードと前記第２のｐチャネル型トランジスタの他端との間に接続された第３のｐチャネル型トランジスタを有し
前記第３のｐチャネル型トランジスタのゲート端子は、前記第１電位と前記第２電位との間に位置し、前記第３中間電位より低い第４中間電位に接続されている請求項５記載の半導体集積回路。
【請求項７】
第１電位ノードと接続された第１ノードと、
前記第１ノードと前記第１電位ノードより低電位である第２電位ノードとの間に直列に接続された第１のｎチャネル型トランジスタおよび第２のｎチャネル型トランジスタを有し、
前記第１のｎチャネル型トランジスタの一端は、前記第２電位ノードに接続され、他端は、前記第２のｎチャネル型トランジスタの一端に接続され、
前記第２のｎチャネル型トランジスタの他端は、前記第１ノードに接続されている半導体集積回路の駆動方法であって、
前記第１のｎチャネル型トランジスタのゲート端子に入力された信号が低電位レベルである場合に、前記第１ノードから高電位レベルの信号を出力する際、
前記第２のｎチャネル型トランジスタのゲート端子に、前記第１電位と前記第２電位との間に位置する第１中間電位を印加する半導体集積回路の駆動方法。
【請求項８】
前記半導体集積回路は、さらに、
前記第１ノードと前記第２のｎチャネル型トランジスタの他端との間に接続された第３のｎチャネル型トランジスタを有し、
前記高電位レベルの信号を出力する際、前記第３のｎチャネル型トランジスタのゲート端子に、前記第１電位と前記第２電位との間に位置し、前記第１中間電位より高い第２中間電位を印加する請求項７記載の半導体集積回路の駆動方法。
【請求項９】
第２電位ノードと接続された第１ノードと、
前記第１ノードと前記第２電位ノードより高電位である第１電位ノードとの間に直列に接続された第１のｐチャネル型トランジスタおよび第２のｐチャネル型トランジスタを有し、
前記第１のｐチャネル型トランジスタの一端は、前記第１電位に接続され、他端は、前記第２のｐチャネル型トランジスタの一端に接続され、
前記第２のｐチャネル型トランジスタの他端は、前記第１ノードに接続されている半導体集積回路の駆動方法であって、
前記第１のｐチャネル型トランジスタのゲート端子に入力された信号が高電位レベルである場合に、前記第１ノードから低電位レベルの信号を出力する際、
前記第２のｐチャネル型トランジスタのゲート端子に、前記第１電位と前記第２電位との間に位置する第１中間電位を印加する半導体集積回路の駆動方法。
【請求項１０】
前記半導体集積回路は、さらに、
前記第１ノードと前記第２のｐチャネル型トランジスタの他端との間に接続された第３のｐチャネル型トランジスタを有し、
前記低電位レベルの信号を出力する際、前記第３のｐチャネル型トランジスタのゲート端子に、前記第１電位と前記第２電位との間に位置し、前記第１中間電位より低い第２中間電位を印加する請求項９記載の半導体集積回路の駆動方法。
【請求項１１】
請求項１乃至６のいずれか一項記載の半導体集積回路を有することを特徴とする電子機器。
【請求項１２】
請求項７乃至１０のいずれか一項記載の半導体集積回路の駆動方法を有することを特徴とする電子機器の駆動方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２０１０−１４１４９６（Ｐ２０１０−１４１４９６Ａ）
【公開日】平成２２年６月２４日（２０１０．６．２４）
【国際特許分類】
【出願番号】特願２００８−３１４５０８（Ｐ２００８−３１４５０８）
【出願日】平成２０年１２月１０日（２００８．１２．１０）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２２年６月２４日（２０１０．６．２４）
【国際特許分類】
【出願日】平成２０年１２月１０日（２００８．１２．１０）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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