レベルシフト回路及びそれを用いたドライバと表示装置
【課題】低振幅の入力信号を高速に高振幅信号に変換するレベルシフト回路を提供する。
【解決手段】第１及び第２の出力端子の一方を第１電圧レベルに設定する第１のレベルシフト回路１０と、第２の電圧端子と、前記第１及び第２の出力端子との間に接続され、前記第１及び第２の出力端子の他方を第２電圧レベルに設定する第２のレベルシフト回路２０と、第１の制御信号に基づき、第１及び第２の入力信号が第１及び第２の入力端子に入力される時点で前記第２電圧レベルとされる一つの出力端子について、前記一つの出力端子と第２の給電端子間の電流経路を、前記第１及び第２の入力信号が前記第１及び第２の入力端子に入力される時点を含む所定期間、切断し、前記所定期間の後、前記一つの出力端子と前記第２の給電端子間の電流経路の切断を解除する制御を行う手段を備え、前記第１及び第２の出力端子の出力振幅は、前記第１及び第２の入力信号の振幅よりも大きい。
【解決手段】第１及び第２の出力端子の一方を第１電圧レベルに設定する第１のレベルシフト回路１０と、第２の電圧端子と、前記第１及び第２の出力端子との間に接続され、前記第１及び第２の出力端子の他方を第２電圧レベルに設定する第２のレベルシフト回路２０と、第１の制御信号に基づき、第１及び第２の入力信号が第１及び第２の入力端子に入力される時点で前記第２電圧レベルとされる一つの出力端子について、前記一つの出力端子と第２の給電端子間の電流経路を、前記第１及び第２の入力信号が前記第１及び第２の入力端子に入力される時点を含む所定期間、切断し、前記所定期間の後、前記一つの出力端子と前記第２の給電端子間の電流経路の切断を解除する制御を行う手段を備え、前記第１及び第２の出力端子の出力振幅は、前記第１及び第２の入力信号の振幅よりも大きい。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レベルシフト回路及びそれを用いたドライバと表示装置に関する。
【背景技術】
【０００２】
近時、表示装置の分野では液晶表示装置や有機ＥＬ（ＥｌｅｃｔｒｏＬｕｍｉｎｅｓｃｅｎｃｅ）素子を用いたディスプレイなど様々な表示デバイスを用いたディスプレイが開発されている。これらの表示装置には、高画質化（多階調化）が求められており、走査信号や階調信号の電圧振幅は高くなる傾向にある。このため、表示パネルの走査線を駆動するロウドライバ、及び、表示パネルのデータ線を階調信号で駆動するカラムドライバの出力部は、高電圧化が求められている。
【０００３】
一方、表示コントローラーからロウドライバ及びカラムドライバへ供給される各種制御信号及び映像データ信号は、少ない配線数で高速転送、低ＥＭＩ（Ｅｌｅｃｔｒｏ−Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）等が求められており、それらの信号は低振幅化されつつある。
【０００４】
またロウドライバ及びカラムドライバ内部においても、高精細化、多階調化に伴い増加するデータ量を処理するロジック回路の面積増（高コスト化）を抑えるため、微細プロセスが採用され、それに伴いロジック回路の電源電圧は低電圧化の傾向にある。
【０００５】
すなわち、ロウドライバ及びカラムドライバは、入力部では低電圧化、出力部では高電圧化が求められている。
【０００６】
このため、入力部の低電圧信号を出力部の高電圧信号に変換するレベルシフト回路においては、低振幅信号を高速に高振幅信号に変換しなければならない。
【０００７】
図２１は、低振幅信号を高振幅信号に変換するレベルシフト回路の典型的な構成の一例を示す図である（後記特許文献１参照）。図２１を参照すると、このレベルシフト回路は、低電圧の信号ＩＮを受けて高電圧の出力信号とＯＵＴ、ＯＵＴの逆相信号ＯＵＴＢを出力する。ソースが電源端子ＶＤＤ３に接続され、ゲートが出力端子Ｗ２、Ｗ１にそれぞれ接続され、ドレインが出力端子Ｗ１、Ｗ２にそれぞれ接続され、出力端子Ｗ１、Ｗ２の充電素子として機能するＰチャネルＭＯＳトランジスタＰ１、Ｐ２を備えている。ＰチャネルＭＯＳトランジスタＰ１、Ｐ２は、ゲートに、出力端子Ｗ２、Ｗ１から出力される高振幅の出力信号ＯＵＴ、ＯＵＴＢをそれぞれ受ける。ＰチャネルＭＯＳトランジスタＰ１、Ｐ２のゲート・ソース間電圧ＶＧＳの絶対値は最大で｜ＶＳＳ−ＶＤＤ３｜である。一方、ソースが電源端子ＶＳＳに接続され、ドレインが出力端子Ｗ１、Ｗ２にそれぞれ接続され、ゲートに低電圧の入力信号ＩＮとその反転信号（ともに低振幅信号）を受けるＮチャネルＭＯＳトランジスタＮ１、Ｎ２は、出力端子Ｗ１、Ｗ２の放電素子として機能する。
【０００８】
放電素子Ｎ１、Ｎ２のゲート・ソース間電圧は最大で入力信号ＩＮの振幅とされており、放電素子Ｎ１、Ｎ２の放電能力は、ゲート・ソース間電圧ＶＧＳの絶対値が最大で｜ＶＳＳ−ＶＤＤ３｜の充電素子Ｐ１、Ｐ２の充電能力に比べて低い。放電素子Ｎ１、Ｎ２、充電素子Ｐ１、Ｐ２のドレイン電流は、例えば（ゲート・ソース間電圧−閾値）の２乗に比例し、オン時のゲート・ソース間電圧が大きな値に設定される充電素子Ｐ１、Ｐ２のドレイン電流のほうが放電素子Ｎ１、Ｎ２のドレイン電流よりも大きい。
【０００９】
そこで、放電素子Ｎ１、Ｎ２の放電能力を高めるには、放電素子Ｎ１、Ｎ２の素子サイズ（Ｗ／Ｌ比；Ｗ：チャネル幅、Ｌ：チャネル長）を十分大きくする必要がある。
【００１０】
ところで、放電素子Ｎ１、Ｎ２の放電能力は充電素子Ｐ１、Ｐ２の充電能力を上回るように設定されなければならない。これは、放電動作を考えれば容易に理解できる。
【００１１】
具体例として、例えば出力端子Ｗ１、Ｗ２がそれぞれＶＤＤ３（Ｈｉｇｈ電位）、ＶＳＳ（Ｌｏｗ電位）の状態（初期状態）からの変化を考える。この状態では、充電素子Ｐ１がオン、充電素子Ｐ２がオフとなっている。また入力信号ＩＮはＬｏｗであり、放電素子Ｎ１はオフ、放電素子Ｎ２はオンである。
【００１２】
ここで、入力信号ＩＮがＬｏｗからＨｉｇｈへ変化すると、放電素子Ｎ１がオン、放電素子Ｎ２はオフになる。しかし、入力信号ＩＮのＬｏｗからＨｉｇｈへの変化直後の充電素子Ｐ１はオンしたままであるため、放電素子Ｎ１が出力端子Ｗ１をＬｏｗ（ＶＳＳ）に変化させるには、放電素子Ｎ１の放電能力（ＮＭＯＳトランジスタＮ１のドレイン電流）として、充電素子Ｐ１の充電能力（ＰＭＯＳトランジスタＰ１のドレイン電流）を上回る放電能力が必要である。
【００１３】
したがって、図２１のレベルシフト回路を正常に動作させるためには、放電素子Ｎ１、Ｎ２の素子サイズ（Ｗ／Ｌ比）を十分大きくするとともに、充電素子Ｐ１、Ｐ２の素子サイズ（Ｗ／Ｌ比）を十分小さくして、放電能力が充電能力を上回るように設定しなければならない。すなわち、図２１のレベルシフト回路の放電素子を構成する各素子サイズが大きく、面積が大きくなる。特に、入力信号ＩＮが低電圧化すると、充電素子Ｎ１、Ｎ２の放電能力が相対的に下がるため、回路面積は、更に増加することになる。
【００１４】
また、放電素子Ｎ１、Ｎ２の放電能力が充電素子Ｐ１、Ｐ２の充電能力を十分上回るようなトランジスタ・サイズの設定が難しくなる。
【００１５】
放電素子Ｎ１、Ｎ２のＷ／Ｌ比を大きくした場合、寄生容量の増加により、レベルシフト動作は遅くなり、Ｎ１、Ｐ１が同時にオン状態、あるいはＮ２、Ｐ２が同時にオン状態となる期間が長引き、過渡的に流れる貫通電流が増加して、消費電力が増大するという問題も生じる。
【００１６】
図２２は、特許文献１の構成を示す図である。図２２を参照すると、ソースが電源端子ＶＤＤ３に接続されドレインがＷ３、Ｗ４にそれぞれ接続されたＰチャネルＭＯＳトランジスタＰ５１、Ｐ５２と、ソースが電源端子ＶＤＤ３に接続されドレインがＷ３、Ｗ４にそれぞれ接続されたＰチャネルＭＯＳトランジスタＰ３、Ｐ４と、ソースがＷ３、Ｗ４にそれぞれ接続され、ドレインがＷ１、Ｗ２にそれぞれ接続され、ゲートがＷ２、Ｗ１に交差接続されたＰチャネルＭＯＳトランジスタＰ１、Ｐ２と、ソースが電源端子ＶＳＳに接続され、ドレインがＷ１、Ｗ２にそれぞれ接続され、ゲートが入力端子ＩＮと入力端子ＩＮの信号を反転するインバータＩＮＶ０の出力にそれぞれ接続されたＮチャネルＭＯＳトランジスタＮ１、Ｎ２と、を備え、ＰチャネルＭＯＳトランジスタＰ３、Ｐ５２のゲートにはＷ２をインバータＩＮＶ１で反転した信号が供給され、ＰチャネルＭＯＳトランジスタＰ４、Ｐ５１のゲートにはＩＮＶ１の出力をインバータＩＮＶ２で反転した信号が供給され、ＩＮＶ２の出力は出力端子ＯＵＴに接続されている。ＰチャネルＭＯＳトランジスタＰ５１、Ｐ５３を高抵抗トランジスタとし、放電素子Ｎ１、Ｎ２の一方の制御端子が低振幅のＬｏｗからＨｉｇｈとなるとき、出力ノード（Ｗ１又はＷ２）を容易に引き下げ、高速なレベルシフト動作と貫通電流抑制を目的とする。
【００１７】
例えば、初期状態として、入力信号ＩＮが低振幅のＬｏｗレベルで、放電素子Ｎ１、Ｎ２はそれぞれオフ、オンとされ、充電素子Ｐ１、Ｐ２はそれぞれオン、オフとされ、出力ノードＷ１、Ｗ２はそれぞれ高振幅でのＨｉｇｈレベル、Ｌｏｗレベルとされ、ＩＮＶ１により、出力ノードＷ２の出力信号の逆相信号を受ける、ＰチャネルＭＯＳトランジスタＰ３、Ｐ５２はそれぞれオフとされ、ＩＮＶ２により出力ノードＷ２の出力信号の同相信号を受けるＰチャネルＭＯＳトランジスタＰ４、Ｐ５１はそれぞれオンとされた状態を考える。このとき、出力ノードＷ１は、高抵抗トランジスタをなすＰチャネルＭＯＳトランジスタＰ５１による弱い充電能力で高振幅のＨｉｇｈが保持されている。
【００１８】
次に、上記初期状態から入力信号ＩＮがＬｏｗからＨｉｇｈへ変化するときを考える。このとき、放電素子Ｎ１、Ｎ２はそれぞれオン、オフとされ、放電素子Ｎ１により出力ノードＷ１が高振幅のＨｉｇｈからＬｏｗへ放電される。
【００１９】
なお、オンに変化直後の放電素子Ｎ１の放電能力は、充電素子Ｐ１の充電能力を上回っていなければならない。この場合、充電素子Ｐ１の充電能力は、高抵抗トランジスタＰ５１で決まるため、放電素子Ｎ１は、比較的容易に、出力ノードＷ１をＬｏｗに変化させることができる。
【００２０】
出力ノードＷ１がＬｏｗに変化することで、充電素子Ｐ２がオンとなり、出力ノードＷ２をＨｉｇｈに変化させる。このとき、充電素子Ｐ２の充電能力は、ＰチャネルＭＯＳトランジスタＰ４の充電能力で決まり、充電素子Ｐ２は、容易に出力ノードＷ２をＨｉｇｈに変化させることができる。
【００２１】
出力ノードＷ２がＨｉｇｈとなると、インバータＩＮＶ１の出力にゲートが接続されるＰチャネルＭＯＳトランジスタＰ３、Ｐ５２はともにオンとされ、インバータＩＮＶ２の出力にゲートが接続されるＰチャネルＭＯＳトランジスタＰ４、Ｐ５１はともにオフとされる。これにより、高振幅のＨｉｇｈレベルに変化した出力ノードＷ２は、高抵抗トランジスタをなすＰ５２による弱い充電能力でＨｉｇｈレベルに保持される。
【先行技術文献】
【特許文献】
【００２２】
【特許文献１】特開２００１−２９８３５６号公報
【発明の概要】
【発明が解決しようとする課題】
【００２３】
以下は本発明者の分析結果による。
【００２４】
図２２のレベルシフト回路において、放電素子Ｎ１、Ｎ２の放電能力は、高抵抗トランジスタＰ５１、Ｐ５２の充電能力を上回る素子サイズでよい。また充電素子Ｐ１、Ｐ２の充電能力も高抵抗トランジスタＰ５１、Ｐ５２の充電能力以上あればよい。
【００２５】
図２２のレベルシフト回路は、図２１のレベルシフト回路と比較して、素子数は多くなるが、各素子のトランジスタサイズは比較的小さく、レベルシフト回路全体として省面積となる。また、図２２のレベルシフト回路は、速やかな動作も可能とされ、過渡的な電流が抑えるため低電力も可能である。
【００２６】
しかしながら、図２２のレベルシフト回路において、高抵抗トランジスタＰ５１、Ｐ５２の抵抗値が低すぎると、レベルシフトの動作時に、高電位電源から低電位電源に、貫通電流が流れ、動作が遅くなる。
【００２７】
一方、高抵抗トランジスタＰ５１、Ｐ５２の抵抗値が高すぎると、高抵抗トランジスタＰ５１、Ｐ５２の充電能力が極端に弱くなり、高振幅のＨｉｇｈレベルに保持される出力ノードの電位が不安定になりやすい（信頼性が低い）。
【００２８】
特に、長期間同じ状態が続く場合には、高電圧（ＶＤＤ３）のＨｉｇｈレベルに保持されている出力ノードは、周囲のノイズ等によりＬｏｗレベル側へ変動し、誤動作や貫通電流を招く可能性がある。
【００２９】
また、電源電圧ＶＤＤ３が高電位になるにつれ、高抵抗トランジスタＰ５１、Ｐ５２の抵抗値は下がる。このため、高抵抗トランジスタＰ５１、Ｐ５２の抵抗値を維持するためには、高抵抗トランジスタＰ５１、Ｐ５２のチャネル長サイズを十分大きくしなければならない。この結果、面積が増加するという問題を生じる。
【００３０】
本発明の目的は、低振幅の入力信号を高速に高振幅信号に変換するレベルシフト回路を提供することにある。
【００３１】
また、本発明の他の目的は、多数のレベルシフト回路を必要とする多出力ドライバにおいて、高速動作を実現しながら、低消費電力、省面積、低コスト化を可能たらしめるドライバ、及び該ドライバを備えた表示装置を提供することにある。
【課題を解決するための手段】
【００３２】
本願で開示される発明は、前記課題を解決するため、概略以下の構成とされる。
【００３３】
本発明の１つの側面（アスペクト）によれば、第１の電圧を与える第１の給電端子と、第１及び第２の出力端子との間に接続され、第１及び第２の入力端子からそれぞれ第１及び第２の入力信号を入力し、前記第１及び第２の入力信号に基き、前記第１及び第２の出力端子の一方を前記第１の電圧側のレベル（第１電圧レベル）に設定する第１のレベルシフタと、
第２の電圧を与える第２の給電端子と、前記第１及び第２の出力端子との間に接続され、前記第１及び第２の出力端子のうち前記第１電圧レベルに設定される前記一方の出力端子に対して、他方の出力端子を、前記第２の電圧側のレベル（第２の電圧レベル）に設定する第２のレベルシフタと、
第１の制御信号を受け、前記第１及び第２の出力端子のうち、前記第１及び第２の入力信号が前記第１及び第２の入力端子に入力される時点で前記第２の電圧レベルとされている一つの出力端子について、前記一つの出力端子と前記第２の給電端子間の電流経路を、前記第１及び第２の入力信号が前記第１及び第２の入力端子に入力される時点を含む所定期間、切断し、前記所定期間の後、前記一つの出力端子と前記第２の給電端子間の電流経路の切断を解除する制御を行う手段を備え、前記第１及び第２の出力端子の出力振幅は、前記第１及び第２の入力信号の振幅よりも大とされるレベルシフト回路が提供される。
【００３４】
本発明に係るレベルシフト回路において、前記第１及び第２の入力端子に前記第１及び第２の入力信号が所定の周期で入力され、前記一つの出力端子と前記第２の給電端子の間の電流経路が切断される前記所定期間を第１の期間とし、その後前記切断が解除される期間を第２の期間とすると、前記第１の期間は、前記第１及び第２の入力信号の前記第１及び第２の入力端子への入力時点を間に挟み、前記第１の期間と前記第２の期間の時間の合計が、前記第１及び第２の入力信号の周期と同じ長さとされる。
【００３５】
本発明に係るレベルシフト回路において、前記第１及び第２の出力端子のそれぞれの電圧を受け、前記第１の制御信号に基づき、前記第１及び第２の出力端子のそれぞれの電圧のラッチ動作が制御され、出力信号として第２及び第３の制御信号を出力するラッチ部を備え、前記第２のレベルシフタは、前記第１及び第２の出力端子と前記第２の給電端子との間の電流経路を、前記第１の制御信号に基づき、前記所定期間、切断し、その後、前記切断を解除する制御を行う第１のスイッチ部と、前記第２及び第３の制御信号に基づき、前記第１及び第２の出力端子のうち前記所定期間の開始直前に前記第２の電圧レベルをとっている一つの出力端子と前記第２の給電端子との間の電流経路を切断し、前記所定期間の後、前記一つの出力端子と前記第２の給電端子間の電流経路の切断を解除する制御を行う第２のスイッチ部と、を備えた構成としてもよい。
【００３６】
本発明に係るレベルシフト回路において、前記第１のスイッチ部は、前記第１及び第２の出力端子と前記第２の給電端子との間の電流経路にそれぞれ挿入され、前記第１の制御信号に基づき、共通にオン・オフ制御される第１及び第２のスイッチと、を備えている。前記第２のスイッチ部は、前記第１の出力端子と前記第２の給電端子との間の電流経路に、前記第１のスイッチと並列に挿入され、前記第２の制御信号によりオン・オフ制御される第３のスイッチと、前記第２の出力端子と前記第２の給電端子との間の電流経路に、前記第２のスイッチと並列に挿入され、前記第３の制御信号によりオン・オフ制御される第４のスイッチと、を備えている。
【００３７】
本発明に係るレベルシフト回路において、前記ラッチ部が、前記第１及び第２の出力端子のそれぞれの電圧を受け、前記第１の制御信号に基づき、前記所定期間、オフとされ、前記所定期間の直前の前記第１及び第２の出力端子の電圧レベルをラッチした信号を、それぞれ前記第２及び第３の制御信号として出力し、前記所定期間の後、スルーモードとなり、前記第１及び第２の出力端子の電圧レベルに基づく信号をそれぞれ前記第２及び第３の制御信号として出力する構成としてもよい。
【００３８】
本発明に係るレベルシフト回路において、前記第２のレベルシフタは、前記第１及び第２の出力端子に第１端子がそれぞれ接続され、前記第２の電圧レベル側へのレベルシフト作用を行う第１及び第２のトランジスタを備え、前記第１及び第３のスイッチは、前記第１のトランジスタの第２端子と前記第２の給電端子間に互いに並列に接続され、前記第２及び第４のスイッチは、前記第２のトランジスタの第２端子と前記第２の給電端子間に互いに並列に接続される構成としてもよい。
【００３９】
本発明に係るレベルシフト回路において、前記第２のレベルシフタは、前記第２の給電端子に第１端子が接続され、前記第２の電圧レベル側へのレベルシフト作用を行う第１及び第２トランジスタを備え、前記第１及び第３のスイッチは、前記第１のトランジスタの第２端子と前記第１の出力端子間に並列に接続され、前記第２及び第４のスイッチは、前記第２のトランジスタの第２端子と第２の出力端子間に並列に接続される構成としてもよい。
【００４０】
本発明に係るレベルシフト回路において、前記第１のトランジスタの制御端子は、前記第２の出力端子に接続され、前記第２のトランジスタの制御端子は、前記第１の出力端子に接続される。
【００４１】
本発明に係るレベルシフト回路において、前記ラッチ部が、一端が前記第１及び第２の出力端子にそれぞれ接続され、他端が前記第３及び第４のスイッチの制御端子にそれぞれ接続され、前記第１の制御信号に基づきオン・オフ制御され、前記他端にそれぞれ接続される容量にサンプルした電圧を保持する第５及び第６のスイッチを備えている。
【００４２】
本発明に係るレベルシフト回路において、前記第１のレベルシフタが、前記第１の給電端子と前記第１及び第２の出力端子間にそれぞれ接続され、制御端子が前記第１及び第２の入力端子にそれぞれ接続された第３及び第４のトランジスタを備えている。
【００４３】
本発明に係るレベルシフト回路において、前記第１のレベルシフタが、一端が前記第１の給電端子に接続された電流源と、
共通接続された第１端子同士が前記電流源の他端に接続され、第２端子が前記第１及び第２の出力端子にそれぞれ接続され、制御端子が前記第１及び第２の入力端子にそれぞれ接続された第３及び第４のトランジスタと、を備えている。
【００４４】
本発明に係るレベルシフト回路において、前記ラッチ部が、一端が前記第１及び第２の出力端子にそれぞれ接続され、前記第１の制御信号に基づきオン・オフ制御される第５及び第６のスイッチと、前記第５及び第６のスイッチの他端にそれぞれ入力端が接続された第１及び第２のインバータと、前記第１及び第２のインバータの出力端にそれぞれ入力端が接続され、出力端が、前記第１の制御信号の相補信号に基づきオン・オフ制御される第７及び第８のスイッチを介して、前記第１及び第２のインバータの入力にそれぞれ接続される第３及び第４のインバータと、を備え、前記第１及び第２のインバータの出力端が前記第４及び第３のスイッチの制御端子にそれぞれ接続される構成としてもよい。
【００４５】
本発明に係るレベルシフト回路において、前記第１及び第２の出力端子のそれぞれの電圧を受け、前記第１の制御信号に基づき、前記所定の期間直前の前記第１及び第２の出力端子の電圧レベルをラッチした信号をそれぞれ第２及び第３の制御信号として出力し、前記所定の期間の後、スルーモードとなり、前記第１及び第２の出力端子の電圧レベルに基づく信号をそれぞれ出力する第１及び第２のラッチ回路と、
前記第１のラッチ回路の出力を受け、前記第１の制御信号に基づき、前記所定の期間、前記第１のラッチ回路の出力を前記第２の制御信号として出力する第１の論理回路と、
前記第２のラッチ回路の出力を受け、前記第１の制御信号に基づき、前記所定の期間、前記第２のラッチ回路の出力を前記第３の制御信号として出力する第２の論理回路と、
を備え、
前記所定の期間の後は、前記第１及び第２の論理回路は、前記第２のレベルシフタにおいて前記第１又は第２の出力端子と前記第２の給電端子との間の電流経路の切断を解除する信号を前記第２及び第３の制御信号として出力する。
【００４６】
本発明に係るレベルシフト回路においては、第１の電源端子と第１及び第２の出力端子間にそれぞれ接続され、相対的に低振幅で互いに相補の入力信号を制御端子にそれぞれ受ける第１及び第２のトランジスタと、
第２の電源端子と前記第１及び第２の出力端子間にそれぞれ接続され、前記第２及び第１の出力端子に制御端子がそれぞれ接続された第３及び第４のトランジスタと、
前記第１及び第２の出力端子より出力される相対的に高振幅の互いに相補の出力信号を入力し、第１の制御信号に応じたタイミングで、相補の第２、第３の制御信号を出力するラッチ部と、
前記第２の電源端子と前記第１及び第２の出力端子間に、それぞれ、前記第３及び第４のトランジスタと直列形態に接続され、前記第１の制御信号により、共通にオン・オフ制御される第１及び第２のスイッチと、
前記第２の電源端子と前記第１及び第２の出力端子間に、前記第３及び第４のトランジスタとそれぞれ直列形態に、且つ、前記第１及び第２のスイッチとはそれぞれ並列形態に接続され、前記第２及び第３制御信号により、それぞれ、相補にオン・オフ制御される第３、第４のスイッチと、を備えている。
【００４７】
本発明によれば、転送信号を転送するシフトレジスタの対応する段からの低振幅の信号を受け高振幅の信号にレベルシフトして出力するレベルシフト回路群と、前記レベルシフト回路群の出力を受け表示パネルの走査線を駆動するバッファとを備え、前記レベルシフト回路として、前記本発明に係るレベルシフト回路を備えた走査ドライバが提供される。
【００４８】
本発明によれば、デジタルデータをラッチするラッチ回路からの低振幅の信号を受け高振幅の信号にレベルシフトして出力するレベルシフト回路と、前記レベルシフト回路からのデジタル信号を受け、アナログ信号に変換するデジタルアナログ変換器と、前記デジタルアナログ変換器の出力を受け表示パネルのデータ線を駆動するバッファとを備え、前記レベルシフト回路として前記本発明に係るレベルシフト回路を備えたデータドライバが提供される。
【００４９】
本発明によれば、上記走査ドライバを備えた表示装置が提供される。本発明によれば、上記データドライバを備えた表示装置が提供される。
【発明の効果】
【００５０】
本発明によれば、入力信号に対する出力信号の遅延がほとんど生じず、低振幅の入力信号を高速に高振幅信号に変換することができる。
【００５１】
また、本発明によれば、多数のレベルシフト回路を必要とする多出力ドライバ、該ドライバを備えた表示装置において、高速動作、低消費電力、省面積（低コスト）を実現する。
【図面の簡単な説明】
【００５２】
【図１】本発明の実施例１の構成を示す図である。
【図２】本発明の実施例１のタイミング動作の一例を示す図である。
【図３】本発明の実施例１−１の構成を示す図である。
【図４】本発明の実施例１−２の構成を示す図である。
【図５】本発明の実施例１−１、１−２のタイミング動作の一例を示す図である。
【図６】本発明の実施例１−３の構成を示す図である。
【図７】本発明の実施例１−４の構成（図３の一具体例）を示す図である。
【図８】本発明の実施例１−５の構成（図４の一具体例）を示す図である。
【図９】本発明の実施例１−４、１−５のタイミング動作の一例を示す図である。
【図１０】本発明の実施例１−６の構成を示す図である。
【図１１】本発明の実施例１−７の構成（図１０の一具体例）を示す図である。
【図１２】本発明の実施例１−８の構成を示す図である。
【図１３】本発明の実施例１−８のタイミング動作の一例を示す図である。
【図１４】本発明の実施例１−９の構成を示す図である。
【図１５】本発明の実施例１−１０の構成（図１４の一具体例）を示す図である。
【図１６】本発明の実施例１−９、１−１０のタイミング動作の一例を示す図である。
【図１７】本発明の実施例２のロウドライバの構成の一例を示す図である。
【図１８】本発明の実施例３のカラムドライバの構成の一例を示す図である。
【図１９】本発明の実施例４の表示装置の構成の一例を示す図である。
【図２０】（Ａ）、（Ｂ）、（Ｃ）は図１９の画素の例を示す図である。
【図２１】関連技術のレベルシフト回路の構成を示す図である。
【図２２】関連技術のレベルシフト回路の構成を示す図である。
【発明を実施するための形態】
【００５３】
上記した本発明についてさらに詳細に説述すべく添付図面を参照して以下に説明する。本発明の１つの形態によれば、レベルシフト回路（図１参照）は、第１の電圧（ＶＥ１）を与える第１の給電端子（電源端子）（Ｅ１）と、第１及び第２の出力端子（３、４）との間に接続され、第１及び第２の入力端子（１、２）から第１及び第２の入力信号（ｖｉ１、ｖｉ２）をそれぞれ入力し、前記第１及び第２の入力信号に基き、第１及び第２の出力端子（３、４）の一方を第１電圧レベル（ＶＥ１）に設定する第１のレベルシフト回路（１０）と、第２の電圧（ＶＥ２）を与える第２の給電端子（電源端子）（Ｅ２）と、前記第１及び第２の出力端子（３、４）との間に接続され、前記第１及び第２の出力端子（３、４）のうち前記第１電圧レベル（ＶＥ１）に設定される前記一方の出力端子に対して、他方の出力端子を第２電圧レベル（ＶＥ２）に設定する第２のレベルシフト回路（２０）と、を備えている。第１の制御信号（Ｓ０）に基づき、前記第１及び第２の出力端子（３、４）のうち前記第１及び第２の入力信号（ｖｉ１、ｖｉ２）が前記第１及び第２の入力端子（１、２）に入力される時点で前記第２電圧レベル（ＶＥ２）とされている一つの出力端子について、第２のレベルシフト回路（２０）において、前記一つの出力端子と前記第２の給電端子（Ｅ２）間の電流経路を、前記第１及び第２の入力信号が前記第１及び第２の入力端子に入力される時点を含む所定期間（Ｔ１）、切断し、前記所定期間の後、前記一つの出力端子と前記第２の給電端子間の電流経路の切断を解除する制御を行う。前記第１及び第２の出力端子（３、４）の出力振幅（ＶＥ１、ＶＥ２）は、前記第１及び第２の入力信号の振幅（ＶＥ３、ＶＥ４）よりも大とされる。本発明によれば、入力信号に対する出力信号の遅延がほとんど生じず、入力信号の振幅に対して数倍以上の高振幅信号への変換も可能とする。本発明によれば、上記態様以外にもいくつかの形態が展開される。以下、実施例に即して説明する。
【実施例】
【００５４】
＜実施例１＞
図１は、本発明のレベルシフト回路の一実施例の構成を示す図である。図１を参照すると、このレベルシフト回路は、第１のレベルシフタ１０と、第２のレベルシフタ２０と、ラッチ部３０（「帰還制御部」とも呼ばれる）とを備えている。図１において、ｖｉ１、ｖｉ２は低振幅の入力信号、ＶＯ１、ＶＯ２は相補な高振幅の出力信号、ＶＥ１、ＶＥ２はそれぞれ低電位と高電位の第１、第２電圧レベル、ｃｌｋは低振幅の基準デジタル信号（クロック）、ｃｔｌは低振幅のタイミング制御信号、Ｓ０、Ｓ３、Ｓ４はそれぞれ高振幅の制御信号である。
【００５５】
第１のレベルシフタ１０は、第１電圧レベル（ＶＥ１）を与える第１の電源端子（Ｅ１）と、第１、第２の出力端子３、４との間に接続され、第３及び第４の電圧レベル（ＶＥ３及びＶＥ４）の振幅を有する入力信号（ｖｉ１又はｖｉ２又は両方）を受け、入力信号の電圧レベルの変化に応じて、第１及び第２の出力端子３、４の一方を第１電圧レベル（ＶＥ１）に駆動する。第２のレベルシフタ２０は、第２電圧レベル（ＶＥ２）を与える第２の電源端子（Ｅ２）と、第１及び第２の出力端子３、４との間に接続され、第１のレベルシフタ１０の動作に応じて、第１及び第２の出力端子３、４の他方を第２電圧レベル（ＶＥ２）に駆動する。
【００５６】
制御信号発生回路９０は、低振幅の２値信号である基準デジタル信号（クロック信号）（ｃｌｋ）とタイミング制御信号（ｃｔｌ）を入力し、入力信号（ｖｉ１、ｖｉ２）の電圧レベルが変化するタイミングである第１の時刻を間に含む第１の期間（Ｔ１）（「第１の制御期間」ともいう）と、該入力信号（ｖｉ１、ｖｉ２）の電圧レベルが安定状態にある第２の時刻を含む第２の期間（Ｔ２）（「第２の制御期間」ともいう）とを制御するために第１の制御信号Ｓ０を生成して出力する。第１の制御信号Ｓ０は、第１及び第２電圧レベル（ＶＥ１及びＶＥ２）の高振幅を有する。
【００５７】
特に制限されないが、端子１、２に入力される入力信号（データ信号）のサイクル（データサイクル）をクロック信号ｃｌｋが規定する。特に本発明を制限するものではないが、制御信号発生回路９０は、データサイクルの開始を規定するクロック信号ｃｌｋの例えば立ち上がりエッジに対して、所定時間分早いタイミングでＨｉｇｈに立ち上がり、該入力信号（ｖｉ１、ｖｉ２）の変化時点（変化する場合のタイミング）が経過した後、Ｌｏｗに立ち下がるワンショットパルスを生成しこのパルスを第１の制御信号Ｓ０として出力する。すなわち、第１の制御信号Ｓ０のパルスは、データサイクルの開始時点（したがって入力信号（ｖｉ１、ｖｉ２）が端子１、２に入力される時点）よりも、所定時間早く立ち上がる。
【００５８】
制御信号発生回路９０からの高振幅の第１の制御信号Ｓ０のＨｉｇｈパルスの立ち上がり時点と、立ち下がり時点とが、第１の期間（Ｔ１）を規定している。
【００５９】
第１の期間Ｔ１の終了時点から次の第１の期間の開始までを第２の期間Ｔ２とし、第１の制御信号Ｓ０のＬｏｗ期間が第２の期間Ｔ２を規定している。
【００６０】
制御信号発生回路９０は、入力されるタイミング制御信号ｃｔｌに基き、第１の制御信号Ｓ０の開始タイミング（ストローブ位置）、パルス幅等を規定するようにしてもよい。制御信号発生回路９０における第１の制御信号Ｓ０のタイミング制御は、任意の遅延制御、パルス生成技術を用いて実現される。
【００６１】
低振幅の入力信号（ｖｉ１、ｖｉ２）の振幅の下限及び上限を規定する第３及び第４の電圧レベル（ＶＥ３及びＶＥ４）は、第１及び第２電圧レベルの間に設定されるとともに、第３及び第４の電圧レベル（ＶＥ３及びＶＥ４）の差電位は、前記第１及び第２電圧レベル（ＶＥ１及びＶＥ２）の差電位より小さく設定される。
【００６２】
第２のレベルシフタ２０は、制御信号発生回路９０から出力される第１の制御信号（Ｓ０）、及び、ラッチ部３０からの高振幅の第２、第３の制御信号Ｓ３、Ｓ４の値にしたがって、第１の期間（Ｔ１）では、第１及び第２の出力端子３、４のうち第１の期間（Ｔ１）の開始時に第２電圧レベル（ＶＥ２）にある一方の出力端子と、第２の電源端子（Ｅ２）間の電流経路を切断する。
【００６３】
また第２のレベルシフタ２０は、制御信号発生回路９０から出力される第１の制御信号（Ｓ０）、及び、ラッチ部３０からの第２、第３の制御信号Ｓ３、Ｓ４の値にしたがって、第１の期間（Ｔ１）に続く第２の期間（Ｔ２）では、第１の期間（Ｔ１）に切断された該第１及び第２の出力端子３、４の一方の出力端子と第２の電源端子（Ｅ２）間の電流経路を、導通可能状態に戻す。
【００６４】
ラッチ部３０（帰還制御部）は、制御信号発生回路９０から出力される第１の制御信号（Ｓ０）の値にしたがって、第２のレベルシフタ２０を制御する。より詳細には、ラッチ部３０は、第１及び第２の出力端子３、４からそれぞれ出力される第１及び第２の出力信号（ＶＯ１、ＶＯ２）、及び、制御信号発生回路９０から出力される第１の制御信号（Ｓ０）とを入力し、第１の制御信号（Ｓ０）の値に基き、第１の期間（Ｔ１）において、出力信号（ＶＯ１、ＶＯ２）を第１の期間（Ｔ１）の開始時直前にラッチした高振幅の出力信号（ＶＯ１、ＶＯ２）をそれぞれ第２及び第３の制御信号（Ｓ３、Ｓ４）として、第２のレベルシフタ（２０）へ出力する。第２のレベルシフタ２０は、ラッチ部３０からの高振幅の第２及び第３の制御信号（Ｓ３、Ｓ４）に基き、第１及び第２の出力端子３、４のうち、第１の期間（Ｔ１）の開始時に第２電圧レベル（ＶＥ２）にある出力端子と第２の電源端子（Ｅ２）との間の電流経路を切断する。
【００６５】
なお、第２の期間（Ｔ２）では、ラッチ部（３０）のラッチ動作は解除される（入力信号をスルーで出力する）。第２のレベルシフタ２０においては、第１の期間（Ｔ１）に第２の電源端子（Ｅ２）との間の電流経路が切断された出力端子を導通可能状態に戻す。
【００６６】
なお、本実施例では、第２のレベルシフタ２０において、第１の期間（Ｔ１）に、第２の電源端子（Ｅ２）との間の電流経路が切断された出力端子と第２の電源端子（Ｅ２）との間の電流経路の切断の解除は、第１の制御信号（Ｓ０）、及び、ラッチ部３０から出力される第２及び第３の制御信号（Ｓ３、Ｓ４）に基づいて行っているが、本発明はかかる構成に限定されるものでない。例えば、第２のレベルシフタ２０において、ラッチ部（３０）からの第２及び第３の制御信号（Ｓ３、Ｓ４）を用いず、第１の制御信号（Ｓ０）に基づいて行う構成としてもよい。あるいは、後に別の実施例として説明するように、第２のレベルシフタ２０において、第１の制御信号（Ｓ０）を用いず、ラッチ部（３０）からの第２及び第３の制御信号（Ｓ３、Ｓ４）を用いて、第１の出力端子３又は第２の出力端子４と第２の電源端子（Ｅ１）間の電流経路の切断、解除を制御するようにしてもよい。
【００６７】
図１に示した本実施例においても、前述した関連技術（図２１）と同様に、入力信号（ｖｉ１、ｖｉ２）の振幅が小さくなると、第１、第２の出力端子３、４の一方を第１電圧レベル（ＶＥ１）に駆動する第１のレベルシフタ（１０）の電流駆動能力（出力端子を放電する能力）が弱くなる。
【００６８】
しかしながら、本実施例においては、第１の期間（Ｔ１）において、第２のレベルシフタ２０が、第１、第２の出力端子３、４のうち第２電圧レベル（ＶＥ２）にある一方の出力端子と、第２の電源端子（Ｅ２）との間の電流経路を切断する構成としている。このため、第１のレベルシフタ１０は、第１、第２の出力端子３、４のうち、第２電圧レベル（ＶＥ２）にある一方の出力端子を、第１電圧レベル（ＶＥ１）に速やかに変化させることができる。このとき、第１、第２の出力端子３、４のうちの他方の出力端子は、第２のレベルシフタ２０により充電駆動され、第１電圧レベル（ＶＥ１）から第２電圧レベル（ＶＥ２）に変化させられる。第２のレベルシフタ２０の作用（充電駆動能力）は、第１のレベルシフタ１０の作用（放電駆動能力）よりも強いため、第１電圧レベル（ＶＥ１）から第２電圧レベル（ＶＥ２）への変化は容易に行われる。すなわち、前述したように、第２のレベルシフタ２０を構成する充電素子（ＰチャネルＭＯＳトランジスタ）（不図示）のソース・ゲート電圧の絶対値は最大で｜ＶＥ１−ＶＥ２｜とされ、第１のレベルシフタ１０を構成する放電素子（ＮチャネルＭＯＳトランジスタ）（不図示）のソース・ゲート電圧の最大値ＶＥ４−ＶＥ３よりも大とされ、第２のレベルシフタ２０の充電素子の充電能力は、第１のレベルシフタ１０の放電素子の放電能力よりも大きい。
【００６９】
本実施例において、第１、第２の出力端子３、４の一方の出力端子が第１電圧レベル（ＶＥ１）に駆動されるとき、該一方の出力端子と第２の電源端子（Ｅ２）間の電流経路はオフとされ、他方の出力端子は、第２電圧レベル（ＶＥ２）に駆動され、該他方の出力端子と第１の電源端子（Ｅ１）の電流経路はオフとされ、第１の電源端子（Ｅ１）と第２の電源端子（Ｅ２）間で貫通電流は流れない。このため、低消費電力が可能である。
【００７０】
また、本実施例において、第１、第２の出力端子３、４のそれぞれの出力信号ＶＯ１、ＶＯ２の電圧レベルの変化は、入力信号ｖｉ１、ｖｉ２の電圧レベルの変化に対して、ほぼ遅延のない高速動作が実現できる。
【００７１】
これは、本実施例においては、入力信号ｖｉ１、ｖｉ２の電圧レベルの変化時点に所定時間先行して、第１、第２の出力端子３、４のうち第２電圧レベル（ＶＥ２）にある出力端子と第２の電源端子（Ｅ２）間の電流経路を切断しておき、入力信号ｖｉ１、ｖｉ２の電圧レベルの変化に応答して、第２の電源端子（Ｅ２）間の電流経路が切断された状態の出力端子を第２電圧レベル（ＶＥ２）から第１電圧レベル（ＶＥ１）へ変化させればよいためである。
【００７２】
一方、入力信号ｖｉ１、ｖｉ２の電圧レベルの変化の直前に第２電圧レベル（ＶＥ２）にあった出力端子と第２の電源端子（Ｅ２）間の電流経路を、該変化のタイミングで切断してから、該出力端子を第１電圧レベル（ＶＥ１）に駆動する場合、入力信号の遷移から出力信号の遷移までの伝播遅延時間は、本実施例と比べて増大する。
【００７３】
また、本実施例において、第１のレベルシフタ１０と第２のレベルシフタ２０のそれぞれの駆動能力は、相互に制約を受けない（一方のレベルシフタの駆動能力が他方のレベルシフタの駆動能力に対して制約を課すことはない）。このため、本実施例においては、それぞれを構成する素子サイズを比較的小さく抑えることができ、省面積化も可能である。
【００７４】
なお、第１のレベルシフタ１０に端子１、２から入力される入力信号ｖｉ１、ｖｉ２は、互いに逆相の２つの入力信号として入力してもよい。
【００７５】
さらに、第１のレベルシフタ１０においては、端子１、２の入力信号ｖｉ１、ｖｉ２の電位差に応じて、第１、第２の出力端子３、４のうち第１電圧レベル（ＶＥ１）にある出力端子と、第１の電源端子（Ｅ１）との間の電流経路を切断するようにしてもよい。この場合、端子１と端子２の入力信号ｖｉ１、ｖｉ２の電位差を検出し、端子１からの入力信号ｖｉ１が端子２からの入力信号ｖｉ２よりも大であり、その該電位差が所定値以上のとき、第１の出力端子３と第１の電源端子（Ｅ１）間の電流経路を切断し、第１の出力端子３を第２のレベルシフタ２０を介して第２電圧レベル（ＶＥ２）に充電駆動する。端子２からの入力信号ｖｉ２が端子１からの入力信号ｖｉ１よりも大であり、その該電位差が所定値以上のとき、第２の出力端子４と第１の電源端子（Ｅ１）間の電流経路を切断し、第２の出力端子４を第２のレベルシフタ２０を介して第２電圧レベル（ＶＥ２）に充電駆動する。第１、第２の出力端子３、４のうち、入力信号の変化前に第１電圧レベル（ＶＥ１）にある出力端子は、第２のレベルシフタ２０の充電作用により、より速やかに、第２電圧レベル（ＶＥ２）に変化させられる。
【００７６】
また、本実施例において、入力信号が、データ信号等のように、所定の周期で入力される信号の場合、第１の期間（Ｔ１）は、好ましくは、入力信号の電圧レベルの変化する前後の短い期間とし、データ信号と同じ周期で設定する。これは以下の理由による。
【００７７】
同一値のデータが複数データサイクルに亘って長期間連続して入力される場合に、第１の期間（Ｔ１）を、同一データが連続する期間を含む長さ（複数のデータサイクル期間）に設定したとする。すると、例えば第１の出力端子３が第２電圧レベル（ＶＥ２）に保持されるべきであるのに、第２電圧レベル（ＶＥ２）を与える第２の電源端子（Ｅ２）と第１の出力端子３との間の電流経路が長時間（複数のデータサイクル期間）切断されてしまう場合がある。この場合、第２の電源端子（Ｅ２）と非接続状態とされた第１の出力端子３（第２電圧レベルに保持されるべきであり、したがって第１の電源端子（Ｅ１）とは非接続とされる）は、ノイズや周囲の信号の影響を受けて、その電圧レベルが変動し、誤動作を生じる可能性がある。
【００７８】
したがって、第１の期間（Ｔ１）は、入力信号の電圧レベルの変化する前後の短い期間とする。また、第１の期間（Ｔ１）は、好ましくは、データ信号と同じ周期に（すなわち各データサイクル毎に）設定される。
【００７９】
本実施例では、第１の期間（Ｔ１）を、データ期間（データ信号の周期）の最初に設け、第１の期間（Ｔ１）につづく第２の期間（Ｔ２）では、第２のレベルシフタ２０における第２の電源端子（Ｅ２）と出力端子間の電流経路の切断を解除し、第２の電源端子（Ｅ２）と切断状態にあった出力端子を第２の電源端子（Ｅ２）と導通状態又は導通可能状態にしている。
【００８０】
これにより、同一値のデータが複数のデータサイクルに亘って連続して入力される場合でも、第２の期間Ｔ２では、第１又は第２の出力端子３、４に保持されている電圧レベルと同じ電圧レベルを与える電源と接続可能状態とされ、出力端子が本来保持すべき電圧レベルを安定に保持することができる。この結果、回路動作の信頼性を確保することができる。
【００８１】
なお、図１に示した実施例において、第２のレベルシフタ２０は、第１の制御信号Ｓ０を入力せず、ラッチ部３０からの第２、第３の制御信号Ｓ３、Ｓ４に基づき、出力端子と第２の電源端子Ｅ２間の電流経路の切断・解除を制御するようにしてもよい（のちに図１４を参照して説明される）。かかる変形例を考慮して、図１では、端子７と第２のレベルシフタ２０との間の第１の制御信号Ｓ０を破線で示してある。ただし、第２のレベルシフタ２０に第１の制御信号Ｓ０が入力されない構成の場合であっても、ラッチ部３０は、第１の制御信号Ｓ０に基づき、第２、第３の制御信号Ｓ３、Ｓ４を制御しており、第１の制御信号Ｓ０に基づき、出力端子と第２の電源端子Ｅ２間の電流経路の切断・解除を制御していることになる。
【００８２】
図２は、図１に示した本実施例のレベルシフト回路の動作の一例を示すタイミング波形図である。図２には、入力信号がデータ信号等の周期で入力される場合の一例が示されており、図１の端子１、２の電圧ｖｉ１（実線）、ｖｉ２（破線）、第１、第２の出力端子３、４の電圧ＶＯ１（実線）、ＶＯ２（破線）の電圧波形と、出力端子３、４と第２の電源端子（Ｅ２）間の切断の有無、第１、第２の期間（Ｔ１、Ｔ２）の制御タイミング、データ期間のタイミング関係が模式的に例示されている。電圧レベルの関係は、ＶＥ２＞ＶＥ４＞ＶＥ３≧ＶＥ１とし、ＶＥ２を高電位、ＶＥ１を低電位とする。入力信号ｖｉ１、ｖｉ２の振幅はＶＥ４、ＶＥ３で規定され、出力信号ＶＯ１、ＶＯ２の振幅はＶＥ２、ＶＥ１で規定される。
【００８３】
図２を参照すると、連続する３つのデータ期間ＴＤ１、ＴＤ２、ＴＤ３において、入力信号ｖｉ１は、期間ＴＤ１でＨｉｇｈレベル（ＶＥ４）、期間ＴＤ２及びＴＤ３でＬｏｗレベル（ＶＥ３）とする。
【００８４】
入力信号ｖｉ２はｖｉ１の逆相信号とする。第１〜第３の制御信号Ｓ０、Ｓ３、Ｓ４により制御される２つの期間Ｔ１、Ｔ２のタイミングを制御タイミングとして示されている。
【００８５】
第１の期間Ｔ１は、
入力信号のデータ期間ＴＤ１の開始時刻ｔｄ０を含む期間ｔ０−ｔ１、
データ期間ＴＤ２の開始時刻ｔｄ１を含む期間ｔ２−ｔ３、
データ期間ＴＤ３の開始時刻ｔｄ２を含む期間ｔ４−ｔ５
に設定される。
【００８６】
第２の期間Ｔ２は、
入力信号の電圧レベルがＬｏｗレベル又はＨｉｇｈレベルに一定に保たれている、
期間ｔ１−ｔ２、
期間ｔ３−ｔ４、
期間ｔ５−ｔ６
に設定される。
【００８７】
また、第１の期間Ｔ１とその後に続く第２の期間Ｔ２を１サイクルとすると、制御タイミングの１サイクル（＝Ｔ１＋Ｔ２）は、データ期間と同一周期に設定されている。
【００８８】
初期状態の時刻ｔ０で、入力信号ｖｉ１、ｖｉ２はそれぞれ低振幅のＬｏｗレベル（ＶＥ３）、Ｈｉｇｈレベル（ＶＥ４）とし、第１、第２の出力端子３、４の出力信号ＶＯ１、ＶＯ２は高振幅のＬｏｗレベル（ＶＥ１）、Ｈｉｇｈレベル（ＶＥ２）とする。ここで、ラッチ部３０が、第１の期間Ｔ１の開始時刻ｔ０にＨｉｇｈレベル（ＶＥ２）にある第２の出力端子４を検出し、第２、第３の制御信号Ｓ３、Ｓ４により、第１の期間Ｔ１（期間ｔ０−ｔ１）において、第２のレベルシフタ２０における第２の出力端子４と第２の電源端子Ｅ２間の電流経路を切断する。
【００８９】
この後の時刻ｔｄ０において、入力信号ｖｉ１、ｖｉ２がそれぞれＨｉｇｈレベル、Ｌｏｗレベルに変化すると、第１のレベルシフタ１０は、第２の出力端子４の電圧レベルをＨｉｇｈレベル（ＶＥ２）からＬｏｗレベル（ＶＥ１）に変化（放電）させる。また第１のレベルシフタ１０の動作に応答して、第２のレベルシフタ２０は、第１の出力端子３の電圧レベルを、Ｌｏｗレベル（ＶＥ１）からＨｉｇｈレベル（ＶＥ２）に変化（充電）させる。
【００９０】
なお、入力信号ｖｉ１、ｖｉ２の振幅が小さく、第１のレベルシフタ１０の放電能力が比較的小さい場合でも、第１の期間Ｔ１では、第２の出力端子４と第２の電源端子Ｅ２間が切断されているため、第１のレベルシフタ１０は、第２の出力端子４が第２の電源端子Ｅ２に接続されている状態で放電駆動する場合と比べて、より速やかに、第２の出力端子４をＬｏｗレベル（ＶＥ１）に駆動することができる。
【００９１】
次に時刻ｔ１で、第１の期間Ｔ１が終了し、第２のレベルシフタ２０における第２の出力端子４と第２の電源端子Ｅ２間の電流経路の切断は解除される。
【００９２】
第２の期間Ｔ２（期間ｔ１−ｔ２）では、第１、第２の出力端子３、４はそれぞれ高振幅のＨｉｇｈレベル（ＶＥ２）、Ｌｏｗレベル（ＶＥ１）に安定に保持される。
【００９３】
次に、時刻ｔ２では、ラッチ部３０が、Ｈｉｇｈレベル（ＶＥ２）にある第１の出力端子３を検出し、高振幅の第２、第３の制御信号Ｓ３、Ｓ４により、第１の期間Ｔ１（期間ｔ２−ｔ３）において、第２のレベルシフタ２０の第１の出力端子３と第２の電源端子Ｅ２間の電流経路を切断する。
【００９４】
この後の時刻ｔｄ１において、入力信号ｖｉ１、ｖｉ２がそれぞれ低振幅の、Ｌｏｗレベル（ＶＥ３）、Ｈｉｇｈレベル（ＶＥ４）に変化すると、第１のレベルシフタ１０は、第１の出力端子３の電圧レベルを、高振幅のＨｉｇｈレベル（ＶＥ２）からＬｏｗレベル（ＶＥ１）に変化（放電）させる。また、第１のレベルシフタ１０の動作に応答して、第２のレベルシフタ２０は、第２の出力端子４の電圧レベルを、高振幅のＬｏｗレベル（ＶＥ１）からＨｉｇｈレベル（ＶＥ２）に変化（充電）させる。
【００９５】
なお、第１のレベルシフタ１０の放電能力が比較的小さい場合でも、ｔ２−ｔ３の第１の期間Ｔ１において、第１の出力端子３と第２の電源Ｅ端子（Ｅ２）間の電流経路が切断されているため、第１のレベルシフタ１０は、速やかに、第１の出力端子３をＬｏｗレベル（ＶＥ１）に駆動することができる。
【００９６】
時刻ｔ３で、第１の期間Ｔ１が終了し、第２のレベルシフタ２０における第１の出力端子３と第２の電源端子Ｅ２間の電流経路の切断は解除される。
【００９７】
第２の期間Ｔ２（期間ｔ３−ｔ４）では、第１、第２の出力端子３、４はそれぞれ高振幅のＬｏｗレベル（ＶＥ１）、Ｈｉｇｈレベル（ＶＥ２）に安定に保持される。
【００９８】
次に、時刻ｔ４では、ラッチ部３０が高振幅のＨｉｇｈレベル（ＶＥ２）にある第２の出力端子４を検出し、第２、第３の制御信号Ｓ３、Ｓ４により、第１の期間Ｔ１（期間ｔ４−ｔ５）において、第２のレベルシフタ２０における第２の出力端子４と第２の電源端子Ｅ２間の電流経路を切断する。
【００９９】
この後の時刻ｔｄ２において、入力信号ｖｉ１、ｖｉ２がそれぞれ低振幅のＬｏｗレベル（ＶＥ３）、Ｈｉｇｈレベル（ＶＥ４）のまま維持される場合、第１のレベルシフタ１０は、第１の出力端子３をＬｏｗレベル（ＶＥ１）のまま駆動する。この期間（ｔ４−ｔ５）、第２のレベルシフタ２０において、第２の出力端子４と第２の電源端子Ｅ２間の電流経路は切断されているため、充電動作は行われず、寄生容量によって、第２の出力端子４は、高振幅のＨｉｇｈレベル（ＶＥ２）に保持される。
【０１００】
時刻ｔ５で、第１の期間Ｔ１が終了し、第２のレベルシフタ２０における第２の出力端子４と電源端子Ｅ２間の切断は解除される。
【０１０１】
第２の期間Ｔ２（期間ｔ５−ｔ６）では、第１、第２の出力端子３、４はそれぞれ高振幅のＬｏｗレベル（ＶＥ１）、Ｈｉｇｈレベル（ＶＥ２）に安定に保持される。
【０１０２】
同一データが複数サイクルに亘って連続して入力される場合、第１の期間Ｔ１（期間ｔ４−ｔ５）では、高振幅のＨｉｇｈレベル（ＶＥ２）の第２の出力端子４が寄生容量で保持される状態となるが、本実施例において、第１の期間Ｔ１は短い期間であり、ノイズ等の影響によって、第２の出力端子４の論理レベルが変動し誤動作する、という可能性はほとんどない。
【０１０３】
＜実施例１−１＞
図３は、図１のレベルシフタ２０の構成の一例を示す図である。図３を参照すると、本実施例において、第２のレベルシフタ２０は、第１のスイッチ部２０Ａ（ＳＷ２１、ＳＷ２２）と、第２のスイッチ部２０Ｂ（ＳＷ２３、ＳＷ２４）と、レベルシフト部２０Ｃと、を備えている。特に制限されないが、このレベルシフト部２０Ｃは、ゲートとドレインが交差接続された２つのＰチャネルＭＯＳトランジスタ（例えば図２１等のＰ１、Ｐ２参照）で構成してもよい。
【０１０４】
第１のスイッチ部２０Ａ（ＳＷ２１、ＳＷ２２）は、レベルシフト部２０Ｃと直列形態に、第２の電源端子Ｅ２と、第１、第２の出力端子３、４間に接続されている。第２スイッチ部２０Ｂ（ＳＷ２３、ＳＷ２４）は、レベルシフト部２０Ｃと直列形態に、第２の電源端子Ｅ２と、第１、第２の出力端子３、４間に接続されている。第１のスイッチ部２０Ａ（ＳＷ２１、ＳＷ２２）と、第２のスイッチ部２０Ｂ（ＳＷ２３、ＳＷ２４）は、互いに、第２の電源端子Ｅ２とレベルシフト部２０Ｃとの間に、並置される。
【０１０５】
より詳細には、第１のスイッチ部２０ＡのスイッチＳＷ２１は、第２の電源端子Ｅ２と端子７１（第１の出力端子３側の端子）間に接続され、第１のスイッチ部２０ＡのスイッチＳＷ２２は第２の電源端子Ｅ２と端子７２（第２の出力端子４側の端子）間に接続され、第２のスイッチ部２０ＢのスイッチＳＷ２３は、第２の電源端子Ｅ２と端子７１（第１の出力端子３側の端子）間に接続され、第２のスイッチ部２０ＢのスイッチＳＷ２４は第２の電源端子Ｅ２と端子７２（第２の出力端子４側の端子）間に接続されている。端子７１、７２と端子３、４間にレベルシフト部２０Ｃが設けられている。スイッチＳＷ２１、ＳＷ２２は、制御信号発生回路９０からの第１の制御信号Ｓ０により共通にオン・オフ制御され、スイッチＳＷ２３、ＳＷ２４は、ラッチ部３０からの第２、第３の制御信号Ｓ３、Ｓ４により、それぞれオン・オフ制御される。
【０１０６】
＜実施例１−２＞
図４は、図１のレベルシフタ２０の別の構成例を示す図である。図４を参照すると、第２のレベルシフタ２０は、第１のスイッチ部２０Ａ（ＳＷ２１、ＳＷ２２）と、第２のスイッチ部２０Ｂ（ＳＷ２３、ＳＷ２４）と、レベルシフト部２０Ｃと、を備えている。特に制限されないが、このレベルシフト部２０Ｃは、ゲートとドレインが交差接続された２つのＰチャネルＭＯＳトランジスタ（例えば図２１等のＰ１、Ｐ２参照）で構成してもよい。
【０１０７】
第１のスイッチ部２０Ａ（ＳＷ２１、ＳＷ２２）は、レベルシフト部２０Ｃと直列形態に、第２の電源端子Ｅ２と、第１、第２の出力端子３、４間に接続され、第２のスイッチ部２０Ｂ（ＳＷ２３、ＳＷ２４）は、レベルシフト部２０Ｃと直列形態に、第２の電源端子Ｅ２と、第１、第２の出力端子３、４間に接続されている。第１のスイッチ部２０Ａ（ＳＷ２１、ＳＷ２２）と第２のスイッチ部２０Ｂ（ＳＷ２３、ＳＷ２４）は、レベルシフト部２０Ｃと第１、第２の出力端子３、４間に並置される。
【０１０８】
より詳細には、第２の電源端子Ｅ２と端子７３、７４間にレベルシフト部２０Ｃが設けられており、第１のスイッチ部２０ＡのスイッチＳＷ２１は、端子７３と第１の出力端子３間に接続され、第１のスイッチ部２０ＡのスイッチＳＷ２２は端子７４と第２の出力端子４間に接続され、第２のスイッチ部２０ＢのスイッチＳＷ２３は端子７３と第１の出力端子３間に接続され、第２のスイッチ部２０ＢのスイッチＳＷ２４は端子７４と第２の出力端子４間に接続されている。スイッチＳＷ２１、ＳＷ２２は、制御信号発生回路９０からの高振幅の第１の制御信号Ｓ０により共通にオン・オフ制御され、スイッチＳＷ２３、ＳＷ２４は、ラッチ部３０からの高振幅の第２、第３の制御信号Ｓ３、Ｓ４によりそれぞれオン・オフ制御される。
【０１０９】
なお、図４において、第１の出力端子３と第２の出力端子４が、レベルシフト部２０Ｃに入力されているが、これは、図２１のＰチャネルＭＯＳトランジスタＰ１のドレインが第２の出力端子４に接続され、ＰチャネルＭＯＳトランジスタＰ２のドレインが第１の出力端子３に接続されている場合、ＰチャネルＭＯＳトランジスタＰ１のゲートが第１の出力端子３に接続され、ＰチャネルＭＯＳトランジスタＰ２のゲートが第２の出力端子４に接続されている交差接続構成に対応している。
【０１１０】
図３、図４に示す実施例は、第１の期間Ｔ１における第２の電源端子Ｅ２と第１、第２の出力端子３、４の一方の端子との間の電流経路の切断、第２の期間Ｔ２における、第２の電源端子Ｅ２と第１、第２の出力端子３、４の一方の端子との間の電流経路の切断の解除（回復）する制御を、第１のスイッチ部２０Ａ及び第２のスイッチ部２０Ｂで行う構成とされる。
【０１１１】
すなわち、第１の期間Ｔ１では、第１のスイッチ部２０ＡのスイッチＳＷ２１、ＳＷ２２は、第１の制御信号Ｓ０により、共通にオフに設定される。また第１の期間Ｔ１では、ラッチ部３０は、第１の制御信号Ｓ０により、第１の期間Ｔ１の開始時（開始直前）の第１、第２の出力端子３、４の電圧レベルをラッチして第２、第３の制御信号Ｓ３、Ｓ４として出力する。第２のスイッチ部２０ＢのスイッチＳＷ２３、ＳＷ２４は、ラッチ部３０からの制御信号Ｓ３、Ｓ４により、Ｈｉｇｈレベルの制御信号Ｓ３、Ｓ４の一方に対応するスイッチＳＷ２３又はスイッチＳＷ２４をオフさせる。かかるスイッチ制御により、第１の期間Ｔ１には、第２の電源端子Ｅ２と第１、第２の出力端子３、４の一方の端子との間の電流経路は切断される。
【０１１２】
第２の期間Ｔ２では、第１のスイッチ部２０ＡのスイッチＳＷ２１、ＳＷ２２は、第１の制御信号Ｓ０により、共通にオンに設定される。また第２の期間Ｔ２では、ラッチ部３０は、第１の制御信号Ｓ０により、ラッチ部３０のラッチ動作は解除され、第１、第２の出力端子３、４の電圧レベルをそれぞれ第２、第３の制御信号Ｓ３、Ｓ４としてスルーで出力する。第２のスイッチ部２０ＢのスイッチＳＷ２３、ＳＷ２４は、第１、第２の出力端子３、４の電圧レベルに応じて一方がオン、他方がオフとされる。かかるスイッチ制御により、第２の期間Ｔ２では、第２の電源端子Ｅ２と第１、第２の出力端子３、４の一方の端子との間の電流経路の切断は解除（回復）され、第２の電源端子Ｅ２と第１、第２の出力端子３、４はそれぞれ導通状態又は導通可能状態とされる。
【０１１３】
図５は、図３、図４のレベルシフト回路の動作の一例を示すタイミング波形図である。図５には、入力信号がデータ信号等の所定の周期で入力される場合の一例が例示されており、図３、図４の端子１、２の電圧ｖｉ１（実線）、ｖｉ２（破線）、出力端子３、４の電圧ＶＯ１（実線）、ＶＯ２（破線）の電圧波形と、第１のスイッチ部２０ＡのＳＷ２１、ＳＷ２２（共通にオン・オフされる）、第２のスイッチ部２０ＢのＳＷ２３、ＳＷ２４のオン・オフと、第１、第２の期間（Ｔ１、Ｔ２）の制御タイミング、データ期間のタイミング関係が示されている。図２と同様、電圧レベルの関係も、ＶＥ２＞ＶＥ４＞ＶＥ３≧ＶＥ１とし、ＶＥ２側を高電位、ＶＥ１側を低電位とする。また、３つのデータ期間ＴＤ１、ＴＤ２、ＴＤ３において、振幅がＶＥ３とＶＥ４で規定される入力信号ｖｉ１は、期間ＴＤ１でＨｉｇｈレベル（ＶＥ４）、期間ＴＤ２及びＴＤ３でＬｏｗレベル（ＶＥ３）とする。入力信号ｖｉ２はｖｉ１の逆相信号とする。
【０１１４】
なお、図３、図４の構成のレベルシフタ２０において、第１の制御信号Ｓ０による第１のスイッチ回路２０ＡのスイッチＳＷ２１、ＳＷ２２のオン・オフ制御として、第１の期間Ｔ１では、共に切断（オフ）、第２の期間Ｔ２では共に導通（オン）に制御される。
【０１１５】
また、ラッチ部３０からの第２、第３の制御信号Ｓ３、Ｓ４による第２のスイッチ回路２０ＢのスイッチＳＷ２３、ＳＷ２４のオン・オフ制御に関しては、第１の期間Ｔ１では、ラッチ部３０でラッチされた第１の期間Ｔ１の開始時（開始直前）の第１、第２の出力端子３、４の電圧レベルに応じて制御され、第２の期間Ｔ２では、ラッチ部３０でスルーされた第１、第２の出力端子３、４の電圧レベルに応じて制御される。
【０１１６】
第１の期間Ｔ１では、開始時の第１、第２の出力端子３、４の高振幅の出力信号電圧（ＶＯ１、ＶＯ２）＝（Ｌｏｗ、Ｈｉｇｈ）のとき、スイッチＳＷ２３、ＳＷ２４はオン、オフとされ、（ＶＯ１、ＶＯ２）＝（Ｈｉｇｈ、Ｌｏｗ）のとき、それぞれオフ、オンとされる。
【０１１７】
第２の期間Ｔ２では、第１、第２の出力端子３、４の高振幅の出力信号電圧（ＶＯ１、ＶＯ２）＝（Ｌｏｗ、Ｈｉｇｈ）のとき、スイッチＳＷ２３、ＳＷ２４はそれぞれオン、オフとされ、（ＶＯ１、ＶＯ２）＝（Ｈｉｇｈ、Ｌｏｗ）のとき、それぞれオフ、オンとされる。
【０１１８】
図５を参照すると、初期状態の時刻ｔ０（第１の周期Ｔ１の開始時点）で、入力信号ｖｉ１、ｖｉ２はそれぞれ低振幅のＬｏｗレベル（ＶＥ３）、Ｈｉｇｈレベル（ＶＥ４）とし、第１、第２の出力端子３、４の出力信号電圧ＶＯ１、ＶＯ２は高振幅のＬｏｗレベル（ＶＥ１）、Ｈｉｇｈレベル（ＶＥ２）とする。ここで、ラッチ部３０が、第１の期間Ｔ１の開始時（ｔ０）に、Ｈｉｇｈレベル（ＶＥ２）にある第２の出力端子４（ＶＯ２）を検出し、第２、第３の制御信号Ｓ３、Ｓ４により、第１の期間Ｔ１（期間ｔ０−ｔ１）において、第２の出力端子４と第２の電源端子Ｅ２間のスイッチＳＷ２４を切断する。第１の期間Ｔ１においては、スイッチＳＷ２１、ＳＷ２２も第１の制御信号Ｓ０によりオフ状態とされる。ラッチ部３０からの第２、第３の制御信号Ｓ３、Ｓ４により、スイッチＳＷ２３はオンとされる。
【０１１９】
この後の時刻ｔｄ０で、入力信号ｖｉ１、ｖｉ２がそれぞれ低振幅のＨｉｇｈレベル、Ｌｏｗレベルに変化すると、第１のレベルシフタ１０は、第２の出力端子４の電圧レベルＶＯ２を高振幅のＨｉｇｈレベル（ＶＥ２）からＬｏｗレベル（ＶＥ１）に変化（放電）させる。また第１のレベルシフタ１０の動作に応じて、レベルシフト部２０Ｃは、第１の出力端子３の電圧レベルＶＯ１を高振幅のＬｏｗレベル（ＶＥ１）からＨｉｇｈレベル（ＶＥ２）に変化（充電）させる。なお、入力信号の振幅が小さく、第１のレベルシフタ１０の放電能力が比較的小さい場合でも、第２の出力端子４と第２の電源端子Ｅ２間の電流経路が切断されているため、第１のレベルシフタ１０は、速やかに第２の出力端子４をＬｏｗレベル（ＶＥ１）に駆動することができる。
【０１２０】
時刻ｔ１で第１の期間Ｔ１が終了し、第１の制御信号Ｓ０により、スイッチＳＷ２１、ＳＷ２２はオン状態に設定され、第２の出力端子４と第２の電源端子Ｅ２間の電流経路の切断は解除され、第２の電源端子Ｅ２と第１、第２の出力端子３、４はそれぞれ導通状態又は導通可能状態とされる。このとき、スイッチＳＷ２４は、第２の出力端子４の高振幅のＨｉｇｈからＬｏｗへの立ち下がりの結果、ラッチ部３０からの制御信号Ｓ４に基づき、オンに設定される。またスイッチＳＷ２３は、第１の出力端子３の高振幅のＬｏｗからＨｉｇｈへの立ち上がりの結果、ラッチ部３０からの第２の制御信号Ｓ３に基づき、オフに設定される。
【０１２１】
第２の期間Ｔ２（期間ｔ１−ｔ２）では、第１、第２の出力端子３、４の電圧レベル（ＶＯ１、ＶＯ２）はそれぞれ高振幅のＨｉｇｈレベル（ＶＥ２）、Ｌｏｗレベル（ＶＥ１）に安定に保持される。
【０１２２】
次に、時刻ｔ２（次の第１の期間Ｔ１の開始時点）では、ラッチ部３０がＨｉｇｈレベル（ＶＥ２）にある第１の出力端子３（ＶＯ１）を検出し、第２、第３の制御信号Ｓ３、Ｓ４により、第１の期間Ｔ１（期間ｔ２−ｔ３）において、第１の出力端子３と第２の電源端子Ｅ２間のスイッチＳＷ２３を切断する。第１の期間Ｔ１（期間ｔ２−ｔ３）においては、前述したように、第１の制御信号Ｓ０に基き、スイッチＳＷ２１、ＳＷ２２もオフ状態とされる。
【０１２３】
この後の時刻ｔｄ１で、入力信号ｖｉ１、ｖｉ２がそれぞれ低振幅のＬｏｗレベル、Ｈｉｇｈレベルに変化すると、第１のレベルシフタ１０は、第１の出力端子３の電圧（ＶＯ１）を高振幅のＨｉｇｈレベル（ＶＥ２）からＬｏｗレベル（ＶＥ１）に変化（放電）させる。また、第１のレベルシフタ１０の動作に応じて、レベルシフト部２０Ｃは、第２の出力端子４の電圧（ＶＯ２）を高振幅のＬｏｗレベル（ＶＥ１）からＨｉｇｈレベル（ＶＥ２）に変化（充電）させる。なお、第１のレベルシフタ１０の放電能力が比較的小さい場合でも、第１の出力端子３と第２の電源Ｅ端子（Ｅ２）間の電流経路が切断されているため、第１のレベルシフタ１０は速やかに、第１の出力端子３をＬｏｗレベル（ＶＥ１）に駆動することができる。
【０１２４】
時刻ｔ３で、第１の期間Ｔ１が終了し、第１の制御信号Ｓ０により、スイッチＳＷ２１、ＳＷ２２はオン状態に設定され、第１の出力端子３と第２の電源端子Ｅ２間の電流経路の切断は解除され、第２の電源端子Ｅ２と第１、第２の出力端子３、４はそれぞれ導通状態又は導通可能状態とされる。
【０１２５】
第２の期間Ｔ２（期間ｔ３−ｔ４）では、第１、第２の出力端子３、４の電圧ＶＯ１、ＶＯ２はそれぞれ高振幅のＬｏｗレベル（ＶＥ１）、Ｈｉｇｈレベル（ＶＥ２）に安定に保持される。
【０１２６】
次に、時刻ｔ４（さらに次の第１の期間Ｔ１の開始時点）では、ラッチ部３０が高振幅のＨｉｇｈレベル（ＶＥ２）にある第２の出力端子４（ＶＯ２）を検出し、第２、第３の制御信号Ｓ３、Ｓ４により、第１の期間Ｔ１（期間ｔ４−ｔ５）において、第２の出力端子４と第２の電源端子Ｅ２間のスイッチＳＷ２４をオフ状態とする。第１の期間Ｔ１（期間ｔ４−ｔ５）においては、前述したように、第１の制御信号Ｓ０に基づき、スイッチＳＷ２１、ＳＷ２２もオフ状態とされる。スイッチＳＷ２３はオンとされる。
【０１２７】
この後の時刻ｔｄ２において、入力信号ｖｉ１、ｖｉ２がそれぞれ低振幅のＬｏｗレベル、Ｈｉｇｈレベルのまま維持される場合、第１のレベルシフタ１０は、第１の出力端子３を高振幅のＬｏｗレベル（ＶＥ１）のまま駆動する。このとき第２の出力端子４と第２の電源端子Ｅ２間が切断されているため、レベルシフト部２０Ｃにおいて、第２の出力端子４の充電動作は行われず、寄生容量によって、第２の出力端子４が高振幅のＨｉｇｈレベル（ＶＥ２）に保持される。
【０１２８】
時刻ｔ５で、第１の期間Ｔ１が終了し、第２の出力端子４と第２の電源端子Ｅ２間の電流経路の切断は解除され、第２の電源端子Ｅ２と第１、第２の出力端子３、４はそれぞれ導通状態又は導通可能状態とされる。
【０１２９】
第２の期間Ｔ２（期間ｔ５−ｔ６）では、第１、第２の出力端子３、４はそれぞれ高振幅のＬｏｗレベル（ＶＥ１）、Ｈｉｇｈレベル（ＶＥ２）に安定に保持される。
【０１３０】
本実施例において、同一値のデータが前のデータ期間と連続する第１の期間Ｔ１（期間ｔ４−ｔ５）では、Ｈｉｇｈレベル（ＶＥ２）の第２の出力端子４が寄生容量で保持される状態となる。しかしながら、第１の期間Ｔ１は短い期間であり、ノイズ等の影響で、第２の出力端子４のレベルが変動して誤動作するという可能性はほとんどない。
【０１３１】
＜実施例１−３＞
図６は、図１のラッチ部３０の構成の一例を示す図である。図６を参照すると、ラッチ部３０は、容量とスイッチを備えたサンプルアンドホールド回路として構成されている。すなわち、第１、第２の出力端子３、４と、端子５、６間にそれぞれ接続され、第１の制御信号Ｓ０により共通にオン・オフ制御されるスイッチＳＷ３１、ＳＷ３２を備えている。スイッチＳＷ３１、ＳＷ３２は、第１の期間Ｔ１でオフ、第２の期間Ｔ２でオンとされる。
【０１３２】
ラッチ部３０は、スイッチＳＷ３１、ＳＷ３２がオンの第２の期間Ｔ２では、第１、第２の出力端子３、４の電圧レベルをそれぞれスルーで端子５、６に出力し、スイッチＳＷ３１、ＳＷ３２がオフの第１の期間Ｔ１では、スイッチＳＷ３１、ＳＷ３２がオフになる直前（第１の期間Ｔ１開始時）の第１、第２の出力端子３、４の電圧のサンプル値を端子５、６にそれぞれ出力する。すなわち、第１の期間Ｔ１の開始のタイミングで、第１、第２の出力端子３、４の出力信号電圧ＶＯ１、ＶＯ２をそれぞれラッチし（容量Ｃｐ１、Ｃｐ２にそれぞれサンプル）、高振幅の第２、第３の制御信号Ｓ３、Ｓ４として、第２のレベルシフタ２０へ出力する。
【０１３３】
第２の期間Ｔ２では、第１、第２の出力端子３、４の出力信号電圧ＶＯ１、ＶＯ２をそれぞれ第２、第３の制御信号Ｓ３、Ｓ４として第２のレベルシフタ２０へ出力する。
【０１３４】
なお、スイッチＳＷ３１、ＳＷ３２がオフとされている第１の期間Ｔ１の端子５、６の電圧レベルはそれぞれ寄生容量Ｃｐ１、Ｃｐ２により保持（ホールド）される。
【０１３５】
＜実施例１−４＞
図７は、図３のレベルシフタ２０、及び図６のラッチ部３０の構成を適用したレベルシフト回路の具体例を示す図である。図７を参照すると、第１のレベルシフタ１０は、ソースが第１の電源端子Ｅ１に共通接続され、ドレインが第２、第１の出力端子４、３にそれぞれ接続され、ゲートが端子１、２にそれぞれ接続されたＮチャネルＭＯＳトランジスタＭ１、Ｍ２を備えている。端子１には低振幅の入力信号ｖｉ１が印加され、端子２には、端子１の入力信号電圧をインバータＩＮＶＬで反転した信号ｖｉ２が与えられる。なお、インバータＩＮＶＬは低電圧（電源電圧ＶＥ４、ＶＥ３）で動作する。
【０１３６】
レベルシフト部２０Ｃは、ソースが端子７２、７１にそれぞれ接続され、ドレインがそれぞれ第２、第１の出力端子４、３に接続され、ゲートが、他方のトランジスタのドレイン（出力端子３、４）に交差接続されたＰチャネルＭＯＳトランジスタＭ３、Ｍ４を備えている。
【０１３７】
第１のスイッチ２０ＡのスイッチＳＷ２１、ＳＷ２２は、ソースが第２の電源端子Ｅ２に共通に接続され、ドレインが端子７１、７２にそれぞれ接続され、ゲートに第１の制御信号Ｓ０が共通に入力されるＰチャネルＭＯＳトランジスタよりなる。第２のスイッチ２０ＢのスイッチＳＷ２３、ＳＷ２４は、ソースが第２の電源端子Ｅ２に共通に接続され、ドレインが端子７１、７２にそれぞれ接続され、ゲートにラッチ部３０からの第２、第３の制御信号Ｓ３、Ｓ４がそれぞれ入力されるＰチャネルＭＯＳトランジスタよりなる。
【０１３８】
ラッチ部３０のスイッチＳＷ３１は、端子５と端子３間に接続され、ゲートに第１の制御信号Ｓ０を入力するＰチャネルＭＯＳトランジスタよりなる。ラッチ部３０のスイッチＳＷ３２は、端子６と端子４間に接続され、ゲートに第１の制御信号Ｓ０を入力するＰチャネルＭＯＳトランジスタよりなる。
【０１３９】
＜実施例１−５＞
図８は、図４のレベルシフタ２０及び図６のラッチ部３０の構成を適用したレベルシフト回路の具体例を示す図である。図８を参照すると、第１のレベルシフタ１０は、ソースが第１の電源端子Ｅ１に共通に接続され、ドレインが第２、第１の出力端子４、３にそれぞれ接続され、ゲートが端子１、２にそれぞれ接続されたＮチャネルＭＯＳトランジスタＭ１、Ｍ２を備えている。端子１には低振幅の入力信号ｖｉ１が印加され、端子２には、端子１の入力信号電圧をインバータＩＮＶＬで反転した信号ｖｉ２が与えられる。なお、インバータＩＮＶＬは低電圧（電源電圧ＶＥ４、ＶＥ３）で動作する。
【０１４０】
レベルシフト部２０Ｃは、ソースが電源端子Ｅ２に接続されドレインがそれぞれ端子７３、７４に接続されゲートが他方のトランジスタのドレイン（第２、第１の出力端子４、３）に交差接続されたＰチャネルＭＯＳトランジスタＭ４、Ｍ３を備えている。
【０１４１】
第１のスイッチ２０ＡのスイッチＳＷ２１、ＳＷ２２は、ソースが端子７３、７４にそれぞれ接続され、ドレインが端子３、４にそれぞれ接続され、ゲートに第１の制御信号Ｓ０が共通に入力されるＰチャネルＭＯＳトランジスタよりなる。第２のスイッチ２０ＢのスイッチＳＷ２３、ＳＷ２４は、ソースが端子７３、７４にそれぞれ接続され、ドレインが第１、第２の出力端子３、４にそれぞれ接続され、ゲートにラッチ部３０からの第２、第３の制御信号Ｓ３、Ｓ４がそれぞれ入力されるＰチャネルＭＯＳトランジスタよりなる。
【０１４２】
ラッチ部３０のスイッチＳＷ３１は、端子５と端子３間に接続され、ゲートに第１の制御信号Ｓ０を入力するＰチャネルＭＯＳトランジスタよりなる。ラッチ部３０のスイッチＳＷ３２は、端子６と端子４間に接続され、ゲートに第１の制御信号Ｓ０を入力するＰチャネルＭＯＳトランジスタよりなる。
【０１４３】
図９は、図７、図８のレベルシフト回路の動作の一例を示すタイミング波形図である。図９において、ｖｉ１（実線）、ｖｉ２（破線）は、端子１、２の入力信号の電圧波形、ＶＯ１（実線）、ＶＯ２（破線）は、第１、第２の出力端子３、４の電圧波形、Ｓ３（実線）、Ｓ４（破線）、Ｓ０は、制御信号の電圧波形である。また、図２と同様、電圧レベルの関係も、ＶＥ２＞ＶＥ４＞ＶＥ３≧ＶＥ１とし、ＶＥ２側を高電位、ＶＥ１側を低電位とする。また、３つのデータ期間ＴＤ１、ＴＤ２、ＴＤ３において、振幅がＶＥ３とＶＥ４で規定される入力信号ｖｉ１は、期間ＴＤ１でＨｉｇｈレベル（ＶＥ４）、期間ＴＤ２及びＴＤ３でＬｏｗレベル（ＶＥ３）とする。入力信号ｖｉ２はｖｉ１の逆相信号とする。
【０１４４】
制御信号発生回路９０からの高振幅の第１の制御信号Ｓ０は、そのパルスの開始時点と終了時点とが第１の期間Ｔ１を規定し、パルスの終了時点から次のパルスの開始時点までが第２の期間Ｔ２を規定する信号であり、端子１、２に低振幅の入力信号（ｖｉ１、ｖｉ２）が印加されるタイミングが、第１の制御信号Ｓ０のパルスのＨｉｇｈ期間中に位置するように、タイミング設定される。
【０１４５】
図９を参照すると、初期状態の時刻ｔ０で、入力信号ＩＮ、ＩＮＢはそれぞれ低振幅のＬｏｗレベル（ＶＥ３≧ＶＥ１）、Ｈｉｇｈレベル（ＶＥ４＜ＶＥ２）とし、第１、第２の出力端子３、４の出力信号電圧ＶＯ１、ＶＯ２は高振幅のＬｏｗレベル（ＶＥ１）、Ｈｉｇｈレベル（ＶＥ２）とする。
【０１４６】
ラッチ部３０は、第１の期間Ｔ１開始時（ｔ０）に、高振幅のＨｉｇｈレベル（ＶＥ２）にあるＶＯ２（第２の出力端子４の電圧）を検出し、制御信号Ｓ４を高振幅のＨｉｇｈ（ＶＥ２）とし、第１の期間Ｔ１（期間ｔ０−ｔ１）において、第２の出力端子４と第２の電源端子Ｅ２間のスイッチＳＷ２４をオフする。前述したとおり、第１の期間Ｔ１においてスイッチＳＷ２１、ＳＷ２２もオフとされる。
【０１４７】
この後の時刻ｔｄ０で、入力信号ｖｉ１、ｖｉ２がそれぞれ低振幅のＨｉｇｈレベル（ＶＥ４）、Ｌｏｗレベル（ＶＥ３）に変化すると、第１のレベルシフタ１０のＮチャネルＭＯＳトランジスタＭ１がオンし、第２の出力端子４の電圧ＶＯ２を高振幅のＨｉｇｈレベル（ＶＥ２）からＬｏｗレベル（ＶＥ１）に変化（放電）させる。
【０１４８】
また、第１のレベルシフタ１０の動作に応答して（ＮチャネルＭＯＳトランジスタＭ１のドレインの高振幅のＨｉｇｈからＬｏｗへの変化に応答して）、第２のレベルシフタ２０のＰチャネルＭＯＳトランジスタＭ４がオンし、オン状態のスイッチＳＷ２３を介して、第１の出力端子３の電圧ＯＵＴ１を高振幅のＬｏｗレベル（ＶＥ１）からＨｉｇｈレベル（ＶＥ２）に変化（充電）させる。なお、低振幅の入力信号（ＩＮ、ＩＮＢ）の振幅が小さく、第１のレベルシフタ１０のＮチャネルＭＯＳトランジスタＭ１、Ｍ２の放電能力が比較的小さい場合でも、第２の出力端子４と第２の電源端子Ｅ２間が、オフ状態のスイッチ２４によって切断されているため、第１のレベルシフタ１０のＮチャネルＭＯＳトランジスタＭ１は、速やかに、第２の出力端子４をＬｏｗレベル（ＶＥ１）に駆動することができる。
【０１４９】
時刻ｔ１で第１の期間Ｔ１が終了し、第１の制御信号Ｓ０は高振幅のＨｉｇｈレベル（ＶＥ２）からＬｏｗレベル（ＶＥ１）となり、スイッチＳＷ２１、ＳＷ２２はオン状態とされ、第２の出力端子４と第２の電源端子Ｅ２間の電流経路の切断は解除され、第２の電源端子Ｅ２と第１、第２の出力端子３、４はそれぞれ導通状態又は導通可能状態とされる。また、第１の制御信号Ｓ０のＬｏｗを受けてラッチ部３０のスイッチＳＷ３１、ＳＷ３２はオン状態とされ、第１、第２の出力端子３、４の電圧レベルＶＯ１、ＶＯ２がそれぞれ端子５、６にスルーで出力される。ＶＯ１、ＶＯ２の高振幅のＨｉｇｈ、Ｌｏｗ、すなわち第２、第３の制御信号Ｓ３、４の高振幅のＨｉｇｈ、Ｌｏｗに応答してスイッチＳＷ２４はオンし、スイッチＳＷ２３はオフする。第１の出力端子３の高振幅のＨｉｇｈレベル（ＶＥ２）をゲートに受けるＰチャネルＭＯＳトランジスタＭ３はオフし、スイッチＳＷ２２、ＳＷ２４がオンとなっても、第２の出力端子４は高振幅のＬｏｗレベル（ＶＥ１）に保持される。第１の出力端子３の高振幅のＬｏｗレベル（ＶＥ１）をゲートに受けるＰチャネルＭＯＳトランジスタＭ４はオンし、第１の出力端子３の電圧ＶＯ１は、オン状態のスイッチＳＷ２１を介して、高振幅のＨｉｇｈレベル（ＶＥ２）に保持される。すなわち、第２の期間Ｔ２（期間ｔ１−ｔ２）では、第１、第２の出力端子３、４の電圧ＶＯ１、ＶＯ２はそれぞれ高振幅のＨｉｇｈレベル（ＶＥ２）、Ｌｏｗレベル（ＶＥ１）に安定に保持される。
【０１５０】
次に、時刻ｔ２では、ラッチ部３０が高振幅のＨｉｇｈレベル（ＶＥ２）のＶＯ１を検出し、高振幅のＨｉｇｈの第２の制御信号Ｓ３により、第１の期間Ｔ１（期間ｔ２−ｔ３）において、第１の出力端子３と第２の電源端子Ｅ２間のスイッチＳＷ２３を切断する。このとき、制御信号Ｓ４は、低振幅のＬｏｗとされ、スイッチＳＷ２４はオン状態とされる。前述したように、第１の期間Ｔ１（期間ｔ２−ｔ３）において、高振幅のＨｉｇｈの第１の制御信号Ｓ０により、スイッチＳＷ２１、ＳＷ２２はともにオフとされる。
【０１５１】
この後の時刻ｔｄ１で、入力信号ｖｉ１、ｖｉ２がそれぞれ低振幅のＬｏｗレベル（ＶＥ３）、Ｈｉｇｈレベル（ＶＥ４）に変化すると、第１のレベルシフタ１０のＮチャネルＭＯＳトランジスタＭ２は、第１の出力端子３の電圧ＶＯ１を高振幅のＨｉｇｈレベル（ＶＥ２）からＬｏｗレベル（ＶＥ１）に変化（放電）させる。
【０１５２】
また、この第１のレベルシフタ１０の動作に応答して、第１の出力端子３の電位をゲートに受ける、レベルシフト部２０ＣのＰチャネルＭＯＳトランジスタＭ３がオンし、スイッチＳＷ２４を介して、第２の出力端子４の電圧ＶＯ２を高振幅のＬｏｗレベル（ＶＥ１）からＨｉｇｈレベル（ＶＥ２）に変化（充電）させる。なお、第１のレベルシフタ１０のＮチャネルＭＯＳトランジスタＭ１、Ｍ２の放電能力が比較的小さい場合でも、第１の出力端子３と第２の電源端子（Ｅ２）間のスイッチＳＷ２３がオフとされているため、第１のレベルシフタ１０のＮチャネルＭＯＳトランジスタＭ２は、速やかに第１の出力端子３を高振幅のＬｏｗレベル（ＶＥ１）に駆動することができる。
【０１５３】
時刻ｔ３で、第１の期間Ｔ１が終了し、第１の制御信号Ｓ０は高振幅のＬｏｗレベル（ＶＥ１）となり、スイッチＳＷ２１、ＳＷ２２はオンに設定され、第１の出力端子３と第２の電源端子Ｅ２間の電流経路の切断は解除され、第２の電源端子Ｅ２と第１、第２の出力端子３、４はそれぞれ導通状態又は導通可能状態とされる。また、第１の制御信号Ｓ０が高振幅のＬｏｗレベル（ＶＥ１）となり、スイッチＳＷ３１、ＳＷ３２がオンし、スイッチＳＷ２３のゲートには、第２の制御信号Ｓ３のＬｏｗレベル（第１の出力端子３の電圧ＶＯ１の高振幅Ｌｏｗレベル（ＶＥ１）に対応）が印加され、スイッチＳＷ２３はオンする。一方、スイッチＳＷ２４には、第３の制御信号Ｓ４の高振幅のＨｉｇｈレベル（第２の出力端子４の電圧ＶＯ２の高振幅のＨｉｇｈレベル（ＶＥ２）に対応）が印加され、オフする。
【０１５４】
第２の期間Ｔ２（期間ｔ３−ｔ４）では、第１、第２の出力端子３、４の電圧ＶＯ１、ＶＯ２はそれぞれ高振幅のＬｏｗレベル（ＶＥ１）、Ｈｉｇｈレベル（ＶＥ２）に安定に保持される。
【０１５５】
次に、時刻ｔ４では、ラッチ部３０が高振幅のＨｉｇｈレベル（ＶＥ２）にある第２の出力端子４の電圧ＶＯ２を検出し、高振幅のＨｉｇｈレベルの制御信号Ｓ４により、第１の期間Ｔ１（期間ｔ４−ｔ５）において、第２の出力端子４と第２の電源端子Ｅ２間のスイッチＳＷ２４をオフとする。このとき、ラッチ部３０からの高振幅のＬｏｗレベル（ＶＥ１）の第２の制御信号Ｓ３により、スイッチＳＷ２３はオン状態とされる。また時刻ｔ４で第１の制御信号Ｓ０が高振幅のＨｉｇｈ（ＶＥ２）となり、スイッチＳＷ２１、ＳＷ２２はともにオフとされる。
【０１５６】
この後の時刻ｔｄ２において、入力信号ｖｉ１、ｖｉ２がそれぞれ低振幅のＬｏｗレベル（ＶＥ３）、Ｈｉｇｈレベル（ＶＥ４）のまま維持される場合、第１のレベルシフタ１０のＮチャネルＭＯＳトランジスタＭ２は、第１の出力端子３を高振幅のＬｏｗレベル（ＶＥ１）のまま駆動する。このとき第２の出力端子４と第２の電源端子Ｅ２間が切断されているため、レベルシフト部２０Ｃにおいて、第２の出力端子４の充電動作は行われず、寄生容量によって、第２の出力端子４は高振幅のＨｉｇｈレベル（ＶＥ２）に保持される。
【０１５７】
時刻ｔ５で、第１の期間Ｔ１が終了し、第１の制御信号Ｓ０は高振幅のＬｏｗ（ＶＥ１）となり、スイッチＳＷ２１、ＳＷ２２はオンとされ、第２の出力端子４と第２の電源端子Ｅ２間の電流経路の切断は解除され、第２の電源端子Ｅ２と第１、第２の出力端子３、４はそれぞれ導通状態又は導通可能状態とされる。第２の期間Ｔ２（期間ｔ５−ｔ６）では、第１、第２の出力端子３、４の電圧ＶＯ１、ＶＯ２はそれぞれ高振幅のＬｏｗレベル（ＶＥ１）、Ｈｉｇｈレベル（ＶＥ２）に安定に保持される。
【０１５８】
なお、図７、図８に代表される上記実施例において、第１のレベルシフタ１０のＮチャネルＭＯＳトランジスタＭ２、Ｍ１は、第１の期間Ｔ１において、第２の電源端子Ｅ２と切断された第１、第２の出力端子３、４の一方を速やかに放電する能力を備えていれば良く、比較的小さい素子サイズで構成できる。一方、レベルシフト部２０ＣのＰチャネルＭＯＳトランジスタＭ４、Ｍ３は、第１の期間Ｔ１において、入力信号ｖｉ１、ｖｉ２によってオフとされたＮチャネルＭＯＳトランジスタＭ２又はＭ１が接続される第１、第２の出力端子３、４の一方を速やかに充電する能力を備えていれば良く、比較的小さい素子サイズで構成してもよい。さらに、第１のスイッチ２０ＡのスイッチＳＷ２１、ＳＷ２２、第２のスイッチ２０ＢのスイッチＳＷ２３、ＳＷ２４及びラッチ部３０のスイッチＳＷ３１、ＳＷ３２も十分小さい素子サイズで構成してもよい。このため、上記実施例によれば、レベルシフタ回路の動作の高速化と省面積化を可能としている。
【０１５９】
また、上記実施例において、第１、第２の出力端子３、４の出力電圧ＶＯ１、ＶＯ２の電圧レベルの変化は、第１の制御信号Ｓ０が高振幅のＨｉｇｈレベル（ＶＥ２）とされる第１の期間Ｔ１内の時刻ｔｄ０、ｔｄ１における入力信号ｖｉ１、ｖｉ２の電圧レベルの変化に応じて速やかに行われる。すなわち、本発明のレベルシフト回路は、第１の制御信号Ｓ０の電圧レベル変化の速さ（立上りや立下り時間）に依存せず、高速なレベルシフト動作が可能である。このため、制御信号発生回路９０で生成する第１の制御信号Ｓ０は、必ずしも高速な（立上りや立下り時間が速い）信号でなくともよく、既存のレベルシフト回路等で生成した信号を用いることができる。
【０１６０】
＜実施例１−６＞
図１０は、図１に示した前記実施例における第１のレベルシフタ１０の別の構成例を示す図である。図１０において、レベルシフタ１０は、ソースが第１の電源端子Ｅ１に接続されゲートにバイアス電圧ＶＢ１を受けるＮチャネルＭＯＳトランジスタＭ９（電流源）と、共通ソースがＮチャネルＭＯＳトランジスタＭ９のドレインに接続された差動対（ＮチャネルＭＯＳトランジスタＭ１、Ｍ２）を備えている。本実施例において、好ましくは、差動対Ｍ１、Ｍ２のゲートに入力される低振幅の入力信号ｖｉ１、ｖｉ２は、差動対トランジスタＭ１、Ｍ２の一方がオンのとき他方がオフとなるように、その振幅（ＶＥ３、ＶＥ４）が設定される。差動対トランジスタＭ１、Ｍ２のドレインは、レベルシフタ２０を介して、第２の電源端子Ｅ２に接続される。第１のレベルシフト回路１０以外の構成は、前記実施例と同様であるため説明は省略する。
【０１６１】
＜実施例１−７＞
図１１は、図７の第２のレベルシフタ２０、図７のラッチ部３０、及び図１０の第１のレベルシフタ１０の構成を適用したレベルシフト回路の具体例の構成を示す図である。図１１に示した回路の動作は、図９に示したものと同様であるため、説明は省略する。
【０１６２】
同様にして、図８の第２のレベルシフタ２０、図８のラッチ部３０、及び図１０の第１のレベルシフタ１０の構成を適用してもよいことは勿論である。この場合、図１１において、第２のレベルシフタ２０が図８の第２のレベルシフタ２０となる。
【０１６３】
＜実施例１−８＞
図１２は、図１に示した前記実施例において、ラッチ部３０を、図６とは別の構成とした例を示す図である。第１、第２のレベルシフタ１０、２０は、前記各実施例で説明した回路構成が用いることができるため、その説明は省略する。
【０１６４】
本実施例において、制御信号発生回路９０は、高振幅の第１の制御信号Ｓ０（前記各実施例の第１の制御信号Ｓ０と同一）のほか、第１の制御信号Ｓ０の相補信号Ｓ０Ｂを出力する。
【０１６５】
ラッチ部３０は、
一端が出力端子３に接続され、制御信号発生回路９０からの第１の制御信号Ｓ０によってオン・オフ制御されるスイッチＳＷ３３と、
一端が出力端子４に接続され、第１の制御信号Ｓ０によってオン・オフ制御されるスイッチＳＷ３５と、
スイッチＳＷ３３の他端に入力が接続されたインバータ３７と、
インバータ３７の出力を入力するインバータ３８と、
インバータ３８の出力とインバータ３７の入力の間に接続され、制御信号Ｓ０Ｂ（第１の制御信号Ｓ０の相補信号）によってオン・オフ制御されるスイッチＳＷ３４と、
スイッチＳＷ３５の他端に入力が接続されたインバータ３９と、
インバータ３９の出力を入力するインバータ４０と、
インバータ４０の出力とインバータ３９の入力の間に接続され、制御信号Ｓ０Ｂ（第１の制御信号Ｓ０の相補信号）によってオン・オフ制御されるスイッチＳＷ３６と、
を備え、インバータ３７、３９の出力は端子６、５に接続され、第２、第３の制御信号Ｓ４、Ｓ３としてレベルシフタ２０に入力される。
【０１６６】
インバータ３７、３８、３９、４０の電源電圧はＶＥ２、ＶＥ１とされ高振幅の信号を入力、出力する。
【０１６７】
スイッチＳＷ３３、ＳＷ３５は、第１の期間Ｔ１（第１の制御信号Ｓ０は高振幅のＨｉｇｈ）のときオフとされ、第２の期間Ｔ２（第１の制御信号Ｓ０は高振幅のＬｏｗ）のときオンとされる。
【０１６８】
スイッチＳＷ３４、ＳＷ３６は、第１の期間Ｔ１（第１の制御信号Ｓ０Ｂは高振幅のＬｏｗ）のときオンとされ、第２の期間Ｔ２（第１の制御信号Ｓ０Ｂは高振幅のＨｉｇｈ）のときオフとされる。
【０１６９】
インバータ３７、３８は、フリップフロップを構成し、スイッチＳＷ３３がオフ、ＳＷ３４がオンのとき（第１の期間Ｔ１）、スイッチＳＷ３３がオフとなる直前（第１の期間Ｔ１の開始時点）の第１の出力端子３の値を保持し、インバータ３７はスイッチＳＷ３３がオフとなる直前（第１の期間Ｔ１の開始時点）の第１の出力端子３の反転値を端子６に出力する。一方、スイッチＳＷ３３がオン、ＳＷ３４がオフのとき（第２の期間Ｔ２）、インバータ３７は、第１の出力端子３の反転値を端子６に出力する（反転出力のスルーラッチ回路を構成する）。
【０１７０】
インバータ３９、４０はフリップフロップを構成し、スイッチＳＷ３５がオフ、ＳＷ３６がオンのとき（第１の期間Ｔ１）、スイッチＳＷ３５がオフとなる直前（第１の期間Ｔ１の開始時点）の第２の出力端子４の値を保持し、インバータ３９は、スイッチＳＷ３５がオフとなる直前（第１の期間Ｔ１の開始時点）の第２の出力端子４の反転値を端子５に出力する。一方、スイッチＳＷ３５がオン、ＳＷ３６がオフのとき（第２の期間Ｔ２）、インバータ３９は、第２の出力端子４の反転値を端子５に出力する。
【０１７１】
図１３は、図１２の動作の一例を示す図である。図１３には、入力信号がデータ信号等の所定の周期で入力される場合の一例が例示されており、図１２の端子１、２の電圧ｖｉ１（実線）、ｖｉ２（破線）、出力端子３、４の電圧ＶＯ１（実線）、ＶＯ２（破線）の電圧波形と、制御信号Ｓ３（実線）とＳ４（破線）の電圧波形、第１の制御信号Ｓ０（実線）とＳ０Ｂ（破線）の電圧波形、スイッチＳＷ３４、ＳＷ３６、ＳＷ３３、ＳＷ３５のオン・オフと、第１、第２の期間（Ｔ１、Ｔ２）の制御タイミング、データ期間のタイミング関係が示されている。電圧レベルの関係は、ＶＥ２＞ＶＥ４＞ＶＥ３≧ＶＥ１とし、ＶＥ２側を高電位、ＶＥ１側を低電位とする。また、３つのデータ期間ＴＤ１、ＴＤ２、ＴＤ３において、振幅がＶＥ３とＶＥ４で規定される入力信号ｖｉ１は、期間ＴＤ１でＨｉｇｈレベル（ＶＥ４）、期間ＴＤ２及びＴＤ３でＬｏｗレベル（ＶＥ３）とする。入力信号ｖｉ２はｖｉ１の逆相信号とする。
【０１７２】
図１３に示す例では、第１の制御信号Ｓ０の相補信号Ｓ０Ｂが、ラッチ部３０に入力する。図１２のラッチ部３０から出力される第２、第３の制御信号Ｓ３、Ｓ４は、図９と同じになり、図６のラッチ部３０と同様の作用が実現できる。
【０１７３】
初期状態の時刻ｔ０で、入力信号ｖｉ１、ｖｉ２はそれぞれ低振幅のＬｏｗレベル（ＶＥ３）、Ｈｉｇｈレベル（ＶＥ４）とし、第１、第２の出力端子３、４の出力信号ＶＯ１、ＶＯ２は高振幅のＬｏｗレベル（ＶＥ１）、Ｈｉｇｈレベル（ＶＥ２）とする。ここで、ラッチ部３０が、第１の期間Ｔ１の開始時（ｔ０）に、第１の制御信号Ｓ０の高振幅のＨｉｇｈへの立ち上がりを受けて、スイッチＳＷ３３、ＳＷ３５がオフとなる直前の第１、第２の出力端子３、４の電圧ＶＯ１、ＶＯ２を検出し、制御信号Ｓ４、Ｓ３が高振幅のＨｉｇｈ、Ｌｏｗとなる。第１の期間（期間ｔ０−ｔ１）において、第１の制御信号Ｓ０によりスイッチＳＷ３３、ＳＷ３５がオフ、制御信号Ｓ０ＢによりスイッチＳＷ３４、ＳＷ３６がオンとなると、インバータ３７、３８、インバータ３９、４０はそれぞれフリップフロップを構成し、スイッチＳＷ３３、ＳＷ３５がオフとなる直前の値を保持する。第１の期間Ｔ１（期間ｔ０−ｔ１）において、第２のレベルシフタ２０において、第２の出力端子４と第２の電源端子Ｅ２間の電流経路が切断される。
【０１７４】
この後、時刻ｔｄ１で、入力信号ｖｉ１、ｖｉ２がそれぞれ低振幅のＨｉｇｈレベル（ＶＥ４）、Ｌｏｗレベル（ＶＥ３）に変化すると、第１のレベルシフタ１０は、第２の出力端子４の電圧ＶＯ２を高振幅のＨｉｇｈレベル（ＶＥ２）からＬｏｗレベル（ＶＥ１）に変化（放電）させる。また、第１のレベルシフタ１０の動作に応答して、第２のレベルシフタ２０は、第１の出力端子３の電圧ＶＯ１を高振幅のＬｏｗレベル（ＶＥ１）からＨｉｇｈレベル（ＶＥ２）に変化（充電）させる。なお、入力信号ｖｉ１、ｖｉ２の振幅が小さく、第１のレベルシフタ１０の放電能力が比較的小さい場合でも、第１の期間Ｔ１では、第２の出力端子４と第２の電源端子Ｅ２間が切断されているため、第１のレベルシフタ１０は、速やかに、第２の出力端子４を低振幅のＬｏｗレベル（ＶＥ１）に駆動することができる。
【０１７５】
時刻ｔ１で、第１の期間Ｔ１が終了し、第２のレベルシフタ２０における第２の出力端子４と第２の電源端子Ｅ２間の電流経路の切断は解除される。
【０１７６】
第２の期間Ｔ２（期間ｔ１−ｔ２）では、第１の制御信号Ｓ０とその相補信号Ｓ０Ｂはそれぞれ高振幅のＬｏｗ、Ｈｉｇｈとなり、スイッチＳＷ３３、ＳＷ３５はオン、スイッチＳＷ３４、ＳＷ３６はオフとされ、ラッチ部３０は、第１、第２の出力端子３、４の電圧ＶＯ１、ＶＯ２の反転信号をスルーで端子６、５に出力する。第１、第２の出力端子３、４はそれぞれ高振幅のＨｉｇｈレベル（ＶＥ２）、Ｌｏｗレベル（ＶＥ１）に安定に保持される。
【０１７７】
次に、時刻ｔ２では、第１の制御信号Ｓ０の高振幅のＨｉｇｈへの立ち上がりを受けてスイッチＳＷ３３、ＳＷ３５がオフとなる直前の第１、第２の出力端子３、４の電圧ＶＯ１、ＶＯ２を検出し、制御信号Ｓ４、Ｓ３が高振幅のＨｉｇｈ、Ｌｏｗとなる。第１の期間（期間ｔ２−ｔ３）において、第１の制御信号Ｓ０によりスイッチＳＷ３３、ＳＷ３５がオフ、制御信号Ｓ０ＢによりスイッチＳＷ３４、ＳＷ３６がオンとなると、インバータ３７、３８、インバータ３９、４０はそれぞれフリップフロップを構成し、スイッチＳＷ３３、ＳＷ３５がオフとなる直前の値を保持する。ラッチ部３０が高振幅のＨｉｇｈレベル（ＶＥ２）にある第１の出力端子３を検出し、第２、第３の制御信号Ｓ３、Ｓ４により、第１の期間Ｔ１（期間ｔ２−ｔ３）において、第２のレベルシフタ２０の第１の出力端子３と第２の電源端子Ｅ２間の電流経路を切断する。
【０１７８】
この後の時刻ｔｄ１で、入力信号ｖｉ１、ｖｉ２がそれぞれ低振幅のＨｉｇｈレベル（ＶＥ４）、Ｌｏｗレベル（ＶＥ３）に変化すると、第１のレベルシフタ１０は、第１の出力端子３の電圧レベルＶＯ１を高振幅のＨｉｇｈレベル（ＶＥ２）からＬｏｗレベル（ＶＥ１）に変化（放電）させる。また、この第１のレベルシフタ１０の動作に応答して、第２のレベルシフタ２０は、第２の出力端子４の電圧レベルＶＯ２を高振幅のＬｏｗレベル（ＶＥ１）からＨｉｇｈレベル（ＶＥ２）に変化（充電）させる。なお、第１のレベルシフタ１０の放電能力が比較的小さい場合でも、期間ｔ２−ｔ３からなる第１の期間Ｔ１において、第１の出力端子３と第２の電源Ｅ端子（Ｅ２）間の電流経路が切断されているため、第１のレベルシフタ１０は、速やかに、第１の出力端子３を高振幅のＬｏｗレベル（ＶＥ１）に駆動することができる。
【０１７９】
時刻ｔ３で、第１の期間Ｔ１が終了し、第２のレベルシフタ２０における第１の出力端子３と第２の電源端子Ｅ２間の電流経路の切断は解除される。
【０１８０】
第２の期間Ｔ２（期間ｔ３−ｔ４）では、第１の制御信号Ｓ０とその相補信号Ｓ０Ｂはそれぞれ高振幅のＬｏｗ、Ｈｉｇｈとなり、スイッチＳＷ３３、ＳＷ３５はオン、スイッチＳＷ３４、ＳＷ３６はオフとされ、ラッチ部３０は、第１、第２の出力端子３、４の電圧ＶＯ１、ＶＯ２の反転信号をスルーで端子６、５に出力する。第１、第２の出力端子３、４はそれぞれ高振幅のＬｏｗレベル（ＶＥ１）、Ｈｉｇｈレベル（ＶＥ２）に安定に保持される。
【０１８１】
次に、時刻ｔ４では、第１の制御信号Ｓ０の高振幅のＨｉｇｈへの立ち上がりを受けてスイッチＳＷ３３、ＳＷ３５がオフとなる直前の第１、第２の出力端子３、４の電圧ＶＯ１、ＶＯ２を検出し、制御信号Ｓ４、Ｓ３はそれぞれ高振幅のＨｉｇｈ、Ｌｏｗとなる。第１の期間（期間ｔ４−ｔ５）において、第１の制御信号Ｓ０によりスイッチＳＷ３３、ＳＷ３５がオフ、制御信号Ｓ０ＢによりスイッチＳＷ３４、ＳＷ３６がオンとなると、インバータ３７、３８、インバータ３９、４０はそれぞれフリップフロップを構成し、スイッチＳＷ３３、ＳＷ３５がオフとなる直前の値を保持する。ラッチ部３０がＨｉｇｈレベル（ＶＥ２）にある第２の出力端子４を検出し、第２、第３の制御信号Ｓ３、Ｓ４により、第１の期間Ｔ１（期間ｔ４−ｔ５）において、第２のレベルシフタ２０における第２の出力端子４と第２の電源端子Ｅ２間の電流経路を切断する。
【０１８２】
この後の時刻ｔｄ２において、入力信号ｖｉ１、ｖｉ２がそれぞれ低振幅のＬｏｗレベル（ＶＥ３）、Ｈｉｇｈレベル（ＶＥ４）のまま維持される場合、第１のレベルシフタ１０は、第１の出力端子３を高振幅のＬｏｗレベル（ＶＥ１）のまま駆動する。この期間（ｔ４−ｔ５）、第２の出力端子４と第２の電源端子Ｅ２間の電流経路は切断されているため、第２のレベルシフタ２０において、第２の出力端子４の充電動作は行われず、寄生容量によって、第２の出力端子４は高振幅のＨｉｇｈレベル（ＶＥ２）に保持される。
【０１８３】
時刻ｔ５で、第１の期間Ｔ１が終了し、第２のレベルシフタ２０における第２の出力端子４と電源端子Ｅ２間の切断は解除される。
【０１８４】
第２の期間Ｔ２（期間ｔ５−ｔ６）では、第１の制御信号Ｓ０とその相補信号Ｓ０Ｂはそれぞれ高振幅のＬｏｗ、Ｈｉｇｈとなり、スイッチＳＷ３３、ＳＷ３５はオン、スイッチＳＷ３４、ＳＷ３６はオフとされ、ラッチ部３０は、第１、第２の出力端子３、４の電圧の反転信号をスルーで端子６、５に出力する。第１、第２の出力端子３、４はそれぞれ高振幅のＬｏｗレベル（ＶＥ１）、Ｈｉｇｈレベル（ＶＥ２）に安定に保持される。
【０１８５】
同一値のデータが複数データサイクルに亘って連続する第１の期間Ｔ１（期間ｔ４−ｔ５）では、高振幅のＨｉｇｈレベル（ＶＥ２）の第２の出力端子４が寄生容量で保持される状態となるが、第１の期間Ｔ１は、短い期間であり、ノイズ等の影響で、第２の出力端子４の論理レベルが変動し誤動作するという可能性はほとんどない（回避される）。
【０１８６】
＜実施例１−９＞
図１４は、図１のラッチ部３０の別の構成例を示す図である。図１４を参照すると、ラッチ部３０は、図１２の構成のラッチに加えて、電源ＶＥ２、ＶＥ１で駆動されるＮＯＲ回路４１、４２を備えている。すなわち、インバータ３７の出力信号と制御信号Ｓ０Ｂ（制御信号Ｓ０の相補信号）を２つの入力端子に受け、出力端子が端子５に接続され第２の制御信号Ｓ３を、第２のレベルシフタ２０のスイッチＳＷ２３に供給するＮＯＲ回路４１と、インバータ３９の出力と制御信号Ｓ０Ｂを２つの入力端子に受け、出力端子が端子６に接続され、第３の制御信号Ｓ４を第２のレベルシフタ２０のスイッチＳＷ２４に供給するＮＯＲ回路４２と、を備えている。
【０１８７】
第２のレベルシフタ２０のスイッチＳＷ２３、ＳＷ２４は、ラッチ部３０のＮＯＲ回路４１、４２からそれぞれ出力される第２、第３の制御信号Ｓ３、Ｓ４がＬｏｗのときオンし、Ｈｉｇｈのときオフする。スイッチＳＷ２３、ＳＷ２４は、例えば図１５に示すように、ソースが第２の電源端子Ｅ１に共通に接続され、ドレインが端子７１、７２にそれぞれ接続されたＰチャネルＭＯＳトランジスタよりなる。
【０１８８】
ＮＯＲ回路４１、４２は、制御信号Ｓ０Ｂが高振幅のＬｏｗの期間だけ（第１の期間Ｔ１）、インバータ３７、３９の出力を反転した信号を端子５、６にそれぞれ出力し、制御信号Ｓ０Ｂが高振幅のＨｉｇｈの期間（第２の期間Ｔ２）には、高振幅の固定値Ｌｏｗを端子５、６に出力する。ＮＯＲ回路４１、４２からそれぞれ出力される第２、第３の制御信号Ｓ３、Ｓ４は、第１の期間Ｔ１だけ、第１の期間Ｔ１開始時点の出力端子３、４の電圧レベルをラッチした電圧レベルがそれぞれ出力され、第２の期間Ｔ２中は、制御信号Ｓ３、Ｓ４はともに高振幅のＬｏｗに保持され、スイッチＳＷ２３、ＳＷ２４はともにオン状態とされる。
【０１８９】
より詳細には、第１の制御信号Ｓ０が高振幅のＨｉｇｈのとき（第１の期間Ｔ１）、インバータ３７、３９は、スイッチＳＷ３３、ＳＷ３５がオフとなる直前の第１、第２の出力端子３、４の電圧ＶＯ１、ＶＯ２を、フリップフロップ（３７、３８）、（３９、４０）でそれぞれラッチした値の反転値を、ＮＯＲ回路４１、４２にそれぞれ出力する。例えばスイッチＳＷ３３、ＳＷ３５がオフとなる直前（第１の期間Ｔ１の開始時）の第１、第２の出力端子３、４の電圧ＶＯ１、ＶＯ２がそれぞれ高振幅のＬｏｗレベル（ＶＥ１）、Ｈｉｇｈレベル（ＶＥ２）の場合、インバータ３７、３９はそれぞれ高振幅のＨｉｇｈレベル（ＶＥ２）、Ｌｏｗレベル（ＶＥ１）を出力する。第１の制御信号Ｓ０が高振幅のＨｉｇｈのとき、制御信号Ｓ０Ｂは高振幅のＬｏｗであり、ＮＯＲ回路４１、４２は、インバータとして機能し、ＮＯＲ回路４１、４２からの第２、第３の制御信号Ｓ３、Ｓ４はそれぞれ高振幅のＨｉｇｈ、Ｌｏｗとなる。したがって、第２のレベルシフタ２０では、スイッチＳＷ２４がオフ、スイッチＳＷ２３がオンとされる。一方、第１の制御信号Ｓ０が高振幅のＬｏｗのとき（第２の期間Ｔ２）は、前述したように、ＮＯＲ回路４１、４２からの第２、第３の制御信号Ｓ３、Ｓ４はともに高振幅のＬｏｗとなり、第２のレベルシフタ２０では、スイッチＳＷ２３、ＳＷ２４がともにオンとされる。
【０１９０】
図３、図４を参照して説明した構成においては、スイッチＳＷ２３、ＳＷ２４は、第１、第２の出力端子３、４の電圧（第２、第３の制御信号Ｓ３、Ｓ４）に基き、第１の期間Ｔ１で一方がオフとされ、第２の期間Ｔ２では、一方がオン、他方がオフ（出力端子と第２の電源端子Ｅ２間のパスがオフ）される。第２の期間Ｔ２では、第１の制御信号Ｓ０でオン・オフ制御されるスイッチＳＷ２１、ＳＷ２２をともにオンさせることで、第１、第２の出力端子３、４と第２の電源端子Ｅ２間の電流経路を導通させている。
【０１９１】
これに対して、本実施例においては、第１の期間Ｔ１において、第２、第３の制御信号Ｓ３、Ｓ４のうち高振幅のＨｉｇｈの出力端子に対応した制御信号を高振幅のＨｉｇｈとして、スイッチＳＷ２３、ＳＷ２４の一方のスイッチをオフさせ他方をオンとし、第２の期間Ｔ２では第２、第３の制御信号Ｓ３、Ｓ４をともに高振幅のＬｏｗとし、スイッチＳＷ２３、ＳＷ２４の両方をオン状態に設定している。レベルシフト部２０Ｃは、図７に示したゲートとドレインを交差接続させたＰチャネルＭＯＳトランジスタＭ３、Ｍ４で構成され、第１、第２の出力端子３、４のうち高振幅のＨｉｇｈレベルの一方の出力端子にゲートが接続されドレインが他方の出力端子に接続されたＰチャネルＭＯＳトランジスタはオフし、該他方の出力端子は第１のレベルシフタ１０により高振幅のＬｏｗレベル（ＶＥ１）に設定され、該他方の出力端子にゲートが接続されドレインが該一方の出力端子に接続されたＰチャネルＭＯＳトランジスタはオンし、該一方の出力端子は、高振幅のＨｉｇｈレベル（ＶＥ２）に設定される。
【０１９２】
本実施例によれば、図３、図４等で必要とされた第１のスイッチ回路２０Ａ（ＳＷ２１、ＳＷ２２）を省略可能とし、また第１のスイッチ回路２０Ａ（ＳＷ２１、ＳＷ２２）のオン・オフを制御する第１の制御信号Ｓ０を第２のレベルシフト回路２０に供給することを不要としている。図１４に示す例では、レベルシフタ２０の制御を、ラッチ部３０からの第２、第３の制御信号Ｓ３、Ｓ４のみで行い、第１の制御信号Ｓ０はレベルシフタ２０へは入力されない。
【０１９３】
＜実施例１−１０＞
図１５は、図１４のレベルシフタ２０及びラッチ部３０の構成を適用したレベルシフト回路の具体例を示す図である。なお、ラッチ部３０の構成は、図１４と同様とされるため説明は省略する。
【０１９４】
図１５を参照すると、第１のレベルシフタ１０は、ソースが第１の電源端子Ｅ１に共通接続され、ドレインが第２、第１の出力端子４、３にそれぞれ接続され、ゲートが端子１、２にそれぞれ接続されたＮチャネルＭＯＳトランジスタＭ１、Ｍ２を備えている。端子１には低振幅の入力信号ｖｉ１が印加され、端子２には低振幅の入力信号ｖｉ２（ｖｉ１の相補信号）が与えられる。
【０１９５】
第２のレベルシフタ２０は、スイッチ部２０Ｂとレベルシフト部２０Ｃを備えている。レベルシフト部２０Ｃは、ソースが端子７２、７１にそれぞれ接続され、ドレインがそれぞれ第２、第１の出力端子４、３に接続され、ゲートが、他方のトランジスタのドレイン（出力端子３、４）に交差接続されたＰチャネルＭＯＳトランジスタＭ３、Ｍ４を備えている。
【０１９６】
スイッチ部２０ＢのスイッチＳＷ２３、ＳＷ２４は、ソースが第２の電源端子Ｅ２に共通に接続され、ドレインが端子７１、７２にそれぞれ接続され、ゲートに、第２、第３の制御信号Ｓ３、Ｓ４がそれぞれ入力されるＰチャネルＭＯＳトランジスタよりなる。なお、図１５において、第２のレベルシフタ２０の構成は、スイッチ部２０Ｂが第２の電源端子Ｅ２側、レベルシフト部２０Ｃが出力端子３、４側に位置するように縦積み配置されているが、レベルシフト部２０Ｃが第２の電源端子Ｅ２側、スイッチ部２０Ｂが出力端子３、４側に位置するように縦積み配置してもよいことは勿論である。
【０１９７】
図１６は、図１４、図１５のレベルシフト回路の動作の一例を示す図である。図１６には、入力信号がデータ信号等の所定の周期で入力される場合の一例が例示されており、図１４の端子１、２の電圧ｖｉ１（実線）、ｖｉ２（破線）、出力端子３、４の電圧ＶＯ１（実線）、ＶＯ２（破線）の電圧波形と、制御信号Ｓ３（実線）とＳ４（破線）の電圧波形、スイッチＳＷ２３、ＳＷ２４のオンとオフ、第１の制御信号Ｓ０（実線）とその相補信号Ｓ０Ｂ（破線）の電圧波形、スイッチＳＷ３４、ＳＷ３６、ＳＷ３３、ＳＷ３５のオン・オフと、第１、第２の期間（Ｔ１、Ｔ２）の制御タイミング、データ期間のタイミング関係が示されている。また、図２と同様、電圧レベルの関係も、ＶＥ２＞ＶＥ４＞ＶＥ３≧ＶＥ１とし、ＶＥ２側を高電位、ＶＥ１側を低電位とする。また、３つのデータ期間ＴＤ１、ＴＤ２、ＴＤ３において、振幅がＶＥ３とＶＥ４で規定される入力信号ｖｉ１は、期間ＴＤ１でＨｉｇｈレベル（ＶＥ４）、期間ＴＤ２及びＴＤ３でＬｏｗレベル（ＶＥ３）とする。入力信号ｖｉ２はｖｉ１の逆相信号とする。
【０１９８】
図１６に示す例では、第１の制御信号Ｓ０が高振幅のＨｉｇｈレベルの期間だけ、ラッチ部３０から第２のレベルシフタ２０に第２、第３の制御信号Ｓ３、Ｓ４が供給され、第１の制御信号Ｓ０が高振幅のＬｏｗレベルの期間は、第２のレベルシフタ２０に供給される第２、第３の制御信号Ｓ３、Ｓ４は高振幅のＬｏｗレベルとされる。
【０１９９】
初期状態の時刻ｔ０で、入力信号ｖｉ１、ｖｉ２はそれぞれ低振幅のＬｏｗレベル（ＶＥ３）、Ｈｉｇｈレベル（ＶＥ４）とし、第１、第２の出力端子３、４の出力信号ＶＯ１、ＶＯ２はそれぞれ高振幅のＬｏｗレベル（ＶＥ１）、Ｈｉｇｈレベル（ＶＥ２）とする。ここで、ラッチ部３０が、第１の期間Ｔ１の開始時（ｔ０）に、第１の制御信号Ｓ０の高振幅のＨｉｇｈへの立ち上がりを受けてスイッチＳＷ３３、ＳＷ３５がオフとなる直前の第１、第２の出力端子３、４の電圧ＶＯ１、ＶＯ２を検出し、制御信号Ｓ４が高振幅のＨｉｇｈ、制御信号Ｓ３が高振幅のＬｏｗとなり、スイッチＳＷ２４がオフ、スイッチＳＷ２３がオンとなる。なお、第１の期間（期間ｔ０−ｔ１）において、第１の制御信号Ｓ０によりスイッチＳＷ３３、ＳＷ３５がオフ、制御信号Ｓ０ＢによりスイッチＳＷ３４、ＳＷ３６がオンとなると、インバータ３７、３８、インバータ３９、４０はそれぞれフリップフロップを構成し、スイッチＳＷ３３、ＳＷ３５がオフとなる直前の値を保持する。そしてＮＯＲ回路４１、４２は、インバータ３７、３８の出力の反転値を端子５、６に第２、第３の制御信号Ｓ３、Ｓ４としてそれぞれ供給する。これにより第１の期間Ｔ１（期間ｔ０−ｔ１）では、第２のレベルシフタ２０において、第２の出力端子４と第２の電源端子Ｅ２間の電流経路が切断される。
【０２００】
この後、時刻ｔｄ１で、入力信号ｖｉ１、ｖｉ２がそれぞれ低振幅のＨｉｇｈレベル（ＶＥ４）、Ｌｏｗレベル（ＶＥ３）に変化すると、第１のレベルシフタ１０は、第２の出力端子４の電圧ＶＯ２を高振幅のＨｉｇｈレベル（ＶＥ２）からＬｏｗレベル（ＶＥ１）に変化（放電）させる。また、この第１のレベルシフタ１０の動作に応答して、第２のレベルシフタ２０は、第１の出力端子３の電圧ＶＯ１を高振幅のＬｏｗレベル（ＶＥ１）からＨｉｇｈレベル（ＶＥ２）に変化（充電）させる。なお、入力信号ｖｉ１、ｖｉ２の振幅が小さく、第１のレベルシフタ１０の放電能力が比較的小さい場合でも、第１の期間Ｔ１では、第２の出力端子４と第２の電源端子Ｅ２間が切断されているため、第１のレベルシフタ１０は、速やかに、第２の出力端子４を高振幅のＬｏｗレベル（ＶＥ１）に駆動することができる。
【０２０１】
時刻ｔ１で、第１の期間Ｔ１が終了し、制御信号Ｓ０Ｂが高振幅のＨｉｇｈとなると、ＮＯＲ回路４１、４２の出力は高振幅のＬｏｗに固定され、これにより第２のレベルシフタ２０におけるスイッチＳＷ２４はオフは解除される。
【０２０２】
第２の期間Ｔ２（期間ｔ１−ｔ２）では、第１の制御信号Ｓ０は高振幅のＬｏｗ、Ｓ０Ｂは高振幅のＨｉｇｈとなり、スイッチＳＷ３３、ＳＷ３５はオン、スイッチＳＷ３４、ＳＷ３６はオフとされる。ラッチ部３０は、第１、第２の出力端子３、４の電圧の反転信号をスルーでＮＯＲ回路４１、４２に入力するが、制御信号Ｓ０Ｂの高振幅のＨｉｇｈを受けるＮＯＲ回路４１、４２の出力は高振幅のＬｏｗに固定される。第２、第３の制御信号Ｓ３、Ｓ４のＬｏｗを受け、第２のレベルシフタ２０のスイッチＳＷ２３、ＳＷ２４はともにオンとされ、第１、第２の出力端子３、４と第２の電源端子Ｅ２間の電流経路は導通状態又は導通可能状態となる。第１、第２の出力端子３、４はそれぞれ高振幅のＨｉｇｈレベル（ＶＥ２）、Ｌｏｗレベル（ＶＥ１）に安定に保持される。
【０２０３】
次に、時刻ｔ２では、第１の制御信号Ｓ０の高振幅のＨｉｇｈへの立ち上がりを受けてスイッチＳＷ３３、ＳＷ３５がオフとなる直前の第１、第２の出力端子３、４の電圧ＶＯ１、ＶＯ２を検出し、ＮＯＲ回路４１からの制御信号Ｓ３が高振幅のＨｉｇｈ、ＮＯＲ回路４２からの制御信号Ｓ４が高振幅のＬｏｗとなる。第１の期間（期間ｔ２−ｔ３）において、第１の制御信号Ｓ０によりスイッチＳＷ３３、ＳＷ３５がオフ、制御信号Ｓ０ＢによりスイッチＳＷ３４、ＳＷ３６がオンとなると、インバータ３７、３８、インバータ３９、４０はそれぞれフリップフロップを構成し、スイッチＳＷ３３、ＳＷ３５がオフとなる直前の値を保持する。ラッチ部３０が高振幅のＨｉｇｈレベル（ＶＥ２）にある第１の出力端子３を検出し、第２、第３の制御信号Ｓ３、Ｓ４により、第１の期間Ｔ１（期間ｔ２−ｔ３）において、第２のレベルシフタ２０の第１の出力端子３と第２の電源端子Ｅ２間のスイッチＳＷ２３をオフとする。スイッチＳＷ２４はオン状態に保持される。
【０２０４】
この後の時刻ｔｄ１で、入力信号ｖｉ１、ｖｉ２がそれぞれ低振幅のＨｉｇｈレベル（ＶＥ４）、Ｌｏｗレベル（ＶＥ３）に変化すると、第１のレベルシフタ１０は、第１の出力端子３の電圧レベルＶＯ１を高振幅のＨｉｇｈレベル（ＶＥ２）からＬｏｗレベル（ＶＥ１）に変化（放電）させる。また、この第１のレベルシフタ１０の動作に応答して、第２のレベルシフタ２０は、第２の出力端子４の電圧レベルＶＯ２を高振幅のＬｏｗレベル（ＶＥ１）からＨｉｇｈレベル（ＶＥ２）に変化（充電）させる。なお、第１のレベルシフタ１０の放電能力が比較的小さい場合でも、第１の期間Ｔ１（期間ｔ２−ｔ３）において、第１の出力端子３と第２の電源Ｅ端子（Ｅ２）間の電流経路が切断されているため、第１のレベルシフタ１０は、速やかに第１の出力端子３をＬｏｗレベル（ＶＥ１）に駆動することができる。
【０２０５】
時刻ｔ３で、第１の期間Ｔ１が終了し、制御信号Ｓ０Ｂが高振幅のＨｉｇｈとなると、ＮＯＲ回路４１、４２の出力は高振幅のＬｏｗに固定され、これにより第２のレベルシフタ２０における第１の出力端子３と第２の電源端子Ｅ２間のスイッチＳＷ２３のオフは解除される。
【０２０６】
第２の期間Ｔ２（期間ｔ３−ｔ４）では、第１の制御信号Ｓ０とその相補信号Ｓ０Ｂはそれぞれ高振幅のＬｏｗ、Ｈｉｇｈとなり、スイッチＳＷ３３、ＳＷ３５はオン、スイッチＳＷ３４、ＳＷ３６はオフとされる。ラッチ部３０は、第１、第２の出力端子３、４の電圧ＶＯ１、ＶＯ２の反転信号をそれぞれスルーでＮＯＲ回路４１、４２に入力するが、制御信号Ｓ０Ｂの高振幅のＨｉｇｈを受けるＮＯＲ回路４１、４２の出力はともに高振幅のＬｏｗに固定される。第２、第３の制御信号Ｓ３、Ｓ４の高振幅のＬｏｗを受け、スイッチＳＷ２３、ＳＷ２４はオンとされ、第１、第２の出力端子３、４と第２の電源端子Ｅ２間の電流経路は導通状態又は導通可能状態となる。第１、第２の出力端子３、４はそれぞれ高振幅のＬｏｗレベル（ＶＥ１）、Ｈｉｇｈレベル（ＶＥ２）に安定に保持される。
【０２０７】
次に、時刻ｔ４では、第１の制御信号Ｓ０の高振幅のＨｉｇｈへの立ち上がりを受けてスイッチＳＷ３３、ＳＷ３５がオフとなる直前の第１、第２の出力端子３、４の電圧ＶＯ１、ＶＯ２を検出し、制御信号Ｓ４は高振幅のＨｉｇｈ、制御信号Ｓ３は高振幅のＬｏｗとなる。第１の期間（期間ｔ４−ｔ５）において、第１の制御信号Ｓ０によりスイッチＳＷ３３、ＳＷ３５がオフ、制御信号Ｓ０ＢによりスイッチＳＷ３４、ＳＷ３６がオンとなると、インバータ３７、３８、インバータ３９、４０はそれぞれフリップフロップを構成し、スイッチＳＷ３３、ＳＷ３５がオフとなる直前の値を保持する。ラッチ部３０が高振幅のＨｉｇｈレベル（ＶＥ２）にある第２の出力端子４を検出し、ＮＯＲ回路４１、４２から出力される第２、第３の制御信号Ｓ３、Ｓ４により、第１の期間Ｔ１（期間ｔ４−ｔ５）において、第２のレベルシフタ２０における第２の出力端子４と第２の電源端子Ｅ２間のスイッチＳＷ２４をオフする。スイッチＳＷ２３はオン状態とされる。
【０２０８】
この後の時刻ｔｄ２において、入力信号ｖｉ１、ｖｉ２がそれぞれ低振幅のＬｏｗレベル（ＶＥ３）、Ｈｉｇｈレベル（ＶＥ４）のまま維持される場合、第１のレベルシフタ１０は、第１の出力端子３の電圧ＶＯ１を高振幅のＬｏｗレベル（ＶＥ１）のまま駆動する。この期間（ｔ４−ｔ５）、第２のレベルシフタ２０において、第２の出力端子４と第２の電源端子Ｅ２間の電流経路は切断されているため、出力端子４の充電動作は行われず、寄生容量によって、第２の出力端子４は高振幅のＨｉｇｈレベル（ＶＥ２）に保持される。
【０２０９】
時刻ｔ５で、第１の期間Ｔ１が終了し、制御信号Ｓ０Ｂが高振幅のＨｉｇｈとなると、ＮＯＲ回路４１、４２の出力は高振幅のＬｏｗに固定され、これにより第２のレベルシフタ２０における第２の出力端子４と電源端子Ｅ２間のスイッチＳＷ２４のオフは解除される。
【０２１０】
第２の期間Ｔ２（期間ｔ５−ｔ６）では、第１の制御信号Ｓ０とその相補信号Ｓ０Ｂはそれぞれ高振幅のＬｏｗ、Ｈｉｇｈとなり、スイッチＳＷ３３、ＳＷ３５はオン、スイッチＳＷ３４、ＳＷ３６はオフとされる。ラッチ部３０は、第１、第２の出力端子３、４の電圧ＶＯ１、ＶＯ２の反転信号をそれぞれスルーでＮＯＲ回路４１、４２に入力するが、制御信号Ｓ０Ｂの高振幅のＨｉｇｈを受けるＮＯＲ回路４１、４２の出力はともに高振幅のＬｏｗに固定される。第２、第３の制御信号Ｓ３、Ｓ４の高振幅のＬｏｗを受け、スイッチＳＷ２３、ＳＷ２４はともにオンとされ、第１、第２の出力端子３、４と第２の電源端子Ｅ２間の電流経路は導通状態又は導通可能状態となる。第１、第２の出力端子３、４の電圧ＶＯ１、ＶＯ２はそれぞれ高振幅のＬｏｗレベル（ＶＥ１）、Ｈｉｇｈレベル（ＶＥ２）に安定に保持される。
【０２１１】
同一値のデータが複数のデータサイクルに亘って連続する第１の期間Ｔ１（期間ｔ４−ｔ５）では、高振幅のＨｉｇｈレベル（ＶＥ２）の第２の出力端子４が寄生容量で保持される状態となるが、第１の期間Ｔ１は短い期間であることから、ノイズ等の影響によって第２の出力端子４の論理レベルが変動し誤動作する、という可能性はほとんどない。
なお、図１５に代表される上記実施例において、第１のレベルシフタ１０のＮチャネルＭＯＳトランジスタＭ２、Ｍ１は、第１の期間Ｔ１において、第２の電源端子Ｅ２と切断された第１、第２の出力端子３、４の一方を速やかに放電する能力を備えていれば良く、比較的小さい素子サイズで構成できる。一方、レベルシフト部２０ＣのＰチャネルＭＯＳトランジスタＭ４、Ｍ３は、第１の期間Ｔ１において、入力信号ｖｉ１、ｖｉ２によってオフとされたＮチャネルＭＯＳトランジスタＭ２又はＭ１が接続される第１、第２の出力端子３、４の一方を速やかに充電する能力を備えていれば良く、比較的小さい素子サイズで構成することができる。さらに、第２のスイッチ２０ＢのスイッチＳＷ２３、ＳＷ２４及びラッチ部３０の各素子も十分小さい素子サイズで構成することができる。また、上記実施例のレベルシフト回路も、第１の制御信号Ｓ０の電圧レベル変化の速さ（立上りや立下り時間）に依存せず、高速なレベルシフト動作が可能である。このため、制御信号発生回路９０（図１４）で生成する第１の制御信号Ｓ０は、必ずしも高速（立上りや立下り時間が速い）な信号でなくともよく、既存のレベルシフト回路等で生成した信号を用いることができる。
【０２１２】
＜実施例２＞
図１７は、本発明の表示装置のロウドライバ（走査ドライバ）の構成の一実施例を示す図である。図１７は、本発明を多出力ドライバのレベルシフト回路に適用した一例を示している。図１７を参照すると、このロウドライバは、クロック信号ｃｌｋに基きスタートパルスを次段に転送するシフトレジスタ４１０と、シフトレジスタ４１０の各段の出力信号（走査信号）を差動で受けレベルシフトするレベルシフト回路４３１をシフトレジスタ４１０の各段に対応して備えたレベルシフト回路群４３０と、レベルシフト回路４３１の高振幅の出力信号をシングルエンドで受けそれぞれ対応するスキャンライン（走査線）Ｐ１、Ｐ２、・・・ＰＭに走査信号を出力するバッファ群４５０と、低振幅のｃｌｋ（クロック）、ｃｔｌ（タイミング制御信号）を入力しレベルシフト回路４３１に対して高振幅の制御信号Ｓ０（図１の第１の制御信号Ｓ０に対応する）を供給する制御信号生成回路４９０を備えている。シフトレジスタ４１０は、低電圧電源（ＶＥ３、ＶＥ４）で駆動され、レベルシフト回路群４３０とバッファ群４５０は、高電圧電源（ＶＥ１、ＶＥ２）で駆動される。
【０２１３】
図１７に示す構成は、レベルシフト（ＬＳ）回路４３１として、前記実施例１−１乃至１−７で説明したレベルシフト回路を用いている。制御信号発生回路４９０は、既存のレベルシフタを用いて各レベルシフト回路４３１に対して共通な制御信号Ｓ０を出力する。前述したように、制御信号Ｓ０の電圧レベルの立上り、立下り速度は、各レベルシフト回路４３１の動作速度に影響しない。本発明に係るレベルシフト回路を適用することで、低消費電力、高速動作のスキャンドライバを実現でき、省面積化による低コスト化も実現可能である。
【０２１４】
＜実施例３＞
図１８は、本発明の表示装置のデータドライバの構成の一実施例の構成を示す図である。図１８は、本発明を多出力ドライバのレベルシフト回路に適用した一例を示している。図１８を参照すると、クロック信号ｃｌｋを入力しラッチアドレスの選択を行うラッチタイミング信号を生成するシフトレジスタ５１０と、シフトレジスタ５１０からの出力（ラッチタイミング信号）に基き、デジタルデータをラッチするデータレジスタ／ラッチ５２０と、データレジスタ／ラッチ５２０の各段の出力データ信号を差動で受けレベルシフトするレベルシフト回路５３１を複数備えたレベルシフト回路群５３０と、レベルシフト回路群５３０の出力信号（映像データ）と、基準電圧発生回路５６０からの互いにレベルの異なる基準電圧を受け、映像データに対応する階調電圧を出力する複デジタルアナログ変換器（ＤＡＣ）５４０と、デジタルアナログ変換器（ＤＡＣ）５４０の出力電圧を受けデータ線を駆動する出力バッファ群５５０と、低振幅のｃｌｋ（クロック）、ｃｔｌ（タイミング制御信号）を入力しレベルシフト回路５３１に対して高振幅の制御信号Ｓ０（図１の第１の制御信号Ｓ０に対応する）を供給する制御信号生成回路５９０を備えている。シフトレジスタ５１０とデータレジスタ／ラッチ５２０は、低電圧電源（ＶＥ３、ＶＥ４）で駆動される。レベルシフト回路群５３０、デジタルアナログ変換器（ＤＡＣ）、出力バッファ群５５０は、高電圧電源（ＶＥ１、ＶＥ２）で駆動される。
【０２１５】
図１８に示す構成は、レベルシフト（ＬＳ）回路５３１は、データレジスタ／ラッチ５２０の出力を差動で受けており、出力信号を差動出力しており、図１０を参照して説明したレベルシフト回路を用いている。
【０２１６】
制御信号発生回路５９０は、既存のレベルシフタを用いて各レベルシフト回路５３１に共通に制御信号Ｓ０を出力する。前述したように、制御信号Ｓ０の電圧レベルの立上り、立下り時間（速度）は、各レベルシフト回路５３１の動作速度に影響しない。本発明のレベルシフト回路を適用することで、低消費電力、高速動作のデータドライバを実現でき、省面積化による低コスト化も実現可能である。
【０２１７】
＜実施例４＞
図１９は、本発明の表示装置の構成の一例を示す図である。アクティブマトリクス駆動方式の表示装置の場合、表示部９６０は、複数の画素９５０をマトリックス状に配置した半導体基板と、面全体に１つの透明な電極を形成した対向基板と、これら２枚の基板を対向させて間に表示素子を封入した構造からなる。半導体基板上には、各画素の電極へ印加する複数のレベル電圧（階調電圧）を送るデータ線９６２と、走査信号を送る走査線９６１とが格子状に配線され、走査線（走査電極線）９６１及びデータ線（データ電極線）９６２は、互いの交差部に画素９５０が配置される。パッシブマトリクス駆動方式の表示装置の場合、表示部９６０は、複数のレベル電圧（階調電圧）を送るデータ線９６２が配線された基板と、走査信号を送る走査線９６１が配線された基板を対向させて間に表示素子を封入した構造からなり、データ線９６２と走査線９６１とが交差する領域が画素９５０を構成する。
【０２１８】
アクティブマトリクス駆動方式の表示装置の場合、走査線９６１上の走査信号により、画素９５０のスイッチ（ＴＦＴ）のオン・オフを制御し、画素スイッチがオンとなるときに、当該画素９５０が接続するデータ線９６２上の映像信号（映像信号に対応した階調電圧）が画素の電極に印加され、画像を表示するものである。
【０２１９】
なお、走査信号はロウ（スキャン）ドライバ９７０より走査線９６１に供給され、また各画素への階調電圧の供給はカラム（データ）ドライバ９８０よりデータ線９６２を介して行われる。
【０２２０】
１画面分のデータの書き換えは、通常１フレーム期間（通常１／６０・秒）で行われ、各走査線で１画素行毎（ライン毎）、順次、選択され、選択期間内に、各データ線より階調電圧が供給される。表示コントローラー９４０は、ロウドライバ９７０にクロック信号、制御信号（スタートパルス）等を供給し、カラムドライバ９８０に、クロックｃｌｋ、制御信号、映像データ（低振幅デジタル信号）を供給する。
【０２２１】
本実施例の表示装置は、ロウドライバ９７０と、カラムドライバ９８０として、図１７、図１８を参照して説明したように、本発明のレベルシフト回路を備え、高振幅信号を出力する。
【０２２２】
図２０は、図１９の画素９５０の一例を示す図である。図２０（Ａ）は、パッシブマトリックス型の液晶表示部の画素９５０の構成を模式的示している。走査電極線９６１と、データ電極線９６２との交差部に挟まれる液晶素子９５３は、走査電極線９６１に印加される電圧とデータ電極線９６２に印加される電圧の差に応じて透過率が可変し、バックライト光（又は反射光）を透過させる。図２０（Ｂ）は、アクティブマトリクス型の液晶表示部の画素９５０の構成を示している。画素スイッチ（ＴＦＴ）９５１はゲートが走査線９６１に接続され、ドレインとソースの一方がデータ線９６２に接続され、ドレインとソースの他方が画素電極９６２に接続され、液晶素子９５３は画素電極９５２と対向透明電極９６４間に挟持されている。走査線９６１が高電位のとき、画素スイッチ（ＴＦＴ）９５１がオンのとき、データ線９６２の階調電圧が画素電極９５２に印加され、画素電極９６２と共通電極９５４の電位差に応じて液晶素子９５３の透過率が可変し、バックライト光（又は反射光）を透過させる。図２０（Ｃ）は、アクティブマトリクス型の有機ＥＬ（ＥｌｅｃｔｒｏＬｕｍｉｎｅｓｃｅｎｃｅ）表示部の画素９５０（電流駆動方式）の構成を示す図であり、電流駆動型とされる。画素スイッチ（ＴＦＴ）９５１はゲートが走査線９６１に接続され、ドレインとソースの一方がデータ線９６２に接続され、ドレインとソースの他方は、有機ＥＬ素子の駆動トランジスタ（ＰチャネルのＴＦＴトランジスタ）９５５のゲートに接続されている。駆動トランジスタ９５５のソースは電源９５８に接続され、ドレインはＥＬ素子９５６に接続され、ソースとゲート間に、データ信号保持用の容量９５７が接続されている。走査線９６１が高電位のとき、画素スイッチ（ＴＦＴ）９５１がオンとされ、データ線９６２の階調電圧が駆動トランジスタ９５５のゲートと容量９５７に印加され、有機ＥＬ素子９５６に電流を流し、有機ＥＬ素子９５６が発光する。
【０２２３】
なお、上記実施例で説明したレベルシフト回路は、単結晶半導体基板上にＣＭＯＳプロセス等で構成してもよい。あるいは、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）基板に形成してもよい。
【０２２４】
また、図７、図８等に示した例では、高電位側のレベルシフタ２０における充電素子をＰチャネルトランジスタで構成し、低電位側のレベルシフタ１０における放電素子をＮチャネルトランジスタで構成した例について説明したが、本発明においてトランジスタの導電型はかかる構成にのみに制限されるものでないことは勿論である。レベルシフタ２０の充電素子をＮチャネルトランジスタで構成した場合、出力電圧にＮチャネルトランジスタの閾値電圧分のドロップはあるが、応用例の如何によっては、レベルシフタ２０をＮチャネルトランジスタで構成することも可能であることを付言しておく。同様に、応用例の如何によっては、レベルシフタ１０をＰチャネルトランジスタで構成することも可能である。
【０２２５】
なお、上記の特許文献１の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせ乃至選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【０２２６】
１ 第１の入力端子
２ 第２の入力端子
３ 第１の出力端子
４ 第２の出力端子
５、６ 端子（ノード）
７ 制御端子
１０ 第１のレベルシフタ
２０ 第２のレベルシフタ
２０Ａ 第１のスイッチ部
２０Ｂ 第２のスイッチ部
２０Ｃ レベルシフト部
３０ ラッチ部
３７〜４０ インバータ
４１、４２ ＮＯＲ回路
７１、７２、７３、７４ 端子（ノード）
９０ 制御信号発生回路
４１０ シフトレジスタ
４３０ レベルシフト回路群
４３１ レベルシフト回路（ＬＳ）
４５０ バッファ
４９０ 制御信号生成回路
５１０ シフトレジスタ
５２０ データレジスタ／ラッチ
５３０ レベルシフト回路群
５３１ レベルシフト回路
５４０ ＤＡＣ
５５０ 出力バッファ
５６０ 基準電圧発生回路
５９０ 制御信号生成回路
９４０ 表示コントローラー
９５０ 画素
９５１ 画素スイッチ
９５２ 画素電極
９５３ 液晶素子
９５４ 対向電極
９５５ トランジスタ
９５６ ＥＬ素子
９５７ 容量
９５８、９５９ 電極
９６０ 表示部
９６１ 走査線
９６２ データ線
９７０ ロウドライバ
９８０ カラムドライバ
Ｅ１ 第１の電源端子
Ｅ２ 第２の電源端子
Ｍ１、Ｍ２ ＮＭＯＳトランジスタ
Ｍ３、Ｍ４ ＰＭＯＳトランジスタ
Ｍ９ 電流源トランジスタ
Ｓ０ 第１の制御信号
Ｓ３、Ｓ４ 制御信号（第２、第３の制御信号）
ＳＷ２１、ＳＷ２２、ＳＷ２３、ＳＷ２４、ＳＷ３１、ＳＷ３２、ＳＷ３３、ＳＷ３４、ＳＷ３５、ＳＷ３６ スイッチ
【技術分野】
【０００１】
本発明は、レベルシフト回路及びそれを用いたドライバと表示装置に関する。
【背景技術】
【０００２】
近時、表示装置の分野では液晶表示装置や有機ＥＬ（ＥｌｅｃｔｒｏＬｕｍｉｎｅｓｃｅｎｃｅ）素子を用いたディスプレイなど様々な表示デバイスを用いたディスプレイが開発されている。これらの表示装置には、高画質化（多階調化）が求められており、走査信号や階調信号の電圧振幅は高くなる傾向にある。このため、表示パネルの走査線を駆動するロウドライバ、及び、表示パネルのデータ線を階調信号で駆動するカラムドライバの出力部は、高電圧化が求められている。
【０００３】
一方、表示コントローラーからロウドライバ及びカラムドライバへ供給される各種制御信号及び映像データ信号は、少ない配線数で高速転送、低ＥＭＩ（Ｅｌｅｃｔｒｏ−Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）等が求められており、それらの信号は低振幅化されつつある。
【０００４】
またロウドライバ及びカラムドライバ内部においても、高精細化、多階調化に伴い増加するデータ量を処理するロジック回路の面積増（高コスト化）を抑えるため、微細プロセスが採用され、それに伴いロジック回路の電源電圧は低電圧化の傾向にある。
【０００５】
すなわち、ロウドライバ及びカラムドライバは、入力部では低電圧化、出力部では高電圧化が求められている。
【０００６】
このため、入力部の低電圧信号を出力部の高電圧信号に変換するレベルシフト回路においては、低振幅信号を高速に高振幅信号に変換しなければならない。
【０００７】
図２１は、低振幅信号を高振幅信号に変換するレベルシフト回路の典型的な構成の一例を示す図である（後記特許文献１参照）。図２１を参照すると、このレベルシフト回路は、低電圧の信号ＩＮを受けて高電圧の出力信号とＯＵＴ、ＯＵＴの逆相信号ＯＵＴＢを出力する。ソースが電源端子ＶＤＤ３に接続され、ゲートが出力端子Ｗ２、Ｗ１にそれぞれ接続され、ドレインが出力端子Ｗ１、Ｗ２にそれぞれ接続され、出力端子Ｗ１、Ｗ２の充電素子として機能するＰチャネルＭＯＳトランジスタＰ１、Ｐ２を備えている。ＰチャネルＭＯＳトランジスタＰ１、Ｐ２は、ゲートに、出力端子Ｗ２、Ｗ１から出力される高振幅の出力信号ＯＵＴ、ＯＵＴＢをそれぞれ受ける。ＰチャネルＭＯＳトランジスタＰ１、Ｐ２のゲート・ソース間電圧ＶＧＳの絶対値は最大で｜ＶＳＳ−ＶＤＤ３｜である。一方、ソースが電源端子ＶＳＳに接続され、ドレインが出力端子Ｗ１、Ｗ２にそれぞれ接続され、ゲートに低電圧の入力信号ＩＮとその反転信号（ともに低振幅信号）を受けるＮチャネルＭＯＳトランジスタＮ１、Ｎ２は、出力端子Ｗ１、Ｗ２の放電素子として機能する。
【０００８】
放電素子Ｎ１、Ｎ２のゲート・ソース間電圧は最大で入力信号ＩＮの振幅とされており、放電素子Ｎ１、Ｎ２の放電能力は、ゲート・ソース間電圧ＶＧＳの絶対値が最大で｜ＶＳＳ−ＶＤＤ３｜の充電素子Ｐ１、Ｐ２の充電能力に比べて低い。放電素子Ｎ１、Ｎ２、充電素子Ｐ１、Ｐ２のドレイン電流は、例えば（ゲート・ソース間電圧−閾値）の２乗に比例し、オン時のゲート・ソース間電圧が大きな値に設定される充電素子Ｐ１、Ｐ２のドレイン電流のほうが放電素子Ｎ１、Ｎ２のドレイン電流よりも大きい。
【０００９】
そこで、放電素子Ｎ１、Ｎ２の放電能力を高めるには、放電素子Ｎ１、Ｎ２の素子サイズ（Ｗ／Ｌ比；Ｗ：チャネル幅、Ｌ：チャネル長）を十分大きくする必要がある。
【００１０】
ところで、放電素子Ｎ１、Ｎ２の放電能力は充電素子Ｐ１、Ｐ２の充電能力を上回るように設定されなければならない。これは、放電動作を考えれば容易に理解できる。
【００１１】
具体例として、例えば出力端子Ｗ１、Ｗ２がそれぞれＶＤＤ３（Ｈｉｇｈ電位）、ＶＳＳ（Ｌｏｗ電位）の状態（初期状態）からの変化を考える。この状態では、充電素子Ｐ１がオン、充電素子Ｐ２がオフとなっている。また入力信号ＩＮはＬｏｗであり、放電素子Ｎ１はオフ、放電素子Ｎ２はオンである。
【００１２】
ここで、入力信号ＩＮがＬｏｗからＨｉｇｈへ変化すると、放電素子Ｎ１がオン、放電素子Ｎ２はオフになる。しかし、入力信号ＩＮのＬｏｗからＨｉｇｈへの変化直後の充電素子Ｐ１はオンしたままであるため、放電素子Ｎ１が出力端子Ｗ１をＬｏｗ（ＶＳＳ）に変化させるには、放電素子Ｎ１の放電能力（ＮＭＯＳトランジスタＮ１のドレイン電流）として、充電素子Ｐ１の充電能力（ＰＭＯＳトランジスタＰ１のドレイン電流）を上回る放電能力が必要である。
【００１３】
したがって、図２１のレベルシフト回路を正常に動作させるためには、放電素子Ｎ１、Ｎ２の素子サイズ（Ｗ／Ｌ比）を十分大きくするとともに、充電素子Ｐ１、Ｐ２の素子サイズ（Ｗ／Ｌ比）を十分小さくして、放電能力が充電能力を上回るように設定しなければならない。すなわち、図２１のレベルシフト回路の放電素子を構成する各素子サイズが大きく、面積が大きくなる。特に、入力信号ＩＮが低電圧化すると、充電素子Ｎ１、Ｎ２の放電能力が相対的に下がるため、回路面積は、更に増加することになる。
【００１４】
また、放電素子Ｎ１、Ｎ２の放電能力が充電素子Ｐ１、Ｐ２の充電能力を十分上回るようなトランジスタ・サイズの設定が難しくなる。
【００１５】
放電素子Ｎ１、Ｎ２のＷ／Ｌ比を大きくした場合、寄生容量の増加により、レベルシフト動作は遅くなり、Ｎ１、Ｐ１が同時にオン状態、あるいはＮ２、Ｐ２が同時にオン状態となる期間が長引き、過渡的に流れる貫通電流が増加して、消費電力が増大するという問題も生じる。
【００１６】
図２２は、特許文献１の構成を示す図である。図２２を参照すると、ソースが電源端子ＶＤＤ３に接続されドレインがＷ３、Ｗ４にそれぞれ接続されたＰチャネルＭＯＳトランジスタＰ５１、Ｐ５２と、ソースが電源端子ＶＤＤ３に接続されドレインがＷ３、Ｗ４にそれぞれ接続されたＰチャネルＭＯＳトランジスタＰ３、Ｐ４と、ソースがＷ３、Ｗ４にそれぞれ接続され、ドレインがＷ１、Ｗ２にそれぞれ接続され、ゲートがＷ２、Ｗ１に交差接続されたＰチャネルＭＯＳトランジスタＰ１、Ｐ２と、ソースが電源端子ＶＳＳに接続され、ドレインがＷ１、Ｗ２にそれぞれ接続され、ゲートが入力端子ＩＮと入力端子ＩＮの信号を反転するインバータＩＮＶ０の出力にそれぞれ接続されたＮチャネルＭＯＳトランジスタＮ１、Ｎ２と、を備え、ＰチャネルＭＯＳトランジスタＰ３、Ｐ５２のゲートにはＷ２をインバータＩＮＶ１で反転した信号が供給され、ＰチャネルＭＯＳトランジスタＰ４、Ｐ５１のゲートにはＩＮＶ１の出力をインバータＩＮＶ２で反転した信号が供給され、ＩＮＶ２の出力は出力端子ＯＵＴに接続されている。ＰチャネルＭＯＳトランジスタＰ５１、Ｐ５３を高抵抗トランジスタとし、放電素子Ｎ１、Ｎ２の一方の制御端子が低振幅のＬｏｗからＨｉｇｈとなるとき、出力ノード（Ｗ１又はＷ２）を容易に引き下げ、高速なレベルシフト動作と貫通電流抑制を目的とする。
【００１７】
例えば、初期状態として、入力信号ＩＮが低振幅のＬｏｗレベルで、放電素子Ｎ１、Ｎ２はそれぞれオフ、オンとされ、充電素子Ｐ１、Ｐ２はそれぞれオン、オフとされ、出力ノードＷ１、Ｗ２はそれぞれ高振幅でのＨｉｇｈレベル、Ｌｏｗレベルとされ、ＩＮＶ１により、出力ノードＷ２の出力信号の逆相信号を受ける、ＰチャネルＭＯＳトランジスタＰ３、Ｐ５２はそれぞれオフとされ、ＩＮＶ２により出力ノードＷ２の出力信号の同相信号を受けるＰチャネルＭＯＳトランジスタＰ４、Ｐ５１はそれぞれオンとされた状態を考える。このとき、出力ノードＷ１は、高抵抗トランジスタをなすＰチャネルＭＯＳトランジスタＰ５１による弱い充電能力で高振幅のＨｉｇｈが保持されている。
【００１８】
次に、上記初期状態から入力信号ＩＮがＬｏｗからＨｉｇｈへ変化するときを考える。このとき、放電素子Ｎ１、Ｎ２はそれぞれオン、オフとされ、放電素子Ｎ１により出力ノードＷ１が高振幅のＨｉｇｈからＬｏｗへ放電される。
【００１９】
なお、オンに変化直後の放電素子Ｎ１の放電能力は、充電素子Ｐ１の充電能力を上回っていなければならない。この場合、充電素子Ｐ１の充電能力は、高抵抗トランジスタＰ５１で決まるため、放電素子Ｎ１は、比較的容易に、出力ノードＷ１をＬｏｗに変化させることができる。
【００２０】
出力ノードＷ１がＬｏｗに変化することで、充電素子Ｐ２がオンとなり、出力ノードＷ２をＨｉｇｈに変化させる。このとき、充電素子Ｐ２の充電能力は、ＰチャネルＭＯＳトランジスタＰ４の充電能力で決まり、充電素子Ｐ２は、容易に出力ノードＷ２をＨｉｇｈに変化させることができる。
【００２１】
出力ノードＷ２がＨｉｇｈとなると、インバータＩＮＶ１の出力にゲートが接続されるＰチャネルＭＯＳトランジスタＰ３、Ｐ５２はともにオンとされ、インバータＩＮＶ２の出力にゲートが接続されるＰチャネルＭＯＳトランジスタＰ４、Ｐ５１はともにオフとされる。これにより、高振幅のＨｉｇｈレベルに変化した出力ノードＷ２は、高抵抗トランジスタをなすＰ５２による弱い充電能力でＨｉｇｈレベルに保持される。
【先行技術文献】
【特許文献】
【００２２】
【特許文献１】特開２００１−２９８３５６号公報
【発明の概要】
【発明が解決しようとする課題】
【００２３】
以下は本発明者の分析結果による。
【００２４】
図２２のレベルシフト回路において、放電素子Ｎ１、Ｎ２の放電能力は、高抵抗トランジスタＰ５１、Ｐ５２の充電能力を上回る素子サイズでよい。また充電素子Ｐ１、Ｐ２の充電能力も高抵抗トランジスタＰ５１、Ｐ５２の充電能力以上あればよい。
【００２５】
図２２のレベルシフト回路は、図２１のレベルシフト回路と比較して、素子数は多くなるが、各素子のトランジスタサイズは比較的小さく、レベルシフト回路全体として省面積となる。また、図２２のレベルシフト回路は、速やかな動作も可能とされ、過渡的な電流が抑えるため低電力も可能である。
【００２６】
しかしながら、図２２のレベルシフト回路において、高抵抗トランジスタＰ５１、Ｐ５２の抵抗値が低すぎると、レベルシフトの動作時に、高電位電源から低電位電源に、貫通電流が流れ、動作が遅くなる。
【００２７】
一方、高抵抗トランジスタＰ５１、Ｐ５２の抵抗値が高すぎると、高抵抗トランジスタＰ５１、Ｐ５２の充電能力が極端に弱くなり、高振幅のＨｉｇｈレベルに保持される出力ノードの電位が不安定になりやすい（信頼性が低い）。
【００２８】
特に、長期間同じ状態が続く場合には、高電圧（ＶＤＤ３）のＨｉｇｈレベルに保持されている出力ノードは、周囲のノイズ等によりＬｏｗレベル側へ変動し、誤動作や貫通電流を招く可能性がある。
【００２９】
また、電源電圧ＶＤＤ３が高電位になるにつれ、高抵抗トランジスタＰ５１、Ｐ５２の抵抗値は下がる。このため、高抵抗トランジスタＰ５１、Ｐ５２の抵抗値を維持するためには、高抵抗トランジスタＰ５１、Ｐ５２のチャネル長サイズを十分大きくしなければならない。この結果、面積が増加するという問題を生じる。
【００３０】
本発明の目的は、低振幅の入力信号を高速に高振幅信号に変換するレベルシフト回路を提供することにある。
【００３１】
また、本発明の他の目的は、多数のレベルシフト回路を必要とする多出力ドライバにおいて、高速動作を実現しながら、低消費電力、省面積、低コスト化を可能たらしめるドライバ、及び該ドライバを備えた表示装置を提供することにある。
【課題を解決するための手段】
【００３２】
本願で開示される発明は、前記課題を解決するため、概略以下の構成とされる。
【００３３】
本発明の１つの側面（アスペクト）によれば、第１の電圧を与える第１の給電端子と、第１及び第２の出力端子との間に接続され、第１及び第２の入力端子からそれぞれ第１及び第２の入力信号を入力し、前記第１及び第２の入力信号に基き、前記第１及び第２の出力端子の一方を前記第１の電圧側のレベル（第１電圧レベル）に設定する第１のレベルシフタと、
第２の電圧を与える第２の給電端子と、前記第１及び第２の出力端子との間に接続され、前記第１及び第２の出力端子のうち前記第１電圧レベルに設定される前記一方の出力端子に対して、他方の出力端子を、前記第２の電圧側のレベル（第２の電圧レベル）に設定する第２のレベルシフタと、
第１の制御信号を受け、前記第１及び第２の出力端子のうち、前記第１及び第２の入力信号が前記第１及び第２の入力端子に入力される時点で前記第２の電圧レベルとされている一つの出力端子について、前記一つの出力端子と前記第２の給電端子間の電流経路を、前記第１及び第２の入力信号が前記第１及び第２の入力端子に入力される時点を含む所定期間、切断し、前記所定期間の後、前記一つの出力端子と前記第２の給電端子間の電流経路の切断を解除する制御を行う手段を備え、前記第１及び第２の出力端子の出力振幅は、前記第１及び第２の入力信号の振幅よりも大とされるレベルシフト回路が提供される。
【００３４】
本発明に係るレベルシフト回路において、前記第１及び第２の入力端子に前記第１及び第２の入力信号が所定の周期で入力され、前記一つの出力端子と前記第２の給電端子の間の電流経路が切断される前記所定期間を第１の期間とし、その後前記切断が解除される期間を第２の期間とすると、前記第１の期間は、前記第１及び第２の入力信号の前記第１及び第２の入力端子への入力時点を間に挟み、前記第１の期間と前記第２の期間の時間の合計が、前記第１及び第２の入力信号の周期と同じ長さとされる。
【００３５】
本発明に係るレベルシフト回路において、前記第１及び第２の出力端子のそれぞれの電圧を受け、前記第１の制御信号に基づき、前記第１及び第２の出力端子のそれぞれの電圧のラッチ動作が制御され、出力信号として第２及び第３の制御信号を出力するラッチ部を備え、前記第２のレベルシフタは、前記第１及び第２の出力端子と前記第２の給電端子との間の電流経路を、前記第１の制御信号に基づき、前記所定期間、切断し、その後、前記切断を解除する制御を行う第１のスイッチ部と、前記第２及び第３の制御信号に基づき、前記第１及び第２の出力端子のうち前記所定期間の開始直前に前記第２の電圧レベルをとっている一つの出力端子と前記第２の給電端子との間の電流経路を切断し、前記所定期間の後、前記一つの出力端子と前記第２の給電端子間の電流経路の切断を解除する制御を行う第２のスイッチ部と、を備えた構成としてもよい。
【００３６】
本発明に係るレベルシフト回路において、前記第１のスイッチ部は、前記第１及び第２の出力端子と前記第２の給電端子との間の電流経路にそれぞれ挿入され、前記第１の制御信号に基づき、共通にオン・オフ制御される第１及び第２のスイッチと、を備えている。前記第２のスイッチ部は、前記第１の出力端子と前記第２の給電端子との間の電流経路に、前記第１のスイッチと並列に挿入され、前記第２の制御信号によりオン・オフ制御される第３のスイッチと、前記第２の出力端子と前記第２の給電端子との間の電流経路に、前記第２のスイッチと並列に挿入され、前記第３の制御信号によりオン・オフ制御される第４のスイッチと、を備えている。
【００３７】
本発明に係るレベルシフト回路において、前記ラッチ部が、前記第１及び第２の出力端子のそれぞれの電圧を受け、前記第１の制御信号に基づき、前記所定期間、オフとされ、前記所定期間の直前の前記第１及び第２の出力端子の電圧レベルをラッチした信号を、それぞれ前記第２及び第３の制御信号として出力し、前記所定期間の後、スルーモードとなり、前記第１及び第２の出力端子の電圧レベルに基づく信号をそれぞれ前記第２及び第３の制御信号として出力する構成としてもよい。
【００３８】
本発明に係るレベルシフト回路において、前記第２のレベルシフタは、前記第１及び第２の出力端子に第１端子がそれぞれ接続され、前記第２の電圧レベル側へのレベルシフト作用を行う第１及び第２のトランジスタを備え、前記第１及び第３のスイッチは、前記第１のトランジスタの第２端子と前記第２の給電端子間に互いに並列に接続され、前記第２及び第４のスイッチは、前記第２のトランジスタの第２端子と前記第２の給電端子間に互いに並列に接続される構成としてもよい。
【００３９】
本発明に係るレベルシフト回路において、前記第２のレベルシフタは、前記第２の給電端子に第１端子が接続され、前記第２の電圧レベル側へのレベルシフト作用を行う第１及び第２トランジスタを備え、前記第１及び第３のスイッチは、前記第１のトランジスタの第２端子と前記第１の出力端子間に並列に接続され、前記第２及び第４のスイッチは、前記第２のトランジスタの第２端子と第２の出力端子間に並列に接続される構成としてもよい。
【００４０】
本発明に係るレベルシフト回路において、前記第１のトランジスタの制御端子は、前記第２の出力端子に接続され、前記第２のトランジスタの制御端子は、前記第１の出力端子に接続される。
【００４１】
本発明に係るレベルシフト回路において、前記ラッチ部が、一端が前記第１及び第２の出力端子にそれぞれ接続され、他端が前記第３及び第４のスイッチの制御端子にそれぞれ接続され、前記第１の制御信号に基づきオン・オフ制御され、前記他端にそれぞれ接続される容量にサンプルした電圧を保持する第５及び第６のスイッチを備えている。
【００４２】
本発明に係るレベルシフト回路において、前記第１のレベルシフタが、前記第１の給電端子と前記第１及び第２の出力端子間にそれぞれ接続され、制御端子が前記第１及び第２の入力端子にそれぞれ接続された第３及び第４のトランジスタを備えている。
【００４３】
本発明に係るレベルシフト回路において、前記第１のレベルシフタが、一端が前記第１の給電端子に接続された電流源と、
共通接続された第１端子同士が前記電流源の他端に接続され、第２端子が前記第１及び第２の出力端子にそれぞれ接続され、制御端子が前記第１及び第２の入力端子にそれぞれ接続された第３及び第４のトランジスタと、を備えている。
【００４４】
本発明に係るレベルシフト回路において、前記ラッチ部が、一端が前記第１及び第２の出力端子にそれぞれ接続され、前記第１の制御信号に基づきオン・オフ制御される第５及び第６のスイッチと、前記第５及び第６のスイッチの他端にそれぞれ入力端が接続された第１及び第２のインバータと、前記第１及び第２のインバータの出力端にそれぞれ入力端が接続され、出力端が、前記第１の制御信号の相補信号に基づきオン・オフ制御される第７及び第８のスイッチを介して、前記第１及び第２のインバータの入力にそれぞれ接続される第３及び第４のインバータと、を備え、前記第１及び第２のインバータの出力端が前記第４及び第３のスイッチの制御端子にそれぞれ接続される構成としてもよい。
【００４５】
本発明に係るレベルシフト回路において、前記第１及び第２の出力端子のそれぞれの電圧を受け、前記第１の制御信号に基づき、前記所定の期間直前の前記第１及び第２の出力端子の電圧レベルをラッチした信号をそれぞれ第２及び第３の制御信号として出力し、前記所定の期間の後、スルーモードとなり、前記第１及び第２の出力端子の電圧レベルに基づく信号をそれぞれ出力する第１及び第２のラッチ回路と、
前記第１のラッチ回路の出力を受け、前記第１の制御信号に基づき、前記所定の期間、前記第１のラッチ回路の出力を前記第２の制御信号として出力する第１の論理回路と、
前記第２のラッチ回路の出力を受け、前記第１の制御信号に基づき、前記所定の期間、前記第２のラッチ回路の出力を前記第３の制御信号として出力する第２の論理回路と、
を備え、
前記所定の期間の後は、前記第１及び第２の論理回路は、前記第２のレベルシフタにおいて前記第１又は第２の出力端子と前記第２の給電端子との間の電流経路の切断を解除する信号を前記第２及び第３の制御信号として出力する。
【００４６】
本発明に係るレベルシフト回路においては、第１の電源端子と第１及び第２の出力端子間にそれぞれ接続され、相対的に低振幅で互いに相補の入力信号を制御端子にそれぞれ受ける第１及び第２のトランジスタと、
第２の電源端子と前記第１及び第２の出力端子間にそれぞれ接続され、前記第２及び第１の出力端子に制御端子がそれぞれ接続された第３及び第４のトランジスタと、
前記第１及び第２の出力端子より出力される相対的に高振幅の互いに相補の出力信号を入力し、第１の制御信号に応じたタイミングで、相補の第２、第３の制御信号を出力するラッチ部と、
前記第２の電源端子と前記第１及び第２の出力端子間に、それぞれ、前記第３及び第４のトランジスタと直列形態に接続され、前記第１の制御信号により、共通にオン・オフ制御される第１及び第２のスイッチと、
前記第２の電源端子と前記第１及び第２の出力端子間に、前記第３及び第４のトランジスタとそれぞれ直列形態に、且つ、前記第１及び第２のスイッチとはそれぞれ並列形態に接続され、前記第２及び第３制御信号により、それぞれ、相補にオン・オフ制御される第３、第４のスイッチと、を備えている。
【００４７】
本発明によれば、転送信号を転送するシフトレジスタの対応する段からの低振幅の信号を受け高振幅の信号にレベルシフトして出力するレベルシフト回路群と、前記レベルシフト回路群の出力を受け表示パネルの走査線を駆動するバッファとを備え、前記レベルシフト回路として、前記本発明に係るレベルシフト回路を備えた走査ドライバが提供される。
【００４８】
本発明によれば、デジタルデータをラッチするラッチ回路からの低振幅の信号を受け高振幅の信号にレベルシフトして出力するレベルシフト回路と、前記レベルシフト回路からのデジタル信号を受け、アナログ信号に変換するデジタルアナログ変換器と、前記デジタルアナログ変換器の出力を受け表示パネルのデータ線を駆動するバッファとを備え、前記レベルシフト回路として前記本発明に係るレベルシフト回路を備えたデータドライバが提供される。
【００４９】
本発明によれば、上記走査ドライバを備えた表示装置が提供される。本発明によれば、上記データドライバを備えた表示装置が提供される。
【発明の効果】
【００５０】
本発明によれば、入力信号に対する出力信号の遅延がほとんど生じず、低振幅の入力信号を高速に高振幅信号に変換することができる。
【００５１】
また、本発明によれば、多数のレベルシフト回路を必要とする多出力ドライバ、該ドライバを備えた表示装置において、高速動作、低消費電力、省面積（低コスト）を実現する。
【図面の簡単な説明】
【００５２】
【図１】本発明の実施例１の構成を示す図である。
【図２】本発明の実施例１のタイミング動作の一例を示す図である。
【図３】本発明の実施例１−１の構成を示す図である。
【図４】本発明の実施例１−２の構成を示す図である。
【図５】本発明の実施例１−１、１−２のタイミング動作の一例を示す図である。
【図６】本発明の実施例１−３の構成を示す図である。
【図７】本発明の実施例１−４の構成（図３の一具体例）を示す図である。
【図８】本発明の実施例１−５の構成（図４の一具体例）を示す図である。
【図９】本発明の実施例１−４、１−５のタイミング動作の一例を示す図である。
【図１０】本発明の実施例１−６の構成を示す図である。
【図１１】本発明の実施例１−７の構成（図１０の一具体例）を示す図である。
【図１２】本発明の実施例１−８の構成を示す図である。
【図１３】本発明の実施例１−８のタイミング動作の一例を示す図である。
【図１４】本発明の実施例１−９の構成を示す図である。
【図１５】本発明の実施例１−１０の構成（図１４の一具体例）を示す図である。
【図１６】本発明の実施例１−９、１−１０のタイミング動作の一例を示す図である。
【図１７】本発明の実施例２のロウドライバの構成の一例を示す図である。
【図１８】本発明の実施例３のカラムドライバの構成の一例を示す図である。
【図１９】本発明の実施例４の表示装置の構成の一例を示す図である。
【図２０】（Ａ）、（Ｂ）、（Ｃ）は図１９の画素の例を示す図である。
【図２１】関連技術のレベルシフト回路の構成を示す図である。
【図２２】関連技術のレベルシフト回路の構成を示す図である。
【発明を実施するための形態】
【００５３】
上記した本発明についてさらに詳細に説述すべく添付図面を参照して以下に説明する。本発明の１つの形態によれば、レベルシフト回路（図１参照）は、第１の電圧（ＶＥ１）を与える第１の給電端子（電源端子）（Ｅ１）と、第１及び第２の出力端子（３、４）との間に接続され、第１及び第２の入力端子（１、２）から第１及び第２の入力信号（ｖｉ１、ｖｉ２）をそれぞれ入力し、前記第１及び第２の入力信号に基き、第１及び第２の出力端子（３、４）の一方を第１電圧レベル（ＶＥ１）に設定する第１のレベルシフト回路（１０）と、第２の電圧（ＶＥ２）を与える第２の給電端子（電源端子）（Ｅ２）と、前記第１及び第２の出力端子（３、４）との間に接続され、前記第１及び第２の出力端子（３、４）のうち前記第１電圧レベル（ＶＥ１）に設定される前記一方の出力端子に対して、他方の出力端子を第２電圧レベル（ＶＥ２）に設定する第２のレベルシフト回路（２０）と、を備えている。第１の制御信号（Ｓ０）に基づき、前記第１及び第２の出力端子（３、４）のうち前記第１及び第２の入力信号（ｖｉ１、ｖｉ２）が前記第１及び第２の入力端子（１、２）に入力される時点で前記第２電圧レベル（ＶＥ２）とされている一つの出力端子について、第２のレベルシフト回路（２０）において、前記一つの出力端子と前記第２の給電端子（Ｅ２）間の電流経路を、前記第１及び第２の入力信号が前記第１及び第２の入力端子に入力される時点を含む所定期間（Ｔ１）、切断し、前記所定期間の後、前記一つの出力端子と前記第２の給電端子間の電流経路の切断を解除する制御を行う。前記第１及び第２の出力端子（３、４）の出力振幅（ＶＥ１、ＶＥ２）は、前記第１及び第２の入力信号の振幅（ＶＥ３、ＶＥ４）よりも大とされる。本発明によれば、入力信号に対する出力信号の遅延がほとんど生じず、入力信号の振幅に対して数倍以上の高振幅信号への変換も可能とする。本発明によれば、上記態様以外にもいくつかの形態が展開される。以下、実施例に即して説明する。
【実施例】
【００５４】
＜実施例１＞
図１は、本発明のレベルシフト回路の一実施例の構成を示す図である。図１を参照すると、このレベルシフト回路は、第１のレベルシフタ１０と、第２のレベルシフタ２０と、ラッチ部３０（「帰還制御部」とも呼ばれる）とを備えている。図１において、ｖｉ１、ｖｉ２は低振幅の入力信号、ＶＯ１、ＶＯ２は相補な高振幅の出力信号、ＶＥ１、ＶＥ２はそれぞれ低電位と高電位の第１、第２電圧レベル、ｃｌｋは低振幅の基準デジタル信号（クロック）、ｃｔｌは低振幅のタイミング制御信号、Ｓ０、Ｓ３、Ｓ４はそれぞれ高振幅の制御信号である。
【００５５】
第１のレベルシフタ１０は、第１電圧レベル（ＶＥ１）を与える第１の電源端子（Ｅ１）と、第１、第２の出力端子３、４との間に接続され、第３及び第４の電圧レベル（ＶＥ３及びＶＥ４）の振幅を有する入力信号（ｖｉ１又はｖｉ２又は両方）を受け、入力信号の電圧レベルの変化に応じて、第１及び第２の出力端子３、４の一方を第１電圧レベル（ＶＥ１）に駆動する。第２のレベルシフタ２０は、第２電圧レベル（ＶＥ２）を与える第２の電源端子（Ｅ２）と、第１及び第２の出力端子３、４との間に接続され、第１のレベルシフタ１０の動作に応じて、第１及び第２の出力端子３、４の他方を第２電圧レベル（ＶＥ２）に駆動する。
【００５６】
制御信号発生回路９０は、低振幅の２値信号である基準デジタル信号（クロック信号）（ｃｌｋ）とタイミング制御信号（ｃｔｌ）を入力し、入力信号（ｖｉ１、ｖｉ２）の電圧レベルが変化するタイミングである第１の時刻を間に含む第１の期間（Ｔ１）（「第１の制御期間」ともいう）と、該入力信号（ｖｉ１、ｖｉ２）の電圧レベルが安定状態にある第２の時刻を含む第２の期間（Ｔ２）（「第２の制御期間」ともいう）とを制御するために第１の制御信号Ｓ０を生成して出力する。第１の制御信号Ｓ０は、第１及び第２電圧レベル（ＶＥ１及びＶＥ２）の高振幅を有する。
【００５７】
特に制限されないが、端子１、２に入力される入力信号（データ信号）のサイクル（データサイクル）をクロック信号ｃｌｋが規定する。特に本発明を制限するものではないが、制御信号発生回路９０は、データサイクルの開始を規定するクロック信号ｃｌｋの例えば立ち上がりエッジに対して、所定時間分早いタイミングでＨｉｇｈに立ち上がり、該入力信号（ｖｉ１、ｖｉ２）の変化時点（変化する場合のタイミング）が経過した後、Ｌｏｗに立ち下がるワンショットパルスを生成しこのパルスを第１の制御信号Ｓ０として出力する。すなわち、第１の制御信号Ｓ０のパルスは、データサイクルの開始時点（したがって入力信号（ｖｉ１、ｖｉ２）が端子１、２に入力される時点）よりも、所定時間早く立ち上がる。
【００５８】
制御信号発生回路９０からの高振幅の第１の制御信号Ｓ０のＨｉｇｈパルスの立ち上がり時点と、立ち下がり時点とが、第１の期間（Ｔ１）を規定している。
【００５９】
第１の期間Ｔ１の終了時点から次の第１の期間の開始までを第２の期間Ｔ２とし、第１の制御信号Ｓ０のＬｏｗ期間が第２の期間Ｔ２を規定している。
【００６０】
制御信号発生回路９０は、入力されるタイミング制御信号ｃｔｌに基き、第１の制御信号Ｓ０の開始タイミング（ストローブ位置）、パルス幅等を規定するようにしてもよい。制御信号発生回路９０における第１の制御信号Ｓ０のタイミング制御は、任意の遅延制御、パルス生成技術を用いて実現される。
【００６１】
低振幅の入力信号（ｖｉ１、ｖｉ２）の振幅の下限及び上限を規定する第３及び第４の電圧レベル（ＶＥ３及びＶＥ４）は、第１及び第２電圧レベルの間に設定されるとともに、第３及び第４の電圧レベル（ＶＥ３及びＶＥ４）の差電位は、前記第１及び第２電圧レベル（ＶＥ１及びＶＥ２）の差電位より小さく設定される。
【００６２】
第２のレベルシフタ２０は、制御信号発生回路９０から出力される第１の制御信号（Ｓ０）、及び、ラッチ部３０からの高振幅の第２、第３の制御信号Ｓ３、Ｓ４の値にしたがって、第１の期間（Ｔ１）では、第１及び第２の出力端子３、４のうち第１の期間（Ｔ１）の開始時に第２電圧レベル（ＶＥ２）にある一方の出力端子と、第２の電源端子（Ｅ２）間の電流経路を切断する。
【００６３】
また第２のレベルシフタ２０は、制御信号発生回路９０から出力される第１の制御信号（Ｓ０）、及び、ラッチ部３０からの第２、第３の制御信号Ｓ３、Ｓ４の値にしたがって、第１の期間（Ｔ１）に続く第２の期間（Ｔ２）では、第１の期間（Ｔ１）に切断された該第１及び第２の出力端子３、４の一方の出力端子と第２の電源端子（Ｅ２）間の電流経路を、導通可能状態に戻す。
【００６４】
ラッチ部３０（帰還制御部）は、制御信号発生回路９０から出力される第１の制御信号（Ｓ０）の値にしたがって、第２のレベルシフタ２０を制御する。より詳細には、ラッチ部３０は、第１及び第２の出力端子３、４からそれぞれ出力される第１及び第２の出力信号（ＶＯ１、ＶＯ２）、及び、制御信号発生回路９０から出力される第１の制御信号（Ｓ０）とを入力し、第１の制御信号（Ｓ０）の値に基き、第１の期間（Ｔ１）において、出力信号（ＶＯ１、ＶＯ２）を第１の期間（Ｔ１）の開始時直前にラッチした高振幅の出力信号（ＶＯ１、ＶＯ２）をそれぞれ第２及び第３の制御信号（Ｓ３、Ｓ４）として、第２のレベルシフタ（２０）へ出力する。第２のレベルシフタ２０は、ラッチ部３０からの高振幅の第２及び第３の制御信号（Ｓ３、Ｓ４）に基き、第１及び第２の出力端子３、４のうち、第１の期間（Ｔ１）の開始時に第２電圧レベル（ＶＥ２）にある出力端子と第２の電源端子（Ｅ２）との間の電流経路を切断する。
【００６５】
なお、第２の期間（Ｔ２）では、ラッチ部（３０）のラッチ動作は解除される（入力信号をスルーで出力する）。第２のレベルシフタ２０においては、第１の期間（Ｔ１）に第２の電源端子（Ｅ２）との間の電流経路が切断された出力端子を導通可能状態に戻す。
【００６６】
なお、本実施例では、第２のレベルシフタ２０において、第１の期間（Ｔ１）に、第２の電源端子（Ｅ２）との間の電流経路が切断された出力端子と第２の電源端子（Ｅ２）との間の電流経路の切断の解除は、第１の制御信号（Ｓ０）、及び、ラッチ部３０から出力される第２及び第３の制御信号（Ｓ３、Ｓ４）に基づいて行っているが、本発明はかかる構成に限定されるものでない。例えば、第２のレベルシフタ２０において、ラッチ部（３０）からの第２及び第３の制御信号（Ｓ３、Ｓ４）を用いず、第１の制御信号（Ｓ０）に基づいて行う構成としてもよい。あるいは、後に別の実施例として説明するように、第２のレベルシフタ２０において、第１の制御信号（Ｓ０）を用いず、ラッチ部（３０）からの第２及び第３の制御信号（Ｓ３、Ｓ４）を用いて、第１の出力端子３又は第２の出力端子４と第２の電源端子（Ｅ１）間の電流経路の切断、解除を制御するようにしてもよい。
【００６７】
図１に示した本実施例においても、前述した関連技術（図２１）と同様に、入力信号（ｖｉ１、ｖｉ２）の振幅が小さくなると、第１、第２の出力端子３、４の一方を第１電圧レベル（ＶＥ１）に駆動する第１のレベルシフタ（１０）の電流駆動能力（出力端子を放電する能力）が弱くなる。
【００６８】
しかしながら、本実施例においては、第１の期間（Ｔ１）において、第２のレベルシフタ２０が、第１、第２の出力端子３、４のうち第２電圧レベル（ＶＥ２）にある一方の出力端子と、第２の電源端子（Ｅ２）との間の電流経路を切断する構成としている。このため、第１のレベルシフタ１０は、第１、第２の出力端子３、４のうち、第２電圧レベル（ＶＥ２）にある一方の出力端子を、第１電圧レベル（ＶＥ１）に速やかに変化させることができる。このとき、第１、第２の出力端子３、４のうちの他方の出力端子は、第２のレベルシフタ２０により充電駆動され、第１電圧レベル（ＶＥ１）から第２電圧レベル（ＶＥ２）に変化させられる。第２のレベルシフタ２０の作用（充電駆動能力）は、第１のレベルシフタ１０の作用（放電駆動能力）よりも強いため、第１電圧レベル（ＶＥ１）から第２電圧レベル（ＶＥ２）への変化は容易に行われる。すなわち、前述したように、第２のレベルシフタ２０を構成する充電素子（ＰチャネルＭＯＳトランジスタ）（不図示）のソース・ゲート電圧の絶対値は最大で｜ＶＥ１−ＶＥ２｜とされ、第１のレベルシフタ１０を構成する放電素子（ＮチャネルＭＯＳトランジスタ）（不図示）のソース・ゲート電圧の最大値ＶＥ４−ＶＥ３よりも大とされ、第２のレベルシフタ２０の充電素子の充電能力は、第１のレベルシフタ１０の放電素子の放電能力よりも大きい。
【００６９】
本実施例において、第１、第２の出力端子３、４の一方の出力端子が第１電圧レベル（ＶＥ１）に駆動されるとき、該一方の出力端子と第２の電源端子（Ｅ２）間の電流経路はオフとされ、他方の出力端子は、第２電圧レベル（ＶＥ２）に駆動され、該他方の出力端子と第１の電源端子（Ｅ１）の電流経路はオフとされ、第１の電源端子（Ｅ１）と第２の電源端子（Ｅ２）間で貫通電流は流れない。このため、低消費電力が可能である。
【００７０】
また、本実施例において、第１、第２の出力端子３、４のそれぞれの出力信号ＶＯ１、ＶＯ２の電圧レベルの変化は、入力信号ｖｉ１、ｖｉ２の電圧レベルの変化に対して、ほぼ遅延のない高速動作が実現できる。
【００７１】
これは、本実施例においては、入力信号ｖｉ１、ｖｉ２の電圧レベルの変化時点に所定時間先行して、第１、第２の出力端子３、４のうち第２電圧レベル（ＶＥ２）にある出力端子と第２の電源端子（Ｅ２）間の電流経路を切断しておき、入力信号ｖｉ１、ｖｉ２の電圧レベルの変化に応答して、第２の電源端子（Ｅ２）間の電流経路が切断された状態の出力端子を第２電圧レベル（ＶＥ２）から第１電圧レベル（ＶＥ１）へ変化させればよいためである。
【００７２】
一方、入力信号ｖｉ１、ｖｉ２の電圧レベルの変化の直前に第２電圧レベル（ＶＥ２）にあった出力端子と第２の電源端子（Ｅ２）間の電流経路を、該変化のタイミングで切断してから、該出力端子を第１電圧レベル（ＶＥ１）に駆動する場合、入力信号の遷移から出力信号の遷移までの伝播遅延時間は、本実施例と比べて増大する。
【００７３】
また、本実施例において、第１のレベルシフタ１０と第２のレベルシフタ２０のそれぞれの駆動能力は、相互に制約を受けない（一方のレベルシフタの駆動能力が他方のレベルシフタの駆動能力に対して制約を課すことはない）。このため、本実施例においては、それぞれを構成する素子サイズを比較的小さく抑えることができ、省面積化も可能である。
【００７４】
なお、第１のレベルシフタ１０に端子１、２から入力される入力信号ｖｉ１、ｖｉ２は、互いに逆相の２つの入力信号として入力してもよい。
【００７５】
さらに、第１のレベルシフタ１０においては、端子１、２の入力信号ｖｉ１、ｖｉ２の電位差に応じて、第１、第２の出力端子３、４のうち第１電圧レベル（ＶＥ１）にある出力端子と、第１の電源端子（Ｅ１）との間の電流経路を切断するようにしてもよい。この場合、端子１と端子２の入力信号ｖｉ１、ｖｉ２の電位差を検出し、端子１からの入力信号ｖｉ１が端子２からの入力信号ｖｉ２よりも大であり、その該電位差が所定値以上のとき、第１の出力端子３と第１の電源端子（Ｅ１）間の電流経路を切断し、第１の出力端子３を第２のレベルシフタ２０を介して第２電圧レベル（ＶＥ２）に充電駆動する。端子２からの入力信号ｖｉ２が端子１からの入力信号ｖｉ１よりも大であり、その該電位差が所定値以上のとき、第２の出力端子４と第１の電源端子（Ｅ１）間の電流経路を切断し、第２の出力端子４を第２のレベルシフタ２０を介して第２電圧レベル（ＶＥ２）に充電駆動する。第１、第２の出力端子３、４のうち、入力信号の変化前に第１電圧レベル（ＶＥ１）にある出力端子は、第２のレベルシフタ２０の充電作用により、より速やかに、第２電圧レベル（ＶＥ２）に変化させられる。
【００７６】
また、本実施例において、入力信号が、データ信号等のように、所定の周期で入力される信号の場合、第１の期間（Ｔ１）は、好ましくは、入力信号の電圧レベルの変化する前後の短い期間とし、データ信号と同じ周期で設定する。これは以下の理由による。
【００７７】
同一値のデータが複数データサイクルに亘って長期間連続して入力される場合に、第１の期間（Ｔ１）を、同一データが連続する期間を含む長さ（複数のデータサイクル期間）に設定したとする。すると、例えば第１の出力端子３が第２電圧レベル（ＶＥ２）に保持されるべきであるのに、第２電圧レベル（ＶＥ２）を与える第２の電源端子（Ｅ２）と第１の出力端子３との間の電流経路が長時間（複数のデータサイクル期間）切断されてしまう場合がある。この場合、第２の電源端子（Ｅ２）と非接続状態とされた第１の出力端子３（第２電圧レベルに保持されるべきであり、したがって第１の電源端子（Ｅ１）とは非接続とされる）は、ノイズや周囲の信号の影響を受けて、その電圧レベルが変動し、誤動作を生じる可能性がある。
【００７８】
したがって、第１の期間（Ｔ１）は、入力信号の電圧レベルの変化する前後の短い期間とする。また、第１の期間（Ｔ１）は、好ましくは、データ信号と同じ周期に（すなわち各データサイクル毎に）設定される。
【００７９】
本実施例では、第１の期間（Ｔ１）を、データ期間（データ信号の周期）の最初に設け、第１の期間（Ｔ１）につづく第２の期間（Ｔ２）では、第２のレベルシフタ２０における第２の電源端子（Ｅ２）と出力端子間の電流経路の切断を解除し、第２の電源端子（Ｅ２）と切断状態にあった出力端子を第２の電源端子（Ｅ２）と導通状態又は導通可能状態にしている。
【００８０】
これにより、同一値のデータが複数のデータサイクルに亘って連続して入力される場合でも、第２の期間Ｔ２では、第１又は第２の出力端子３、４に保持されている電圧レベルと同じ電圧レベルを与える電源と接続可能状態とされ、出力端子が本来保持すべき電圧レベルを安定に保持することができる。この結果、回路動作の信頼性を確保することができる。
【００８１】
なお、図１に示した実施例において、第２のレベルシフタ２０は、第１の制御信号Ｓ０を入力せず、ラッチ部３０からの第２、第３の制御信号Ｓ３、Ｓ４に基づき、出力端子と第２の電源端子Ｅ２間の電流経路の切断・解除を制御するようにしてもよい（のちに図１４を参照して説明される）。かかる変形例を考慮して、図１では、端子７と第２のレベルシフタ２０との間の第１の制御信号Ｓ０を破線で示してある。ただし、第２のレベルシフタ２０に第１の制御信号Ｓ０が入力されない構成の場合であっても、ラッチ部３０は、第１の制御信号Ｓ０に基づき、第２、第３の制御信号Ｓ３、Ｓ４を制御しており、第１の制御信号Ｓ０に基づき、出力端子と第２の電源端子Ｅ２間の電流経路の切断・解除を制御していることになる。
【００８２】
図２は、図１に示した本実施例のレベルシフト回路の動作の一例を示すタイミング波形図である。図２には、入力信号がデータ信号等の周期で入力される場合の一例が示されており、図１の端子１、２の電圧ｖｉ１（実線）、ｖｉ２（破線）、第１、第２の出力端子３、４の電圧ＶＯ１（実線）、ＶＯ２（破線）の電圧波形と、出力端子３、４と第２の電源端子（Ｅ２）間の切断の有無、第１、第２の期間（Ｔ１、Ｔ２）の制御タイミング、データ期間のタイミング関係が模式的に例示されている。電圧レベルの関係は、ＶＥ２＞ＶＥ４＞ＶＥ３≧ＶＥ１とし、ＶＥ２を高電位、ＶＥ１を低電位とする。入力信号ｖｉ１、ｖｉ２の振幅はＶＥ４、ＶＥ３で規定され、出力信号ＶＯ１、ＶＯ２の振幅はＶＥ２、ＶＥ１で規定される。
【００８３】
図２を参照すると、連続する３つのデータ期間ＴＤ１、ＴＤ２、ＴＤ３において、入力信号ｖｉ１は、期間ＴＤ１でＨｉｇｈレベル（ＶＥ４）、期間ＴＤ２及びＴＤ３でＬｏｗレベル（ＶＥ３）とする。
【００８４】
入力信号ｖｉ２はｖｉ１の逆相信号とする。第１〜第３の制御信号Ｓ０、Ｓ３、Ｓ４により制御される２つの期間Ｔ１、Ｔ２のタイミングを制御タイミングとして示されている。
【００８５】
第１の期間Ｔ１は、
入力信号のデータ期間ＴＤ１の開始時刻ｔｄ０を含む期間ｔ０−ｔ１、
データ期間ＴＤ２の開始時刻ｔｄ１を含む期間ｔ２−ｔ３、
データ期間ＴＤ３の開始時刻ｔｄ２を含む期間ｔ４−ｔ５
に設定される。
【００８６】
第２の期間Ｔ２は、
入力信号の電圧レベルがＬｏｗレベル又はＨｉｇｈレベルに一定に保たれている、
期間ｔ１−ｔ２、
期間ｔ３−ｔ４、
期間ｔ５−ｔ６
に設定される。
【００８７】
また、第１の期間Ｔ１とその後に続く第２の期間Ｔ２を１サイクルとすると、制御タイミングの１サイクル（＝Ｔ１＋Ｔ２）は、データ期間と同一周期に設定されている。
【００８８】
初期状態の時刻ｔ０で、入力信号ｖｉ１、ｖｉ２はそれぞれ低振幅のＬｏｗレベル（ＶＥ３）、Ｈｉｇｈレベル（ＶＥ４）とし、第１、第２の出力端子３、４の出力信号ＶＯ１、ＶＯ２は高振幅のＬｏｗレベル（ＶＥ１）、Ｈｉｇｈレベル（ＶＥ２）とする。ここで、ラッチ部３０が、第１の期間Ｔ１の開始時刻ｔ０にＨｉｇｈレベル（ＶＥ２）にある第２の出力端子４を検出し、第２、第３の制御信号Ｓ３、Ｓ４により、第１の期間Ｔ１（期間ｔ０−ｔ１）において、第２のレベルシフタ２０における第２の出力端子４と第２の電源端子Ｅ２間の電流経路を切断する。
【００８９】
この後の時刻ｔｄ０において、入力信号ｖｉ１、ｖｉ２がそれぞれＨｉｇｈレベル、Ｌｏｗレベルに変化すると、第１のレベルシフタ１０は、第２の出力端子４の電圧レベルをＨｉｇｈレベル（ＶＥ２）からＬｏｗレベル（ＶＥ１）に変化（放電）させる。また第１のレベルシフタ１０の動作に応答して、第２のレベルシフタ２０は、第１の出力端子３の電圧レベルを、Ｌｏｗレベル（ＶＥ１）からＨｉｇｈレベル（ＶＥ２）に変化（充電）させる。
【００９０】
なお、入力信号ｖｉ１、ｖｉ２の振幅が小さく、第１のレベルシフタ１０の放電能力が比較的小さい場合でも、第１の期間Ｔ１では、第２の出力端子４と第２の電源端子Ｅ２間が切断されているため、第１のレベルシフタ１０は、第２の出力端子４が第２の電源端子Ｅ２に接続されている状態で放電駆動する場合と比べて、より速やかに、第２の出力端子４をＬｏｗレベル（ＶＥ１）に駆動することができる。
【００９１】
次に時刻ｔ１で、第１の期間Ｔ１が終了し、第２のレベルシフタ２０における第２の出力端子４と第２の電源端子Ｅ２間の電流経路の切断は解除される。
【００９２】
第２の期間Ｔ２（期間ｔ１−ｔ２）では、第１、第２の出力端子３、４はそれぞれ高振幅のＨｉｇｈレベル（ＶＥ２）、Ｌｏｗレベル（ＶＥ１）に安定に保持される。
【００９３】
次に、時刻ｔ２では、ラッチ部３０が、Ｈｉｇｈレベル（ＶＥ２）にある第１の出力端子３を検出し、高振幅の第２、第３の制御信号Ｓ３、Ｓ４により、第１の期間Ｔ１（期間ｔ２−ｔ３）において、第２のレベルシフタ２０の第１の出力端子３と第２の電源端子Ｅ２間の電流経路を切断する。
【００９４】
この後の時刻ｔｄ１において、入力信号ｖｉ１、ｖｉ２がそれぞれ低振幅の、Ｌｏｗレベル（ＶＥ３）、Ｈｉｇｈレベル（ＶＥ４）に変化すると、第１のレベルシフタ１０は、第１の出力端子３の電圧レベルを、高振幅のＨｉｇｈレベル（ＶＥ２）からＬｏｗレベル（ＶＥ１）に変化（放電）させる。また、第１のレベルシフタ１０の動作に応答して、第２のレベルシフタ２０は、第２の出力端子４の電圧レベルを、高振幅のＬｏｗレベル（ＶＥ１）からＨｉｇｈレベル（ＶＥ２）に変化（充電）させる。
【００９５】
なお、第１のレベルシフタ１０の放電能力が比較的小さい場合でも、ｔ２−ｔ３の第１の期間Ｔ１において、第１の出力端子３と第２の電源Ｅ端子（Ｅ２）間の電流経路が切断されているため、第１のレベルシフタ１０は、速やかに、第１の出力端子３をＬｏｗレベル（ＶＥ１）に駆動することができる。
【００９６】
時刻ｔ３で、第１の期間Ｔ１が終了し、第２のレベルシフタ２０における第１の出力端子３と第２の電源端子Ｅ２間の電流経路の切断は解除される。
【００９７】
第２の期間Ｔ２（期間ｔ３−ｔ４）では、第１、第２の出力端子３、４はそれぞれ高振幅のＬｏｗレベル（ＶＥ１）、Ｈｉｇｈレベル（ＶＥ２）に安定に保持される。
【００９８】
次に、時刻ｔ４では、ラッチ部３０が高振幅のＨｉｇｈレベル（ＶＥ２）にある第２の出力端子４を検出し、第２、第３の制御信号Ｓ３、Ｓ４により、第１の期間Ｔ１（期間ｔ４−ｔ５）において、第２のレベルシフタ２０における第２の出力端子４と第２の電源端子Ｅ２間の電流経路を切断する。
【００９９】
この後の時刻ｔｄ２において、入力信号ｖｉ１、ｖｉ２がそれぞれ低振幅のＬｏｗレベル（ＶＥ３）、Ｈｉｇｈレベル（ＶＥ４）のまま維持される場合、第１のレベルシフタ１０は、第１の出力端子３をＬｏｗレベル（ＶＥ１）のまま駆動する。この期間（ｔ４−ｔ５）、第２のレベルシフタ２０において、第２の出力端子４と第２の電源端子Ｅ２間の電流経路は切断されているため、充電動作は行われず、寄生容量によって、第２の出力端子４は、高振幅のＨｉｇｈレベル（ＶＥ２）に保持される。
【０１００】
時刻ｔ５で、第１の期間Ｔ１が終了し、第２のレベルシフタ２０における第２の出力端子４と電源端子Ｅ２間の切断は解除される。
【０１０１】
第２の期間Ｔ２（期間ｔ５−ｔ６）では、第１、第２の出力端子３、４はそれぞれ高振幅のＬｏｗレベル（ＶＥ１）、Ｈｉｇｈレベル（ＶＥ２）に安定に保持される。
【０１０２】
同一データが複数サイクルに亘って連続して入力される場合、第１の期間Ｔ１（期間ｔ４−ｔ５）では、高振幅のＨｉｇｈレベル（ＶＥ２）の第２の出力端子４が寄生容量で保持される状態となるが、本実施例において、第１の期間Ｔ１は短い期間であり、ノイズ等の影響によって、第２の出力端子４の論理レベルが変動し誤動作する、という可能性はほとんどない。
【０１０３】
＜実施例１−１＞
図３は、図１のレベルシフタ２０の構成の一例を示す図である。図３を参照すると、本実施例において、第２のレベルシフタ２０は、第１のスイッチ部２０Ａ（ＳＷ２１、ＳＷ２２）と、第２のスイッチ部２０Ｂ（ＳＷ２３、ＳＷ２４）と、レベルシフト部２０Ｃと、を備えている。特に制限されないが、このレベルシフト部２０Ｃは、ゲートとドレインが交差接続された２つのＰチャネルＭＯＳトランジスタ（例えば図２１等のＰ１、Ｐ２参照）で構成してもよい。
【０１０４】
第１のスイッチ部２０Ａ（ＳＷ２１、ＳＷ２２）は、レベルシフト部２０Ｃと直列形態に、第２の電源端子Ｅ２と、第１、第２の出力端子３、４間に接続されている。第２スイッチ部２０Ｂ（ＳＷ２３、ＳＷ２４）は、レベルシフト部２０Ｃと直列形態に、第２の電源端子Ｅ２と、第１、第２の出力端子３、４間に接続されている。第１のスイッチ部２０Ａ（ＳＷ２１、ＳＷ２２）と、第２のスイッチ部２０Ｂ（ＳＷ２３、ＳＷ２４）は、互いに、第２の電源端子Ｅ２とレベルシフト部２０Ｃとの間に、並置される。
【０１０５】
より詳細には、第１のスイッチ部２０ＡのスイッチＳＷ２１は、第２の電源端子Ｅ２と端子７１（第１の出力端子３側の端子）間に接続され、第１のスイッチ部２０ＡのスイッチＳＷ２２は第２の電源端子Ｅ２と端子７２（第２の出力端子４側の端子）間に接続され、第２のスイッチ部２０ＢのスイッチＳＷ２３は、第２の電源端子Ｅ２と端子７１（第１の出力端子３側の端子）間に接続され、第２のスイッチ部２０ＢのスイッチＳＷ２４は第２の電源端子Ｅ２と端子７２（第２の出力端子４側の端子）間に接続されている。端子７１、７２と端子３、４間にレベルシフト部２０Ｃが設けられている。スイッチＳＷ２１、ＳＷ２２は、制御信号発生回路９０からの第１の制御信号Ｓ０により共通にオン・オフ制御され、スイッチＳＷ２３、ＳＷ２４は、ラッチ部３０からの第２、第３の制御信号Ｓ３、Ｓ４により、それぞれオン・オフ制御される。
【０１０６】
＜実施例１−２＞
図４は、図１のレベルシフタ２０の別の構成例を示す図である。図４を参照すると、第２のレベルシフタ２０は、第１のスイッチ部２０Ａ（ＳＷ２１、ＳＷ２２）と、第２のスイッチ部２０Ｂ（ＳＷ２３、ＳＷ２４）と、レベルシフト部２０Ｃと、を備えている。特に制限されないが、このレベルシフト部２０Ｃは、ゲートとドレインが交差接続された２つのＰチャネルＭＯＳトランジスタ（例えば図２１等のＰ１、Ｐ２参照）で構成してもよい。
【０１０７】
第１のスイッチ部２０Ａ（ＳＷ２１、ＳＷ２２）は、レベルシフト部２０Ｃと直列形態に、第２の電源端子Ｅ２と、第１、第２の出力端子３、４間に接続され、第２のスイッチ部２０Ｂ（ＳＷ２３、ＳＷ２４）は、レベルシフト部２０Ｃと直列形態に、第２の電源端子Ｅ２と、第１、第２の出力端子３、４間に接続されている。第１のスイッチ部２０Ａ（ＳＷ２１、ＳＷ２２）と第２のスイッチ部２０Ｂ（ＳＷ２３、ＳＷ２４）は、レベルシフト部２０Ｃと第１、第２の出力端子３、４間に並置される。
【０１０８】
より詳細には、第２の電源端子Ｅ２と端子７３、７４間にレベルシフト部２０Ｃが設けられており、第１のスイッチ部２０ＡのスイッチＳＷ２１は、端子７３と第１の出力端子３間に接続され、第１のスイッチ部２０ＡのスイッチＳＷ２２は端子７４と第２の出力端子４間に接続され、第２のスイッチ部２０ＢのスイッチＳＷ２３は端子７３と第１の出力端子３間に接続され、第２のスイッチ部２０ＢのスイッチＳＷ２４は端子７４と第２の出力端子４間に接続されている。スイッチＳＷ２１、ＳＷ２２は、制御信号発生回路９０からの高振幅の第１の制御信号Ｓ０により共通にオン・オフ制御され、スイッチＳＷ２３、ＳＷ２４は、ラッチ部３０からの高振幅の第２、第３の制御信号Ｓ３、Ｓ４によりそれぞれオン・オフ制御される。
【０１０９】
なお、図４において、第１の出力端子３と第２の出力端子４が、レベルシフト部２０Ｃに入力されているが、これは、図２１のＰチャネルＭＯＳトランジスタＰ１のドレインが第２の出力端子４に接続され、ＰチャネルＭＯＳトランジスタＰ２のドレインが第１の出力端子３に接続されている場合、ＰチャネルＭＯＳトランジスタＰ１のゲートが第１の出力端子３に接続され、ＰチャネルＭＯＳトランジスタＰ２のゲートが第２の出力端子４に接続されている交差接続構成に対応している。
【０１１０】
図３、図４に示す実施例は、第１の期間Ｔ１における第２の電源端子Ｅ２と第１、第２の出力端子３、４の一方の端子との間の電流経路の切断、第２の期間Ｔ２における、第２の電源端子Ｅ２と第１、第２の出力端子３、４の一方の端子との間の電流経路の切断の解除（回復）する制御を、第１のスイッチ部２０Ａ及び第２のスイッチ部２０Ｂで行う構成とされる。
【０１１１】
すなわち、第１の期間Ｔ１では、第１のスイッチ部２０ＡのスイッチＳＷ２１、ＳＷ２２は、第１の制御信号Ｓ０により、共通にオフに設定される。また第１の期間Ｔ１では、ラッチ部３０は、第１の制御信号Ｓ０により、第１の期間Ｔ１の開始時（開始直前）の第１、第２の出力端子３、４の電圧レベルをラッチして第２、第３の制御信号Ｓ３、Ｓ４として出力する。第２のスイッチ部２０ＢのスイッチＳＷ２３、ＳＷ２４は、ラッチ部３０からの制御信号Ｓ３、Ｓ４により、Ｈｉｇｈレベルの制御信号Ｓ３、Ｓ４の一方に対応するスイッチＳＷ２３又はスイッチＳＷ２４をオフさせる。かかるスイッチ制御により、第１の期間Ｔ１には、第２の電源端子Ｅ２と第１、第２の出力端子３、４の一方の端子との間の電流経路は切断される。
【０１１２】
第２の期間Ｔ２では、第１のスイッチ部２０ＡのスイッチＳＷ２１、ＳＷ２２は、第１の制御信号Ｓ０により、共通にオンに設定される。また第２の期間Ｔ２では、ラッチ部３０は、第１の制御信号Ｓ０により、ラッチ部３０のラッチ動作は解除され、第１、第２の出力端子３、４の電圧レベルをそれぞれ第２、第３の制御信号Ｓ３、Ｓ４としてスルーで出力する。第２のスイッチ部２０ＢのスイッチＳＷ２３、ＳＷ２４は、第１、第２の出力端子３、４の電圧レベルに応じて一方がオン、他方がオフとされる。かかるスイッチ制御により、第２の期間Ｔ２では、第２の電源端子Ｅ２と第１、第２の出力端子３、４の一方の端子との間の電流経路の切断は解除（回復）され、第２の電源端子Ｅ２と第１、第２の出力端子３、４はそれぞれ導通状態又は導通可能状態とされる。
【０１１３】
図５は、図３、図４のレベルシフト回路の動作の一例を示すタイミング波形図である。図５には、入力信号がデータ信号等の所定の周期で入力される場合の一例が例示されており、図３、図４の端子１、２の電圧ｖｉ１（実線）、ｖｉ２（破線）、出力端子３、４の電圧ＶＯ１（実線）、ＶＯ２（破線）の電圧波形と、第１のスイッチ部２０ＡのＳＷ２１、ＳＷ２２（共通にオン・オフされる）、第２のスイッチ部２０ＢのＳＷ２３、ＳＷ２４のオン・オフと、第１、第２の期間（Ｔ１、Ｔ２）の制御タイミング、データ期間のタイミング関係が示されている。図２と同様、電圧レベルの関係も、ＶＥ２＞ＶＥ４＞ＶＥ３≧ＶＥ１とし、ＶＥ２側を高電位、ＶＥ１側を低電位とする。また、３つのデータ期間ＴＤ１、ＴＤ２、ＴＤ３において、振幅がＶＥ３とＶＥ４で規定される入力信号ｖｉ１は、期間ＴＤ１でＨｉｇｈレベル（ＶＥ４）、期間ＴＤ２及びＴＤ３でＬｏｗレベル（ＶＥ３）とする。入力信号ｖｉ２はｖｉ１の逆相信号とする。
【０１１４】
なお、図３、図４の構成のレベルシフタ２０において、第１の制御信号Ｓ０による第１のスイッチ回路２０ＡのスイッチＳＷ２１、ＳＷ２２のオン・オフ制御として、第１の期間Ｔ１では、共に切断（オフ）、第２の期間Ｔ２では共に導通（オン）に制御される。
【０１１５】
また、ラッチ部３０からの第２、第３の制御信号Ｓ３、Ｓ４による第２のスイッチ回路２０ＢのスイッチＳＷ２３、ＳＷ２４のオン・オフ制御に関しては、第１の期間Ｔ１では、ラッチ部３０でラッチされた第１の期間Ｔ１の開始時（開始直前）の第１、第２の出力端子３、４の電圧レベルに応じて制御され、第２の期間Ｔ２では、ラッチ部３０でスルーされた第１、第２の出力端子３、４の電圧レベルに応じて制御される。
【０１１６】
第１の期間Ｔ１では、開始時の第１、第２の出力端子３、４の高振幅の出力信号電圧（ＶＯ１、ＶＯ２）＝（Ｌｏｗ、Ｈｉｇｈ）のとき、スイッチＳＷ２３、ＳＷ２４はオン、オフとされ、（ＶＯ１、ＶＯ２）＝（Ｈｉｇｈ、Ｌｏｗ）のとき、それぞれオフ、オンとされる。
【０１１７】
第２の期間Ｔ２では、第１、第２の出力端子３、４の高振幅の出力信号電圧（ＶＯ１、ＶＯ２）＝（Ｌｏｗ、Ｈｉｇｈ）のとき、スイッチＳＷ２３、ＳＷ２４はそれぞれオン、オフとされ、（ＶＯ１、ＶＯ２）＝（Ｈｉｇｈ、Ｌｏｗ）のとき、それぞれオフ、オンとされる。
【０１１８】
図５を参照すると、初期状態の時刻ｔ０（第１の周期Ｔ１の開始時点）で、入力信号ｖｉ１、ｖｉ２はそれぞれ低振幅のＬｏｗレベル（ＶＥ３）、Ｈｉｇｈレベル（ＶＥ４）とし、第１、第２の出力端子３、４の出力信号電圧ＶＯ１、ＶＯ２は高振幅のＬｏｗレベル（ＶＥ１）、Ｈｉｇｈレベル（ＶＥ２）とする。ここで、ラッチ部３０が、第１の期間Ｔ１の開始時（ｔ０）に、Ｈｉｇｈレベル（ＶＥ２）にある第２の出力端子４（ＶＯ２）を検出し、第２、第３の制御信号Ｓ３、Ｓ４により、第１の期間Ｔ１（期間ｔ０−ｔ１）において、第２の出力端子４と第２の電源端子Ｅ２間のスイッチＳＷ２４を切断する。第１の期間Ｔ１においては、スイッチＳＷ２１、ＳＷ２２も第１の制御信号Ｓ０によりオフ状態とされる。ラッチ部３０からの第２、第３の制御信号Ｓ３、Ｓ４により、スイッチＳＷ２３はオンとされる。
【０１１９】
この後の時刻ｔｄ０で、入力信号ｖｉ１、ｖｉ２がそれぞれ低振幅のＨｉｇｈレベル、Ｌｏｗレベルに変化すると、第１のレベルシフタ１０は、第２の出力端子４の電圧レベルＶＯ２を高振幅のＨｉｇｈレベル（ＶＥ２）からＬｏｗレベル（ＶＥ１）に変化（放電）させる。また第１のレベルシフタ１０の動作に応じて、レベルシフト部２０Ｃは、第１の出力端子３の電圧レベルＶＯ１を高振幅のＬｏｗレベル（ＶＥ１）からＨｉｇｈレベル（ＶＥ２）に変化（充電）させる。なお、入力信号の振幅が小さく、第１のレベルシフタ１０の放電能力が比較的小さい場合でも、第２の出力端子４と第２の電源端子Ｅ２間の電流経路が切断されているため、第１のレベルシフタ１０は、速やかに第２の出力端子４をＬｏｗレベル（ＶＥ１）に駆動することができる。
【０１２０】
時刻ｔ１で第１の期間Ｔ１が終了し、第１の制御信号Ｓ０により、スイッチＳＷ２１、ＳＷ２２はオン状態に設定され、第２の出力端子４と第２の電源端子Ｅ２間の電流経路の切断は解除され、第２の電源端子Ｅ２と第１、第２の出力端子３、４はそれぞれ導通状態又は導通可能状態とされる。このとき、スイッチＳＷ２４は、第２の出力端子４の高振幅のＨｉｇｈからＬｏｗへの立ち下がりの結果、ラッチ部３０からの制御信号Ｓ４に基づき、オンに設定される。またスイッチＳＷ２３は、第１の出力端子３の高振幅のＬｏｗからＨｉｇｈへの立ち上がりの結果、ラッチ部３０からの第２の制御信号Ｓ３に基づき、オフに設定される。
【０１２１】
第２の期間Ｔ２（期間ｔ１−ｔ２）では、第１、第２の出力端子３、４の電圧レベル（ＶＯ１、ＶＯ２）はそれぞれ高振幅のＨｉｇｈレベル（ＶＥ２）、Ｌｏｗレベル（ＶＥ１）に安定に保持される。
【０１２２】
次に、時刻ｔ２（次の第１の期間Ｔ１の開始時点）では、ラッチ部３０がＨｉｇｈレベル（ＶＥ２）にある第１の出力端子３（ＶＯ１）を検出し、第２、第３の制御信号Ｓ３、Ｓ４により、第１の期間Ｔ１（期間ｔ２−ｔ３）において、第１の出力端子３と第２の電源端子Ｅ２間のスイッチＳＷ２３を切断する。第１の期間Ｔ１（期間ｔ２−ｔ３）においては、前述したように、第１の制御信号Ｓ０に基き、スイッチＳＷ２１、ＳＷ２２もオフ状態とされる。
【０１２３】
この後の時刻ｔｄ１で、入力信号ｖｉ１、ｖｉ２がそれぞれ低振幅のＬｏｗレベル、Ｈｉｇｈレベルに変化すると、第１のレベルシフタ１０は、第１の出力端子３の電圧（ＶＯ１）を高振幅のＨｉｇｈレベル（ＶＥ２）からＬｏｗレベル（ＶＥ１）に変化（放電）させる。また、第１のレベルシフタ１０の動作に応じて、レベルシフト部２０Ｃは、第２の出力端子４の電圧（ＶＯ２）を高振幅のＬｏｗレベル（ＶＥ１）からＨｉｇｈレベル（ＶＥ２）に変化（充電）させる。なお、第１のレベルシフタ１０の放電能力が比較的小さい場合でも、第１の出力端子３と第２の電源Ｅ端子（Ｅ２）間の電流経路が切断されているため、第１のレベルシフタ１０は速やかに、第１の出力端子３をＬｏｗレベル（ＶＥ１）に駆動することができる。
【０１２４】
時刻ｔ３で、第１の期間Ｔ１が終了し、第１の制御信号Ｓ０により、スイッチＳＷ２１、ＳＷ２２はオン状態に設定され、第１の出力端子３と第２の電源端子Ｅ２間の電流経路の切断は解除され、第２の電源端子Ｅ２と第１、第２の出力端子３、４はそれぞれ導通状態又は導通可能状態とされる。
【０１２５】
第２の期間Ｔ２（期間ｔ３−ｔ４）では、第１、第２の出力端子３、４の電圧ＶＯ１、ＶＯ２はそれぞれ高振幅のＬｏｗレベル（ＶＥ１）、Ｈｉｇｈレベル（ＶＥ２）に安定に保持される。
【０１２６】
次に、時刻ｔ４（さらに次の第１の期間Ｔ１の開始時点）では、ラッチ部３０が高振幅のＨｉｇｈレベル（ＶＥ２）にある第２の出力端子４（ＶＯ２）を検出し、第２、第３の制御信号Ｓ３、Ｓ４により、第１の期間Ｔ１（期間ｔ４−ｔ５）において、第２の出力端子４と第２の電源端子Ｅ２間のスイッチＳＷ２４をオフ状態とする。第１の期間Ｔ１（期間ｔ４−ｔ５）においては、前述したように、第１の制御信号Ｓ０に基づき、スイッチＳＷ２１、ＳＷ２２もオフ状態とされる。スイッチＳＷ２３はオンとされる。
【０１２７】
この後の時刻ｔｄ２において、入力信号ｖｉ１、ｖｉ２がそれぞれ低振幅のＬｏｗレベル、Ｈｉｇｈレベルのまま維持される場合、第１のレベルシフタ１０は、第１の出力端子３を高振幅のＬｏｗレベル（ＶＥ１）のまま駆動する。このとき第２の出力端子４と第２の電源端子Ｅ２間が切断されているため、レベルシフト部２０Ｃにおいて、第２の出力端子４の充電動作は行われず、寄生容量によって、第２の出力端子４が高振幅のＨｉｇｈレベル（ＶＥ２）に保持される。
【０１２８】
時刻ｔ５で、第１の期間Ｔ１が終了し、第２の出力端子４と第２の電源端子Ｅ２間の電流経路の切断は解除され、第２の電源端子Ｅ２と第１、第２の出力端子３、４はそれぞれ導通状態又は導通可能状態とされる。
【０１２９】
第２の期間Ｔ２（期間ｔ５−ｔ６）では、第１、第２の出力端子３、４はそれぞれ高振幅のＬｏｗレベル（ＶＥ１）、Ｈｉｇｈレベル（ＶＥ２）に安定に保持される。
【０１３０】
本実施例において、同一値のデータが前のデータ期間と連続する第１の期間Ｔ１（期間ｔ４−ｔ５）では、Ｈｉｇｈレベル（ＶＥ２）の第２の出力端子４が寄生容量で保持される状態となる。しかしながら、第１の期間Ｔ１は短い期間であり、ノイズ等の影響で、第２の出力端子４のレベルが変動して誤動作するという可能性はほとんどない。
【０１３１】
＜実施例１−３＞
図６は、図１のラッチ部３０の構成の一例を示す図である。図６を参照すると、ラッチ部３０は、容量とスイッチを備えたサンプルアンドホールド回路として構成されている。すなわち、第１、第２の出力端子３、４と、端子５、６間にそれぞれ接続され、第１の制御信号Ｓ０により共通にオン・オフ制御されるスイッチＳＷ３１、ＳＷ３２を備えている。スイッチＳＷ３１、ＳＷ３２は、第１の期間Ｔ１でオフ、第２の期間Ｔ２でオンとされる。
【０１３２】
ラッチ部３０は、スイッチＳＷ３１、ＳＷ３２がオンの第２の期間Ｔ２では、第１、第２の出力端子３、４の電圧レベルをそれぞれスルーで端子５、６に出力し、スイッチＳＷ３１、ＳＷ３２がオフの第１の期間Ｔ１では、スイッチＳＷ３１、ＳＷ３２がオフになる直前（第１の期間Ｔ１開始時）の第１、第２の出力端子３、４の電圧のサンプル値を端子５、６にそれぞれ出力する。すなわち、第１の期間Ｔ１の開始のタイミングで、第１、第２の出力端子３、４の出力信号電圧ＶＯ１、ＶＯ２をそれぞれラッチし（容量Ｃｐ１、Ｃｐ２にそれぞれサンプル）、高振幅の第２、第３の制御信号Ｓ３、Ｓ４として、第２のレベルシフタ２０へ出力する。
【０１３３】
第２の期間Ｔ２では、第１、第２の出力端子３、４の出力信号電圧ＶＯ１、ＶＯ２をそれぞれ第２、第３の制御信号Ｓ３、Ｓ４として第２のレベルシフタ２０へ出力する。
【０１３４】
なお、スイッチＳＷ３１、ＳＷ３２がオフとされている第１の期間Ｔ１の端子５、６の電圧レベルはそれぞれ寄生容量Ｃｐ１、Ｃｐ２により保持（ホールド）される。
【０１３５】
＜実施例１−４＞
図７は、図３のレベルシフタ２０、及び図６のラッチ部３０の構成を適用したレベルシフト回路の具体例を示す図である。図７を参照すると、第１のレベルシフタ１０は、ソースが第１の電源端子Ｅ１に共通接続され、ドレインが第２、第１の出力端子４、３にそれぞれ接続され、ゲートが端子１、２にそれぞれ接続されたＮチャネルＭＯＳトランジスタＭ１、Ｍ２を備えている。端子１には低振幅の入力信号ｖｉ１が印加され、端子２には、端子１の入力信号電圧をインバータＩＮＶＬで反転した信号ｖｉ２が与えられる。なお、インバータＩＮＶＬは低電圧（電源電圧ＶＥ４、ＶＥ３）で動作する。
【０１３６】
レベルシフト部２０Ｃは、ソースが端子７２、７１にそれぞれ接続され、ドレインがそれぞれ第２、第１の出力端子４、３に接続され、ゲートが、他方のトランジスタのドレイン（出力端子３、４）に交差接続されたＰチャネルＭＯＳトランジスタＭ３、Ｍ４を備えている。
【０１３７】
第１のスイッチ２０ＡのスイッチＳＷ２１、ＳＷ２２は、ソースが第２の電源端子Ｅ２に共通に接続され、ドレインが端子７１、７２にそれぞれ接続され、ゲートに第１の制御信号Ｓ０が共通に入力されるＰチャネルＭＯＳトランジスタよりなる。第２のスイッチ２０ＢのスイッチＳＷ２３、ＳＷ２４は、ソースが第２の電源端子Ｅ２に共通に接続され、ドレインが端子７１、７２にそれぞれ接続され、ゲートにラッチ部３０からの第２、第３の制御信号Ｓ３、Ｓ４がそれぞれ入力されるＰチャネルＭＯＳトランジスタよりなる。
【０１３８】
ラッチ部３０のスイッチＳＷ３１は、端子５と端子３間に接続され、ゲートに第１の制御信号Ｓ０を入力するＰチャネルＭＯＳトランジスタよりなる。ラッチ部３０のスイッチＳＷ３２は、端子６と端子４間に接続され、ゲートに第１の制御信号Ｓ０を入力するＰチャネルＭＯＳトランジスタよりなる。
【０１３９】
＜実施例１−５＞
図８は、図４のレベルシフタ２０及び図６のラッチ部３０の構成を適用したレベルシフト回路の具体例を示す図である。図８を参照すると、第１のレベルシフタ１０は、ソースが第１の電源端子Ｅ１に共通に接続され、ドレインが第２、第１の出力端子４、３にそれぞれ接続され、ゲートが端子１、２にそれぞれ接続されたＮチャネルＭＯＳトランジスタＭ１、Ｍ２を備えている。端子１には低振幅の入力信号ｖｉ１が印加され、端子２には、端子１の入力信号電圧をインバータＩＮＶＬで反転した信号ｖｉ２が与えられる。なお、インバータＩＮＶＬは低電圧（電源電圧ＶＥ４、ＶＥ３）で動作する。
【０１４０】
レベルシフト部２０Ｃは、ソースが電源端子Ｅ２に接続されドレインがそれぞれ端子７３、７４に接続されゲートが他方のトランジスタのドレイン（第２、第１の出力端子４、３）に交差接続されたＰチャネルＭＯＳトランジスタＭ４、Ｍ３を備えている。
【０１４１】
第１のスイッチ２０ＡのスイッチＳＷ２１、ＳＷ２２は、ソースが端子７３、７４にそれぞれ接続され、ドレインが端子３、４にそれぞれ接続され、ゲートに第１の制御信号Ｓ０が共通に入力されるＰチャネルＭＯＳトランジスタよりなる。第２のスイッチ２０ＢのスイッチＳＷ２３、ＳＷ２４は、ソースが端子７３、７４にそれぞれ接続され、ドレインが第１、第２の出力端子３、４にそれぞれ接続され、ゲートにラッチ部３０からの第２、第３の制御信号Ｓ３、Ｓ４がそれぞれ入力されるＰチャネルＭＯＳトランジスタよりなる。
【０１４２】
ラッチ部３０のスイッチＳＷ３１は、端子５と端子３間に接続され、ゲートに第１の制御信号Ｓ０を入力するＰチャネルＭＯＳトランジスタよりなる。ラッチ部３０のスイッチＳＷ３２は、端子６と端子４間に接続され、ゲートに第１の制御信号Ｓ０を入力するＰチャネルＭＯＳトランジスタよりなる。
【０１４３】
図９は、図７、図８のレベルシフト回路の動作の一例を示すタイミング波形図である。図９において、ｖｉ１（実線）、ｖｉ２（破線）は、端子１、２の入力信号の電圧波形、ＶＯ１（実線）、ＶＯ２（破線）は、第１、第２の出力端子３、４の電圧波形、Ｓ３（実線）、Ｓ４（破線）、Ｓ０は、制御信号の電圧波形である。また、図２と同様、電圧レベルの関係も、ＶＥ２＞ＶＥ４＞ＶＥ３≧ＶＥ１とし、ＶＥ２側を高電位、ＶＥ１側を低電位とする。また、３つのデータ期間ＴＤ１、ＴＤ２、ＴＤ３において、振幅がＶＥ３とＶＥ４で規定される入力信号ｖｉ１は、期間ＴＤ１でＨｉｇｈレベル（ＶＥ４）、期間ＴＤ２及びＴＤ３でＬｏｗレベル（ＶＥ３）とする。入力信号ｖｉ２はｖｉ１の逆相信号とする。
【０１４４】
制御信号発生回路９０からの高振幅の第１の制御信号Ｓ０は、そのパルスの開始時点と終了時点とが第１の期間Ｔ１を規定し、パルスの終了時点から次のパルスの開始時点までが第２の期間Ｔ２を規定する信号であり、端子１、２に低振幅の入力信号（ｖｉ１、ｖｉ２）が印加されるタイミングが、第１の制御信号Ｓ０のパルスのＨｉｇｈ期間中に位置するように、タイミング設定される。
【０１４５】
図９を参照すると、初期状態の時刻ｔ０で、入力信号ＩＮ、ＩＮＢはそれぞれ低振幅のＬｏｗレベル（ＶＥ３≧ＶＥ１）、Ｈｉｇｈレベル（ＶＥ４＜ＶＥ２）とし、第１、第２の出力端子３、４の出力信号電圧ＶＯ１、ＶＯ２は高振幅のＬｏｗレベル（ＶＥ１）、Ｈｉｇｈレベル（ＶＥ２）とする。
【０１４６】
ラッチ部３０は、第１の期間Ｔ１開始時（ｔ０）に、高振幅のＨｉｇｈレベル（ＶＥ２）にあるＶＯ２（第２の出力端子４の電圧）を検出し、制御信号Ｓ４を高振幅のＨｉｇｈ（ＶＥ２）とし、第１の期間Ｔ１（期間ｔ０−ｔ１）において、第２の出力端子４と第２の電源端子Ｅ２間のスイッチＳＷ２４をオフする。前述したとおり、第１の期間Ｔ１においてスイッチＳＷ２１、ＳＷ２２もオフとされる。
【０１４７】
この後の時刻ｔｄ０で、入力信号ｖｉ１、ｖｉ２がそれぞれ低振幅のＨｉｇｈレベル（ＶＥ４）、Ｌｏｗレベル（ＶＥ３）に変化すると、第１のレベルシフタ１０のＮチャネルＭＯＳトランジスタＭ１がオンし、第２の出力端子４の電圧ＶＯ２を高振幅のＨｉｇｈレベル（ＶＥ２）からＬｏｗレベル（ＶＥ１）に変化（放電）させる。
【０１４８】
また、第１のレベルシフタ１０の動作に応答して（ＮチャネルＭＯＳトランジスタＭ１のドレインの高振幅のＨｉｇｈからＬｏｗへの変化に応答して）、第２のレベルシフタ２０のＰチャネルＭＯＳトランジスタＭ４がオンし、オン状態のスイッチＳＷ２３を介して、第１の出力端子３の電圧ＯＵＴ１を高振幅のＬｏｗレベル（ＶＥ１）からＨｉｇｈレベル（ＶＥ２）に変化（充電）させる。なお、低振幅の入力信号（ＩＮ、ＩＮＢ）の振幅が小さく、第１のレベルシフタ１０のＮチャネルＭＯＳトランジスタＭ１、Ｍ２の放電能力が比較的小さい場合でも、第２の出力端子４と第２の電源端子Ｅ２間が、オフ状態のスイッチ２４によって切断されているため、第１のレベルシフタ１０のＮチャネルＭＯＳトランジスタＭ１は、速やかに、第２の出力端子４をＬｏｗレベル（ＶＥ１）に駆動することができる。
【０１４９】
時刻ｔ１で第１の期間Ｔ１が終了し、第１の制御信号Ｓ０は高振幅のＨｉｇｈレベル（ＶＥ２）からＬｏｗレベル（ＶＥ１）となり、スイッチＳＷ２１、ＳＷ２２はオン状態とされ、第２の出力端子４と第２の電源端子Ｅ２間の電流経路の切断は解除され、第２の電源端子Ｅ２と第１、第２の出力端子３、４はそれぞれ導通状態又は導通可能状態とされる。また、第１の制御信号Ｓ０のＬｏｗを受けてラッチ部３０のスイッチＳＷ３１、ＳＷ３２はオン状態とされ、第１、第２の出力端子３、４の電圧レベルＶＯ１、ＶＯ２がそれぞれ端子５、６にスルーで出力される。ＶＯ１、ＶＯ２の高振幅のＨｉｇｈ、Ｌｏｗ、すなわち第２、第３の制御信号Ｓ３、４の高振幅のＨｉｇｈ、Ｌｏｗに応答してスイッチＳＷ２４はオンし、スイッチＳＷ２３はオフする。第１の出力端子３の高振幅のＨｉｇｈレベル（ＶＥ２）をゲートに受けるＰチャネルＭＯＳトランジスタＭ３はオフし、スイッチＳＷ２２、ＳＷ２４がオンとなっても、第２の出力端子４は高振幅のＬｏｗレベル（ＶＥ１）に保持される。第１の出力端子３の高振幅のＬｏｗレベル（ＶＥ１）をゲートに受けるＰチャネルＭＯＳトランジスタＭ４はオンし、第１の出力端子３の電圧ＶＯ１は、オン状態のスイッチＳＷ２１を介して、高振幅のＨｉｇｈレベル（ＶＥ２）に保持される。すなわち、第２の期間Ｔ２（期間ｔ１−ｔ２）では、第１、第２の出力端子３、４の電圧ＶＯ１、ＶＯ２はそれぞれ高振幅のＨｉｇｈレベル（ＶＥ２）、Ｌｏｗレベル（ＶＥ１）に安定に保持される。
【０１５０】
次に、時刻ｔ２では、ラッチ部３０が高振幅のＨｉｇｈレベル（ＶＥ２）のＶＯ１を検出し、高振幅のＨｉｇｈの第２の制御信号Ｓ３により、第１の期間Ｔ１（期間ｔ２−ｔ３）において、第１の出力端子３と第２の電源端子Ｅ２間のスイッチＳＷ２３を切断する。このとき、制御信号Ｓ４は、低振幅のＬｏｗとされ、スイッチＳＷ２４はオン状態とされる。前述したように、第１の期間Ｔ１（期間ｔ２−ｔ３）において、高振幅のＨｉｇｈの第１の制御信号Ｓ０により、スイッチＳＷ２１、ＳＷ２２はともにオフとされる。
【０１５１】
この後の時刻ｔｄ１で、入力信号ｖｉ１、ｖｉ２がそれぞれ低振幅のＬｏｗレベル（ＶＥ３）、Ｈｉｇｈレベル（ＶＥ４）に変化すると、第１のレベルシフタ１０のＮチャネルＭＯＳトランジスタＭ２は、第１の出力端子３の電圧ＶＯ１を高振幅のＨｉｇｈレベル（ＶＥ２）からＬｏｗレベル（ＶＥ１）に変化（放電）させる。
【０１５２】
また、この第１のレベルシフタ１０の動作に応答して、第１の出力端子３の電位をゲートに受ける、レベルシフト部２０ＣのＰチャネルＭＯＳトランジスタＭ３がオンし、スイッチＳＷ２４を介して、第２の出力端子４の電圧ＶＯ２を高振幅のＬｏｗレベル（ＶＥ１）からＨｉｇｈレベル（ＶＥ２）に変化（充電）させる。なお、第１のレベルシフタ１０のＮチャネルＭＯＳトランジスタＭ１、Ｍ２の放電能力が比較的小さい場合でも、第１の出力端子３と第２の電源端子（Ｅ２）間のスイッチＳＷ２３がオフとされているため、第１のレベルシフタ１０のＮチャネルＭＯＳトランジスタＭ２は、速やかに第１の出力端子３を高振幅のＬｏｗレベル（ＶＥ１）に駆動することができる。
【０１５３】
時刻ｔ３で、第１の期間Ｔ１が終了し、第１の制御信号Ｓ０は高振幅のＬｏｗレベル（ＶＥ１）となり、スイッチＳＷ２１、ＳＷ２２はオンに設定され、第１の出力端子３と第２の電源端子Ｅ２間の電流経路の切断は解除され、第２の電源端子Ｅ２と第１、第２の出力端子３、４はそれぞれ導通状態又は導通可能状態とされる。また、第１の制御信号Ｓ０が高振幅のＬｏｗレベル（ＶＥ１）となり、スイッチＳＷ３１、ＳＷ３２がオンし、スイッチＳＷ２３のゲートには、第２の制御信号Ｓ３のＬｏｗレベル（第１の出力端子３の電圧ＶＯ１の高振幅Ｌｏｗレベル（ＶＥ１）に対応）が印加され、スイッチＳＷ２３はオンする。一方、スイッチＳＷ２４には、第３の制御信号Ｓ４の高振幅のＨｉｇｈレベル（第２の出力端子４の電圧ＶＯ２の高振幅のＨｉｇｈレベル（ＶＥ２）に対応）が印加され、オフする。
【０１５４】
第２の期間Ｔ２（期間ｔ３−ｔ４）では、第１、第２の出力端子３、４の電圧ＶＯ１、ＶＯ２はそれぞれ高振幅のＬｏｗレベル（ＶＥ１）、Ｈｉｇｈレベル（ＶＥ２）に安定に保持される。
【０１５５】
次に、時刻ｔ４では、ラッチ部３０が高振幅のＨｉｇｈレベル（ＶＥ２）にある第２の出力端子４の電圧ＶＯ２を検出し、高振幅のＨｉｇｈレベルの制御信号Ｓ４により、第１の期間Ｔ１（期間ｔ４−ｔ５）において、第２の出力端子４と第２の電源端子Ｅ２間のスイッチＳＷ２４をオフとする。このとき、ラッチ部３０からの高振幅のＬｏｗレベル（ＶＥ１）の第２の制御信号Ｓ３により、スイッチＳＷ２３はオン状態とされる。また時刻ｔ４で第１の制御信号Ｓ０が高振幅のＨｉｇｈ（ＶＥ２）となり、スイッチＳＷ２１、ＳＷ２２はともにオフとされる。
【０１５６】
この後の時刻ｔｄ２において、入力信号ｖｉ１、ｖｉ２がそれぞれ低振幅のＬｏｗレベル（ＶＥ３）、Ｈｉｇｈレベル（ＶＥ４）のまま維持される場合、第１のレベルシフタ１０のＮチャネルＭＯＳトランジスタＭ２は、第１の出力端子３を高振幅のＬｏｗレベル（ＶＥ１）のまま駆動する。このとき第２の出力端子４と第２の電源端子Ｅ２間が切断されているため、レベルシフト部２０Ｃにおいて、第２の出力端子４の充電動作は行われず、寄生容量によって、第２の出力端子４は高振幅のＨｉｇｈレベル（ＶＥ２）に保持される。
【０１５７】
時刻ｔ５で、第１の期間Ｔ１が終了し、第１の制御信号Ｓ０は高振幅のＬｏｗ（ＶＥ１）となり、スイッチＳＷ２１、ＳＷ２２はオンとされ、第２の出力端子４と第２の電源端子Ｅ２間の電流経路の切断は解除され、第２の電源端子Ｅ２と第１、第２の出力端子３、４はそれぞれ導通状態又は導通可能状態とされる。第２の期間Ｔ２（期間ｔ５−ｔ６）では、第１、第２の出力端子３、４の電圧ＶＯ１、ＶＯ２はそれぞれ高振幅のＬｏｗレベル（ＶＥ１）、Ｈｉｇｈレベル（ＶＥ２）に安定に保持される。
【０１５８】
なお、図７、図８に代表される上記実施例において、第１のレベルシフタ１０のＮチャネルＭＯＳトランジスタＭ２、Ｍ１は、第１の期間Ｔ１において、第２の電源端子Ｅ２と切断された第１、第２の出力端子３、４の一方を速やかに放電する能力を備えていれば良く、比較的小さい素子サイズで構成できる。一方、レベルシフト部２０ＣのＰチャネルＭＯＳトランジスタＭ４、Ｍ３は、第１の期間Ｔ１において、入力信号ｖｉ１、ｖｉ２によってオフとされたＮチャネルＭＯＳトランジスタＭ２又はＭ１が接続される第１、第２の出力端子３、４の一方を速やかに充電する能力を備えていれば良く、比較的小さい素子サイズで構成してもよい。さらに、第１のスイッチ２０ＡのスイッチＳＷ２１、ＳＷ２２、第２のスイッチ２０ＢのスイッチＳＷ２３、ＳＷ２４及びラッチ部３０のスイッチＳＷ３１、ＳＷ３２も十分小さい素子サイズで構成してもよい。このため、上記実施例によれば、レベルシフタ回路の動作の高速化と省面積化を可能としている。
【０１５９】
また、上記実施例において、第１、第２の出力端子３、４の出力電圧ＶＯ１、ＶＯ２の電圧レベルの変化は、第１の制御信号Ｓ０が高振幅のＨｉｇｈレベル（ＶＥ２）とされる第１の期間Ｔ１内の時刻ｔｄ０、ｔｄ１における入力信号ｖｉ１、ｖｉ２の電圧レベルの変化に応じて速やかに行われる。すなわち、本発明のレベルシフト回路は、第１の制御信号Ｓ０の電圧レベル変化の速さ（立上りや立下り時間）に依存せず、高速なレベルシフト動作が可能である。このため、制御信号発生回路９０で生成する第１の制御信号Ｓ０は、必ずしも高速な（立上りや立下り時間が速い）信号でなくともよく、既存のレベルシフト回路等で生成した信号を用いることができる。
【０１６０】
＜実施例１−６＞
図１０は、図１に示した前記実施例における第１のレベルシフタ１０の別の構成例を示す図である。図１０において、レベルシフタ１０は、ソースが第１の電源端子Ｅ１に接続されゲートにバイアス電圧ＶＢ１を受けるＮチャネルＭＯＳトランジスタＭ９（電流源）と、共通ソースがＮチャネルＭＯＳトランジスタＭ９のドレインに接続された差動対（ＮチャネルＭＯＳトランジスタＭ１、Ｍ２）を備えている。本実施例において、好ましくは、差動対Ｍ１、Ｍ２のゲートに入力される低振幅の入力信号ｖｉ１、ｖｉ２は、差動対トランジスタＭ１、Ｍ２の一方がオンのとき他方がオフとなるように、その振幅（ＶＥ３、ＶＥ４）が設定される。差動対トランジスタＭ１、Ｍ２のドレインは、レベルシフタ２０を介して、第２の電源端子Ｅ２に接続される。第１のレベルシフト回路１０以外の構成は、前記実施例と同様であるため説明は省略する。
【０１６１】
＜実施例１−７＞
図１１は、図７の第２のレベルシフタ２０、図７のラッチ部３０、及び図１０の第１のレベルシフタ１０の構成を適用したレベルシフト回路の具体例の構成を示す図である。図１１に示した回路の動作は、図９に示したものと同様であるため、説明は省略する。
【０１６２】
同様にして、図８の第２のレベルシフタ２０、図８のラッチ部３０、及び図１０の第１のレベルシフタ１０の構成を適用してもよいことは勿論である。この場合、図１１において、第２のレベルシフタ２０が図８の第２のレベルシフタ２０となる。
【０１６３】
＜実施例１−８＞
図１２は、図１に示した前記実施例において、ラッチ部３０を、図６とは別の構成とした例を示す図である。第１、第２のレベルシフタ１０、２０は、前記各実施例で説明した回路構成が用いることができるため、その説明は省略する。
【０１６４】
本実施例において、制御信号発生回路９０は、高振幅の第１の制御信号Ｓ０（前記各実施例の第１の制御信号Ｓ０と同一）のほか、第１の制御信号Ｓ０の相補信号Ｓ０Ｂを出力する。
【０１６５】
ラッチ部３０は、
一端が出力端子３に接続され、制御信号発生回路９０からの第１の制御信号Ｓ０によってオン・オフ制御されるスイッチＳＷ３３と、
一端が出力端子４に接続され、第１の制御信号Ｓ０によってオン・オフ制御されるスイッチＳＷ３５と、
スイッチＳＷ３３の他端に入力が接続されたインバータ３７と、
インバータ３７の出力を入力するインバータ３８と、
インバータ３８の出力とインバータ３７の入力の間に接続され、制御信号Ｓ０Ｂ（第１の制御信号Ｓ０の相補信号）によってオン・オフ制御されるスイッチＳＷ３４と、
スイッチＳＷ３５の他端に入力が接続されたインバータ３９と、
インバータ３９の出力を入力するインバータ４０と、
インバータ４０の出力とインバータ３９の入力の間に接続され、制御信号Ｓ０Ｂ（第１の制御信号Ｓ０の相補信号）によってオン・オフ制御されるスイッチＳＷ３６と、
を備え、インバータ３７、３９の出力は端子６、５に接続され、第２、第３の制御信号Ｓ４、Ｓ３としてレベルシフタ２０に入力される。
【０１６６】
インバータ３７、３８、３９、４０の電源電圧はＶＥ２、ＶＥ１とされ高振幅の信号を入力、出力する。
【０１６７】
スイッチＳＷ３３、ＳＷ３５は、第１の期間Ｔ１（第１の制御信号Ｓ０は高振幅のＨｉｇｈ）のときオフとされ、第２の期間Ｔ２（第１の制御信号Ｓ０は高振幅のＬｏｗ）のときオンとされる。
【０１６８】
スイッチＳＷ３４、ＳＷ３６は、第１の期間Ｔ１（第１の制御信号Ｓ０Ｂは高振幅のＬｏｗ）のときオンとされ、第２の期間Ｔ２（第１の制御信号Ｓ０Ｂは高振幅のＨｉｇｈ）のときオフとされる。
【０１６９】
インバータ３７、３８は、フリップフロップを構成し、スイッチＳＷ３３がオフ、ＳＷ３４がオンのとき（第１の期間Ｔ１）、スイッチＳＷ３３がオフとなる直前（第１の期間Ｔ１の開始時点）の第１の出力端子３の値を保持し、インバータ３７はスイッチＳＷ３３がオフとなる直前（第１の期間Ｔ１の開始時点）の第１の出力端子３の反転値を端子６に出力する。一方、スイッチＳＷ３３がオン、ＳＷ３４がオフのとき（第２の期間Ｔ２）、インバータ３７は、第１の出力端子３の反転値を端子６に出力する（反転出力のスルーラッチ回路を構成する）。
【０１７０】
インバータ３９、４０はフリップフロップを構成し、スイッチＳＷ３５がオフ、ＳＷ３６がオンのとき（第１の期間Ｔ１）、スイッチＳＷ３５がオフとなる直前（第１の期間Ｔ１の開始時点）の第２の出力端子４の値を保持し、インバータ３９は、スイッチＳＷ３５がオフとなる直前（第１の期間Ｔ１の開始時点）の第２の出力端子４の反転値を端子５に出力する。一方、スイッチＳＷ３５がオン、ＳＷ３６がオフのとき（第２の期間Ｔ２）、インバータ３９は、第２の出力端子４の反転値を端子５に出力する。
【０１７１】
図１３は、図１２の動作の一例を示す図である。図１３には、入力信号がデータ信号等の所定の周期で入力される場合の一例が例示されており、図１２の端子１、２の電圧ｖｉ１（実線）、ｖｉ２（破線）、出力端子３、４の電圧ＶＯ１（実線）、ＶＯ２（破線）の電圧波形と、制御信号Ｓ３（実線）とＳ４（破線）の電圧波形、第１の制御信号Ｓ０（実線）とＳ０Ｂ（破線）の電圧波形、スイッチＳＷ３４、ＳＷ３６、ＳＷ３３、ＳＷ３５のオン・オフと、第１、第２の期間（Ｔ１、Ｔ２）の制御タイミング、データ期間のタイミング関係が示されている。電圧レベルの関係は、ＶＥ２＞ＶＥ４＞ＶＥ３≧ＶＥ１とし、ＶＥ２側を高電位、ＶＥ１側を低電位とする。また、３つのデータ期間ＴＤ１、ＴＤ２、ＴＤ３において、振幅がＶＥ３とＶＥ４で規定される入力信号ｖｉ１は、期間ＴＤ１でＨｉｇｈレベル（ＶＥ４）、期間ＴＤ２及びＴＤ３でＬｏｗレベル（ＶＥ３）とする。入力信号ｖｉ２はｖｉ１の逆相信号とする。
【０１７２】
図１３に示す例では、第１の制御信号Ｓ０の相補信号Ｓ０Ｂが、ラッチ部３０に入力する。図１２のラッチ部３０から出力される第２、第３の制御信号Ｓ３、Ｓ４は、図９と同じになり、図６のラッチ部３０と同様の作用が実現できる。
【０１７３】
初期状態の時刻ｔ０で、入力信号ｖｉ１、ｖｉ２はそれぞれ低振幅のＬｏｗレベル（ＶＥ３）、Ｈｉｇｈレベル（ＶＥ４）とし、第１、第２の出力端子３、４の出力信号ＶＯ１、ＶＯ２は高振幅のＬｏｗレベル（ＶＥ１）、Ｈｉｇｈレベル（ＶＥ２）とする。ここで、ラッチ部３０が、第１の期間Ｔ１の開始時（ｔ０）に、第１の制御信号Ｓ０の高振幅のＨｉｇｈへの立ち上がりを受けて、スイッチＳＷ３３、ＳＷ３５がオフとなる直前の第１、第２の出力端子３、４の電圧ＶＯ１、ＶＯ２を検出し、制御信号Ｓ４、Ｓ３が高振幅のＨｉｇｈ、Ｌｏｗとなる。第１の期間（期間ｔ０−ｔ１）において、第１の制御信号Ｓ０によりスイッチＳＷ３３、ＳＷ３５がオフ、制御信号Ｓ０ＢによりスイッチＳＷ３４、ＳＷ３６がオンとなると、インバータ３７、３８、インバータ３９、４０はそれぞれフリップフロップを構成し、スイッチＳＷ３３、ＳＷ３５がオフとなる直前の値を保持する。第１の期間Ｔ１（期間ｔ０−ｔ１）において、第２のレベルシフタ２０において、第２の出力端子４と第２の電源端子Ｅ２間の電流経路が切断される。
【０１７４】
この後、時刻ｔｄ１で、入力信号ｖｉ１、ｖｉ２がそれぞれ低振幅のＨｉｇｈレベル（ＶＥ４）、Ｌｏｗレベル（ＶＥ３）に変化すると、第１のレベルシフタ１０は、第２の出力端子４の電圧ＶＯ２を高振幅のＨｉｇｈレベル（ＶＥ２）からＬｏｗレベル（ＶＥ１）に変化（放電）させる。また、第１のレベルシフタ１０の動作に応答して、第２のレベルシフタ２０は、第１の出力端子３の電圧ＶＯ１を高振幅のＬｏｗレベル（ＶＥ１）からＨｉｇｈレベル（ＶＥ２）に変化（充電）させる。なお、入力信号ｖｉ１、ｖｉ２の振幅が小さく、第１のレベルシフタ１０の放電能力が比較的小さい場合でも、第１の期間Ｔ１では、第２の出力端子４と第２の電源端子Ｅ２間が切断されているため、第１のレベルシフタ１０は、速やかに、第２の出力端子４を低振幅のＬｏｗレベル（ＶＥ１）に駆動することができる。
【０１７５】
時刻ｔ１で、第１の期間Ｔ１が終了し、第２のレベルシフタ２０における第２の出力端子４と第２の電源端子Ｅ２間の電流経路の切断は解除される。
【０１７６】
第２の期間Ｔ２（期間ｔ１−ｔ２）では、第１の制御信号Ｓ０とその相補信号Ｓ０Ｂはそれぞれ高振幅のＬｏｗ、Ｈｉｇｈとなり、スイッチＳＷ３３、ＳＷ３５はオン、スイッチＳＷ３４、ＳＷ３６はオフとされ、ラッチ部３０は、第１、第２の出力端子３、４の電圧ＶＯ１、ＶＯ２の反転信号をスルーで端子６、５に出力する。第１、第２の出力端子３、４はそれぞれ高振幅のＨｉｇｈレベル（ＶＥ２）、Ｌｏｗレベル（ＶＥ１）に安定に保持される。
【０１７７】
次に、時刻ｔ２では、第１の制御信号Ｓ０の高振幅のＨｉｇｈへの立ち上がりを受けてスイッチＳＷ３３、ＳＷ３５がオフとなる直前の第１、第２の出力端子３、４の電圧ＶＯ１、ＶＯ２を検出し、制御信号Ｓ４、Ｓ３が高振幅のＨｉｇｈ、Ｌｏｗとなる。第１の期間（期間ｔ２−ｔ３）において、第１の制御信号Ｓ０によりスイッチＳＷ３３、ＳＷ３５がオフ、制御信号Ｓ０ＢによりスイッチＳＷ３４、ＳＷ３６がオンとなると、インバータ３７、３８、インバータ３９、４０はそれぞれフリップフロップを構成し、スイッチＳＷ３３、ＳＷ３５がオフとなる直前の値を保持する。ラッチ部３０が高振幅のＨｉｇｈレベル（ＶＥ２）にある第１の出力端子３を検出し、第２、第３の制御信号Ｓ３、Ｓ４により、第１の期間Ｔ１（期間ｔ２−ｔ３）において、第２のレベルシフタ２０の第１の出力端子３と第２の電源端子Ｅ２間の電流経路を切断する。
【０１７８】
この後の時刻ｔｄ１で、入力信号ｖｉ１、ｖｉ２がそれぞれ低振幅のＨｉｇｈレベル（ＶＥ４）、Ｌｏｗレベル（ＶＥ３）に変化すると、第１のレベルシフタ１０は、第１の出力端子３の電圧レベルＶＯ１を高振幅のＨｉｇｈレベル（ＶＥ２）からＬｏｗレベル（ＶＥ１）に変化（放電）させる。また、この第１のレベルシフタ１０の動作に応答して、第２のレベルシフタ２０は、第２の出力端子４の電圧レベルＶＯ２を高振幅のＬｏｗレベル（ＶＥ１）からＨｉｇｈレベル（ＶＥ２）に変化（充電）させる。なお、第１のレベルシフタ１０の放電能力が比較的小さい場合でも、期間ｔ２−ｔ３からなる第１の期間Ｔ１において、第１の出力端子３と第２の電源Ｅ端子（Ｅ２）間の電流経路が切断されているため、第１のレベルシフタ１０は、速やかに、第１の出力端子３を高振幅のＬｏｗレベル（ＶＥ１）に駆動することができる。
【０１７９】
時刻ｔ３で、第１の期間Ｔ１が終了し、第２のレベルシフタ２０における第１の出力端子３と第２の電源端子Ｅ２間の電流経路の切断は解除される。
【０１８０】
第２の期間Ｔ２（期間ｔ３−ｔ４）では、第１の制御信号Ｓ０とその相補信号Ｓ０Ｂはそれぞれ高振幅のＬｏｗ、Ｈｉｇｈとなり、スイッチＳＷ３３、ＳＷ３５はオン、スイッチＳＷ３４、ＳＷ３６はオフとされ、ラッチ部３０は、第１、第２の出力端子３、４の電圧ＶＯ１、ＶＯ２の反転信号をスルーで端子６、５に出力する。第１、第２の出力端子３、４はそれぞれ高振幅のＬｏｗレベル（ＶＥ１）、Ｈｉｇｈレベル（ＶＥ２）に安定に保持される。
【０１８１】
次に、時刻ｔ４では、第１の制御信号Ｓ０の高振幅のＨｉｇｈへの立ち上がりを受けてスイッチＳＷ３３、ＳＷ３５がオフとなる直前の第１、第２の出力端子３、４の電圧ＶＯ１、ＶＯ２を検出し、制御信号Ｓ４、Ｓ３はそれぞれ高振幅のＨｉｇｈ、Ｌｏｗとなる。第１の期間（期間ｔ４−ｔ５）において、第１の制御信号Ｓ０によりスイッチＳＷ３３、ＳＷ３５がオフ、制御信号Ｓ０ＢによりスイッチＳＷ３４、ＳＷ３６がオンとなると、インバータ３７、３８、インバータ３９、４０はそれぞれフリップフロップを構成し、スイッチＳＷ３３、ＳＷ３５がオフとなる直前の値を保持する。ラッチ部３０がＨｉｇｈレベル（ＶＥ２）にある第２の出力端子４を検出し、第２、第３の制御信号Ｓ３、Ｓ４により、第１の期間Ｔ１（期間ｔ４−ｔ５）において、第２のレベルシフタ２０における第２の出力端子４と第２の電源端子Ｅ２間の電流経路を切断する。
【０１８２】
この後の時刻ｔｄ２において、入力信号ｖｉ１、ｖｉ２がそれぞれ低振幅のＬｏｗレベル（ＶＥ３）、Ｈｉｇｈレベル（ＶＥ４）のまま維持される場合、第１のレベルシフタ１０は、第１の出力端子３を高振幅のＬｏｗレベル（ＶＥ１）のまま駆動する。この期間（ｔ４−ｔ５）、第２の出力端子４と第２の電源端子Ｅ２間の電流経路は切断されているため、第２のレベルシフタ２０において、第２の出力端子４の充電動作は行われず、寄生容量によって、第２の出力端子４は高振幅のＨｉｇｈレベル（ＶＥ２）に保持される。
【０１８３】
時刻ｔ５で、第１の期間Ｔ１が終了し、第２のレベルシフタ２０における第２の出力端子４と電源端子Ｅ２間の切断は解除される。
【０１８４】
第２の期間Ｔ２（期間ｔ５−ｔ６）では、第１の制御信号Ｓ０とその相補信号Ｓ０Ｂはそれぞれ高振幅のＬｏｗ、Ｈｉｇｈとなり、スイッチＳＷ３３、ＳＷ３５はオン、スイッチＳＷ３４、ＳＷ３６はオフとされ、ラッチ部３０は、第１、第２の出力端子３、４の電圧の反転信号をスルーで端子６、５に出力する。第１、第２の出力端子３、４はそれぞれ高振幅のＬｏｗレベル（ＶＥ１）、Ｈｉｇｈレベル（ＶＥ２）に安定に保持される。
【０１８５】
同一値のデータが複数データサイクルに亘って連続する第１の期間Ｔ１（期間ｔ４−ｔ５）では、高振幅のＨｉｇｈレベル（ＶＥ２）の第２の出力端子４が寄生容量で保持される状態となるが、第１の期間Ｔ１は、短い期間であり、ノイズ等の影響で、第２の出力端子４の論理レベルが変動し誤動作するという可能性はほとんどない（回避される）。
【０１８６】
＜実施例１−９＞
図１４は、図１のラッチ部３０の別の構成例を示す図である。図１４を参照すると、ラッチ部３０は、図１２の構成のラッチに加えて、電源ＶＥ２、ＶＥ１で駆動されるＮＯＲ回路４１、４２を備えている。すなわち、インバータ３７の出力信号と制御信号Ｓ０Ｂ（制御信号Ｓ０の相補信号）を２つの入力端子に受け、出力端子が端子５に接続され第２の制御信号Ｓ３を、第２のレベルシフタ２０のスイッチＳＷ２３に供給するＮＯＲ回路４１と、インバータ３９の出力と制御信号Ｓ０Ｂを２つの入力端子に受け、出力端子が端子６に接続され、第３の制御信号Ｓ４を第２のレベルシフタ２０のスイッチＳＷ２４に供給するＮＯＲ回路４２と、を備えている。
【０１８７】
第２のレベルシフタ２０のスイッチＳＷ２３、ＳＷ２４は、ラッチ部３０のＮＯＲ回路４１、４２からそれぞれ出力される第２、第３の制御信号Ｓ３、Ｓ４がＬｏｗのときオンし、Ｈｉｇｈのときオフする。スイッチＳＷ２３、ＳＷ２４は、例えば図１５に示すように、ソースが第２の電源端子Ｅ１に共通に接続され、ドレインが端子７１、７２にそれぞれ接続されたＰチャネルＭＯＳトランジスタよりなる。
【０１８８】
ＮＯＲ回路４１、４２は、制御信号Ｓ０Ｂが高振幅のＬｏｗの期間だけ（第１の期間Ｔ１）、インバータ３７、３９の出力を反転した信号を端子５、６にそれぞれ出力し、制御信号Ｓ０Ｂが高振幅のＨｉｇｈの期間（第２の期間Ｔ２）には、高振幅の固定値Ｌｏｗを端子５、６に出力する。ＮＯＲ回路４１、４２からそれぞれ出力される第２、第３の制御信号Ｓ３、Ｓ４は、第１の期間Ｔ１だけ、第１の期間Ｔ１開始時点の出力端子３、４の電圧レベルをラッチした電圧レベルがそれぞれ出力され、第２の期間Ｔ２中は、制御信号Ｓ３、Ｓ４はともに高振幅のＬｏｗに保持され、スイッチＳＷ２３、ＳＷ２４はともにオン状態とされる。
【０１８９】
より詳細には、第１の制御信号Ｓ０が高振幅のＨｉｇｈのとき（第１の期間Ｔ１）、インバータ３７、３９は、スイッチＳＷ３３、ＳＷ３５がオフとなる直前の第１、第２の出力端子３、４の電圧ＶＯ１、ＶＯ２を、フリップフロップ（３７、３８）、（３９、４０）でそれぞれラッチした値の反転値を、ＮＯＲ回路４１、４２にそれぞれ出力する。例えばスイッチＳＷ３３、ＳＷ３５がオフとなる直前（第１の期間Ｔ１の開始時）の第１、第２の出力端子３、４の電圧ＶＯ１、ＶＯ２がそれぞれ高振幅のＬｏｗレベル（ＶＥ１）、Ｈｉｇｈレベル（ＶＥ２）の場合、インバータ３７、３９はそれぞれ高振幅のＨｉｇｈレベル（ＶＥ２）、Ｌｏｗレベル（ＶＥ１）を出力する。第１の制御信号Ｓ０が高振幅のＨｉｇｈのとき、制御信号Ｓ０Ｂは高振幅のＬｏｗであり、ＮＯＲ回路４１、４２は、インバータとして機能し、ＮＯＲ回路４１、４２からの第２、第３の制御信号Ｓ３、Ｓ４はそれぞれ高振幅のＨｉｇｈ、Ｌｏｗとなる。したがって、第２のレベルシフタ２０では、スイッチＳＷ２４がオフ、スイッチＳＷ２３がオンとされる。一方、第１の制御信号Ｓ０が高振幅のＬｏｗのとき（第２の期間Ｔ２）は、前述したように、ＮＯＲ回路４１、４２からの第２、第３の制御信号Ｓ３、Ｓ４はともに高振幅のＬｏｗとなり、第２のレベルシフタ２０では、スイッチＳＷ２３、ＳＷ２４がともにオンとされる。
【０１９０】
図３、図４を参照して説明した構成においては、スイッチＳＷ２３、ＳＷ２４は、第１、第２の出力端子３、４の電圧（第２、第３の制御信号Ｓ３、Ｓ４）に基き、第１の期間Ｔ１で一方がオフとされ、第２の期間Ｔ２では、一方がオン、他方がオフ（出力端子と第２の電源端子Ｅ２間のパスがオフ）される。第２の期間Ｔ２では、第１の制御信号Ｓ０でオン・オフ制御されるスイッチＳＷ２１、ＳＷ２２をともにオンさせることで、第１、第２の出力端子３、４と第２の電源端子Ｅ２間の電流経路を導通させている。
【０１９１】
これに対して、本実施例においては、第１の期間Ｔ１において、第２、第３の制御信号Ｓ３、Ｓ４のうち高振幅のＨｉｇｈの出力端子に対応した制御信号を高振幅のＨｉｇｈとして、スイッチＳＷ２３、ＳＷ２４の一方のスイッチをオフさせ他方をオンとし、第２の期間Ｔ２では第２、第３の制御信号Ｓ３、Ｓ４をともに高振幅のＬｏｗとし、スイッチＳＷ２３、ＳＷ２４の両方をオン状態に設定している。レベルシフト部２０Ｃは、図７に示したゲートとドレインを交差接続させたＰチャネルＭＯＳトランジスタＭ３、Ｍ４で構成され、第１、第２の出力端子３、４のうち高振幅のＨｉｇｈレベルの一方の出力端子にゲートが接続されドレインが他方の出力端子に接続されたＰチャネルＭＯＳトランジスタはオフし、該他方の出力端子は第１のレベルシフタ１０により高振幅のＬｏｗレベル（ＶＥ１）に設定され、該他方の出力端子にゲートが接続されドレインが該一方の出力端子に接続されたＰチャネルＭＯＳトランジスタはオンし、該一方の出力端子は、高振幅のＨｉｇｈレベル（ＶＥ２）に設定される。
【０１９２】
本実施例によれば、図３、図４等で必要とされた第１のスイッチ回路２０Ａ（ＳＷ２１、ＳＷ２２）を省略可能とし、また第１のスイッチ回路２０Ａ（ＳＷ２１、ＳＷ２２）のオン・オフを制御する第１の制御信号Ｓ０を第２のレベルシフト回路２０に供給することを不要としている。図１４に示す例では、レベルシフタ２０の制御を、ラッチ部３０からの第２、第３の制御信号Ｓ３、Ｓ４のみで行い、第１の制御信号Ｓ０はレベルシフタ２０へは入力されない。
【０１９３】
＜実施例１−１０＞
図１５は、図１４のレベルシフタ２０及びラッチ部３０の構成を適用したレベルシフト回路の具体例を示す図である。なお、ラッチ部３０の構成は、図１４と同様とされるため説明は省略する。
【０１９４】
図１５を参照すると、第１のレベルシフタ１０は、ソースが第１の電源端子Ｅ１に共通接続され、ドレインが第２、第１の出力端子４、３にそれぞれ接続され、ゲートが端子１、２にそれぞれ接続されたＮチャネルＭＯＳトランジスタＭ１、Ｍ２を備えている。端子１には低振幅の入力信号ｖｉ１が印加され、端子２には低振幅の入力信号ｖｉ２（ｖｉ１の相補信号）が与えられる。
【０１９５】
第２のレベルシフタ２０は、スイッチ部２０Ｂとレベルシフト部２０Ｃを備えている。レベルシフト部２０Ｃは、ソースが端子７２、７１にそれぞれ接続され、ドレインがそれぞれ第２、第１の出力端子４、３に接続され、ゲートが、他方のトランジスタのドレイン（出力端子３、４）に交差接続されたＰチャネルＭＯＳトランジスタＭ３、Ｍ４を備えている。
【０１９６】
スイッチ部２０ＢのスイッチＳＷ２３、ＳＷ２４は、ソースが第２の電源端子Ｅ２に共通に接続され、ドレインが端子７１、７２にそれぞれ接続され、ゲートに、第２、第３の制御信号Ｓ３、Ｓ４がそれぞれ入力されるＰチャネルＭＯＳトランジスタよりなる。なお、図１５において、第２のレベルシフタ２０の構成は、スイッチ部２０Ｂが第２の電源端子Ｅ２側、レベルシフト部２０Ｃが出力端子３、４側に位置するように縦積み配置されているが、レベルシフト部２０Ｃが第２の電源端子Ｅ２側、スイッチ部２０Ｂが出力端子３、４側に位置するように縦積み配置してもよいことは勿論である。
【０１９７】
図１６は、図１４、図１５のレベルシフト回路の動作の一例を示す図である。図１６には、入力信号がデータ信号等の所定の周期で入力される場合の一例が例示されており、図１４の端子１、２の電圧ｖｉ１（実線）、ｖｉ２（破線）、出力端子３、４の電圧ＶＯ１（実線）、ＶＯ２（破線）の電圧波形と、制御信号Ｓ３（実線）とＳ４（破線）の電圧波形、スイッチＳＷ２３、ＳＷ２４のオンとオフ、第１の制御信号Ｓ０（実線）とその相補信号Ｓ０Ｂ（破線）の電圧波形、スイッチＳＷ３４、ＳＷ３６、ＳＷ３３、ＳＷ３５のオン・オフと、第１、第２の期間（Ｔ１、Ｔ２）の制御タイミング、データ期間のタイミング関係が示されている。また、図２と同様、電圧レベルの関係も、ＶＥ２＞ＶＥ４＞ＶＥ３≧ＶＥ１とし、ＶＥ２側を高電位、ＶＥ１側を低電位とする。また、３つのデータ期間ＴＤ１、ＴＤ２、ＴＤ３において、振幅がＶＥ３とＶＥ４で規定される入力信号ｖｉ１は、期間ＴＤ１でＨｉｇｈレベル（ＶＥ４）、期間ＴＤ２及びＴＤ３でＬｏｗレベル（ＶＥ３）とする。入力信号ｖｉ２はｖｉ１の逆相信号とする。
【０１９８】
図１６に示す例では、第１の制御信号Ｓ０が高振幅のＨｉｇｈレベルの期間だけ、ラッチ部３０から第２のレベルシフタ２０に第２、第３の制御信号Ｓ３、Ｓ４が供給され、第１の制御信号Ｓ０が高振幅のＬｏｗレベルの期間は、第２のレベルシフタ２０に供給される第２、第３の制御信号Ｓ３、Ｓ４は高振幅のＬｏｗレベルとされる。
【０１９９】
初期状態の時刻ｔ０で、入力信号ｖｉ１、ｖｉ２はそれぞれ低振幅のＬｏｗレベル（ＶＥ３）、Ｈｉｇｈレベル（ＶＥ４）とし、第１、第２の出力端子３、４の出力信号ＶＯ１、ＶＯ２はそれぞれ高振幅のＬｏｗレベル（ＶＥ１）、Ｈｉｇｈレベル（ＶＥ２）とする。ここで、ラッチ部３０が、第１の期間Ｔ１の開始時（ｔ０）に、第１の制御信号Ｓ０の高振幅のＨｉｇｈへの立ち上がりを受けてスイッチＳＷ３３、ＳＷ３５がオフとなる直前の第１、第２の出力端子３、４の電圧ＶＯ１、ＶＯ２を検出し、制御信号Ｓ４が高振幅のＨｉｇｈ、制御信号Ｓ３が高振幅のＬｏｗとなり、スイッチＳＷ２４がオフ、スイッチＳＷ２３がオンとなる。なお、第１の期間（期間ｔ０−ｔ１）において、第１の制御信号Ｓ０によりスイッチＳＷ３３、ＳＷ３５がオフ、制御信号Ｓ０ＢによりスイッチＳＷ３４、ＳＷ３６がオンとなると、インバータ３７、３８、インバータ３９、４０はそれぞれフリップフロップを構成し、スイッチＳＷ３３、ＳＷ３５がオフとなる直前の値を保持する。そしてＮＯＲ回路４１、４２は、インバータ３７、３８の出力の反転値を端子５、６に第２、第３の制御信号Ｓ３、Ｓ４としてそれぞれ供給する。これにより第１の期間Ｔ１（期間ｔ０−ｔ１）では、第２のレベルシフタ２０において、第２の出力端子４と第２の電源端子Ｅ２間の電流経路が切断される。
【０２００】
この後、時刻ｔｄ１で、入力信号ｖｉ１、ｖｉ２がそれぞれ低振幅のＨｉｇｈレベル（ＶＥ４）、Ｌｏｗレベル（ＶＥ３）に変化すると、第１のレベルシフタ１０は、第２の出力端子４の電圧ＶＯ２を高振幅のＨｉｇｈレベル（ＶＥ２）からＬｏｗレベル（ＶＥ１）に変化（放電）させる。また、この第１のレベルシフタ１０の動作に応答して、第２のレベルシフタ２０は、第１の出力端子３の電圧ＶＯ１を高振幅のＬｏｗレベル（ＶＥ１）からＨｉｇｈレベル（ＶＥ２）に変化（充電）させる。なお、入力信号ｖｉ１、ｖｉ２の振幅が小さく、第１のレベルシフタ１０の放電能力が比較的小さい場合でも、第１の期間Ｔ１では、第２の出力端子４と第２の電源端子Ｅ２間が切断されているため、第１のレベルシフタ１０は、速やかに、第２の出力端子４を高振幅のＬｏｗレベル（ＶＥ１）に駆動することができる。
【０２０１】
時刻ｔ１で、第１の期間Ｔ１が終了し、制御信号Ｓ０Ｂが高振幅のＨｉｇｈとなると、ＮＯＲ回路４１、４２の出力は高振幅のＬｏｗに固定され、これにより第２のレベルシフタ２０におけるスイッチＳＷ２４はオフは解除される。
【０２０２】
第２の期間Ｔ２（期間ｔ１−ｔ２）では、第１の制御信号Ｓ０は高振幅のＬｏｗ、Ｓ０Ｂは高振幅のＨｉｇｈとなり、スイッチＳＷ３３、ＳＷ３５はオン、スイッチＳＷ３４、ＳＷ３６はオフとされる。ラッチ部３０は、第１、第２の出力端子３、４の電圧の反転信号をスルーでＮＯＲ回路４１、４２に入力するが、制御信号Ｓ０Ｂの高振幅のＨｉｇｈを受けるＮＯＲ回路４１、４２の出力は高振幅のＬｏｗに固定される。第２、第３の制御信号Ｓ３、Ｓ４のＬｏｗを受け、第２のレベルシフタ２０のスイッチＳＷ２３、ＳＷ２４はともにオンとされ、第１、第２の出力端子３、４と第２の電源端子Ｅ２間の電流経路は導通状態又は導通可能状態となる。第１、第２の出力端子３、４はそれぞれ高振幅のＨｉｇｈレベル（ＶＥ２）、Ｌｏｗレベル（ＶＥ１）に安定に保持される。
【０２０３】
次に、時刻ｔ２では、第１の制御信号Ｓ０の高振幅のＨｉｇｈへの立ち上がりを受けてスイッチＳＷ３３、ＳＷ３５がオフとなる直前の第１、第２の出力端子３、４の電圧ＶＯ１、ＶＯ２を検出し、ＮＯＲ回路４１からの制御信号Ｓ３が高振幅のＨｉｇｈ、ＮＯＲ回路４２からの制御信号Ｓ４が高振幅のＬｏｗとなる。第１の期間（期間ｔ２−ｔ３）において、第１の制御信号Ｓ０によりスイッチＳＷ３３、ＳＷ３５がオフ、制御信号Ｓ０ＢによりスイッチＳＷ３４、ＳＷ３６がオンとなると、インバータ３７、３８、インバータ３９、４０はそれぞれフリップフロップを構成し、スイッチＳＷ３３、ＳＷ３５がオフとなる直前の値を保持する。ラッチ部３０が高振幅のＨｉｇｈレベル（ＶＥ２）にある第１の出力端子３を検出し、第２、第３の制御信号Ｓ３、Ｓ４により、第１の期間Ｔ１（期間ｔ２−ｔ３）において、第２のレベルシフタ２０の第１の出力端子３と第２の電源端子Ｅ２間のスイッチＳＷ２３をオフとする。スイッチＳＷ２４はオン状態に保持される。
【０２０４】
この後の時刻ｔｄ１で、入力信号ｖｉ１、ｖｉ２がそれぞれ低振幅のＨｉｇｈレベル（ＶＥ４）、Ｌｏｗレベル（ＶＥ３）に変化すると、第１のレベルシフタ１０は、第１の出力端子３の電圧レベルＶＯ１を高振幅のＨｉｇｈレベル（ＶＥ２）からＬｏｗレベル（ＶＥ１）に変化（放電）させる。また、この第１のレベルシフタ１０の動作に応答して、第２のレベルシフタ２０は、第２の出力端子４の電圧レベルＶＯ２を高振幅のＬｏｗレベル（ＶＥ１）からＨｉｇｈレベル（ＶＥ２）に変化（充電）させる。なお、第１のレベルシフタ１０の放電能力が比較的小さい場合でも、第１の期間Ｔ１（期間ｔ２−ｔ３）において、第１の出力端子３と第２の電源Ｅ端子（Ｅ２）間の電流経路が切断されているため、第１のレベルシフタ１０は、速やかに第１の出力端子３をＬｏｗレベル（ＶＥ１）に駆動することができる。
【０２０５】
時刻ｔ３で、第１の期間Ｔ１が終了し、制御信号Ｓ０Ｂが高振幅のＨｉｇｈとなると、ＮＯＲ回路４１、４２の出力は高振幅のＬｏｗに固定され、これにより第２のレベルシフタ２０における第１の出力端子３と第２の電源端子Ｅ２間のスイッチＳＷ２３のオフは解除される。
【０２０６】
第２の期間Ｔ２（期間ｔ３−ｔ４）では、第１の制御信号Ｓ０とその相補信号Ｓ０Ｂはそれぞれ高振幅のＬｏｗ、Ｈｉｇｈとなり、スイッチＳＷ３３、ＳＷ３５はオン、スイッチＳＷ３４、ＳＷ３６はオフとされる。ラッチ部３０は、第１、第２の出力端子３、４の電圧ＶＯ１、ＶＯ２の反転信号をそれぞれスルーでＮＯＲ回路４１、４２に入力するが、制御信号Ｓ０Ｂの高振幅のＨｉｇｈを受けるＮＯＲ回路４１、４２の出力はともに高振幅のＬｏｗに固定される。第２、第３の制御信号Ｓ３、Ｓ４の高振幅のＬｏｗを受け、スイッチＳＷ２３、ＳＷ２４はオンとされ、第１、第２の出力端子３、４と第２の電源端子Ｅ２間の電流経路は導通状態又は導通可能状態となる。第１、第２の出力端子３、４はそれぞれ高振幅のＬｏｗレベル（ＶＥ１）、Ｈｉｇｈレベル（ＶＥ２）に安定に保持される。
【０２０７】
次に、時刻ｔ４では、第１の制御信号Ｓ０の高振幅のＨｉｇｈへの立ち上がりを受けてスイッチＳＷ３３、ＳＷ３５がオフとなる直前の第１、第２の出力端子３、４の電圧ＶＯ１、ＶＯ２を検出し、制御信号Ｓ４は高振幅のＨｉｇｈ、制御信号Ｓ３は高振幅のＬｏｗとなる。第１の期間（期間ｔ４−ｔ５）において、第１の制御信号Ｓ０によりスイッチＳＷ３３、ＳＷ３５がオフ、制御信号Ｓ０ＢによりスイッチＳＷ３４、ＳＷ３６がオンとなると、インバータ３７、３８、インバータ３９、４０はそれぞれフリップフロップを構成し、スイッチＳＷ３３、ＳＷ３５がオフとなる直前の値を保持する。ラッチ部３０が高振幅のＨｉｇｈレベル（ＶＥ２）にある第２の出力端子４を検出し、ＮＯＲ回路４１、４２から出力される第２、第３の制御信号Ｓ３、Ｓ４により、第１の期間Ｔ１（期間ｔ４−ｔ５）において、第２のレベルシフタ２０における第２の出力端子４と第２の電源端子Ｅ２間のスイッチＳＷ２４をオフする。スイッチＳＷ２３はオン状態とされる。
【０２０８】
この後の時刻ｔｄ２において、入力信号ｖｉ１、ｖｉ２がそれぞれ低振幅のＬｏｗレベル（ＶＥ３）、Ｈｉｇｈレベル（ＶＥ４）のまま維持される場合、第１のレベルシフタ１０は、第１の出力端子３の電圧ＶＯ１を高振幅のＬｏｗレベル（ＶＥ１）のまま駆動する。この期間（ｔ４−ｔ５）、第２のレベルシフタ２０において、第２の出力端子４と第２の電源端子Ｅ２間の電流経路は切断されているため、出力端子４の充電動作は行われず、寄生容量によって、第２の出力端子４は高振幅のＨｉｇｈレベル（ＶＥ２）に保持される。
【０２０９】
時刻ｔ５で、第１の期間Ｔ１が終了し、制御信号Ｓ０Ｂが高振幅のＨｉｇｈとなると、ＮＯＲ回路４１、４２の出力は高振幅のＬｏｗに固定され、これにより第２のレベルシフタ２０における第２の出力端子４と電源端子Ｅ２間のスイッチＳＷ２４のオフは解除される。
【０２１０】
第２の期間Ｔ２（期間ｔ５−ｔ６）では、第１の制御信号Ｓ０とその相補信号Ｓ０Ｂはそれぞれ高振幅のＬｏｗ、Ｈｉｇｈとなり、スイッチＳＷ３３、ＳＷ３５はオン、スイッチＳＷ３４、ＳＷ３６はオフとされる。ラッチ部３０は、第１、第２の出力端子３、４の電圧ＶＯ１、ＶＯ２の反転信号をそれぞれスルーでＮＯＲ回路４１、４２に入力するが、制御信号Ｓ０Ｂの高振幅のＨｉｇｈを受けるＮＯＲ回路４１、４２の出力はともに高振幅のＬｏｗに固定される。第２、第３の制御信号Ｓ３、Ｓ４の高振幅のＬｏｗを受け、スイッチＳＷ２３、ＳＷ２４はともにオンとされ、第１、第２の出力端子３、４と第２の電源端子Ｅ２間の電流経路は導通状態又は導通可能状態となる。第１、第２の出力端子３、４の電圧ＶＯ１、ＶＯ２はそれぞれ高振幅のＬｏｗレベル（ＶＥ１）、Ｈｉｇｈレベル（ＶＥ２）に安定に保持される。
【０２１１】
同一値のデータが複数のデータサイクルに亘って連続する第１の期間Ｔ１（期間ｔ４−ｔ５）では、高振幅のＨｉｇｈレベル（ＶＥ２）の第２の出力端子４が寄生容量で保持される状態となるが、第１の期間Ｔ１は短い期間であることから、ノイズ等の影響によって第２の出力端子４の論理レベルが変動し誤動作する、という可能性はほとんどない。
なお、図１５に代表される上記実施例において、第１のレベルシフタ１０のＮチャネルＭＯＳトランジスタＭ２、Ｍ１は、第１の期間Ｔ１において、第２の電源端子Ｅ２と切断された第１、第２の出力端子３、４の一方を速やかに放電する能力を備えていれば良く、比較的小さい素子サイズで構成できる。一方、レベルシフト部２０ＣのＰチャネルＭＯＳトランジスタＭ４、Ｍ３は、第１の期間Ｔ１において、入力信号ｖｉ１、ｖｉ２によってオフとされたＮチャネルＭＯＳトランジスタＭ２又はＭ１が接続される第１、第２の出力端子３、４の一方を速やかに充電する能力を備えていれば良く、比較的小さい素子サイズで構成することができる。さらに、第２のスイッチ２０ＢのスイッチＳＷ２３、ＳＷ２４及びラッチ部３０の各素子も十分小さい素子サイズで構成することができる。また、上記実施例のレベルシフト回路も、第１の制御信号Ｓ０の電圧レベル変化の速さ（立上りや立下り時間）に依存せず、高速なレベルシフト動作が可能である。このため、制御信号発生回路９０（図１４）で生成する第１の制御信号Ｓ０は、必ずしも高速（立上りや立下り時間が速い）な信号でなくともよく、既存のレベルシフト回路等で生成した信号を用いることができる。
【０２１２】
＜実施例２＞
図１７は、本発明の表示装置のロウドライバ（走査ドライバ）の構成の一実施例を示す図である。図１７は、本発明を多出力ドライバのレベルシフト回路に適用した一例を示している。図１７を参照すると、このロウドライバは、クロック信号ｃｌｋに基きスタートパルスを次段に転送するシフトレジスタ４１０と、シフトレジスタ４１０の各段の出力信号（走査信号）を差動で受けレベルシフトするレベルシフト回路４３１をシフトレジスタ４１０の各段に対応して備えたレベルシフト回路群４３０と、レベルシフト回路４３１の高振幅の出力信号をシングルエンドで受けそれぞれ対応するスキャンライン（走査線）Ｐ１、Ｐ２、・・・ＰＭに走査信号を出力するバッファ群４５０と、低振幅のｃｌｋ（クロック）、ｃｔｌ（タイミング制御信号）を入力しレベルシフト回路４３１に対して高振幅の制御信号Ｓ０（図１の第１の制御信号Ｓ０に対応する）を供給する制御信号生成回路４９０を備えている。シフトレジスタ４１０は、低電圧電源（ＶＥ３、ＶＥ４）で駆動され、レベルシフト回路群４３０とバッファ群４５０は、高電圧電源（ＶＥ１、ＶＥ２）で駆動される。
【０２１３】
図１７に示す構成は、レベルシフト（ＬＳ）回路４３１として、前記実施例１−１乃至１−７で説明したレベルシフト回路を用いている。制御信号発生回路４９０は、既存のレベルシフタを用いて各レベルシフト回路４３１に対して共通な制御信号Ｓ０を出力する。前述したように、制御信号Ｓ０の電圧レベルの立上り、立下り速度は、各レベルシフト回路４３１の動作速度に影響しない。本発明に係るレベルシフト回路を適用することで、低消費電力、高速動作のスキャンドライバを実現でき、省面積化による低コスト化も実現可能である。
【０２１４】
＜実施例３＞
図１８は、本発明の表示装置のデータドライバの構成の一実施例の構成を示す図である。図１８は、本発明を多出力ドライバのレベルシフト回路に適用した一例を示している。図１８を参照すると、クロック信号ｃｌｋを入力しラッチアドレスの選択を行うラッチタイミング信号を生成するシフトレジスタ５１０と、シフトレジスタ５１０からの出力（ラッチタイミング信号）に基き、デジタルデータをラッチするデータレジスタ／ラッチ５２０と、データレジスタ／ラッチ５２０の各段の出力データ信号を差動で受けレベルシフトするレベルシフト回路５３１を複数備えたレベルシフト回路群５３０と、レベルシフト回路群５３０の出力信号（映像データ）と、基準電圧発生回路５６０からの互いにレベルの異なる基準電圧を受け、映像データに対応する階調電圧を出力する複デジタルアナログ変換器（ＤＡＣ）５４０と、デジタルアナログ変換器（ＤＡＣ）５４０の出力電圧を受けデータ線を駆動する出力バッファ群５５０と、低振幅のｃｌｋ（クロック）、ｃｔｌ（タイミング制御信号）を入力しレベルシフト回路５３１に対して高振幅の制御信号Ｓ０（図１の第１の制御信号Ｓ０に対応する）を供給する制御信号生成回路５９０を備えている。シフトレジスタ５１０とデータレジスタ／ラッチ５２０は、低電圧電源（ＶＥ３、ＶＥ４）で駆動される。レベルシフト回路群５３０、デジタルアナログ変換器（ＤＡＣ）、出力バッファ群５５０は、高電圧電源（ＶＥ１、ＶＥ２）で駆動される。
【０２１５】
図１８に示す構成は、レベルシフト（ＬＳ）回路５３１は、データレジスタ／ラッチ５２０の出力を差動で受けており、出力信号を差動出力しており、図１０を参照して説明したレベルシフト回路を用いている。
【０２１６】
制御信号発生回路５９０は、既存のレベルシフタを用いて各レベルシフト回路５３１に共通に制御信号Ｓ０を出力する。前述したように、制御信号Ｓ０の電圧レベルの立上り、立下り時間（速度）は、各レベルシフト回路５３１の動作速度に影響しない。本発明のレベルシフト回路を適用することで、低消費電力、高速動作のデータドライバを実現でき、省面積化による低コスト化も実現可能である。
【０２１７】
＜実施例４＞
図１９は、本発明の表示装置の構成の一例を示す図である。アクティブマトリクス駆動方式の表示装置の場合、表示部９６０は、複数の画素９５０をマトリックス状に配置した半導体基板と、面全体に１つの透明な電極を形成した対向基板と、これら２枚の基板を対向させて間に表示素子を封入した構造からなる。半導体基板上には、各画素の電極へ印加する複数のレベル電圧（階調電圧）を送るデータ線９６２と、走査信号を送る走査線９６１とが格子状に配線され、走査線（走査電極線）９６１及びデータ線（データ電極線）９６２は、互いの交差部に画素９５０が配置される。パッシブマトリクス駆動方式の表示装置の場合、表示部９６０は、複数のレベル電圧（階調電圧）を送るデータ線９６２が配線された基板と、走査信号を送る走査線９６１が配線された基板を対向させて間に表示素子を封入した構造からなり、データ線９６２と走査線９６１とが交差する領域が画素９５０を構成する。
【０２１８】
アクティブマトリクス駆動方式の表示装置の場合、走査線９６１上の走査信号により、画素９５０のスイッチ（ＴＦＴ）のオン・オフを制御し、画素スイッチがオンとなるときに、当該画素９５０が接続するデータ線９６２上の映像信号（映像信号に対応した階調電圧）が画素の電極に印加され、画像を表示するものである。
【０２１９】
なお、走査信号はロウ（スキャン）ドライバ９７０より走査線９６１に供給され、また各画素への階調電圧の供給はカラム（データ）ドライバ９８０よりデータ線９６２を介して行われる。
【０２２０】
１画面分のデータの書き換えは、通常１フレーム期間（通常１／６０・秒）で行われ、各走査線で１画素行毎（ライン毎）、順次、選択され、選択期間内に、各データ線より階調電圧が供給される。表示コントローラー９４０は、ロウドライバ９７０にクロック信号、制御信号（スタートパルス）等を供給し、カラムドライバ９８０に、クロックｃｌｋ、制御信号、映像データ（低振幅デジタル信号）を供給する。
【０２２１】
本実施例の表示装置は、ロウドライバ９７０と、カラムドライバ９８０として、図１７、図１８を参照して説明したように、本発明のレベルシフト回路を備え、高振幅信号を出力する。
【０２２２】
図２０は、図１９の画素９５０の一例を示す図である。図２０（Ａ）は、パッシブマトリックス型の液晶表示部の画素９５０の構成を模式的示している。走査電極線９６１と、データ電極線９６２との交差部に挟まれる液晶素子９５３は、走査電極線９６１に印加される電圧とデータ電極線９６２に印加される電圧の差に応じて透過率が可変し、バックライト光（又は反射光）を透過させる。図２０（Ｂ）は、アクティブマトリクス型の液晶表示部の画素９５０の構成を示している。画素スイッチ（ＴＦＴ）９５１はゲートが走査線９６１に接続され、ドレインとソースの一方がデータ線９６２に接続され、ドレインとソースの他方が画素電極９６２に接続され、液晶素子９５３は画素電極９５２と対向透明電極９６４間に挟持されている。走査線９６１が高電位のとき、画素スイッチ（ＴＦＴ）９５１がオンのとき、データ線９６２の階調電圧が画素電極９５２に印加され、画素電極９６２と共通電極９５４の電位差に応じて液晶素子９５３の透過率が可変し、バックライト光（又は反射光）を透過させる。図２０（Ｃ）は、アクティブマトリクス型の有機ＥＬ（ＥｌｅｃｔｒｏＬｕｍｉｎｅｓｃｅｎｃｅ）表示部の画素９５０（電流駆動方式）の構成を示す図であり、電流駆動型とされる。画素スイッチ（ＴＦＴ）９５１はゲートが走査線９６１に接続され、ドレインとソースの一方がデータ線９６２に接続され、ドレインとソースの他方は、有機ＥＬ素子の駆動トランジスタ（ＰチャネルのＴＦＴトランジスタ）９５５のゲートに接続されている。駆動トランジスタ９５５のソースは電源９５８に接続され、ドレインはＥＬ素子９５６に接続され、ソースとゲート間に、データ信号保持用の容量９５７が接続されている。走査線９６１が高電位のとき、画素スイッチ（ＴＦＴ）９５１がオンとされ、データ線９６２の階調電圧が駆動トランジスタ９５５のゲートと容量９５７に印加され、有機ＥＬ素子９５６に電流を流し、有機ＥＬ素子９５６が発光する。
【０２２３】
なお、上記実施例で説明したレベルシフト回路は、単結晶半導体基板上にＣＭＯＳプロセス等で構成してもよい。あるいは、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）基板に形成してもよい。
【０２２４】
また、図７、図８等に示した例では、高電位側のレベルシフタ２０における充電素子をＰチャネルトランジスタで構成し、低電位側のレベルシフタ１０における放電素子をＮチャネルトランジスタで構成した例について説明したが、本発明においてトランジスタの導電型はかかる構成にのみに制限されるものでないことは勿論である。レベルシフタ２０の充電素子をＮチャネルトランジスタで構成した場合、出力電圧にＮチャネルトランジスタの閾値電圧分のドロップはあるが、応用例の如何によっては、レベルシフタ２０をＮチャネルトランジスタで構成することも可能であることを付言しておく。同様に、応用例の如何によっては、レベルシフタ１０をＰチャネルトランジスタで構成することも可能である。
【０２２５】
なお、上記の特許文献１の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせ乃至選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【０２２６】
１ 第１の入力端子
２ 第２の入力端子
３ 第１の出力端子
４ 第２の出力端子
５、６ 端子（ノード）
７ 制御端子
１０ 第１のレベルシフタ
２０ 第２のレベルシフタ
２０Ａ 第１のスイッチ部
２０Ｂ 第２のスイッチ部
２０Ｃ レベルシフト部
３０ ラッチ部
３７〜４０ インバータ
４１、４２ ＮＯＲ回路
７１、７２、７３、７４ 端子（ノード）
９０ 制御信号発生回路
４１０ シフトレジスタ
４３０ レベルシフト回路群
４３１ レベルシフト回路（ＬＳ）
４５０ バッファ
４９０ 制御信号生成回路
５１０ シフトレジスタ
５２０ データレジスタ／ラッチ
５３０ レベルシフト回路群
５３１ レベルシフト回路
５４０ ＤＡＣ
５５０ 出力バッファ
５６０ 基準電圧発生回路
５９０ 制御信号生成回路
９４０ 表示コントローラー
９５０ 画素
９５１ 画素スイッチ
９５２ 画素電極
９５３ 液晶素子
９５４ 対向電極
９５５ トランジスタ
９５６ ＥＬ素子
９５７ 容量
９５８、９５９ 電極
９６０ 表示部
９６１ 走査線
９６２ データ線
９７０ ロウドライバ
９８０ カラムドライバ
Ｅ１ 第１の電源端子
Ｅ２ 第２の電源端子
Ｍ１、Ｍ２ ＮＭＯＳトランジスタ
Ｍ３、Ｍ４ ＰＭＯＳトランジスタ
Ｍ９ 電流源トランジスタ
Ｓ０ 第１の制御信号
Ｓ３、Ｓ４ 制御信号（第２、第３の制御信号）
ＳＷ２１、ＳＷ２２、ＳＷ２３、ＳＷ２４、ＳＷ３１、ＳＷ３２、ＳＷ３３、ＳＷ３４、ＳＷ３５、ＳＷ３６ スイッチ
【特許請求の範囲】
【請求項１】
第１の電圧を与える第１の給電端子と、第１及び第２の出力端子との間に接続され、第１及び第２の入力端子からそれぞれ第１及び第２の入力信号を入力し、前記第１及び第２の入力信号に基き、前記第１及び第２の出力端子の一方を前記第１の電圧レベルに設定する第１のレベルシフタと、
第２の電圧を与える第２の給電端子と、前記第１及び第２の出力端子との間に接続され、前記第１及び第２の出力端子のうち前記第１の電圧レベルに設定される前記一方の出力端子に対して、他方の出力端子を前記第２の電圧レベルに設定する第２のレベルシフタと、
第１の制御信号を受け、前記第１及び第２の出力端子のうち、前記第１及び第２の入力信号が前記第１及び第２の入力端子に入力される時点で前記第２の電圧レベルとされている一つの出力端子について、前記一つの出力端子と前記第２の給電端子間の電流経路を、前記第１及び第２の入力信号が前記第１及び第２の入力端子に入力される時点を含む所定期間、切断し、
前記所定期間の後、前記一つの出力端子と前記第２の給電端子間の電流経路の切断を解除する制御を行う手段を備え、
前記第１及び第２の出力端子の出力振幅は、前記第１及び第２の入力信号の振幅よりも大とされ、
前記所定期間に、前記第１のレベルシフタが、前記第１及び第２の入力信号に応じて、前記第１及び第２の出力端子のうちの前記一つの出力端子を前記第１の電圧レベルに設定するとき、前記第２のレベルシフタは、前記第１のレベルシフタの動作に応答し、前記第１及び第２の出力端子のうち前記一つの出力端子とは異なる他の一つの出力端子を前記第２の電圧レベルに設定し、
前記所定期間に、前記第１のレベルシフタが前記第１及び第２の入力信号に応じて前記他の一つの出力端子を前記第１の電圧レベルに設定するとき、前記第２のレベルシフタにおいて前記一つの出力端子の前記第２の電圧レベルへの設定は非動作とされる、ことを特徴とするレベルシフト回路。
【請求項２】
前記第１及び第２の入力端子に前記第１及び第２の入力信号が所定の周期のデータサイクルで入力され、
前記一つの出力端子と前記第２の給電端子の間の電流経路が切断される前記所定期間を第１の期間とし、その後前記切断が解除される期間を第２の期間とすると、
前記第１の期間は、前記第１及び第２の入力信号の前記第１及び第２の入力端子への入力時点を間に挟む前後の期間を含み、前記第１の期間と前記第２の期間の時間の合計が、前記第１及び第２の入力信号のデータサイクル周期と同じ長さとされる、ことを特徴とする請求項１記載のレベルシフト回路。
【請求項３】
前記第１及び第２の出力端子のそれぞれの電圧を受け、前記第１の制御信号に基づき、前記第１及び第２の出力端子のそれぞれの電圧のラッチ動作が制御され、出力信号として第２及び第３の制御信号を出力するラッチ部を備え、
前記第２のレベルシフタが、
前記第１及び第２の出力端子と前記第２の給電端子との間の電流経路を、前記第１の制御信号に基づき、前記所定期間、切断し、その後、前記切断を解除する制御を行う第１のスイッチ部と、
前記第２及び第３の制御信号に基づき、前記第１及び第２の出力端子のうち前記所定期間の開始直前に前記第２の電圧レベルをとっている一つの出力端子と前記第２の給電端子との間の電流経路を切断し、前記所定期間の後、前記一つの出力端子と前記第２の給電端子間の電流経路を切断を解除する制御を行う第２のスイッチ部と、
を備えている、ことを特徴とする請求項１記載のレベルシフト回路。
【請求項４】
前記第１のスイッチ部が、
前記第１及び第２の出力端子と前記第２の給電端子との間の電流経路にそれぞれ挿入され、前記第１の制御信号に基づき、共通にオン・オフ制御される第１及び第２のスイッチと、
を備え、
前記第２のスイッチ部が、
前記第１の出力端子と前記第２の給電端子との間の電流経路に、前記第１のスイッチと並列に挿入され、前記第２の制御信号によりオン・オフ制御される第３のスイッチと、
前記第２の出力端子と前記第２の給電端子との間の電流経路に、前記第２のスイッチと並列に挿入され、前記第３の制御信号によりオン・オフ制御される第４のスイッチと、
を備えている、ことを特徴とする請求項３記載のレベルシフト回路。
【請求項５】
前記ラッチ部が、前記第１及び第２の出力端子のそれぞれの電圧を受け、前記第１の制御信号に基づき、前記所定期間、オフとされ、前記所定期間の直前の前記第１及び第２の出力端子の電圧レベルをラッチした信号を、それぞれ前記第２及び第３の制御信号として出力し、前記所定期間の後、スルーモードとなり、前記第１及び第２の出力端子の電圧レベルに基づく信号をそれぞれ前記第２及び第３の制御信号として出力する、ことを特徴とする請求項３記載のレベルシフト回路。
【請求項６】
前記第２のレベルシフタが、
前記第１及び第２の出力端子に第１端子がそれぞれ接続され、前記第２の電圧レベル側へのレベルシフト作用を行う第１及び第２のトランジスタを備え、
前記第１及び第３のスイッチは、前記第１のトランジスタの第２端子と前記第２の給電端子との間に互いに並列に接続され、
前記第２及び第４のスイッチは、前記第２のトランジスタの第２端子と前記第２の給電端子との間に互いに並列に接続される、ことを特徴とする請求項４記載のレベルシフト回路。
【請求項７】
前記第２のレベルシフタが、前記第２の給電端子に第１端子が共通に接続され、前記第２の電圧レベル側へのレベルシフト作用を行う第１及び第２トランジスタを備え、
前記第１及び第３のスイッチは、前記第１のトランジスタの第２端子と前記第１の出力端子との間に並列に接続され、
前記第２及び第４のスイッチは、前記第２のトランジスタの第２端子と前記第２の出力端子との間に並列に接続される、ことを特徴とする請求項４記載のレベルシフト回路。
【請求項８】
前記第１のトランジスタの制御端子は、前記第２の出力端子に接続され、
前記第２のトランジスタの制御端子は、前記第１の出力端子に接続される、ことを特徴とする請求項６又は７記載のレベルシフト回路。
【請求項９】
前記ラッチ部が、一端が前記第１及び第２の出力端子にそれぞれ接続され、他端が前記第３及び第４のスイッチの制御端子にそれぞれ接続され、前記第１の制御信号に基づきオン・オフ制御され、前記他端にそれぞれ接続される容量にサンプルした電圧を保持する第５及び第６のスイッチを備えている、ことを特徴とする請求項３記載のレベルシフト回路。
【請求項１０】
前記第１のレベルシフタが、前記第１の給電端子と前記第１及び第２の出力端子間にそれぞれ接続され、制御端子が前記第１及び第２の入力端子にそれぞれ接続された第３及び第４のトランジスタを備えている、ことを特徴とする請求項１記載のレベルシフト回路。
【請求項１１】
前記第１のレベルシフタが、
一端が前記第１の給電端子に接続された電流源と、
前記電流源と前記第１及び第２の出力端子間にそれぞれ接続され、制御端子が前記第１及び第２の入力端子にそれぞれ接続された第３及び第４のトランジスタと、
を備えている、ことを特徴とする請求項１記載のレベルシフト回路。
【請求項１２】
前記ラッチ部が、一端が前記第１及び第２の出力端子にそれぞれ接続され、前記第１の制御信号に基づきオン・オフ制御される第５及び第６のスイッチと、
前記第５及び第６のスイッチの他端にそれぞれ入力端が接続された第１及び第２のインバータと、
前記第１及び第２のインバータの出力端にそれぞれ入力端が接続され、出力端が、前記第１の制御信号の相補信号に基づきオン・オフ制御される第７及び第８のスイッチを介して、前記第１及び第２のインバータの入力にそれぞれ接続される第３及び第４のインバータと、
を備え、
前記第１及び第２のインバータの出力端が前記第４及び第３のスイッチの制御端子にそれぞれ接続される、ことを特徴とする請求項３記載のレベルシフト回路。
【請求項１３】
前記第１及び第２の出力端子のそれぞれの電圧を受け、前記第１の制御信号に基づき、前記所定期間直前の前記第１及び第２の出力端子の電圧レベルをラッチした信号をそれぞれ第２及び第３の制御信号として出力し、前記所定期間の後、スルーモードとなり、前記第１及び第２の出力端子の電圧レベルに基づく信号をそれぞれ出力する第１及び第２のラッチ回路と、
前記第１のラッチ回路の出力を受け、前記第１の制御信号に基づき、前記所定期間、前記第１のラッチ回路の出力を前記第２の制御信号として出力する第１の論理回路と、
前記第２のラッチ回路の出力を受け、前記第１の制御信号に基づき、前記所定期間、前記第２のラッチ回路の出力を前記第３の制御信号として出力する第２の論理回路と、
を備え、
前記所定期間の後は、前記第１及び第２の論理回路は、前記第２のレベルシフタにおいて前記第１又は第２の出力端子と前記第２の給電端子との間の電流経路の切断を解除する信号を前記第２及び第３の制御信号として出力する、ことを特徴とする請求項１に記載のレベルシフト回路。
【請求項１４】
第１の電源端子と第１及び第２の出力端子間にそれぞれ接続され、相対的に低振幅で互いに相補の入力信号を制御端子にそれぞれ受ける第１及び第２のトランジスタと、
第２の電源端子と前記第１及び第２の出力端子間にそれぞれ接続され、前記第２及び第１の出力端子に制御端子がそれぞれ接続された第３及び第４のトランジスタと、
前記第１及び第２の出力端子より出力される相対的に高振幅の互いに相補の出力信号を入力し、第１の制御信号に応じたタイミングで、相補の第２、第３の制御信号を出力するラッチ部と、
前記第２の電源端子と前記第１及び第２の出力端子間に、それぞれ、前記第３及び第４のトランジスタと直列形態に接続され、前記第１制御信号により、共通にオン・オフ制御される第１及び第２のスイッチと、
前記第２の電源端子と前記第１及び第２の出力端子間に、前記第３及び第４のトランジスタとはそれぞれ直列形態に、且つ、前記第１及び第２のスイッチとはそれぞれ並列形態に接続され、前記第２及び第３制御信号により、それぞれ、相補にオン・オフ制御される第３、第４のスイッチと、
を備えている、ことを特徴とするレベルシフト回路。
【請求項１５】
転送信号を転送するシフトレジスタの対応する段からの相対的に低振幅の信号を受け相対的に高振幅の信号にレベルシフトして出力するレベルシフト回路群と、
前記レベルシフト回路群の出力を受け、表示パネルの走査線を駆動するバッファと、
を備え、
前記レベルシフト回路として請求項１乃至１４のいずれか一に記載のレベルシフト回路を備えた走査ドライバ。
【請求項１６】
基準信号とタイミング制御信号を受け、前記第１の電圧レベルと前記第２の電圧レベルで規定される振幅の前記第１の制御信号を生成し、前記レベルシフト回路に供給する制御信号生成回路を備えた請求項１５記載の走査ドライバ。
【請求項１７】
デジタルデータをラッチするラッチ回路からの相対的に低振幅の信号を受け相対的に高振幅の信号にレベルシフトして出力するレベルシフト回路と、
前記レベルシフト回路からのデジタル信号を受け、アナログ信号に変換するデジタルアナログ変換器と、
前記デジタルアナログ変換器の出力を受け表示パネルのデータ線を駆動するバッファとを備え、
前記レベルシフト回路として請求項１乃至１４のいずれか一に記載のレベルシフト回路を備えたデータドライバ。
【請求項１８】
基準信号とタイミング制御信号を受け、前記第１の電圧レベルと前記第２の電圧レベルで規定される振幅の前記第１の制御信号を生成し、前記レベルシフト回路に供給する制御信号生成回路を備えた請求項１７記載のデータドライバ。
【請求項１９】
請求項１５又は１６記載の走査ドライバを備えた表示装置。
【請求項２０】
請求項１７又は１８記載のデータドライバを備えた表示装置。
【請求項２１】
請求項１乃至１４のいずれか一に記載のレベルシフト回路を含む半導体装置。
【請求項１】
第１の電圧を与える第１の給電端子と、第１及び第２の出力端子との間に接続され、第１及び第２の入力端子からそれぞれ第１及び第２の入力信号を入力し、前記第１及び第２の入力信号に基き、前記第１及び第２の出力端子の一方を前記第１の電圧レベルに設定する第１のレベルシフタと、
第２の電圧を与える第２の給電端子と、前記第１及び第２の出力端子との間に接続され、前記第１及び第２の出力端子のうち前記第１の電圧レベルに設定される前記一方の出力端子に対して、他方の出力端子を前記第２の電圧レベルに設定する第２のレベルシフタと、
第１の制御信号を受け、前記第１及び第２の出力端子のうち、前記第１及び第２の入力信号が前記第１及び第２の入力端子に入力される時点で前記第２の電圧レベルとされている一つの出力端子について、前記一つの出力端子と前記第２の給電端子間の電流経路を、前記第１及び第２の入力信号が前記第１及び第２の入力端子に入力される時点を含む所定期間、切断し、
前記所定期間の後、前記一つの出力端子と前記第２の給電端子間の電流経路の切断を解除する制御を行う手段を備え、
前記第１及び第２の出力端子の出力振幅は、前記第１及び第２の入力信号の振幅よりも大とされ、
前記所定期間に、前記第１のレベルシフタが、前記第１及び第２の入力信号に応じて、前記第１及び第２の出力端子のうちの前記一つの出力端子を前記第１の電圧レベルに設定するとき、前記第２のレベルシフタは、前記第１のレベルシフタの動作に応答し、前記第１及び第２の出力端子のうち前記一つの出力端子とは異なる他の一つの出力端子を前記第２の電圧レベルに設定し、
前記所定期間に、前記第１のレベルシフタが前記第１及び第２の入力信号に応じて前記他の一つの出力端子を前記第１の電圧レベルに設定するとき、前記第２のレベルシフタにおいて前記一つの出力端子の前記第２の電圧レベルへの設定は非動作とされる、ことを特徴とするレベルシフト回路。
【請求項２】
前記第１及び第２の入力端子に前記第１及び第２の入力信号が所定の周期のデータサイクルで入力され、
前記一つの出力端子と前記第２の給電端子の間の電流経路が切断される前記所定期間を第１の期間とし、その後前記切断が解除される期間を第２の期間とすると、
前記第１の期間は、前記第１及び第２の入力信号の前記第１及び第２の入力端子への入力時点を間に挟む前後の期間を含み、前記第１の期間と前記第２の期間の時間の合計が、前記第１及び第２の入力信号のデータサイクル周期と同じ長さとされる、ことを特徴とする請求項１記載のレベルシフト回路。
【請求項３】
前記第１及び第２の出力端子のそれぞれの電圧を受け、前記第１の制御信号に基づき、前記第１及び第２の出力端子のそれぞれの電圧のラッチ動作が制御され、出力信号として第２及び第３の制御信号を出力するラッチ部を備え、
前記第２のレベルシフタが、
前記第１及び第２の出力端子と前記第２の給電端子との間の電流経路を、前記第１の制御信号に基づき、前記所定期間、切断し、その後、前記切断を解除する制御を行う第１のスイッチ部と、
前記第２及び第３の制御信号に基づき、前記第１及び第２の出力端子のうち前記所定期間の開始直前に前記第２の電圧レベルをとっている一つの出力端子と前記第２の給電端子との間の電流経路を切断し、前記所定期間の後、前記一つの出力端子と前記第２の給電端子間の電流経路を切断を解除する制御を行う第２のスイッチ部と、
を備えている、ことを特徴とする請求項１記載のレベルシフト回路。
【請求項４】
前記第１のスイッチ部が、
前記第１及び第２の出力端子と前記第２の給電端子との間の電流経路にそれぞれ挿入され、前記第１の制御信号に基づき、共通にオン・オフ制御される第１及び第２のスイッチと、
を備え、
前記第２のスイッチ部が、
前記第１の出力端子と前記第２の給電端子との間の電流経路に、前記第１のスイッチと並列に挿入され、前記第２の制御信号によりオン・オフ制御される第３のスイッチと、
前記第２の出力端子と前記第２の給電端子との間の電流経路に、前記第２のスイッチと並列に挿入され、前記第３の制御信号によりオン・オフ制御される第４のスイッチと、
を備えている、ことを特徴とする請求項３記載のレベルシフト回路。
【請求項５】
前記ラッチ部が、前記第１及び第２の出力端子のそれぞれの電圧を受け、前記第１の制御信号に基づき、前記所定期間、オフとされ、前記所定期間の直前の前記第１及び第２の出力端子の電圧レベルをラッチした信号を、それぞれ前記第２及び第３の制御信号として出力し、前記所定期間の後、スルーモードとなり、前記第１及び第２の出力端子の電圧レベルに基づく信号をそれぞれ前記第２及び第３の制御信号として出力する、ことを特徴とする請求項３記載のレベルシフト回路。
【請求項６】
前記第２のレベルシフタが、
前記第１及び第２の出力端子に第１端子がそれぞれ接続され、前記第２の電圧レベル側へのレベルシフト作用を行う第１及び第２のトランジスタを備え、
前記第１及び第３のスイッチは、前記第１のトランジスタの第２端子と前記第２の給電端子との間に互いに並列に接続され、
前記第２及び第４のスイッチは、前記第２のトランジスタの第２端子と前記第２の給電端子との間に互いに並列に接続される、ことを特徴とする請求項４記載のレベルシフト回路。
【請求項７】
前記第２のレベルシフタが、前記第２の給電端子に第１端子が共通に接続され、前記第２の電圧レベル側へのレベルシフト作用を行う第１及び第２トランジスタを備え、
前記第１及び第３のスイッチは、前記第１のトランジスタの第２端子と前記第１の出力端子との間に並列に接続され、
前記第２及び第４のスイッチは、前記第２のトランジスタの第２端子と前記第２の出力端子との間に並列に接続される、ことを特徴とする請求項４記載のレベルシフト回路。
【請求項８】
前記第１のトランジスタの制御端子は、前記第２の出力端子に接続され、
前記第２のトランジスタの制御端子は、前記第１の出力端子に接続される、ことを特徴とする請求項６又は７記載のレベルシフト回路。
【請求項９】
前記ラッチ部が、一端が前記第１及び第２の出力端子にそれぞれ接続され、他端が前記第３及び第４のスイッチの制御端子にそれぞれ接続され、前記第１の制御信号に基づきオン・オフ制御され、前記他端にそれぞれ接続される容量にサンプルした電圧を保持する第５及び第６のスイッチを備えている、ことを特徴とする請求項３記載のレベルシフト回路。
【請求項１０】
前記第１のレベルシフタが、前記第１の給電端子と前記第１及び第２の出力端子間にそれぞれ接続され、制御端子が前記第１及び第２の入力端子にそれぞれ接続された第３及び第４のトランジスタを備えている、ことを特徴とする請求項１記載のレベルシフト回路。
【請求項１１】
前記第１のレベルシフタが、
一端が前記第１の給電端子に接続された電流源と、
前記電流源と前記第１及び第２の出力端子間にそれぞれ接続され、制御端子が前記第１及び第２の入力端子にそれぞれ接続された第３及び第４のトランジスタと、
を備えている、ことを特徴とする請求項１記載のレベルシフト回路。
【請求項１２】
前記ラッチ部が、一端が前記第１及び第２の出力端子にそれぞれ接続され、前記第１の制御信号に基づきオン・オフ制御される第５及び第６のスイッチと、
前記第５及び第６のスイッチの他端にそれぞれ入力端が接続された第１及び第２のインバータと、
前記第１及び第２のインバータの出力端にそれぞれ入力端が接続され、出力端が、前記第１の制御信号の相補信号に基づきオン・オフ制御される第７及び第８のスイッチを介して、前記第１及び第２のインバータの入力にそれぞれ接続される第３及び第４のインバータと、
を備え、
前記第１及び第２のインバータの出力端が前記第４及び第３のスイッチの制御端子にそれぞれ接続される、ことを特徴とする請求項３記載のレベルシフト回路。
【請求項１３】
前記第１及び第２の出力端子のそれぞれの電圧を受け、前記第１の制御信号に基づき、前記所定期間直前の前記第１及び第２の出力端子の電圧レベルをラッチした信号をそれぞれ第２及び第３の制御信号として出力し、前記所定期間の後、スルーモードとなり、前記第１及び第２の出力端子の電圧レベルに基づく信号をそれぞれ出力する第１及び第２のラッチ回路と、
前記第１のラッチ回路の出力を受け、前記第１の制御信号に基づき、前記所定期間、前記第１のラッチ回路の出力を前記第２の制御信号として出力する第１の論理回路と、
前記第２のラッチ回路の出力を受け、前記第１の制御信号に基づき、前記所定期間、前記第２のラッチ回路の出力を前記第３の制御信号として出力する第２の論理回路と、
を備え、
前記所定期間の後は、前記第１及び第２の論理回路は、前記第２のレベルシフタにおいて前記第１又は第２の出力端子と前記第２の給電端子との間の電流経路の切断を解除する信号を前記第２及び第３の制御信号として出力する、ことを特徴とする請求項１に記載のレベルシフト回路。
【請求項１４】
第１の電源端子と第１及び第２の出力端子間にそれぞれ接続され、相対的に低振幅で互いに相補の入力信号を制御端子にそれぞれ受ける第１及び第２のトランジスタと、
第２の電源端子と前記第１及び第２の出力端子間にそれぞれ接続され、前記第２及び第１の出力端子に制御端子がそれぞれ接続された第３及び第４のトランジスタと、
前記第１及び第２の出力端子より出力される相対的に高振幅の互いに相補の出力信号を入力し、第１の制御信号に応じたタイミングで、相補の第２、第３の制御信号を出力するラッチ部と、
前記第２の電源端子と前記第１及び第２の出力端子間に、それぞれ、前記第３及び第４のトランジスタと直列形態に接続され、前記第１制御信号により、共通にオン・オフ制御される第１及び第２のスイッチと、
前記第２の電源端子と前記第１及び第２の出力端子間に、前記第３及び第４のトランジスタとはそれぞれ直列形態に、且つ、前記第１及び第２のスイッチとはそれぞれ並列形態に接続され、前記第２及び第３制御信号により、それぞれ、相補にオン・オフ制御される第３、第４のスイッチと、
を備えている、ことを特徴とするレベルシフト回路。
【請求項１５】
転送信号を転送するシフトレジスタの対応する段からの相対的に低振幅の信号を受け相対的に高振幅の信号にレベルシフトして出力するレベルシフト回路群と、
前記レベルシフト回路群の出力を受け、表示パネルの走査線を駆動するバッファと、
を備え、
前記レベルシフト回路として請求項１乃至１４のいずれか一に記載のレベルシフト回路を備えた走査ドライバ。
【請求項１６】
基準信号とタイミング制御信号を受け、前記第１の電圧レベルと前記第２の電圧レベルで規定される振幅の前記第１の制御信号を生成し、前記レベルシフト回路に供給する制御信号生成回路を備えた請求項１５記載の走査ドライバ。
【請求項１７】
デジタルデータをラッチするラッチ回路からの相対的に低振幅の信号を受け相対的に高振幅の信号にレベルシフトして出力するレベルシフト回路と、
前記レベルシフト回路からのデジタル信号を受け、アナログ信号に変換するデジタルアナログ変換器と、
前記デジタルアナログ変換器の出力を受け表示パネルのデータ線を駆動するバッファとを備え、
前記レベルシフト回路として請求項１乃至１４のいずれか一に記載のレベルシフト回路を備えたデータドライバ。
【請求項１８】
基準信号とタイミング制御信号を受け、前記第１の電圧レベルと前記第２の電圧レベルで規定される振幅の前記第１の制御信号を生成し、前記レベルシフト回路に供給する制御信号生成回路を備えた請求項１７記載のデータドライバ。
【請求項１９】
請求項１５又は１６記載の走査ドライバを備えた表示装置。
【請求項２０】
請求項１７又は１８記載のデータドライバを備えた表示装置。
【請求項２１】
請求項１乃至１４のいずれか一に記載のレベルシフト回路を含む半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
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【図１３】
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【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【公開番号】特開２０１３−４２５０１（Ｐ２０１３−４２５０１Ａ）
【公開日】平成２５年２月２８日（２０１３．２．２８）
【国際特許分類】
【出願番号】特願２０１２−１７９２７７（Ｐ２０１２−１７９２７７）
【出願日】平成２４年８月１３日（２０１２．８．１３）
【分割の表示】特願２００７−３２７４９２（Ｐ２００７−３２７４９２）の分割
【原出願日】平成１９年１２月１９日（２００７．１２．１９）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２５年２月２８日（２０１３．２．２８）
【国際特許分類】
【出願日】平成２４年８月１３日（２０１２．８．１３）
【分割の表示】特願２００７−３２７４９２（Ｐ２００７−３２７４９２）の分割
【原出願日】平成１９年１２月１９日（２００７．１２．１９）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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