【課題】送信データ内容によらずデータ転送レートを一定に保ち、かつ同時スイッチング出力本数を低減することのできる技術を提供する。
【解決手段】送信データ制御部１０は、Ｎビットの送信データをＭ（但し、２≦Ｍ）回に分けて送信する。つまり、ＮビットデータのうちのＮ/Ｍビットを有効データとし、残りのＮ-Ｎ/Ｍビットを無効データして、ＮビットデータをＭ回送信することで、Ｎビットの有効データを送信する。この際、無効データ（Ｎ-Ｎ/Ｍビット）は、直前に送信したＮビットデータの状態をそのまま保持する。一方、受信データ制御部２０では、Ｍ回に分けて送信された最後のＮビットデータをＮビットの送信データとして受信する。 （もっと読む）

【課題】外部電源電圧を降圧して内部電源電圧を生成するレギュレータ回路を備えた半導体装置において、レベルシフタ回路を設けて低電圧での駆動を可能としながら、レベルシフタ回路の動作の遅延による電圧のドロップを速やかに解消可能とした半導体装置を提供する。
【解決手段】レギュレータ回路は、内部電源電圧の基準となる基準電圧を降圧させるとともに内部電源電圧を降圧させるレベル変換手段と、このレベル変換手段で降圧された基準電圧と内部電源電圧との電圧値の差に応じた信号をそれぞれ出力する第１の比較手段と第２の比較手段と、第１の比較手段から出力された信号に応じて外部電源電圧を降圧させて出力する第１の出力手段と、第２の比較手段から出力された信号に応じて外部電源電圧を降圧させて出力する第２の出力手段と、第２の比較回路から出力された信号に因らずに第２の出力手段から所定の電圧を出力させる強制出力手段を備える。 （もっと読む）

【課題】基板の両面いずれにも実装可能なインターフェース回路を備えた集積回路装置及び電子機器を提供すること。
【解決手段】集積回路装置２０は、第１〜第４の端子１０１〜１０４の中心軸ＣＬに対して第１及び第４の端子１０１，１０４が線対称に配置され、中心軸に対して第２及び第３の端子が線対称１０２，１０３に配置され、基板の表面及び裏面の双方のいずれかに選択して実装できる。第１の送信回路２５０では、第１及び第２の差動信号対（ＤＰ１，ＤＭ１）（ＤＭ１，ＤＰ１）の一方が出力され、第２の受信回路２５２では、第１及び第２の作動信号対の他方が出力される。第１及び第２のセレクタ２３０，２３２からの各出力は、セレクト信号ＳＥＬに基づいて、第１の送信回路及び第２の送信回路に切り換えて出力する。 （もっと読む）

【課題】プリエンファシス機能を有する出力バッファ回路の出力インピーダンスを、調整可能なプリエンファシス量とプリエンファシスタップ数、及び動作タイミングに依らず一定で、伝送線路の特性インピーダンスと整合して出力バッファの出力端子で再反射することなく、高速動作可能な出力バッファ回路を提供する。
【解決手段】インバータ1〜3と、一定の時間遅延させる遅延回路1〜3と、バッファ1〜3とを備え、伝送径路に論理信号を送信し、伝送径路の信号減衰量に応じて、送信側で4種以上の信号電圧を有する波形を生成する機能を有する出力バッファ回路で、プリエンファシス量を可変とし、バッファのオン抵抗Ｒｓを一定とする。バッファの前段にセクレタ回路1〜3を有し、インバータは、セレクタ論理によりバッファに入力する信号を選択可能で、データ信号を反転し、セレクタ論理のセレクト信号により、プリエンファシス量とプリエンファシスタップ数を調整する。 （もっと読む）

【課題】複数の伝送路構成に対応して出力回路の駆動能力を自動的に変更することができる半導体集積回路装置を提供する。
【解決手段】この半導体集積回路装置は、複数の伝送路構成に対応して外部に終端抵抗が接続される半導体集積回路装置であって、駆動能力が複数段階に切り換え可能な出力回路１４と、出力回路に接続されている外部のインピーダンスと基準インピーダンスとを比較し、比較結果を表す信号を出力する外部インピーダンス検出回路１１と、外部インピーダンス検出回路１１の出力信号に従って出力回路の駆動能力を切り換える駆動能力切換回路１３とを具備する。 （もっと読む）

【課題】半導体記憶装置の面積を減少、かつインピーダンス特性を改善させることのできる半導体記憶装置のデータ出力ドライブ回路を提供する。
【解決手段】要求される複数のドライブインピーダンス値を組み合わせによって実現できるように、前記要求される複数のドライブインピーダンス値の数に比べて少ない数からなり、互いに異なるインピーダンス値が設定された複数のドライブ手段と、前記要求される複数のドライブインピーダンス値になるように、前記複数のドライブ手段の動作を独立的に制御するドライブ制御手段とを含む。 （もっと読む）

【課題】インピーダンス特性を改善してレイアウト面積を縮小させるようにした半導体メモリ装置のドライバ制御装置及び方法を提供する。
【解決手段】コード値に応じてインピーダンスが設定される少なくとも１つ以上のドライビング手段、前記少なくとも１つ以上のドライビング手段各々のインピーダンスを設定するための第１コード及び第２コードを出力するインピーダンス調節手段と、タイミングデータに該当する時間の間、調整コードを出力するドライビング強化制御手段と、前記少なくとも１つ以上のドライビング手段のドライビング能力が強化するように前記調整コードを用いて前記第１コード及び第２コード値を調整した第１強化コード及び第２強化コードを出力するドライビング強化手段とを含む。 （もっと読む）

【課題】ドライバの駆動能力を増大させるとともに波形の乱れを抑制すること。
【解決手段】ドライバ手段３０及び入力信号の現在のデータと過去のデータとを比較してドライバを制御するドライバ制御手段２０を備えるドライバ回路１０であって、ドライバ手段３０は複数の並列ドライバを有し、ドライバ制御手段２０は、入力信号の現在のデータと１サイクル前のデータとを比較して、異なる場合に複数の並列ドライバを動作させ、ドライバの駆動能力を増大させる。ドライバ制御手段２０は、さらに現在のデータを２サイクル前のデータと比較して、同じであるなら複数の並列ドライバの一部を動作させずに、駆動能力の増大の割合を低くすることができる。 （もっと読む）

【課題】プログラマブルデバイスをプログラミングするためのシステムおよび方法を提供すること。
【解決手段】本発明は、例えば、プログラマブルデバイスコアと、第１のシーケンスに配置される第１のセットのピンを含む第１のＩ／Ｏバンクと、第２のセットのピンを含む第２のＩ／Ｏバンクであって、該第２のセットのピンは、該第１のシーケンスの対称的反射に配置される、第２のＩ／Ｏバンクと、を備える、プログラマブルデバイスを提供する。 （もっと読む）

【課題】コード調整誤りを防止できるようにした半導体メモリのオンダイターミネーション装置及び方法を提供する。
【解決手段】少なくとも２ビット以上からなる第１のコードに応じる抵抗比で入力電圧を分圧して第１のライン電圧を出力するＯＤＴ（Ｏｎ Ｄｉｅ Ｔｅｒｍｉｎａｔｉｏｎ）入力ドライブ手段、前記第１のライン電圧と基準電圧が一致するか否かによって、前記第１のコードをカウントしたり、第１の設定値にリセットしたりする第１のＯＤＴ制御手段、前記第１のコードと、少なくとも２ビット以上からなる第２のコードに応じる抵抗比で入力電圧を分圧して第２のライン電圧を出力するＯＤＴ出力ドライブ手段、及び前記第２のライン電圧と基準電圧が一致するか否かによって、前記第２のコードをカウントしたり、第２の設定値にリセットしたりする第２のＯＤＴ制御手段を含む。 （もっと読む）

【課題】ＰＶＴが変動する場合にも安定したスルーレートを維持できる出力ドライバを提供する。
【解決手段】本発明は、プリプルアップドライブ信号に応答し、プリプルアップドライブ動作を行うためのプリプルアップドライブ部と、プリプルダウンドライブ信号に応答し、プリプルダウンドライブ動作を行うためのプリプルダウンドライブ部と、前記プリプルアップドライブ部及び前記プリプルダウンドライブ部の出力信号に応答し、データを駆動するためのドライブ部と、前記ドライブ部のスルーレート変動を感知し、前記プリプルアップドライブ部及びプリプルダウンドライブ部を制御するためのスルーレート補償制御部とを備える。 （もっと読む）

【課題】 多レベルの振幅（多ビットの情報）の出力信号（多値信号）の立ち上がり，立ち下がりをより一層速くすることができて、高速に信号伝送を行うことの可能な電気信号出力装置を提供する。
【解決手段】 シリアル電気伝送システムにおける多レベルの振幅の出力信号を出力する電気信号出力装置であって、信号データに応じてハイかロウかのスイッチングを行なって出力信号を生成し出力ノードに出力するスイッチング部１と、出力インピーダンスを伝送路のインピーダンスに整合させるために設けられているインピーダンス整合部２と、出力インピーダンスを伝送路のインピーダンスに合うようにインピーダンス整合部２を設定する制御手段３と、スイッチング部１のスイッチング時に、出力ノードに補助的に電流を流し込んだり吸い出したりするスイッチング補助部４とを有する。 （もっと読む）

【課題】出力バッファの駆動能力を変えることで、同時スイッチングノイズを効果的に低減する。
【解決手段】内部データバス１２のデータを、内部クロック１３から遅延回路１４ａ〜１４ｃを経てフリップフロップ１５ａ〜１５ｃに取り込み、それぞれ異なるタイミングで出力バッファ１６ａ〜１６ｃにより外部へ出力して、同時スイッチングノイズを低減する。出力タイミングの早いフリップフロップ１５ａの出力バッファ１６ａより、出力タイミングの遅いフリップフロップ１５ｂの出力バッファ１６ｂの駆動能力を大きくすることで、セットアップ側マージンを確保し、タイミングエラーを防ぐ。 （もっと読む）

【課題】 複数の送信部と受信部の間に配線される信号線の数を削減する。複数の送信部から送信される信号を受信部で同時に受信する。
【解決手段】 複数の送信部は、複数の論理値に対応する複数の電流をそれぞれ生成し、共通信号線に伝える。共通信号線は、送信部により生成された電流を合成し、合成電流として受信部に伝える。受信部は、送信部により生成された論理値を合成電流に応じて復元する。送信部が論理値に対応して生成する電流の値は、互いに異なるため、合成電流の値は、論理値の組み合わせ毎に変えることが可能である。したがって、受信部は、合成電流に基づいて、各送信部が出力する論理値を復元できる。換言すれば、送信部から送信される信号を共通信号線を用いて同時に受信できる。この結果、送信部と受信部の間に配線される信号線の数を削減できる。 （もっと読む）

【課題】 増幅器の入力インピーダンスに制限を加えず、入力オフセット電圧Ｖｏｆｓによる増幅段数の制限をなくし、信号入力経路に悪影響を及ぼすことがないようにした四端子二重絶縁ゲート電界トランジスタを用いたＣＭＯＳ増幅器、それを用いた多入力ＣＭＯＳ増幅器、高利得多入力ＣＭＯＳ増幅器、高利得高安定多入力ＣＭＯＳ増幅器および多入力ＣＭＯＳ差動増幅器を提供することにある。
【解決手段】 Ｐ形およびＮ形の四端子二重絶縁ゲート電界効果トランジスタを用い、それぞれのドレインを共通接続して出力端子とし、それぞれの第一のゲートを接続して第一の入力端子とし、それぞれの第二のゲートを接続して第二の入力端子とするＣＭＯＳ増幅器を構成する。このＣＭＯＳ増幅器を複数個用い、その各出力端子を接続して一つの出力端子とし、各ＣＭＯＳ増幅器の入力端子は同複数個の２倍の独立した入力端子として用いて多入力ＣＭＯＳ増幅器を構成する。 （もっと読む）

【課題】貫通電流を低減することにより、ノイズを防止する。
【解決手段】出力回路用電源Ｖｓおよび論理回路用電源ＶＤＤの２つ以上の電源を接続する多出力の負荷駆動装置において、動作中に出力回路用電源電圧ＶＤＤＨだけを下げても出力回路部と論理回路部とが独立になっているため、論理回路部が停止せず再起動などの操作が不要なことに着目し、出力回路部の出力段トランジスタの切り替えタイミングの前に出力回路用電源電圧ＶＤＤＨを通常の電圧よりも一瞬下げることにより、出力回路用電源Ｖｓ−出力回路用グラウンドＧＮＤ１間の寄生容量に蓄えられた電荷および電圧を低減し、貫通電流を低減する。これにより、ノイズが防止される。 （もっと読む）

【課題】出力インピーダンスを伝送インピーダンス及び受信インピーダンスに效率的にマッチングさせることができる出力ドライバーを提供する。
【解決手段】モードレジスターセットを用いてインピーダンスを制御する出力ドライバーが掲示される。本発明の出力ドライバーは、データ信号によるメイン信号を所定の伝送線で出力及びドライビングするメインドライビング回路、補助信号を前記伝送線で出力及びドライビングする補助ドライビング回路及びモードレジスターセットを備える。モードレジスターセットは、インピーダンス制御信号群、ドライビング幅制御信号群及び遅延制御信号群を生成する。前記インピーダンス制御信号群、前記ドライビング幅制御信号群及び前記遅延制御信号群によって、補助インピーダンス（ＳＩＭ）の大きさ、補助信号（ＸＳＤＲ）のドライビング幅及びドライビング時点に対する制御が可能である。 （もっと読む）

【課題】レイテンシ情報を利用してオンダイターミネーション（ＯＤＴ;On Die Termination）回路のイネーブル時間を決定できるようにする技術を提供すること。
【解決手段】オンダイターミネーション制御信号をバッファリングして内部クロックに同期された互いに異なる遅延時間を有する複数個の制御信号を出力し、第１レイテンシ情報に応じて複数個の制御信号のうちいずれかを選択してレイテンシ制御信号を出力するレイテンシブロックと、レイテンシ制御信号のアクティブの時、第２レイテンシ情報を初期値として内部クロックをカウントした第１制御信号と、出力クロックをカウントして発生した第２制御信号を比較して、オンダイターミネーションイネーブル信号のアクティブの時点を制御するイネーブル信号発生部と、ターミネーションの抵抗値を制御するオンダイターミネーション部とを備える。 （もっと読む）

【課題】 クロックの乗り換えが不要であり、且つ、初段のラッチ回路のラッチマージンが外部クロックの周期に依存しない出力制御信号発生回路を提供する。
【解決手段】 縦続接続されたラッチ回路群１００〜１０９と、リードコマンドの取り込みに用いた第１のクロックよりも位相が進んだ第２のクロックに基づいて、ラッチ回路群１００〜１０９に供給するタイミング信号を生成するタイミング信号生成回路ＴＣとを備える。タイミング信号生成回路ＴＣは、ラッチ回路群１００〜１０９に含まれる相対的に後段のラッチ回路に供給するタイミング信号よりも、相対的に前段のラッチ回路に供給するタイミング信号の位相を遅らせる。これにより、初段ラッチ回路１００のラッチマージンが外部クロックの周期に依存しなくなることから、クロックが非常に高速である場合であっても、正しく制御できる。 （もっと読む）

【課題】差動出力回路を構成するトランジスタの信号を伝える速度にばらつきがあったり、差動出力回路に入力される電源電圧に変化が生じた場合等に発生するクロスポイントの変動を、少ない素子で、小さくすることが可能な差動出力回路を提供すること。
【解決手段】正信号出力回路2と負信号出力回路3に、P型トランジスタ4に送る信号の遅延を形成し、N型トランジスタを含む遅延回路8と、N型トランジスタ5に送る信号の遅延を形成し、P型トランジスタを含む遅延回路9をそれぞれ設け、遅延回路9は、入力された信号37をP型トランジスタの信号を伝達する速度に応じて遅延し、遅延回路8は、入力された39信号N型トランジスタの信号を伝達する速度に応じて遅延することを特徴とする差動出力回路1である。 （もっと読む）