【課題】回路の面積を増大させることなく、高い分解能及び広い抵抗値の範囲を有するターミネーション抵抗回路を提供すること。
【解決手段】本発明に係るターミネーション抵抗回路は、キャリブレーションコードが所定値を有すると、論理値が、前記キャリブレーションコードが前記所定値と異なる値を有する場合の論理値から変化する制御信号を生成する制御信号生成部と、前記キャリブレーションコードに応答してそれぞれオン／オフされる、相互に並列接続された複数の並列抵抗と、前記制御信号に応答してターミネーション抵抗回路全体の抵抗値を変更する抵抗値変更手段とを備える。 （もっと読む）

【課題】プリエンファシス機能を有し、ジッタを低減する出力バッファ回路の提供。
【解決手段】第１の論理信号を入力して伝送線路（Ｌ）を駆動する第１のバッファ回路（Ｍ１）と、第１の論理信号に対して所定の論理関係にある第２の論理信号を入力し、出力が第１のバッファ回路の出力と共通接続された反転バッファ（Ｔ４，Ｔ５）と、反転バッファと第１の電源（ＶＤＤ）間に接続され、制御端子に入力される信号に基づき、オン・オフ制御される第１のスイッチ（Ｔ３）と、反転バッファと第２の電源（ＶＳＳ）間に接続され、制御端子に入力される信号に基づき、第１のスイッチと連動してオン・オフ制御される第２のスイッチ（Ｔ６）と、を備えたプリエンファシス制御用の第２のバッファ回路（Ｍ２）を備える。 （もっと読む）

【課題】半導体集積回路のドライブ能力調整を、量産出荷時の検査時に頼ることなく行う。
【解決手段】半導体集積回路２１は、各々出力バッファと入力バッファを含み、外部の装置との間でデータのやり取りを行う複数のＩ／Ｏセル３７，３８，３９，４０，４１と、テストモード時に論理素子を通じて、当該複数のＩ／Ｏセルをチェーン状に接続するテストモード設定回路３４と、テストモード時に、チェーン接続された複数のＩ／Ｏセルの総遅延値を測定する遅延測定回路２７とを備える。 （もっと読む）

【課題】接地電圧と電源電圧の電位差を規定値に保ち、誤動作を防止することができるバッファ回路及びその制御方法を提供する。
【解決手段】出力制御信号に応じて入力信号に対応する信号を出力する場合、第１スイッチング素子により出力スイッチング素子を導通状態に駆動し、第２および第３スイッチング素子により出力スイッチング素子を非導通状態に駆動する。一方、出力制御信号に応じてハイインピーダンス状態を出力する場合、第３スイッチング素子は非導通に制御されるので、出力スイッチング素子は、第２スイッチング素子のみにより非導通状態に駆動される。 （もっと読む）

【課題】駆動力が互いに異なる負荷が、１つの端子に接続されている場合、大きな駆動力で負荷を駆動することによる放射ノイズの発生を抑制することができるバッファ駆動能力制御装置を提供することを目的とする。
【解決手段】駆動能力の大きな負荷を駆動するための駆動能力と駆動能力の小さな負荷を駆動するための駆動能力を切り替えることのできる出力バッファを持ち、駆動能力の大きな負荷を駆動するための制御期間と駆動能力の小さな負荷を駆動するための制御期間とを持ち、それぞれの制御期間に、それぞれの負荷に適した駆動能力に出力バッファの駆動能力を切り替える。 （もっと読む）

【課題】高精度に設定された受端抵抗を備えた半導体集積回路装置を提供する。
【解決手段】第１回路の第１端子は、所望の抵抗値を有する抵抗素子が接続され、電圧比較部は、第１端子の電圧と第１中間電圧との比較出力信号を形成し、制御論理部は、スイッチ部を制御して第２中間電圧を第２抵抗回路のＭＯＳＦＥＴのゲートに供給し、第１抵抗回路の複数のＭＯＳＦＥＴのオン／オフ制御により合成抵抗値を一方から他方に向けて変化させ、電圧比較出力が反転した時点のオン／オフ制御検知して記憶する。スイッチ部を制御して電圧比較出力を第２抵抗回路のＭＯＳＦＥＴのゲートに供給する。第２回路の第３抵抗回路は、第１抵抗回路と同様な複数のＭＯＳＦＥＴがオン／オフ制御され、第４抵抗回路のＭＯＳＦＥＴのゲートは、第２抵抗回路のＭＯＳＦＥＴのゲートと同じ電圧比較出力が供給される。 （もっと読む）

【課題】ＵＳＢ２．０対応の半導体デバイスに内蔵されて、終端抵抗としてHigh Speedモードでの終端抵抗の規定を満足し、データ・ドライバとしてもFull Speedモードでの出力インピーダンスの規定を満足する終端抵抗調整回路を提供すること。
【解決手段】ドライバと、該ドライバの出力端とバスとの間に接続される抵抗素子とを備えて構成される出力／終端ユニットが並列に複数備えられる出力／終端部と、出力／終端ユニットと同一の構成を有しドライブ状態に維持されるモニターユニットと、モニターユニットに備えられる抵抗素子の一端に接続され、基準電流を流す電流源と、モニターユニットを流れる基準電流に応じてモニターユニットに備えられる抵抗素子の一端に出力されるモニター電圧に基づいて、出力／終端部においてドライバがドライブ状態となることに応じて終端抵抗を構成する出力／終端ユニットの構成数を調整する制御部とを備える。 （もっと読む）

【課題】隣り合う電源ドメイン間の電圧レベル差を調整する電圧レベル調整回路を提供する。
【解決手段】第１電源１３と第１回路１４との間に接続され、第１制御信号Ｓ１に応じて第１電源１３の電圧Ｖｄｄ１を調整した第１電圧Ｖ１を第１回路１４に出力する第１電圧調整回路１５と、第１電源１３とは供給源が異なる第２電源１６と、第１回路１４と信号をやり取りする第２回路１７との間に接続され、第２制御信号Ｓ２に応じて第２電源１６の電圧Ｖｄｄ２を調整した第２電圧Ｖ２を第２回路１７に出力する第２電圧調整回路１８と、第１電圧Ｖ１と第２電圧Ｖ２との電位差ΔＶを検出し、電位差ΔＶが小さくなるように、第１制御信号Ｓ１を第１電圧調整回路１５に出力し、第２制御信号Ｓ２を第２電圧調整回路１８に出力する電圧制御回路１９と、を具備する。 （もっと読む）

【課題】並列する配線に伝達される信号の波形品質の低下を抑制すること。
【解決手段】半導体装置の出力回路２３は、出力部４１ａ，４１ｂと調整部４２を有する。出力部４１ａ，４１ｂは、内部信号Ｓａ０，Ｓｂ０に基づいて、互いに隣接する２つの伝送路１１ａ，１１ｂのそれぞれに外部信号Ｄｏ０，Ｄｏ１を出力する。隣接する伝送路１１ａ，１１ｂの特性インピーダンスは、それぞれの伝送路１１ａ，１１ｂに出力される外部信号Ｄｏ０．Ｄｏ１、即ち内部信号Ｓａ０，Ｓｂ０の遷移に応じて変動する。調整部４２は、各出力部４１ａ，４１ｂから伝送路１１ａ，１１ｂに出力する信号Ｓａ０，Ｓｂ０の遷移状態を検出し、その検出結果に基づいて各出力部４１ａ，４１ｂの出力インピーダンスを調整する調整信号を生成する。 （もっと読む）

回路は、少なくとも１つのクロック信号のためのクロック入力を含めて記述される。１つのクロックバッファだけが、少なくとも１つのクロック信号、少なくとも１つの第１の変更されたクロック信号および第２の変更されたクロック信号に基づいて生成するクロック入力に接続される。複数のフリップフロップは、クロックバッファに接続される。フリップフロップの各々は、第１および第２の変更されたクロック信号を受け取る。複数のデータ入力は、複数のフリップフロップに入力データを供給するために、複数のフリップフロップの少なくとも１つに各々接続される。複数のデータ出力は、複数のフリップフロップからの出力データを供給するために、複数のフリップフロップの少なくとも１つに各々接続される。複数のフリップフロップの各々は、第１の変更されたクロック信号および第２の変更されたクロック信号を利用して入力データを出力データに変換する。 （もっと読む）

【課題】ホットキャリア劣化による素子性能の低下を低減すること。
【解決手段】メイン−ｎＭＯＳ５２を含む第１回路部分Ｃ１及びメイン−ｐＭＯＳ５４を含む第２回路部分Ｃ２の双方又はいずれか一方を備えており、第１回路部分は、メイン−ｎＭＯＳと電気的に並列に接続されていて、メイン−ｎＭＯＳと利得係数が等しく、かつ閾値電圧が段階的に大きくなる１個以上のサブ−ｎＭＯＳ１４を備えており、第２回路部分は、メイン−ｐＭＯＳと電気的に並列に接続されていて、メイン−ｐＭＯＳと利得係数が等しく、かつ閾値電圧が段階的に大きくなる１個以上のサブ−ｐＭＯＳ１８を備えている。 （もっと読む）

【課題】テストパターン数の増加を抑えながら、１縮退故障、遷移遅延故障、ラッチ動作故障等を検出可能な論理回路を提供する。
【解決手段】論理回路は、制御端子への入力信号に応じて第１の状態又は第２の状態に設定され、第１の状態では入力クロック信号を出力信号として出力し、第２の状態では出力信号を一定値に固定するゲーテッドクロックバッファと、ゲーテッドクロックバッファの出力信号を受け取るフリップフロップを含みスキャンチェーンを構成する複数のスキャンフリップフロップとを含み、ゲーテッドクロックバッファの制御端子への入力を制御する信号を第１の信号と第２の信号との間で切り替え可能とし、第１の信号はスキャンチェーンを用いるテスト時には常時イネーブル値となり、第２の信号はスキャンシフト時にイネーブル値となり且つキャプチャ時の少なくとも一部の期間でディスエーブル値となる。 （もっと読む）

【課題】動作に支障が生じるような電源スイッチ制御経路の故障を検出する。
【解決手段】回路ブロック２内の回路部と、回路部の電源供給を制御する複数の電源スイッチ１０と、共通の制御線１１を介して複数の電源スイッチ１０をオンまたはオフする制御部１２と、制御部１２に近い側で制御線１１の途中に設けられ、その接続と遮断を制御するテストスイッチ部１３と、制御部１２に遠い側で制御線１１に接続され、テストスイッチ部１３の動作に伴う制御線電位の変化を受け、テスト応答を出力するフリップフロップ回路ＦＦｒと、を有する。 （もっと読む）

【課題】出力バッファーの面積・体積・部品点数の増加を抑制するとともに、ドライブ能力を向上させることが可能な出力バッファー回路を提供する。
【解決手段】第一駆動信号ＬＩＮを伝達する第一入力経路４ａ、第二駆動信号ＲＩＮを伝達する第二入力経路４ｂ、第一入力経路４ａと対応する第一出力バッファー６ａ及び第二入力経路４ｂと対応する第二出力バッファー６ｂを備える出力バッファー回路１において、入力経路切り替え手段８が、ステレオモード及びモノラルモードのうち、モノラルモードでは、第一入力経路４ａと第一出力バッファー６ａ及び第二出力バッファー６ｂとを電気的に接続させ、出力経路切り替え手段１０が、第一出力バッファー６ａ及び第二出力バッファー６ｂと、第一入力経路４ａ及び第一出力バッファー６ａと対応する第一負荷２ａとを、電気的に接続させる。 （もっと読む）

【課題】インピーダンス調整の精度を向上させる。
【解決手段】４ビットカウンタ３３ｐは、コンパレータ３２ｐから供給されたアップダウン信号Ｓｐに基づいて４ビットのカウンタ値ＣＮＴｐを出力する。重み付け選択回路３５ｐは、各ＰＭＯＳトランジスタのＤＣ特性の平均値との偏差に基づいて重み付けを行い、４ビットカウンタ３３ｐのビット１（ＬＳＢ）には、偏差が最も小さいトランジスタを割り当てる。重み付け選択回路３３ｐは、４ビットカウンタ３３ｐのビット２には、２つのＰＭＯＳトランジスタ、ビット３には、４つのＰＭＯＳトランジスタ、ビット４（ＭＳＢ）には、８つのＰＭＯＳトランジスタを割り当てる。そして、重み付け選択回路３５ｐは、４ビットカウンタ３３ｐから出力されたカウンタ値ＣＮＴｐに基づいて、トランジスタＰ３−１〜Ｐ３０を選択する。 （もっと読む）

【課題】データバスの電位の遷移によるバッファ内の貫通電流を低減し、高速にデータバスを駆動することができる出力バッファ回路を提供する。
【解決手段】本発明の一形態の出力バッファ回路は、メモリ装置から読み出されたデータを出力する出力バッファ回路において、前記メモリ装置（１）のビット線をセンスするセンスアンプ（１１）と、前記センスアンプからの出力信号を取り込むラッチ部（１０）と、前記ラッチ部からのデータを出力する主バッファ（１４）及び副バッファ（１３）と、を備え、前記主バッファは、前記センスアンプでセンスするタイミングを規定するパルスに同期して生成される制御信号が有効な期間中に非活性化し、前記副バッファは、常時活性化する。 （もっと読む）

【課題】外付抵抗の抵抗値をもとに、出力バッファの抵抗値を調整する。
【解決手段】外付抵抗と、各抵抗調整部との抵抗比による電位をコード生成部ＣＧ１で検知し、コード生成部ＣＧ１にて、その検知結果に応じて抵抗調整用のコード信号ＰＵ１／ＰＤ１を調整し、各抵抗調整部の抵抗値を外付抵抗ＥＲに合わせこむ。さらに、各抵抗調整部の抵抗値が外付抵抗の抵抗値に合わせ込まれたコード信号ＰＵ１／ＰＤ１によって、出力バッファの抵抗値の抵抗調整を行う。 （もっと読む）

【課題】信号の動作周波数の高速化を容易に実現可能とする論理モジュールを提供する。
【解決手段】論理モジュール１００は、ＦＰＧＡ１０１、１０２とコネクタ１０５（１０７）、１０６（１０８）と、接続切替回路１０３（１０４）とを備える。ＦＰＧＡ１０１が接続切替回路１０３（１０４）を介してＦＰＧＡ１０２またはコネクタ１０６（１０８）と接続される場合には、接続切替回路１０３（１０４）と接続されるＦＰＧＡ１０１の接続ピン内側にバス終端抵抗１３１（１３３）が接続される。また、ＦＰＧＡ１０２が接続切替回路１０３（１０４）を介してＦＰＧＡ１０１またはコネクタ１０５（１０７）と接続される場合には、接続切替回路１０３（１０４）と接続されるＦＰＧＡ１０２の接続ピン内側にバス終端抵抗１３４（１３５）が接続される。 （もっと読む）

【課題】Ｉ／Ｆ回路用電源電圧が変更になると、ＡＣタイミングが異なることになるため、回路の変更を行う必要が生じる。また、外部から駆動能力調整の制御を行う必要があり、半導体集積回路の外部端子数を増加させる問題がある。
【解決手段】本発明は、制御信号に応じて駆動能力を可変するインターフェイス回路と、前記インターフェイス回路の出力電圧範囲に応じて、前記制御信号を生成する制御回路とを１チップ上に有する半導体装置である。 （もっと読む）

【課題】データ出力回路を提供する。
【解決手段】クロック信号を受信して所定のパルス幅を持つクロックパルスを生成するデータ出力制御部と、前記クロックパルスに同期して第１データを出力する第１データ出力部と、前記クロックパルスに同期して第２データを出力する第２データ出力部と、を含むデータ出力回路を提供する。 （もっと読む）