【課題】 複数のパッドに対応して、半導体メモリ装置で占める面積が減ったバッファ回路を提供する。
【解決手段】 半導体メモリ装置のバッファ回路は、差動増幅構造のインタフェース部と共通バイアス供給部とを含み、前記インタフェース部は複数の入力信号にそれぞれ対応し、前記各入力信号と共通バイアス信号とを差動増幅し、前記共通バイアス供給部は基準電圧によって、駆動されることによって前記共通バイアス信号を前記各インタフェース部に共通で提供する。このような構成により本発明によるバッファ回路が占める面積が減ることができるという効果がある。 （もっと読む）

【課題】電源電圧の変動によって伝送信号に生じるジッタを抑制することができる差動信号出力装置を提供すること。
【解決手段】伝送データを差動信号として出力する差動信号出力装置において、伝送データを表す信号を増幅し、増幅した信号から差動信号を生成する第１差動信号生成回路４と、伝送データの基準クロックに同期し、伝送データが遷移しないビットにおいてのみ遷移するダミーデータを生成するダミーデータ生成回路３と、ダミーデータを表す信号を増幅し、増幅した信号から差動信号を生成する第２差動信号生成回路５と、を備える。 （もっと読む）

【課題】負荷のリアクタンス成分の変動によって負荷を駆動するための出力の立上り時間が変動した場合であっても負荷の動作が変動するのを抑制する。
【解決手段】負荷Ａの容量値が変動した場合、駆動回路１の傾き調整回路６は、電流制御回路５０，５１のｐＭＯＳ５２及びｎＭＯＳ５３に印加するゲート電圧を調整し、ｐＭＯＳ５２及びｎＭＯＳ５３の各ソース−ドレイン間に流れる電流を調整する。つまり、出力ドライバ４のＣＭＯＳ回路４０を構成するｐＭＯＳ４１及びｎＭＯＳ４２のそれぞれのオン時にｐＭＯＳ４１及びｎＭＯＳ４２の各ソース−ドレイン間に流れる電流を調整する。これにより、出力ドライバ４と負荷Ａとの間に流れる電流を制御し、負荷Ａの容量成分を充放電させる時間を制御するため、負荷Ａの駆動電圧の立上り及び立下りの傾きを補正し、上記駆動電圧の立上り時間及び立下り時間を一定時間にする。 （もっと読む）

【課題】従来の出力バッファ回路では、差動出力端子（ＯＵＴＰ／ＯＵＴＮ）から出力される信号の立ち上がり時間及び立ち下がり時間を調整することは困難である。
【解決手段】直列に接続された複数の遅延回路と、少なくとも１つの前記遅延回路を介して入力を得る第１の出力バッファと、前記第１の出力バッファの出力端子と共通接続される出力端子を有し、前記第１の出力バッファよりも多くの遅延回路を介して入力を得る第２の出力バッファとを有する。 （もっと読む）

【課題】簡単な構成のインピーダンス調整回路を備えた半導体集積回路装置を提供する。
【解決手段】第１インピーダンスコードにより出力インピーダンスが可変にされてなる複数組の出力回路と外部端子に接続された第１抵抗素子に対応して上記第１インピーダンスコードを生成する第１インピーダンス制御回路と有する。上記第１インピーダンス制御回路は、上記第１インピーダンスコードをシリアルデータに変換して送出するエンコーダを有する。上記複数組の出力回路のそれぞれは、上記シリアルデータを受けて上記第１インピーダンスコードを再生するデコーダを有する。 （もっと読む）

【課題】外部クロックの周波数が高い場合であっても、正しくキャリブレーション動作を実行する。
【解決手段】レプリカバッファ１１０，１２０と、レプリカバッファ１１０，１２０のインピーダンスコードＤＲＺＱＰ，ＤＲＺＱＮを変化させるアップダウンカウンタ１４０と、インピーダンスコードをそれぞれ保持するラッチ回路１４１，１４２と、レプリカバッファ１１０，１２０のインピーダンス調整完了に応答してラッチ回路１４１，１４２を活性化させる終了判定回路１６１と、キャリブレーションコマンドＺＱＣＳの発行から所定の期間が経過したことに応答して、強制的にラッチ回路１４１，１４２を活性化させる３２ｔＣＫサイクルカウンタ１６２とを備える。これにより、１回のキャリブレーション期間で調整が完了しなかった場合であっても、次回のキャリブレーション動作を続きから実行することができる。 （もっと読む）

【課題】複数の出力バッファ回路を備える際に、チップレイアウトサイズ、消費電力、ＬＳＩのピン数の増加を低減する。
【解決手段】電圧発生回路Ａ３は、出力バッファ回路Ｂ１〜Ｂ３のそれぞれに対応する基準電圧を発生する。比較回路ＣＰ１は、基準電圧とダミーバッファ回路Ａ２の出力電圧とを比較する。カウンタＨ２は、比較回路ＣＰ１における比較結果が一致するまでクロック信号ＣＬＫをカウントする。ダミーバッファ回路Ａ２は、カウンタＨ２のカウント値に基づいて出力バッファ回路Ｂ１〜Ｂ３のそれぞれに対応する出力インピーダンスを調整する。調整値保持部Ｅ１１〜Ｅ１４は、それぞれに対応する基準電圧を元に得られる比較回路ＣＰ１の比較結果の一致時におけるカウント値を保持する。出力バッファ回路Ｂ１〜Ｂ３は、それぞれ保持されたカウント値に基づいてそれぞれ出力インピーダンスを調整する。 （もっと読む）

【課題】半導体試験装置では、測定カードを選択して用いることにより顧客の多様なニーズに対応しているが、仕様によっては測定カードが挿入されないスロットが発生し、このスロットに接続されている伝送路がノイズ発生源となって他の伝送路を流れる信号に悪影響を与えてしまうという課題を解決する。また、ドライバ、伝送路の不具合の原因を特定することができないという課題を解決する。
【解決手段】ＬＶ−ＰＥＣＬドライバのように、入力デジタル信号によってオン、オフが制御され、エミッタから出力を取り出す出力トランジスタを有する信号ドライバの出力端子を、抵抗を用いてプルアップするようにした。また、信号ドライバの出力電圧を監視する電圧検出部を設けた。 （もっと読む）

導体メッシュによって多層電子デバイス中にグリッドを形成する。導体メッシュは、（１）平行ラインを形成するように一個の層に配置された第１の導体セットと、（２）平行ラインを形成するように他の層に配置された第２の導体セットとを含む。第１の導体セットは第１の基準電圧を提供するように構成され、第２の導体セットは第２の基準電圧を提供するように構成されている。第１または第２の基準電圧の存在および／または欠如をモニタするために、少なくとも一個のグリッドチェック回路が第１の導体セットおよび第２の導体セットに接続されている。一個の層中に形成された平行ラインと他の層中に形成された平行ラインは、相互に実質的に直交している。 （もっと読む）

【課題】ＥＭＩノイズの低減を図れる半導体装置、電気光学装置及び電子機器等の提供。
【解決手段】半導体装置９０は、ソース回路１００と制御回路３００を含む。ソース回路１００は、複数のオペアンプＯＰ１〜ＯＰ２５と、各トランスミッションゲートの一端が対応するソース線に接続される複数のトランスミッションゲートＴＧ１〜ＴＧ２５と、スイッチ制御信号を出力するバッファ回路ＢＦ１Ａ〜ＢＦ１２Ａを含む。各バッファ回路によりオン・オフされるトランスミッションゲートの個数をｎとし、各トランスミッションゲートを構成するＭＯＳＦＥＴのゲート幅、ゲート長をＷｂ、Ｌｂとし、各バッファ回路を構成するＭＯＳＦＥＴのゲート幅、ゲート長をＷａ、Ｌａとし、Ｋを定数とした場合に、ｎ×Ｗｂ×Ｌｂ≧Ｋ×（Ｗａ／Ｌａ）の関係が成り立つ。 （もっと読む）

【課題】配線のための面積増加なしに各トランジスタの入力信号の強度及び位相を均一にできる並列接続トランジスタを提供する。
【解決手段】並列接続トランジスタ５０は、信号入力端子６０に接続される伝送線路７０、７２と、伝送線路７０及び７２に沿って一列に配列されたトランジスタ８４−１〜８４−８及び８８−１〜８８−８と、伝送線路７０、７２に沿って一列に配列され、伝送線路７０、７２に一端が接続され、トランジスタ８４−１〜８４−８及び８８−１〜８８−８の対応する１つのベース端子に他端が接続された複数の容量素子８２−１〜８２−８及び８６−１〜８６−８とを含み、容量素子８２−１〜８２−８及び８６−１〜８６−８の容量値は、信号入力端子６０からの伝送線路の線路長が大きいほど、小さくなっている。 （もっと読む）

【課題】サージによる悪影響を抑制しつつ、素子数を低減して小型化が可能なレベルシフト回路を提供すること。
【解決手段】ＧＮＤ電位と所定電位Ｖｓとの間で複数のキャパシタＣ１１〜Ｃ１ｎが直列に接続された第１キャパシタ部２ｂと、第１キャパシタ部２ｂの所定電位側に接続される第１トリガ出力部５と、第１キャパシタ部２ｂのＧＮＤ電位側に接続される入力端子１と、ＧＮＤ電位と所定電位との間で複数のキャパシタＣ１〜Ｃｎが直列に接続された第２キャパシタ部２ａと、第２キャパシタ部２ａの所定電位側に接続される第２トリガ出力部４と、第２キャパシタ部２ａのＧＮＤ電位側において入力端子１との間に接続される反転入力素子３と、第１トリガ出力部５の出力と第２トリガ出力部４の出力とが入力されるＳＲラッチ回路８とを備え、ＳＲラッチ回路８から出力が取り出される。 （もっと読む）

【課題】負荷駆動能力を低減することなく、ＥＭＩノイズを抑制する。
【解決手段】入力信号によって駆動される第１のＣＭＯＳインバータ２と、前記入力信号を遅延する遅延回路４と、前記第１のＣＭＯＳインバータ２が前記入力信号に応じて状態を変化させるとき該状態変化開始から前記遅延回路の遅延時間だけ前記第１のＣＭＯＳインバータ２と同相で状態を変化させその後オフとなる第２のＣＭＯＳインバータ３とを備え、前記第１のＣＭＯＳインバータ２の出力部と前記第２のＣＭＯＳインバータ３の出力部を出力端子に共通接続する。 （もっと読む）

【課題】プリエンファシス機能を有する出力バッファ回路の、調整可能なプリエンファシス量を調整して、実使用状態の擬似的な伝送損失を実現して、ＬＳＩ単体または短い配線を接続した状態で、受信回路の性能テストを実施する出力バッファ回路を提供する。
【解決手段】伝送線路に論理信号を送信する出力バッファ回路であって、送信プリエンファシス出力回路３と、送信プリエンファシス量決定回路４を有する。送信プリエンファシス出力回路３は、送信プリエンファシス量決定回路４の出力信号によりプリエンファシス量を制御している。送信プリエンファシス量決定回路４は、擬似損失制御信号により、プリエンファシス量とプリエンファシスタップ数を調整し、送信信号のプリエンファシス量が、低い周波数の信号成分より高い周波数の信号成分ほど信号振幅が小さくなるように制御し、受信波形に信号劣化を与えて擬似的に伝送損失を実現する。 （もっと読む）

【課題】送信側の半導体装置の出力端子の駆動能力を、受信側の半導体装置に必要十分な駆動能力とすることができる半導体装置を提供する。
【解決手段】半導体装置１００は、装置内の制御情報１１１を元に端子１３０の駆動能力を変更する回路１２０を有する。受信側の半導体装置１６０，１７０が複数ある場合には、それぞれに対して出力端子１３０の駆動能力を最適な設定とすることができるため、これまで必要であったダンピング抵抗をはじめとする付加部品の点数を低減することができる。また、これよりシステムコストを低減させ、あるいは実装スペースを低減させ、あるいはシステム全体の信頼性を向上させることができる。 （もっと読む）

【課題】 出力回路のキャリブレーション動作に必要な回路規模及びキャリブレーション動作にかかる時間を低減する。
【解決手段】 データピンＤＱに接続された第１及び第２の出力バッファ１１０，１２０と、キャリブレーション用ピンＺＱに接続されたキャリブレーション回路１３０を備える。第１及び第２の出力バッファ１１０，１２０は、それぞれ複数の単位バッファ１１１〜１１３及び１２１〜１２３によって構成されており、各単位バッファは、互いに同一の回路構成を有している。これにより、キャリブレーション回路１３０を用いたキャリブレーション動作によって、第１及び第２の出力バッファ１１０，１２０のインピーダンスを共通に設定することが可能となることから、キャリブレーション動作に必要な回路規模及びキャリブレーション動作にかかる時間を低減することができる。 （もっと読む）

【課題】出力回路１００の出力端子ＯＵＴに接続される電源電圧によっては、出力信号の遷移時間が変化してしまう場合があった。
【解決手段】出力回路１００は、出力端子ＯＵＴに印加されるプルアップ電源電圧を検出するレベル検出回路１と、レベル検出回路１の検出結果に基づいて駆動能力が切り替えられるオープンドレインバッファ回路２とを有する。電源電圧の異なる回路に接続される出力回路であっても、その出力の遷移時間を安定させて出力することが可能となる。 （もっと読む）

【課題】半導体装置と外部抵抗の間の線路に存在する寄生抵抗分を特別の回路を設けることなく補正することのできるインピーダンス調整回路およびインピーダンス調整方法を得ること。
【解決手段】ＬＳＩケース２０１の外部には、ケースピンを介してインピーダンス設定用のクランプ抵抗２０８と、これと電位を比較するための第１および第２の参照電圧生成抵抗２２１、２２２が接続されている。第１および第２の参照電圧生成抵抗２２１、２２２の間には、ＬＳＩ２０２内の折り返し線２２５を経由する形で他の線路と同一幅の２本ずつの線路の寄生抵抗分からなる抵抗回路２２４が設けられており、調整に悪影響となる他の線路の寄生抵抗分をキャンセルする。このため、コンパレータ２１１の比較結果を使用して制御回路２０５はインピーダンス調整用出力バッファ２０３を高精度に調整可能である。 （もっと読む）

本発明は、測定可能な非対称信号遅延および／またはジッタを有する少なくとも１つの集積信号パス（２）を備え、第１測定動作モード（ＭＢＩ）において、制御可能な集積マルチプレクサ（７）を用いて集積信号パス（２）の出力信号を分離出力することができ、これにより集積信号パス（２）と集積マルチプレクサ（７）とを備える測定パスの非対称信号遅延を測定し、第２測定動作モード（ＭＢＩＩ）において、前記制御可能な集積マルチプレクサ（７）を用いて測定信号を分離出力することができ、これにより前記集積マルチプレクサ（７）の非対称信号遅延を測定する装置を提供する。
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【課題】MOSFETにより構成される半導体集積回路装置において、MOSFETのリーク電流による消費電力の増加と動作速度の調和を好適に図った半導体集積回路装置を提供することにある。
【解決手段】半導体集積回路装置中の複数の信号経路について、信号経路に沿って信号が伝わるディレイを鑑み、ディレイに余裕のある経路においては、高しきい値電圧のMOSFETにより構成し、逆に、ディレイに余裕のない経路においては、リーク電流は大きいが動作速度が速いような低しきい値電圧のMOSFETにより構成することである。 （もっと読む）