【課題】従来の半導体集積回路は、クロスオーバー電圧の変動幅が増大するという問題があった。
【解決手段】本発明にかかる半導体集積回路は、差動入力の一方に基づいて第１及び第２の信号を生成するプリドライバ４ｃと、差動入力の他方に基づいて第３及び第４の信号を生成するプリドライバ回路４ｄと、ＶＤＤとＶＳＳとの間に設けられ、第１の信号に基づいて制御されるＭＮ４と、第２の信号に基づいて制御されるＭＰ４と、からなる出力回路５ａと、ＶＤＤとＶＳＳとの間に設けられ、第３の信号に基づいて制御されるＭＮ８と、第４の信号に基づいて制御されるＭＰ８と、からなる出力回路５ｂと、ＶＤＤに応じた第１の制御信号を生成する制御信号生成回路６と、を備える。さらに、プリドライバ４ｃは、第１の制御信号に基づいて第１の信号を制御し、第２のプリドライバ４ｄは、第１の制御信号に基づいて第３の信号を制御する。 （もっと読む）

【課題】簡易な回路構成で、放射ノイズを抑制して、パルス波形を出力することができるようにする。
【解決手段】Ｐ型ＭＯＳＦＥＴ１８とＮ型ＭＯＳＦＥＴ２０を直列に接続したインバータ回路２２を多段に接続し、隣接する段のＰ型ＭＯＳＦＥＴ１８のゲート間を接続すると共に、隣接する段のＮ型ＭＯＳＦＥＴのゲート間を接続して多段出力トランジスタを構成する。隣接する段のＰ型ＭＯＳＦＥＴ１８のゲート間を接続する配線上にサリサイドブロック領域を形成し、抵抗成分３２を形成する。隣接するＮ型ＭＯＳＦＥＴ２０のゲート間を接続する配線上にサリサイドブロック領域を形成し、抵抗成分３３を生成する。プリドライバ２４、２６によって、Ｐ型ＭＯＳＦＥＴ１８及びＮ型ＭＯＳＦＥＴ２０をオンオフさせる駆動信号を、入力段のＰ型ＭＯＳＦＥＴ１８及びＮ型ＭＯＳＦＥＴ２０の各々のゲート端子に入力する。 （もっと読む）

【課題】低電圧と高電圧とを相反する論理信号として出力し、前記高電圧として、異なる２以上の電圧を出力可能であって、安定して動作するバッファ回路。
【解決手段】論理制御回路と、第１の高電圧ＶＤＤＬを与える電源と出力端子との間に設けられ、ゲートに前記論理制御回路から出力された第１の高電圧ＶＤＤＬレベルの制御信号が入力され、バックゲートに第１の高電圧ＶＤＤＬが与えられた第１のＭＯＳトランジスタＭ９と、第２の高電圧ＶＤＤＨを与える電源と出力端子との間に設けられ、ゲートに論理制御回路から出力された第２の高電圧ＶＤＤＨレベルの制御信号が入力され、バックゲートに第２の高電圧ＶＤＤＬが与えられた第２のＭＯＳトランジスタＭ１１と、第１のＭＯＳトランジスタＭ９と出力端子との間に設けられ、第２の高電圧ＶＤＤＬレベルの制御信号によりオンオフが制御される第１のスイッチ回路ＳＷ１と、を備えるバッファ回路。 （もっと読む）

【課題】出力信号の立ち下がりのスロープ特性をその場で可変できる機能を有するドライバ回路を提供する。
【解決手段】入力信号ＴＸＤを受け、駆動出力ノードＮ１、Ｎ２から駆動信号Ｖ１、Ｖ２を出力する駆動制御回路１１、１２と、駆動信号Ｖ１、Ｖ２を受けて駆動されるＭＯＳトランジスタＭ７、Ｍ８を有し、差動出力信号Ｖｄｉｆｆを外部負荷に送出する出力バッファ回路１３と、駆動制御回路１１、１２に付加され、入力信号ＴＸＤを受け、該入力信号の論理レベルが所定の方向に変化した時にＭＯＳトランジスタＭ７、Ｍ８がオン状態からオフ状態に変化する動作の開始時間を短縮する動作開始加速回路１４、１５と、動作開始加速回路１４、１５に付加され、選択信号Ｖｓｅｌに応じてＭＯＳトランジスタＭ７、Ｍ８がオン状態からオフ状態に変化する動作の終了時間を可変する動作終了可変回路１６、１７と、を具備する。 （もっと読む）

【課題】インピーダンス調整回路における調整誤差を低減する。
【解決手段】レプリカ回路１４４１，１４４３のインピーダンスをそれぞれ変化させるカウンタ回路１４２１，１４２２と、これらカウンタ回路のカウント値を更新するインピーダンス調整制御回路１４１とを備える。制御回路１４１は、レプリカ回路１４４１のインピーダンスが外部抵抗ＲＥのインピーダンスよりも低い状態から高い状態に変化したことに応答してカウンタ回路１４２１のカウント値更新を終了し、レプリカ回路１４４３のインピーダンスがレプリカ回路１４４１のインピーダンスよりも高い状態から低い状態に変化したことに応答してカウンタ回路１４２２のカウント値更新を終了する。これにより、レプリカ回路１４４１，１４４３にて生じる調整誤差が相殺される。 （もっと読む）

【課題】出力バッファ回路の出力ノイズを低減し、かつ、応答速度を速くする。
【解決手段】出力電圧ＶＯＵＴが接地電圧ＶＳＳからＮＯＲの反転電圧ＶＬに変化する場合、及び、電源電圧ＶＤＤからＮＡＮＤの反転電圧ＶＨに変化する場合、２個のＭＯＳトランジスタの両方が出力電圧ＶＯＵＴを制御するので、出力電圧ＶＯＵＴのスルーレートが急峻になる。よって、出力バッファ回路の応答速度が速くなる。また、出力電圧ＶＯＵＴが電圧（ＶＤＤ／２）付近で変化する上記以外の場合、１個のＭＯＳトランジスタだけが出力電圧ＶＯＵＴを制御するので、出力電圧ＶＯＵＴのスルーレートが緩やかになる。よって、出力バッファ回路の応答速度が遅くなるので、出力ノイズが低減する。 （もっと読む）

【課題】 低消費電力化が図られた演算回路を提供することを目的とする。
【解決手段】 第２の電源分離領域１２に対応して設けられた第２の電力制御回路２２が、第２の電源分離領域１２よりも一段だけ前段の第１の電源分離領域１１での情報パケットＡの処理の開始時点で、第２の電源分離領域１２への電力供給を開始するとともに、第２の電源分離領域１２での情報パケットＢの処理の終了時点で第２の電源分離領域１２への供給電力を遮断する。 （もっと読む）

【課題】電子装置およびその外部電源供給装置の制御方法を提供する。
【解決手段】本発明による電子装置１は、オン状態とオフ状態を有する外部電源供給装置５と電気接続し、該電子装置はスイッチモジュール２と、内部電源モジュール３とを含み、スイッチモジュールが触発されると、スイッチ信号を生成する。内部電源モジュールは、スイッチ信号を受信し、トリガ信号を生成して、外部電源供給装置に伝送することにより、外部電源供給装置をオフ状態からオン状態に切り換え、該外部電源供給装置は、電子装置に電源を供給する。 （もっと読む）

【課題】論理和回路の後段に接続される電子回路でのデューティ比の変動を抑制でき、雑音や電源電圧変動あるいは温度変動に対しても、後段に接続される電子回路を安定に動作させる。
【解決手段】複数の論理信号（Ｘ０、Ｘ１、Ｘ２）入力に対し、すべての論理信号およびそれぞれの否定の組み合わせについての論理積回路群１０と、この論理積回路群１０の出力する論理積信号からあらかじめ設定された組み合わせでの第１の論理和回路２１、２２と、論理積回路群１０の出力する論理積信号のうち、第１の論理和回路２１、２２が論理和を求める対象としていない論理積信号について、その論理和を求める第２の論理和回路２３、２４を有し、第１の論理和回路２１、２２の出力する論理和信号（Ｚ０、Ｚ１）と第２の論理和回路２３、２４の出力する論理和信号（Ｚ０、Ｚ１の否定）とが差動回路３１、３２の差動入力とされる。 （もっと読む）

【課題】回路規模が大きい。
【解決手段】本発明は、外付け抵抗器が接続される外部端子と、前記外部端子と第１の電源端子間に並列に接続され、第１の制御信号に応じてインピーダンスを調整することで前記外部端子の電圧を変化させる第１導電型の第１のトランジスタアレイと、前記外部端子と第２の電源端子間に並列に接続され、第２の制御信号に応じてインピーダンスを調整することで前記外部端子の電圧を変化させる第２導電型の第２のトランジスタアレイと、前記外部端子の電圧と基準電圧を比較した結果に応じて、前記第１の制御信号を設定し、前記第１の制御信号の設定する期間と異なる期間に前記第２の制御信号を設定する制御回路と、を有するインピーダンス調整回路である。 （もっと読む）

【課題】出力バッファのインピーダンス調整期間を測定できる半導体装置を提供する。
【解決手段】コマンドラッチ回路２Ａは、外部からのコマンド信号（ＺＱコマンド）に応じて、ＺＱＥｎａｂｌｅ信号を発生する。ＺＱ調整回路３は、ＺＱＥｎａｂｌｅ信号が入力されると、内部に設けられたレプリカ回路のインピーダンス調整を行い、この結果をドライバコードとしてＤＱ回路４へ出力する。コマンドラッチ回路２Ａは、テストモード信号が入力されると、ＤＱ回路４を介してＺＱＥｎａｂｌｅ信号に同期したＤＱ信号を半導体装置１００の外部へ出力させる。 （もっと読む）

【課題】外部クロックに依存しないキャリブレーション動作が可能なキャリブレーション回路を提供する。
【解決手段】出力バッファの少なくとも一部と実質的に同じ回路構成を有するレプリカバッファ１１０，１２０，１３０と、キャリブレーションコマンドＺＱＣの発行に応答して内部クロックＺＱＣＬＫを生成するオシレータ回路１５１と、内部クロックＺＱＣＬＫに同期してレプリカバッファ１１０，１２０，１３０のインピーダンスを制御する制御回路１４０とを備える。本発明によれば、外部クロックに依存しないキャリブレーション動作が行われることから、動作モードなどによって外部クロックの周波数が変化する場合であっても、１回の調整ステップに割り当てられる期間や、一連のキャリブレーション動作に要する時間を一定とすることが可能となる。 （もっと読む）

【課題】回路面積が小さく、製造バラツキによる出力特性の劣化を修正できる出力回路を提供することにある。
【解決手段】本発明による出力回路は、差動入力信号ＤＩに応じた差動出力信号ＢＰ、ＢＮを出力端子対３１、３２から出力するメインバッファ回路１と、制御信号ＣＳに応じて出力端子対３１、３２のインピーダンスを調整するトリミング回路２とを具備する。トリミング回路２は、第１電源ＶＤＤと出力端子対３１、３２との間に、メインバッファ回路１内の第１トランジスタ対ＭＰ１、ＭＰ２及び第１抵抗対Ｒ１、Ｒ２に対して並列に接続された少なくとも１つの第２トランジスタ対ＭＰ１１、ＭＰ２１を備える。 （もっと読む）

【課題】ＳＬＶＳを多値化して、多値のＣＭＬ及び２値のＳＬＶＳと比べ１ビット当りの消費電力を削減し、ＳＬＶＳの多値化に際して生じる論理値の違いによる電源電流の変動を補償した多値論理ドライバを提供する。
【解決手段】第１、２の差動プッシュプル回路（ＤＰＰ）は各々対応する第１、２の差動入力を受け、各々第１〜４のトランジスタ（Ｔｒ）を含み、第１、３のＴｒのドレーン（Ｄ）は電源に接続され、第２、４のＴｒのソース（Ｓ）は接地され、第１、３のＴｒのゲート（Ｇ）は正入力に接続され、第２、４のＴｒのＧは補入力に接続され、第１のＴｒのＳと第２のＴｒのＤ及び第３のＴｒのＳと第４のＴｒのＤは第１、２のＤＰＰに亘り正・補各々コモン接続されて単一の差動出力を形成し、第１、２のＤＰＰを構成する各４個のＴｒのオン時の抵抗値は差動出力に接続される伝送路の特性抵抗値Ｚｏを単位として各々３／２、３に設定されている。 （もっと読む）

【課題】異なる電源電圧で使用されることが考えられる半導体装置において、好適な出力回路を有する半導体装置を提供する。
【解決手段】少なくとも出力端子の機能を有する信号端子と、電源端子と、電源端子から電源電圧が供給され内部出力信号を受けて信号端子を駆動する第一及び第二の出力バッファ回路を備えた出力回路と、電源電圧を判定し出力回路の動作を制御する電源電圧判定回路と、を備え、電源電圧判定回路が、第１の電位にあると判定したときには、第１の出力バッファ回路を活性化させると共に、第２の出力バッファ回路を非活性化させ、第２の電位にあると判定したときには、前記第１、第２の出力バッファ回路を共に活性化させる。 （もっと読む）

【課題】エラー検出のためのハードウエア上のオーバーヘッド及び時間的オーバーヘッドを小さくでき、且つエラーを発生した論理素子を特定できる半導体集積回路を提供することを第１目的とする。また、ダイナミック回路のリセット時間による時間的オーバーヘッドを隠蔽でき、実効的な演算スループットを向上させる半導体集積回路を提供することを第２目的とする。
【解決手段】本発明に係る半導体集積回路は、論理素子単位でのハンドシェークを実施し、論理素子単位でのエラー発生の検出を行うことで後段の論理素子にエラー伝搬を行わないこととした。さらに、本発明に係る半導体集積回路は、各論理素子内で同一の論理回路を並列に接続し、２相で動作させることとした。 （もっと読む）

【課題】出力レベルのスイッチング時に電源電位に発生され得るノイズを低減することのできる出力バッファ回路、入出力バッファ回路及び半導体装置を提供する。
【解決手段】駆動回路２ａは、駆動能力が同一のトランジスタＴＰ１，ＴＮ１を含む第１駆動部Ｅ１と、駆動能力が同一のトランジスタＴＰ２，ＴＮ２を含む第２駆動部Ｅ２と、駆動能力が同一のトランジスタＴＰ３，ＴＮ３を含む第３駆動部Ｅ３を備える。これら駆動部Ｅ１〜Ｅ３内のプルアップ側のトランジスタＴＰ１，ＴＰ２，ＴＰ３同士の駆動能力及びプルダウン側のトランジスタＴＮ１，ＴＮ２，ＴＮ３同士の駆動能力は互いに異なる。制御回路３ａは、データ信号Ａと、駆動能力制御信号Ｂ１，Ｂ２と、駆動能力選択信号ＤＳとに応じて、駆動能力が異なるプルアップ側のトランジスタとプルダウン側のトランジスタとを相補的にオンさせる信号を生成する第１制御回路４０を備える。 （もっと読む）

【課題】駆動能力が切替可能であると共に、ＥＳＤ耐性が高い出力バッファ回路。
【解決手段】出力バッファ回路１００において、第１の電源電圧と、第１の電源電圧より低い第２の電源電圧との間に直列に接続された第１導電型トランジスタＴＲＡ１と第２導電型トランジスタＴＲＢ１は、出力トランジスタを構成する。制御回路１１０は、トランジスタＴＲＡ１とトランジスタＴＲＢ１を相補的にオン／オフさせ、かつトランジスタＴＲＡ１とトランジスタＴＲＢ１をオンさせるときに与えるゲート電圧を複数の値間で切替可能である。 （もっと読む）

【課題】調整回路を変更することなく出力バッファの波形の調整幅を広くすることができる半導体回路および、調整回路を変更することなく出力バッファのインピーダンス調整幅を拡大することができる半導体回路の出力インピーダンス調整方法並びに、調整回路を変更することなく出力バッファのスルーレート調整幅を拡大することができる半導体回路のスルーレート調整方法を提供する。
【解決手段】出力バッファ２のバッファ回路の並列数を調整する出力インピーダンス調整回路３の後段にＮｃｈ出力バッファオフセット設定回路８とＰｃｈ出力バッファオフセット設定回路９とを設けて、出力インピーダンス調整回路３が調整した並列数にＮｃｈ出力バッファオフセット設定回路８とＰｃｈ出力バッファオフセット設定回路９でオフセット値を加算する。 （もっと読む）

【課題】寄生容量等の悪影響を最小限に抑えた上で高精度な電圧を出力する。
【解決手段】演算増幅器ＯＰと、入力ノードＮＩと演算増幅器ＯＰの第１の入力端子ＮＥＧとの間に設けられる電荷蓄積用キャパシタＣＡと、演算増幅器ＯＰの出力端子に設けられる位相補償用キャパシタＣＣと、を含み、電荷蓄積用キャパシタＣＡは、両端の電極が金属層又はポリシリコン層で形成される第１タイプのキャパシタＴｙｐｅ１で構成され、位相補償用キャパシタＣＣは、一方の電極がポリシリコン層で、他方の電極が不純物層で形成される第２タイプのキャパシタＴｙｐｅ２で構成され、位相補償用キャパシタＣＣは、平面視において電荷蓄積用キャパシタＣＡの下方に配置されることを特徴とする。 （もっと読む）