【課題】Ｃ・ＭＯＳ・ＦＥＴ等の相補型３端子スイッチング手段を用いたオン・オフ駆動手段も使用できる双方向性スイッチング手段を提供する。
【解決手段】どちらも両主電極の役割がその印加電圧の方向により互いに入れ換わることができ、どちらも互いに相補関係に有る２つのオン・オフ制御スイッチング手段が有って、その両オン・オフ制御スイッチング手段のうち一方の主電極と他方の主電極を接続し、一方の開放された主電極と一方の制御電極の間に一方のオン・オフ駆動手段を設け、一方の開放された主電極と他方の制御電極の間に他方のオン・オフ駆動手段を設け、その両オン・オフ制御スイッチング手段の直列回路を双方向性のスイッチとして使用する。 （もっと読む）

【課題】通信速度の高速化に加えて、消費電力の低減や、あるいは伝送波形品質の向上が図れる出力ドライバ回路を提供する。
【解決手段】例えば、正極および負極出力ノード（ＴＸＰ，ＴＸＮ）を電圧で駆動する電圧信号生成回路ブロックＶＳＧ＿ＢＫと、データ入力信号ＤＩＮ＿Ｐ，ＤＩＮ＿Ｎの遷移を受けてパルス信号を生成するパルス信号生成回路ＰＧＥＮ１，ＰＧＥＮ２と、当該パルス信号のパルス幅の期間でＴＸＰ，ＴＸＮを電流で駆動する電流信号生成回路ブロックＩＳＧ＿ＢＫｐ１，ＩＳＧ＿ＢＫｎ１を備える。電流信号生成回路ブロックは、ＴＸＰ，ＴＸＮの寄生容量（Ｃｐ１，Ｃｐ２）を高速に充電すると共に、パルス幅に応じたプリエンファシスを行う。ＶＳＧ＿ＢＫは、ＴＸＰ，ＴＸＮにおける定常状態の電圧レベルを定めると共に、ＴＸＰ，ＴＸＮをインピーダンスＺ０で終端する。 （もっと読む）

【課題】同一電源系統に接続された複数の主バッファの動作台数の変化により生じる半導体装置の出力のばらつきを抑制すること。
【解決手段】本発明の一態様に係る半導体装置は、入力されるデータに応じて複数の信号線を駆動する、複数の主バッファを備える主バッファ回路２と、主バッファと同数のダミーバッファを備えるダミーバッファ回路５と、主バッファ回路２及びダミーバッファ回路５に接続された電源と、主バッファ回路２が接続された主バッファ配線と、ダミーバッファ回路５に接続され、主バッファ配線と略同一の負荷を有するダミーバッファ配線と、主バッファ回路の複数の主バッファのスイッチング状況を検知するスイッチング検出回路３と、スイッチング検知結果に基づいて、ダミーバッファのスイッチング数を制御するダミーバッファスイッチング回路４とを備える。 （もっと読む）

【課題】カップリングノイズを減少させることができる半導体メモリのデータ出力回路およびその制御方法を提供すること。
【解決手段】複数のグローバルラインと、複数のデータを互いに異なるタイミングで複数のグローバルラインに出力するように構成されたセンスアンプブロックと、複数のグローバルラインを介して伝送された複数のデータを互いに異なるタイミングでラッチするように構成されたパイプラッチブロックと、アドレス信号を用いてセンスアンプブロックの出力タイミングとパイプラッチブロックのラッチタイミングとを制御するように構成された制御部とを備えることを特徴とする。 （もっと読む）

【課題】第１の伝送路及び第２の伝送路間のＤｕｔｙ比の高精度化を実現できる終端抵抗調整回路、及び半導体集積回路を提供する。
【解決手段】本発明に係る終端抵抗調整回路７１は、差動入力信号の第１及び第２の伝送路２１、２２それぞれに挿入され、制御信号に応じて抵抗値が調整される終端抵抗郡１，２と、第１及び第２の伝送路２１、２２の内、少なくともいずれかの伝送路であって、終端抵抗郡１，２の後段に挿入され、終端抵抗郡１、２を介して接続する伝送路の電位の調整を行う可変抵抗郡３と、可変抵抗郡３の後段、若しくは、当該可変抵抗郡３が配設されていない場合には終端抵抗郡１，２の後段に挿入され、第１及び第２の伝送路２１、２２の電位差を比較する比較器４と、比較結果に基づいて可変抵抗郡３の抵抗値を制御することによって伝送路の電位を調整する伝送路電位調整部５と、を備える。 （もっと読む）

【課題】消費電力を低減できるＰＬＤ回路、集積回路装置及び電子機器等を提供すること。
【解決手段】ＰＬＤ回路は、各トランジスター列が直列接続されたプログラマブルな複数のトランジスターを有する第１〜第ｍ（ｍは２以上の整数）のトランジスター列ＴＡ１〜ＴＡｍを含む。第１〜第ｍのトランジスター列ＴＡ１〜ＴＡｍの一端に第１の非直流電源ＶＳ１が供給される。第１〜第ｍのトランジスター列ＴＡ１〜ＴＡｍの各トランジスター列は、複数の入力信号ＸＰ（Ｘ１Ｐ〜ＸｉＰ）、ＸＮ（Ｘ１Ｎ〜ＸｉＮ）によってオン・オフされる。第１の非直流電源ＶＳ１の電圧により規定される第１のホールド期間に、第１〜第ｍのトランジスター列ＴＡ１〜ＴＡｍの他端のノードである第１〜第ｍのノードＮＡ１〜ＮＡｍの電圧レベルを各々出力する。 （もっと読む）

【課題】
内部回路の一部の回路が起動または停止したときに内部電源電圧の変動が緩和されるようにした集積回路を提供する。
【解決手段】
電源が供給される集積回路において，電源が供給され内部電源を内部に供給する電源配線と，内部電源を供給される第１及び第２の内部回路と，第２の内部回路を非動作状態から動作状態に制御するイネーブル信号を第２の内部回路に供給するイネーブル信号供給回路とを有し，イネーブル信号供給回路は，イネーブル信号が非動作状態から動作状態に変化したときに動作状態の期間を間欠的に発生する調整イネーブル信号を生成し第２の内部回路に供給する。 （もっと読む）

【課題】オフ歪みを低減した半導体スイッチを提供する。
【解決手段】負の第１の電位を生成する電圧生成回路と、外部から入力される端子切替信号に応じて前記第１の電位を変化させる電圧制御回路と、電源電圧または電源電圧よりも高い正の第２の電位と前記第１の電位とが供給され、前記端子切替信号を入力し前記端子切替信号に基づいて前記第１の電位及び前記第２の電位の少なくとも一方を出力する駆動回路と、ＳＯＩ基板に設けられ、前記駆動回路の出力により端子間の接続を切り替えるスイッチ部と、を備えたことを特徴とする半導体スイッチが提供される。 （もっと読む）

【課題】スタンバイ時における半導体装置の消費電力を低減する。
【解決手段】スタンバイ時においてハイレベルを出力すべき論理回路については、一対の電源ノードを擬似電源線ＶＤＤＴ１Ｌ，ＶＳＳＴＬに接続し、スタンバイ時においてローレベルを出力すべき論理回路については、一対の電源ノードを擬似電源線ＶＤＤＴＬ，ＶＳＳＴ１Ｌに接続する。スタンバイ時における擬似電源線ＶＤＤＴＬ，ＶＤＤＴ１Ｌ，ＶＳＳＴＬ，ＶＳＳＴ１Ｌの電位ＶＤＤＴ，ＶＤＤＴ１，ＶＳＳＴ，ＶＳＳＴ１は、ＶＤＤＴ＜ＶＤＤＴ１＜ＶＤＤ、ＶＳＳＴ＞ＶＳＳＴ１＞ＶＳＳを満たす。これにより、スタンバイ状態においてオンするトランジスタのゲート電極と基板との間を流れるリーク電流や、スタンバイ状態においてオフするトランジスタのドレインと基板との間を流れるリーク電流が低減される。 （もっと読む）

【課題】チップの製造プロセスの微細化にともなって各種リーク電流（サブスレッショルドリーク電流、ゲートトンネルリーク電流、GIDL(Gate-Induced Drain Leakage)電流などの接合リーク電流）が増大している。それらのリーク電流はチップの消費電流を増加する。
【解決手段】第１回路ブロックと、前記第１回路ブロックに接続される第１電源線及び第２電源線と、前記第１電源線と第１電位を供給する第１電位点とを接続するための第１トランジスタと、前記第１トランジスタのゲートに接続される第１駆動回路と、前記第１駆動回路より駆動力の大きい第２駆動回路とを有し、第１の状態から前記第１の状態よりも前記第１電源線と前記第２電源線の間の電位差が大きい第２の状態へ遷移する場合に、第１の期間において前記第１トランジスタを前記第１駆動回路によって駆動し、その後第２の期間において前記第１トランジスタを前記第２駆動回路によって駆動する。 （もっと読む）

【課題】複数の集積回路間にインタフェース信号を供給する方法を提供する。
【解決手段】第１および第２の集積回路（ＩＣ）間にインタフェース信号を発生する回路で、基準信号を供給する基準回路と、インタフェース回路と、回路要素とを含む。インタフェース回路は、第１のＩＣに実装され、作動するように基準回路に結合し、基準信号およびデータ入力を受信し、インタフェース信号を発生する。回路要素は、第２のＩＣに実装され、作動するように制御回路に結合し、インタフェース信号を受信し、出力信号を供給する。基準信号は、電圧あるいは電流信号であってもよく、第１あるいは第２のＩＣで発生できる。インタフェース回路は、スイッチアレイに結合される電流ミラーで実装でき、フィルタリング要求を容易にするために過サンプリングできる。 （もっと読む）

【課題】終端抵抗のオンオフの切り替え時に外部端子にインピーダンスの急激な変化が生じることを低減する。
【解決手段】外部端子（図２のＤＱに相当）と、外部端子に接続され、出力信号を外部端子に出力可能とする出力回路（図２の２１に相当）と、外部端子に終端抵抗をオンオフ可能に接続する終端回路（図２の２２に相当）と、終端抵抗がオフ状態又はオン状態のいずれか一方の状態から他方の状態に変化するまでの時間を、データ出力時に出力信号が一方の論理レベルから他方の論理レベルへ変化するまでの時間以上となるように制御する第１のスルーレート制御回路（図２の２３ａに相当）と、を備える。 （もっと読む）

【課題】入力信号のＨレベルまたはＬレベルを正しく検知できる半導体装置を提供する。
【解決手段】半導体装置１００は、閾値調整信号に基づいて論理閾値電位を調整可能な入力バッファ（入力ＣＭＯＳ回路１１）と、入力バッファの入力と出力とが結線されたレプリカ（レプリカ１２）と、予め設定された基準電位（ノードＮｄＨの電位）を発生する基準電位発生回路（基準電位発生回路１３）と、レプリカ（レプリカ１２）の出力電位（ノードＮｄＲの電位）と基準電位（ノードＮｄＨの電位）とを比較し、閾値調整信号（閾値調整信号ＣＴＲＬ）を入力バッファ（入力ＣＭＯＳ回路１１）とレプリカ（レプリカ１２）とに出力する比較回路（比較回路１４）と、を備える。 （もっと読む）

【課題】電界効果トランジスタの閾値電圧がばらついた場合にも、検知電圧のばらつきを低減でき、所望の電圧検知範囲で電圧変化を検知することができる電圧変化検知装置を提供する。
【解決手段】ドレインが電源電位に接続され且つソースが第１のノードにおいて第１の定電流源又は第１の抵抗に接続され且つゲートが固定電位に接続されている第１の電界効果トランジスタと、ドレイン及びゲートが電源電位に接続され且つソースが第２のノードにおいて第２の定電流源又は第２の抵抗に接続されている第２の電界効果トランジスタと、当該第１のノードの電位と当該第２のノードの電位との比較結果に応じて電源電位が所定の検知電位を跨いで変化したことを検知した旨の検知信号を生成する検知信号生成部と、を含む電圧変化検知装置。 （もっと読む）

【課題】スルーレートを適切に調整可能なバッファ回路を提供する。
【解決手段】
ＣＭＯＳ出力バッファ回路は、バッファ回路Ｂｕｆｆｅｒ［１］〜［４］を備えている。各バッファ回路は、電源電圧端子又は接地端子と出力端子との間にトランジスタＰＯ及びＮＯを有している。各バッファ回路中の複数個のトランジスタＰＯ及びＮＯは、外部からの制御信号に従い選択的に動作可能な状態とされる。各バッファ回路中の３個のトランジスタＰＯは、所定のサイズ比を有するように形成されている。 （もっと読む）

【課題】入力信号の立ち上がり時と立ち下がり時で遷移時間差の少ないレベルシフト回路を提供する。
【解決手段】同じ回路構成のVDD 電源系の第１、第２のレベルシフタ11、12と、VEXTQ 電源系のインバータ13と、VDD 電源系のインバータ15を具備し、第１のレベルシフタ11内の２個の入力用NMOSトランジスタTN1 、TN2 のゲート端子には、VEXTQ 電源系の入力信号INとインバータ13の出力信号を入力し、第２のレベルシフタ12内の２個の入力用NMOSトランジスタTN3 、TN4 のゲート端子には、第１のレベルシフタ11の出力ノードA2の信号とインバータ13の出力信号を入力し、第２のレベルシフタ12の出力ノードA4の信号をインバータ15により波形整形して出力信号OUT を得る。 （もっと読む）

【課題】プリエンファシスまたはディエンファシスのためのドライバの追加がなくても、プリエンファシスまたはディエンファシス動作を行えるデータ出力回路を提供すること。
【解決手段】インピーダンスコードによって各々オン・オフされ、出力ノードにデータを出力する複数の駆動手段３１１、３１２を備え、前記インピーダンスコードが、前記駆動手段をターンオンさせる値を有する第１のグループと前記駆動手段をオフさせる値を有する第２のグループとに分けられ、プリエンファシス期間の間には、前記第２のグループによる制御を受ける駆動手段の全部または一部がターンオンされる。 （もっと読む）

【課題】開発の早期において、様々な条件におけるクロストーク耐性を確認することができる半導体装置を提供する。
【解決手段】信号発生回路３と、遅延回路４０、４１、４２、４３、…、４ｍと、遅延回路５０、５１、５２、５３、…、５ｍと、出力バッファ７０、７１、７２、７３、…、７ｍそれぞれに対応して設けられ、遅延回路４０、４１、４２、４３、…、４ｍから出力された信号または遅延回路５０、５１、５２、５３、…、５ｍから出力された信号のいずれかを選択して対応する出力バッファ７０、７１、７２、７３、…、７ｍに出力する選択回路６０、６１、６２、６３、…、６ｍと、を備える。 （もっと読む）

【課題】電源電圧を低下させた場合であっても、正しくデータ転送が可能な半導体装置を提供する。
【解決手段】出力ドライバ１００と、出力ドライバ１００の特性を切り替える特性切替回路１８を備える。特性切替回路１８は、電源ラインに供給される電源電圧ＶＤＤＱが第１の電圧ＶＤＤＱ１である場合における出力ドライバ１００の出力信号の立ち上がり時間及び立ち下がり時間と、電源ラインに供給される電源電圧ＶＤＤＱが第２の電圧ＶＤＤＱ２である場合における出力ドライバ１００の出力信号の立ち上がり時間及び立ち下がり時間を互いに一致させる。これにより、電源電圧を低下させても高調波成分やクロストークによる影響が増大することがない。また、電源電圧を低下させてもレシーバ側における受信条件が変化しないことから、電源電圧にかかわらず信号の送受信を正しく行うことが可能となる。 （もっと読む）

【課題】ゲートリークによる消費電力の増大を抑制し、電源［ＶＤＤ］−［ＧＮＤ］間のノイズを低減すること。
【解決手段】本発明の半導体集積回路は、機能ブロックと領域部３ｂとを具備している。機能ブロックは、電源［ＶＤＤ］−［ＧＮＤ］間に設けられ、常に動作する。領域部３ｂにおいて、周辺機能ブロック４は、信号線９と電源［ＧＮＤ］との間に設けられ、動作モード又は非動作モードを実行する。電源スイッチＭＰは、電源［ＶＤＤ］と信号線９との間に設けられ、動作モードにおいて電圧ＶＤＤを信号線９に供給し、非動作モードにおいて信号線９への電圧ＶＤＤの供給を遮断する。ＭＯＳトランジスタは、周辺機能ブロック４に設けられ、そのバックゲートに電源［ＶＤＤ］と電源［ＧＮＤ］との一方の電源が接続されていて、非動作モードにおいて、そのゲートに他方の電源が接続され、そのゲートとバックゲート間に寄生容量を発生する。 （もっと読む）