半導体集積回路
【課題】送信データ内容によらずデータ転送レートを一定に保ち、かつ同時スイッチング出力本数を低減することのできる技術を提供する。
【解決手段】送信データ制御部１０は、Ｎビットの送信データをＭ（但し、２≦Ｍ）回に分けて送信する。つまり、ＮビットデータのうちのＮ/Ｍビットを有効データとし、残りのＮ-Ｎ/Ｍビットを無効データして、ＮビットデータをＭ回送信することで、Ｎビットの有効データを送信する。この際、無効データ（Ｎ-Ｎ/Ｍビット）は、直前に送信したＮビットデータの状態をそのまま保持する。一方、受信データ制御部２０では、Ｍ回に分けて送信された最後のＮビットデータをＮビットの送信データとして受信する。
【解決手段】送信データ制御部１０は、Ｎビットの送信データをＭ（但し、２≦Ｍ）回に分けて送信する。つまり、ＮビットデータのうちのＮ/Ｍビットを有効データとし、残りのＮ-Ｎ/Ｍビットを無効データして、ＮビットデータをＭ回送信することで、Ｎビットの有効データを送信する。この際、無効データ（Ｎ-Ｎ/Ｍビット）は、直前に送信したＮビットデータの状態をそのまま保持する。一方、受信データ制御部２０では、Ｍ回に分けて送信された最後のＮビットデータをＮビットの送信データとして受信する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関する。
【背景技術】
【０００２】
ＬＳＩ（Large Scale Integration）、プリント基板などの入出力に用いられるインターフェース回路において、複数の出力ピンの信号が同時に変化する場合に、近接する入力ピン、出力ピンの信号にノイズが発生する。このノイズは同時スイッチングノイズと呼ばれている。また、同時に変化する出力ピンの信号を同時スイッチング出力と呼ぶ。例えば、４ビットの出力データが”００００”から”１１１１”に変化する場合、同時スイッチング出力本数は４本である。同時スイッチング出力本数が増大すると、同時スイッチングノイズも大きくなる。この同時スイッチングノイズは、ＬＳＩ内部の電源レベル、ＧＮＤレベルが変動してＬＳＩ自身が誤動作する原因となったり、この同時スイッチング出力を受信する次段の回路が誤動作する原因となったりする。
【０００３】
同時スイッチング出力本数を減らす技術として、特許文献１に記載の技術がある。この技術では、同時スイッチング出力本数が所定の閾値以上の場合に出力信号を反転させる。そして、出力信号に反転指示信号を付加して送出する。
【０００４】
また、同時スイッチング出力本数を減らす別の技術として、特許文献２に記載の技術がある。この技術では、出力信号の同時スイッチング出力本数が所定の閾値以上の場合に、同時スイッチング本数がこの閾値より少なくなるダミーデータを生成し、このダミーデータに無効指示信号を付加して送出する。それから、出力信号を送出する。
【０００５】
【特許文献１】特開平８-３１６８４０号公報
【特許文献２】特開２００５-２０１６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献１に記載の技術では、Ｎビットの出力データに対して同時スイッチング出力本数をより多くの場合に低減させようとした場合、出力信号の反転の有無を判断するために使用する閾値はＮ/２となる。つまり、この技術では、同時スイッチング出力本数の最大数をＮ/２までしか低減できない。また、特許文献２に記載の技術では、ダミーデータの有無、つまり送信データの内容によってデータ転送レートが変化してしまう。
【０００７】
本発明は上記事情に鑑みてなされたものであり、本発明の目的は、送信データ内容によらずデータ転送レートを一定に保ち、かつ同時スイッチング出力本数を低減することのできる技術を提供することにある。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明は、送信側において、Ｎビットの送信データをＭ（但し、２≦Ｍ）回に分けて送信する。つまり、ＮビットデータのうちのＮ/Ｍビットを有効データとし、残りのＮ-Ｎ/Ｍビットを無効データとして、ＮビットデータをＭ回送信することで、Ｎビットの有効データを送信する。この際、無効データ（Ｎ-Ｎ/Ｍビット）は、直前に送信したＮビットデータの状態をそのまま保持する。一方、受信側では、Ｍ回に分けて送信された最後のＮビットデータをＮビットの送信データとして受信する。
【０００９】
なお、送信側において、ＮビットデータのうちのＮ/Ｍビットの有効データの同時スイッチング出力本数が所定の閾値より大きい場合に、この有効データの出力信号を反転させ、反転指示信号と共に送出してもよい。反転指示信号は、Ｎビットデータ用のデータ線とは別に設けられた信号線を用いて送信するようにしてもよいし、あるいは、無効データを利用して送信するようにしてもよい。
【００１０】
例えば、本発明は、Ｎビットデータを送信する送信データ制御部と、前記送信データ制御部が送信したＮビットデータを受信する受信データ制御部と、を有するデータ送受信システムであって、
前記送信データ制御部は、
ＮビットデータのうちのＮ/Ｍビット（但し２≦Ｍ）を有効データとし、残りのＮ-Ｎ/Ｍビットを無効データとし、有効データに送信対象Ｎビットデータの当該Ｎ/Ｍビットと同じビット位置のデータを割り当て、無効データに直前に出力されたＮビットデータの当該Ｎ-Ｎ/Ｍビットと同じビット位置のデータを割り当てて、１サイクルでＮビットデータをＭ回送信し、
前記受信データ制御部は、
１サイクルでＭ回送信されたＮビットデータのＭ番目のＮビットデータを、前記送信対象Ｎビットデータとして受信する。
【発明の効果】
【００１１】
本発明によれば、送信データの内容によらずデータ転送レートを一定に保ちつつ、同時スイッチング出力本数を低減することができる。
【発明を実施するための最良の形態】
【００１２】
以下に、本発明の実施の形態について図面を参照して説明する。
＜第１実施形態＞
図１は、本発明の第１実施形態が適用されたデータ送受信システムの概略図である。
【００１３】
図示するように、本実施形態のデータ送受信システムは、Ｎビットデータを送信する送信側半導体集積回路１と、送信側半導体集積回路１が送信したＮビットデータを受信する受信側半導体集積回路２と、を有する。
【００１４】
送信側半導体集積回路１は、ＮビットデータをＭ（但し、２≦Ｍ）回に分けて送出する送信データ制御部１０を有する。送信データ制御部１０は、送信側半導体集積回路１の本体から出力されたＮビットデータを入力するためのＮ本のデータ信号入力ピン１１と、Ｎビットデータを出力するためのＮ本のデータ信号出力ピン１２と、Ｍ本の制御信号出力ピン１３と、を有する。
【００１５】
送信データ制御部１０は、データ信号入力ピン１１に入力されたＮビットデータ（入力ビットデータと呼ぶ）のうちのＮ/Ｍビットを有効データとし、残りのＮ-Ｎ/Ｍビットを無効データして、Ｎビットデータ（出力ビットデータと呼ぶ）をデータ信号出力ピン１２から出力する。この際、無効データ（Ｎ-Ｎ/Ｍビット）は、一つ前の出力ビットデータの状態をそのまま保持する。これを有効データのビット位置を変えながらＭ回繰り返すことにより、Ｎビットの有効データ、つまり入力ビットデータを送信する。
【００１６】
また、送信データ制御部１０は、ｉ番目（但し１≦ｉ≦Ｍ）の出力ビットデータに含まれている有効データ（Ｎ/Ｍビット）の同時スイッチング出力本数が所定の閾値より大きい場合、この有効データのデータ信号を反転させて、データ信号出力ピン１２から出力する。また、ｉ番目の出力ビットデータに対応する制御信号出力ピン１３から出力される制御信号のビット値を、反転していることを示すビット値に変更する。
【００１７】
図２は、送信データ制御部１０の機能をソフトウエア的に実現する場合の動作フロー図である。
【００１８】
先ず、送信データ制御部１０は、送信側半導体集積回路１の本体からデータ信号入力ピン１１に入力ビットデータが入力されると（Ｓ１０１でＹＥＳ）、カウンタ値ｉを初期値「１」に設定する（Ｓ１０２）。
【００１９】
次に、送信データ制御部１０は、ｉ番目の出力ビットデータに割り当てる入力ビットデータのＮ/Ｍビットについて、ビット値が直前の出力ビットデータから変化したビットの数（変化数ｋ）を測定する（Ｓ１０３）。なお、入力ビットデータのＮ/Ｍビットの出力ビットデータへの割当て方法としては、入力ビットデータをＭ個のビットグループ（Ｎ/Ｍビット）に分け、１番目〜Ｍ番目の出力ビットデータのそれぞれにいずれかのビットグループを割り当てる。
【００２０】
次に、送信データ制御部１０は、変化数ｋが所定の閾値より大きいか否かを判断する（Ｓ１０４）。ここでは、所定の閾値としてＮ/２Ｍを用いている。
【００２１】
変化数ｋが所定の閾値より大きい場合（Ｓ１０４でＹＥＳ）、送信データ制御部１０は、ｉ番目の出力ビットデータに割り当てる入力ビットデータのＮ/Ｍビットのビット値を反転させる。そして、このビット値を反転させたＮ/Ｍビットを有効データに設定する。また、ｉ番目の出力ビットデータのうち、このＮ/Ｍビット以外のＮ-Ｎ/Ｍビットを無効データに設定し、その内容を直前の出力ビットデータの対応するＮ-Ｎ/Ｍビットとする。これにより、ｉ番目の出力ビットデータの各ビットを設定する。また、ｉ番目の出力ビットデータに対応する制御信号のビット値を、反転していることを示すビット値（「オン」＝”１”）に設定する（Ｓ１０５）。
【００２２】
一方、変化数ｋが所定の閾値以下の場合（Ｓ１０４でＮＯ）、送信データ制御部１０は、ｉ番目の出力ビットデータに割り当てる入力ビットデータのＮ/Ｍビットをそのまま有効データに設定する。また、ｉ番目の出力ビットデータのうち、このＮ/Ｍビット以外のＮ-Ｎ/Ｍビットを無効データに設定し、その内容を直前の出力ビットデータの対応するＮ-Ｎ/Ｍビットとする。これにより、ｉ番目の出力ビットデータの各ビットを設定する。また、ｉ番目の出力ビットデータに対応する制御信号のビット値を、反転していないことを示すビット値（「オフ」＝”０”）に設定する（Ｓ１０６）。
【００２３】
次に、送信データ制御部１０は、カウンタ値ｉがＭに到達したか否かを判断する（Ｓ１０７）。到達していない場合は（Ｓ１０７でＮＯ）、カウンタ値ｉを一つインクリメントして（Ｓ１０８）、Ｓ１０３に戻る。一方、到達している場合は（Ｓ１０７でＹＥＳ）、１番目からＭ番目までの出力ビットデータを設定内容に従って順番に出力する。また、１番目からＭ番目までの制御信号を設定内容に従って出力する（Ｓ１０９）。
【００２４】
図３は、送信データ制御部１０の機能をハードウエア的に実現する場合の概略構成図である。
【００２５】
図示するように、送信データ制御部１０は、Ｎ本のデータ信号入力ピン１１と、Ｎ本のデータ信号出力ピン１２と、Ｍ本の制御信号出力ピン１３と、ラッチ部１０１と、Ｍ個の変化数検出部１０２１〜１０２Ｍと、Ｍ個の比較部１０３１〜１０３Ｍと、Ｍ個のデータ変換部１０４１〜１０４Ｍと、選択部１０５と、を有する。
【００２６】
ラッチ部１０１は、出力ビットデータをラッチする。
【００２７】
変化数検出部１０２１〜１０２Ｍには、入力ビットデータのうちの所定のＮ/Ｍビットがそれぞれ割当てられている。割当て方法としては、入力ビットデータをＭ個のビットグループに分け、それぞれの変化数検出部１０２１〜１０２Ｍにいずれかのビットグループを割り当てる。変化数検出部１０２１〜１０２Ｍは、自身に割当てられたＮ/Ｍビットを、ラッチ部１０１にラッチされている出力ビットデータの対応するＮ/Ｍビットと比較して、ビット値が出力ビットデータから変化したビットの数（変化数ｋ）を検出する。
【００２８】
比較部１０３ｉ（但し、１≦ｉ≦Ｍ）は、変化数検出部１０２ｉで検出された変化数ｋを所定の閾値と比較する。そして、比較結果をｉ番目の制御信号として、ｉ番目の制御信号出力ピン１３から出力する。本実施形態では、所定の閾値としてＮ/２Ｍを用いている。そして、変化数＞Ｎ/２Ｍの場合に制御信号をオンとし、変化数≦Ｎ/２Ｍの場合に制御信号をオフとしている。
【００２９】
データ変換部１０４ｉ（但し、１≦ｉ≦Ｍ）は、入力ビットデータのうち変化数検出部１０２ｉに割り当てられたＮ/Ｍビットが入力される。そして、比較部１０３ｉから出力された制御信号がオンの場合は、この入力されたＮ/Ｍビットの各ビットのビット値を反転させて出力する。一方、比較部１０３ｉから出力された制御信号がオフの場合は、この入力されたＮ/Ｍビットをそのまま出力する。データ変換部１０４１〜１０４ｉから出力されたｉ×Ｎ/Ｍビットは、ラッチ部１０１でラッチされている出力ビットデータのうち、このｉ×Ｎ/Ｍビット以外のビットデータ（Ｎ-ｉ×Ｎ/Ｍビット）と共に、ｉ番目のＮビットデータとして選択部１０５に入力される。
【００３０】
選択部１０５は、入力されている１番目のＮビットデータ〜Ｍ番目のＮビットデータを、１番目から順番に選択して出力する。
【００３１】
以下に、８ビットデータ（Ｎ＝８）を２回（Ｍ＝２）に分けて出力する場合を例にとり、本実施形態をより具体的に説明する。
【００３２】
なお、入力ビットデータのＮ/Ｍ（＝４）ビットの出力ビットデータへの割当て方法としては、入力ビットデータをＭＳＢ（Most Significant Bit）側４ビットおよびＬＳＢ（Least Significant Bit）側４ビット２個のビットグループに分け、１番目および２番目の出力ビットデータのそれぞれにいずれかのビットグループを割り当てる方法、あるいは、入力ビットデータを奇数ビットおよび偶数ビット２個のビットグループに分け、１番目および２番目の出力ビットデータのそれぞれにいずれかのビットグループを割り当てる方法などが考えられる。ここでは前者を採用して、１番目の出力ビットデータにＬＳＢ側４ビットを割り当て、２番目の出力ビットデータにＭＳＢ側４ビットを割り当て、１番目の制御信号に１ビット目（ビット番号「０」）の制御信号出力ピン１３（ｆｌｇ［０］）を割り当て、そして、２番目の制御信号に２ビット目（ビット番号「１」）の制御信号出力ピン１３（ｆｌｇ［１］）を割り当てた場合を例にとり説明する。
【００３３】
図４は、８ビットの入力ビットデータを２回の出力ビットデータに分けて送信する送信データ制御部１０の機能をソフトウエア的に実現する場合の動作フロー図である。
【００３４】
先ず、送信データ制御部１０は、送信側半導体集積回路１の本体からデータ信号入力ピン１１に入力ビットデータが入力されると（Ｓ１１１でＹＥＳ）、この入力ビットデータ（次送信データ）をｘとし、出力ビットデータ（前送信データ）をｙとする（Ｓ１１２）。ここでは、入力ビットデータｘ＝”００００ ００００”、出力ビットデータｙ＝”１１０１ ０１０１”として説明する。
【００３５】
次に、送信データ制御部１０は、ＭＳＢ側４ビット［７：４］およびＬＳＢ側４ビット［３：０］のそれぞれについて、入力ビットデータｘおよび出力ビットデータｙ間の変化数ｋを測定する。そして、ＭＳＢ側４ビット［７：４］の変化数ｋをｋｍｓｂとし、ＬＳＢ側４ビット［３：０］の変化数ｋをｋｌｓｂとする（Ｓ１１３）。
【００３６】
次に、送信データ制御部１０は、変化数ｋｌｓｂが所定の閾値Ｎ/２Ｍ＝２より大きいか否かを判断する（Ｓ１１４）。
【００３７】
変化数ｋｌｓｂが閾値「２」より大きい場合（Ｓ１１４でＹＥＳ）、送信データ制御部１０は、１番目の出力ビットデータに割り当てる入力ビットデータｘのＬＳＢ側４ビットｘ［３：０］のビット値を反転させる。そして、このビット値を反転させたＬＳＢ側４ビットｎｏｔ（ｘ［３：０］）を有効データに設定する。また、１番目の出力ビットデータのＭＳＢ側４ビット［７：４］を無効データに設定し、その内容を直前の出力ビットデータ（前送信データ）ｙのＭＳＢ側４ビットｙ［７：４］とする。これにより、１番目の出力ビットデータの各ビットを設定する。また、１番目の出力ビットデータに対応する制御信号ｆｌｇ［０］をオンに設定する（Ｓ１１５）。
【００３８】
一方、変化数ｋｌｓｂが閾値「２」以下の場合（Ｓ１１４でＮＯ）、送信データ制御部１０は、１番目の出力ビットデータに割り当てる入力ビットデータｘのＬＳＢ側４ビットｘ［３：０］のビット値をそのまま有効データに設定する。また、１番目の出力ビットデータのＭＳＢ側４ビット［７：４］を無効データに設定し、その内容を直前の出力ビットデータ（前送信データ）ｙのＭＳＢ側４ビットｙ［７：４］とする。これにより、１番目の出力ビットデータの各ビットを設定する。また、１番目の出力ビットデータに対応する制御信号ｆｌｇ［０］をオフに設定する（Ｓ１１６）。
【００３９】
入力ビットデータｘ＝”１１０１ ０１０１”、出力ビットデータｙ＝”００００ ００００”の場合、変化数ｋｌｓｂ＝２であるため、Ｓ１１６が実行される。その結果、１番目の出力ビットデータ＝”００００ ０１０１”に設定される。これにより、１番目の出力ビットデータの直前の出力ビットデータ（前送信データｙ）からの変化数ｋは２となる。
【００４０】
次に、送信データ制御部１０は、変化数ｋｍｓｂが所定の閾値Ｎ/２Ｍ＝２より大きいか否かを判断する（Ｓ１１７）。
【００４１】
変化数ｋｍｓｂが閾値「２」より大きい場合（Ｓ１１７でＹＥＳ）、送信データ制御部１０は、２番目の出力ビットデータに割り当てる入力ビットデータｘのＭＳＢ側４ビットｘ［７：４］のビット値を反転させる。そして、このビット値を反転させたＭＳＢ側４ビットｎｏｔ（ｘ［７：４］）を有効データに設定する。また、２番目の出力ビットデータのＬＳＢ側４ビット［３：０］を無効データに設定し、その内容を直前の出力ビットデータ（１番目の出力ビットデータ）のＬＳＢ側４ビット［３：０］（ｘ［３：０］あるいはｎｏｔ（ｘ［３：０］））とする。これにより、２番目の出力ビットデータの各ビットを設定する。また、２番目の出力ビットデータに対応する制御信号ｆｌｇ［１］をオンに設定する（Ｓ１１８）。
【００４２】
一方、変化数ｋｍｓｂが閾値「２」以下の場合（Ｓ１１７でＮＯ）、送信データ制御部１０は、２番目の出力ビットデータに割り当てる入力ビットデータｘのＭＳＢ側４ビットｘ［７：４］のビット値をそのまま有効データに設定する。また、２番目の出力ビットデータのＬＳＢ側４ビット［３：０］を無効データに設定し、その内容を直前の出力ビットデータ（１番目の出力ビットデータ）のＬＳＢ側４ビット［３：０］（ｘ［３：０］あるいはｎｏｔ（ｘ［３：０］））とする。これにより、２番目の出力ビットデータの各ビットを設定する。また、２番目の出力ビットデータに対応する制御信号ｆｌｇ［１］をオフに設定する（Ｓ１１９）。
【００４３】
入力ビットデータｘ＝”１１０１ ０１０１”、出力ビットデータｙ＝”００００ ００００”の場合、変化数ｋｍｓｂ＝３であるため、Ｓ１１８が実行される。その結果、２番目の出力ビットデータ＝”００１０ ０１０１”に設定される。これにより、２番目の出力ビットデータの直前の出力ビットデータ（１番目の出力ビットデータ）からの変化数ｋは１となる。
【００４４】
次に、送信データ制御部１０は、１番目および２番目の出力ビットデータを設定内容に従って順番に出力する。また、１番目および２番目の制御信号を設定内容に従って出力する（Ｓ１２０）。
【００４５】
図５は、８ビットの入力ビットデータを２回の出力ビットデータに分けて送信する送信データ制御部１０の機能をハードウエア的に実現する場合の概略構成図である。ここで、図３に示すものと同じ機能を有するものには同じ符号を付している。
【００４６】
図示するように、送信データ制御部１０は、８本のデータ信号入力ピン１１と、８本のデータ信号出力ピン１２と、２本の制御信号出力ピン１３と、クロック信号入力ピン１４と、ラッチ部１０１と、２個の変化数検出部１０２１、１０２２と、２個の比較部１０３１、１０３２と、２個のデータ変換部１０４１、１０４２と、選択部１０５と、を有する。
【００４７】
ラッチ部１０１は、フリップフロップで構成されている。変化数検出部１０２１、１０２２は、ＥＸ-ＯＲ回路１０２１および加算器１０２２で構成されている。比較部１０３１、１０３２は、比較器で構成されている。データ変換部１０４１、１０４２は、ＮＯＴ回路１０４１およびセレクタ１０４２で構成されている。そして、選択部１０５は、セレクタ１０５１およびタイミング生成回路１０５２で構成されている。
【００４８】
以上のような構成において、変化数検出部１０２１は、ラッチ部（フリップフロップ）１０１にラッチされている直前の出力ビットデータと、データ信号入力ピン１１に入力された入力ビットデータとについて、ＥＸ-ＯＲ回路１０２１でＬＳＢ側４ビット［３：０］を比較し、ビット値に変化のあるビットの数（変化数ｋｌｓｂ）を加算器１０２２で求める。同様に、変化数検出部１０２２は、ＥＸ-ＯＲ回路１０２１でＭＳＢ側４ビット［７：４］を比較し、ビット値に変化のあるビットの数（変化数ｋｍｓｂ）を加算器１０２２で求める。
【００４９】
比較部１０３１は、変化数検出部１０２１の加算器１０２２からの出力（変化数ｋｌｓｂ）を所定の閾値（＝２）と比較し、閾値より大きい場合はオン、閾値以下の場合はオフとなるように、１番目の制御信号ｆｌｇ［０］を生成する。同様に、比較部１０３２は、変化数検出部１０２２の加算器１０２２からの出力（変化数ｋｍｓｂ）を所定の閾値（＝２）と比較し、閾値より大きい場合はオン、閾値以下の場合はオフとなるように、２番目の制御信号ｆｌｇ［１］を生成する。この２つの制御信号ｆｌｇ［１：０］は、制御信号出力ピン１３から出力される。
【００５０】
一方、データ変換部１０４１は、データ信号入力ピン１１に入力された入力ビットデータのＬＳＢ側４ビット［３：０］をＮＯＴ回路１０４１で反転させる。そして、１番目の制御信号ｆｌｇ［０］に従い、このＮＯＴ回路１０４１の出力（ｎｏｔ（［３：０］））および入力ビットデータのＬＳＢ側４ビット［３：０］のいずれか一方を、セレクタ１０４２で選択して出力する。制御信号ｆｌｇ［０］がオンの場合は、ＮＯＴ回路１０４１の出力（ｎｏｔ（［３：０］））を選択し、オフの場合は入力ビットデータのＬＳＢ側４ビット［３：０］を選択する。
【００５１】
同様に、データ変換部１０４２は、データ信号入力ピン１１に入力された入力ビットデータのＭＳＢ側４ビット［７：４］をＮＯＴ回路１０４１で反転させる。そして、２番目の制御信号ｆｌｇ［１］に従い、このＮＯＴ回路１０４１の出力（ｎｏｔ（［７：４］））および入力ビットデータのＭＳＢ側４ビット［７：４］のいずれか一方を、セレクタ１０４２で選択して出力する。制御信号ｆｌｇ［１］がオンの場合は、ＮＯＴ回路１０４１の出力（ｎｏｔ（［７：４］））を選択し、オフの場合は入力ビットデータのＭＳＢ側４ビット［７：４］を選択する。
【００５２】
データ変換部１０４１から出力されたデータは、１番目の出力ビットデータのＬＳＢ側４ビット［３：０］に割り当てられる。また、ラッチ部１０１にラッチされている直前の出力ビットデータのＭＳＢ側４ビット［７：４］が１番目の出力ビットデータのＭＳＢ側４ビット［７：４］に割り当てられる。そして、１番目の出力ビットデータは、選択部１０５に入力される。
【００５３】
同様に、データ変換部１０４２から出力されたデータは、２番目の出力ビットデータのＭＳＢ側４ビット［７：４］に割り当てられる。また、データ変換部１０４１から出力されたデータが２番目の出力ビットデータのＬＳＢ側４ビット［３：０］に割り当てられる。そして、２番目の出力ビットデータは、選択部１０５に入力される。
【００５４】
選択部１０５は、クロック信号入力ピン１４に入力されたクロック信号に従い、タイミング生成回路１０５２で出力ビットデータの出力タイミング信号を生成する。そして、この出力タイミング信号に従い、セレクタ１０５１により１番目の出力ビットデータおよび２番目の出力ビットデータを順番に選択する。選択された出力ビットデータは、データ信号出力ピン１２から出力される。なお、入力ビットデータを２回に分けて出力する場合、タイミング生成回路１０５２は、クロック信号を出力タイミング信号としてそのまま用いることができる。一方、入力ビットデータを４回に分けて出力する場合、タイミング生成回路１０５２にＰＬＬ（Phase Locked Loop）を用いることで、クロック信号から出力タイミング信号を生成することができる。
【００５５】
図６は、本実施形態において、連続して入力された２つの入力ビットデータＤｘ-１、Ｄｘをそれぞれ”００００ ００００”、”１１０１ ０１０１”とし、各入力ビットデータＤｘ-１、Ｄｘを２回に分けて送信する場合のタイミングチャートを示す図である。ここで、符号６０１はクロック信号、符号６０２は出力ビットデータ、そして、符号６０３は制御信号を示している。
【００５６】
図示するように、入力ビットデータＤｘの１番目の出力ビットデータＤｘ１の直前の出力ビットデータＤｘ-１２に対する変化数ｋは「２」である。また、入力ビットデータＤｘの２番目の出力ビットデータＤｘ２の直前の出力ビットデータＤｘ１に対する変化数ｋは「１」である。一方、入力ビットデータを１回で送信する場合、入力ビットデータＤｘ１の入力ビットデータＤｘ-１からの変化数ｋは「５」である。したがって、同時スイッチング本数を低減することができる。
【００５７】
図１に戻って説明を続ける。
【００５８】
受信側半導体集積回路２は、送信側半導体集積回路１の送信データ制御部１０からＭ回に分けて送出されたＮビットデータから、この送信データ制御部１０に入力されたＮビットデータを復元する受信データ制御部２０を有する。受信データ制御部２０は、送信側半導体集積回路１の送信データ制御部１０から送出されたＮビットデータを入力するためのＮ本のデータ信号入力ピン２１と、Ｎビットデータを出力するためのＮ本のデータ信号出力ピン２２と、Ｍ本の制御信号入力ピン２３と、を有する。
【００５９】
受信データ制御部２０は、送信側半導体集積回路１の送信データ制御部１０からＭ回に分けて送出されたＮビットデータのＭ番目を受信する。また、この送信データ制御部１０から送出されたＭ本の制御信号を受信する。そして、ｉ番目（但し、１≦ｉ≦Ｍ）の制御信号に従い、Ｍ番目のＮビットデータのｉ番目の制御信号に対応するＮ/Ｍビットを反転制御する。この処理をＭ本の制御信号各々に対して行うことで、送信データ制御部１０に入力されたＮビットデータを復元する。そして、復元したＮビットデータを、受信側半導体集積回路２の本体へ送出する。
【００６０】
図７は、受信データ制御部２０の機能をソフトウエア的に実現する場合の動作フロー図である。
【００６１】
先ず、受信データ制御部２０は、送信側半導体集積回路１から１サイクルでＭ回送信されるＮビットデータのＭ番目がデータ信号入力ピン２１に入力されると（Ｓ２０１でＹＥＳ）、カウンタ値ｉを初期値「１」に設定する（Ｓ２０２）。
【００６２】
次に、受信データ制御部２０は、制御信号入力ピン２３を介して送信側半導体集積回路１から受信したｉ番目の制御信号のビット値を確認する（Ｓ２０３）。
【００６３】
ｉ番目の制御信号のビット値がオンの場合（Ｓ２０４でＹＥＳ）、受信データ制御部２０は、Ｍ番目のＮビットデータの、ｉ番目の制御信号に対応付けられている（送信データ制御部１０のｉ番目の出力ビットデータに割り当てられている）Ｎ/Ｍビットのビット値を反転させる（Ｓ２０５）。一方、ｉ番目の制御信号のビット値がオフの場合（Ｓ２０４でＮＯ）、受信データ制御部２０は、Ｍ番目のＮビットデータの、ｉ番目の制御信号に対応付けられているＮ/Ｍビットのビット値をそのままとする（Ｓ２０６）。
【００６４】
次に、受信データ制御部２０は、カウンタ値ｉがＭに到達したか否かを判断する（Ｓ２０７）。到達していない場合は（Ｓ２０７でＮＯ）、カウンタ値ｉを一つインクリメントして（Ｓ２０８）、Ｓ２０３に戻る。一方、到達している場合は（Ｓ２０７でＹＥＳ）、以上のようにして反転制御されたＭ番目のＮビットデータを、送信側半導体集積回路１から受信した送信データとして、受信側半導体集積回路２の本体へ送出する（Ｓ２０９）。
【００６５】
図８は、受信データ制御部２０の機能をハードウエア的に実現する場合の概略構成図である。
【００６６】
図示するように、受信データ制御部２０は、Ｎ本のデータ信号入力ピン２１と、Ｎ本のデータ信号出力ピン２２と、Ｍ本の制御信号入力ピン２３と、ラッチ部２０１と、ラッチ部２０２と、Ｍ個のデータ変換部２０３１〜２０３Ｍと、を有する。
【００６７】
ラッチ部２０１は、送信側半導体集積回路１の送信データ制御部１０から１サイクルでＭ回送信されるＮビットデータのＭ番目をラッチする。
【００６８】
ラッチ部２０２は、送信側半導体集積回路１の送信データ制御部１０から送信されるＭビットの制御信号をラッチする。
【００６９】
データ変換部２０３ｉ（但し、１≦ｉ≦Ｍ）は、ラッチ部２０１でラッチされているＭ番目のＮビットデータのうち、ｉ番目の制御信号に対応付けられている（送信データ制御部１０のｉ番目の出力ビットデータに割り当てられている）Ｎ/Ｍビットが割り当てられている。データ変換部２０３ｉは、ラッチ部２０２でラッチされているｉ番目の制御信号に従い、ラッチ部２０１でラッチされているＭ番目のＮビットデータのうち、自身に割り当てられているＮ/Ｍビットを反転制御する。ｉ番目の制御信号がオンの場合は、自身に割り当てられているＮ/Ｍビットを反転させて出力する。一方、ｉ番目の制御信号がオフの場合は、自身に割り当てられているＮ/Ｍビットをそのまま出力する。
【００７０】
データ変換部２０３１〜データ変換部２０３Ｍのそれぞれから出力されたＮ/Ｍビットデータは、送信側半導体集積回路１の送信データ（Ｎビットデータ）として、データ信号出力ピン２２から受信側半導体集積回路２の本体へ送出される。
【００７１】
以下に、送信側半導体集積回路１の送信データ制御部１０から２回（Ｍ＝２）に分けて送出された８ビットデータ（Ｎ＝８）から、送信側半導体集積回路１の送信データ（８ビットデータ）を復元する場合を例にとり、本実施形態をより具体的に説明する。なお、ここでは、１番目（１ビット目）の制御信号にＬＳＢ側４ビットが割り当てられ、２番目（２ビット目）の制御信号にＭＳＢ側４ビットが割り当てられているものとして説明する。
【００７２】
図９は、送信側半導体集積回路１の送信データ制御部１０から２回に分けて送出された８ビットデータから、送信側半導体集積回路１の送信データを復元する受信データ制御部２０の機能をソフトウエア的に実現する場合の動作フロー図である。ここでは、１サイクルで２回送信される８ビットデータの２番目が”００１０ １０１０”、２ビットの制御信号が”１０”である場合を例にとり説明する。
【００７３】
先ず、受信データ制御部２０は、送信側半導体集積回路１から１サイクルで２回送信される８ビットデータの２番目がデータ信号入力ピン２１に入力されると（Ｓ２１１でＹＥＳ）、制御信号入力ピン２３に入力されている１ビット目の制御信号のビット値を確認する（Ｓ２１２）。
【００７４】
１ビット目の制御信号のビット値がオンの場合（Ｓ２１３でＹＥＳ）、受信データ制御部２０は、２番目の８ビットデータのＬＳＢ側４ビット［３：０］のビット値を反転させる（Ｓ２１４）。一方、１ビット目の制御信号のビット値がオフの場合（Ｓ２１３でＮＯ）、受信データ制御部２０は、２番目の８ビットデータのＬＳＢ側４ビット［３：０］のビット値をそのままとする（Ｓ２１５）。この例では、１ビット目の制御信号が「オフ」（＝”０”）なので、２番目の８ビットデータのＬＳＢ側４ビット［３：０］は、”１０１０”そのままとする。
【００７５】
次に、受信データ制御部２０は、制御信号入力ピン２３に入力されている２ビット目の制御信号のビット値を確認する（Ｓ２１６）。
【００７６】
２ビット目の制御信号のビット値がオンの場合（Ｓ２１７でＹＥＳ）、受信データ制御部２０は、２番目の８ビットデータのＭＳＢ側４ビット［７：４］のビット値を反転させる（Ｓ２１８）。一方、２ビット目の制御信号のビット値がオフの場合（Ｓ２１７でＮＯ）、受信データ制御部２０は、２番目の８ビットデータのＭＳＢ側４ビット［７：４］のビット値をそのままとする（Ｓ２１９）。この例では、２ビット目の制御信号が「オン」（＝”１”）なので、２番目の８ビットデータのＭＳＢ側４ビット［７：４］は、”００１０”から”１１０１”に反転される。
【００７７】
次に、受信データ制御部２０は、以上のようにして反転制御された２番目の８ビットデータを、送信側半導体集積回路１から受信した送信データとして、受信側半導体集積回路２の本体へ送出する（Ｓ２２０）。この例では、ＬＳＢ側４ビット［３：０］がそのままで、ＭＳＢ側４ビット［７：４］が反転した８ビットデータ”１１０１ ０１０１”が、受信側半導体集積回路２の本体へ送出される。
【００７８】
図１０は、送信側半導体集積回路１の送信データ制御部１０から２回に分けて送出された８ビットデータから、送信側半導体集積回路１の送信データを復元する受信データ制御部２０の機能をハードウエア的に実現する場合の概略構成図である。ここで、図８に示すものと同じ機能を有するものには同じ符号を付している。
【００７９】
図示するように、受信データ制御部２０は、８本のデータ信号入力ピン２１と、８本のデータ信号出力ピン２２と、２本の制御信号入力ピン２３と、ラッチ部２０１と、ラッチ部２０２と、２個のデータ変換部２０３１、２０３２と、を有する。ラッチ部２０１、２０２は、フリップフロップで構成されている。データ変換部２０３１、２０３２は、ＮＯＴ回路２０３１およびセレクタ２０３２で構成されている。
【００８０】
以上のような構成において、ラッチ部２０１は、データ信号入力ピン２０１に入力された、１サイクル２回送られてくる８ビットデータの２番目の８ビットデータをラッチする。また、ラッチ部２０２は、制御信号入力ピン２３に入力された、１サイクルで１回送られてくる２ビットの制御信号をラッチする。
【００８１】
データ変換部２０３１は、ラッチ部２０１でラッチされている８ビットデータのＬＳＢ側４ビット［３：０］をＮＯＴ回路２０３１で反転させる。そして、ラッチ部２０２でラッチされている１ビット目の制御信号ｆｌｇ［０］に従い、このＮＯＴ回路２０３１の出力（ｎｏｔ（［３：０］））およびラッチ部２０１でラッチされている８ビットデータのＬＳＢ側４ビット［３：０］のいずれか一方を、セレクタ２０３２で選択して出力する。制御信号ｆｌｇ［０］がオンの場合は、ＮＯＴ回路２０３１の出力（ｎｏｔ（［３：０］））を選択し、オフの場合は８ビットデータのＬＳＢ側４ビット［３：０］を選択する。
【００８２】
同様に、データ変換部２０３２は、ラッチ部２０１でラッチされている８ビットデータのＭＳＢ側４ビット［７：４］をＮＯＴ回路２０３１で反転させる。そして、ラッチ部２０２でラッチされている２ビット目の制御信号ｆｌｇ［１］に従い、このＮＯＴ回路２０３１の出力（ｎｏｔ（［７：４］））およびラッチ部２０１でラッチされている８ビットデータのＭＳＢ側４ビット［７：４］のいずれか一方を、セレクタ２０３２で選択して出力する。制御信号ｆｌｇ［１］がオンの場合は、ＮＯＴ回路２０３１の出力（ｎｏｔ（［７：４］））を選択し、オフの場合は入力ビットデータのＭＳＢ側４ビット［７：４］を選択する。
【００８３】
データ変換部２０３１、２０３２のそれぞれから出力されたＬＳＢ側４ビット［３：０」、ＭＳＢ側４ビット［７：４］は、送信側半導体集積回路１の送信データ（８ビットデータ）としてデータ信号出力ピン２２から受信側半導体集積回路２の本体へ送出される。
【００８４】
図１１は、本実施形態において、１サイクルで２回送出された８ビットデータＤｙ１、Ｄｙ２をそれぞれ”００００ １０１０”、”００１０ １０１０”とし、１サイクルで１回送出された２ビットの制御信号を”１０”とした場合におけるデータ受信のタイミングチャートを示す図である。ここで、符号６１１はクロック信号、符号６１２はデータ信号入力ピン２１に入力された８ビットデータ、符号６１３は制御信号入力ピン２３に入力されたデータ、そして、符号６１４はデータ信号出力ピン２２から出力された８ビットデータを示している。図示するように、１サイクルで２回送信された８ビットデータの２番目Ｄｙ２”００１０ １０１０”と、同じサイクルで送出された２ビットの制御信号”１０”とから、送信側半導体集積回路１の送信データＤｙ”１１０１１０１０”を復元することができる。
【００８５】
以上、本発明の第１実施形態について説明した。本実施形態では、送信側において、Ｎビットの送信データをＭ（但し、２≦Ｍ）回に分けて送信する。つまり、ＮビットデータのうちのＮ/Ｍビットを有効データとし、残りのＮ-Ｎ/Ｍビットを無効データして、ＮビットデータをＭ回送信することで、Ｎビットの有効データを送信する。この際、無効データ（Ｎ-Ｎ/Ｍビット）は、直前に送信したＮビットデータの状態をそのまま保持する。一方、受信側では、Ｍ回に分けて送信された最後のＮビットデータをＮビットの送信データとして受信する。また、本実施形態では、送信側において、ＮビットデータのうちのＮ/Ｍビットの有効データの同時スイッチング出力本数が所定の閾値（ここではＮ/２Ｍ）より大きい場合に、この有効データの出力信号を反転させる。このようにすることで、送信データの内容にかかわらずデータ転送レートを一定に保ちつつ、同時スイッチング出力本数を最大でＮ/２Ｍ以下に低減することができる。
＜第２実施形態＞
上記の第１実施形態では、Ｍビットの制御信号を専用のＭ本の制御信号線を用いて、送信側半導体装置１および受信側半導体装置２間で送受している。これに対して、本実施形態では、Ｍビットの制御信号を、１サイクルでＭ回送信されるＮビットデータの所定番目の無効データに挿入することで、Ｍビットの制御信号を送信側半導体装置１および受信側半導体装置２間で送受する。
【００８６】
図１２は、送信データ制御部１０の機能をハードウエア的に実現する場合の概略構成図である。なお、図１２において、図３に示す第１実施形態のものと同じ機能を有するものには同じ符号を付している。
【００８７】
図１２に示す本実施形態の送信データ制御部１０が図３に示す第１実施形態のものと異なる点は、Ｍ本の送信データ出力ピン１３が省略されていること、およびスイッチ部１０６を設けたことである。スイッチ部１０６は、選択部１０５に入力される所定番目（図１２に示す例では１番目）のＮビットデータに含まれている無効データ（Ｎ-Ｎ/Ｍビット）の所定のＭビットを、比較部１０３１〜１０３Ｍから出力されたＭビットの制御信号に置き換える。
【００８８】
図１３は、受信データ制御部２０の機能をハードウエア的に実現する場合の概略構成図である。なお、図１３において、図８に示す第１実施形態のものと同じ機能を有するものには同じ符号を付している。
【００８９】
図１３に示す本実施形態の受信データ制御部２０が図８に示す第１実施形態のものと異なる点は、ラッチ部２０２に代えてラッチ部２０４を設けたことである。ラッチ部２０４は、１サイクルでＭ回送信されるＮビットデータの所定番目（Ｍビットの制御信号が挿入されているＮビットデータ）に含まれている無効データ（Ｎ-Ｎ/Ｍ）ビットの所定のＭビット（制御信号が挿入されているビット）をラッチする。
【００９０】
図１４は、本実施形態において、連続して入力された２つの入力ビットデータＤｘ-１、Ｄｘをそれぞれ”００００ ００００”、”１１０１ ０１０１”とし、各入力ビットデータＤｘ-１、Ｄｘを２回に分けて送信する場合のタイミングチャートを示す図である。ここで、符号６２１はクロック信号、符号６２２は出力ビットデータを示している。この例では、１番目の入力ビットデータＤｘ-１の無効データであるＭＳＢ側４ビットの下位２ビットに制御信号を埋め込んでいる。
【００９１】
図示するように、入力ビットデータＤｘの１番目の出力ビットデータＤｘ１の直前の出力ビットデータＤｘ-１２に対する変化数ｋは、有効データの変化数に制御信号による変化数が加わり「３」である。また、入力ビットデータＤｘの２番目の出力ビットデータＤｘ２の直前の出力ビットデータＤｘ１に対する変化数ｋは「０」である。一方、入力ビットデータを１回で送信する場合、入力ビットデータＤｘ１の入力ビットデータＤｘ-１からの変化数ｋは「５」である。したがって、同時スイッチング出力本数を低減することができる。なお、本実施形態は、図６に示す第１実施形態の場合に比べて同時スイッチング出力本数が増加する。しかし、専用の制御信号線を別途設けなくて済むという利点がある。
【００９２】
なお、本実施形態においても、上記の第１実施形態と同様に、送信データ制御部１０の機能をソフトウエア的に実現してもよい。また、受信データ制御部２０の機能をソフトウエア的に実現してもよい。
＜第３実施形態＞
上記の第１、２実施形態では、Ｍビットの制御信号を送信側半導体装置１および受信側半導体装置２間で送受している。これに対して、本実施形態では、Ｍビットの制御信号を用いることなく、送信側半導体装置１および受信側半導体装置２間でデータを送受する。
【００９３】
図１５は、送信データ制御部１０の機能をハードウエア的に実現する場合の概略構成図である。なお、図１５において、図３に示す第１実施形態のものと同じ機能を有するものには同じ符号を付している。
【００９４】
図１５に示すように、本実施形態の送信データ制御部１０は、ラッチ部１０１と、Ｎ本のデータ信号入力ピン１１と、Ｎ本のデータ信号出力ピン１２と、データ変換部１０７と、選択部１０５と、を有する。
【００９５】
ラッチ部１０１は、出力ビットデータをラッチする。
【００９６】
データ変換部１０７は、データ信号入力ピン１１に入力した入力ビットデータおよびデータ信号出力ピン１２から出力した出力ビットデータを用いて、１番目〜Ｍ番目のＮビットデータを生成する。ｉ（但し１≦ｉ≦Ｍ）番目のＮビットデータは、入力ビットデータから抽出した１番目〜ｉ番目のＮビットデータ各々に割り当てられているＮ/Ｍビット（合計ｉ×Ｎ/Ｍビット）と、出力ビットデータから抽出した該ｉ×Ｎ/Ｍビット以外のＮ-ｉ×Ｎ/Ｍビットとを連結して生成する。
【００９７】
選択部１０５は、入力されている１番目のＮビットデータ〜Ｍ番目のＮビットデータを、１番目から順番に選択して出力する。
【００９８】
なお、本実施形態の受信データ制御部２０は、１サイクルでＭ回送信されるＮビットデータのＭ番目をラッチし、これを送信側半導体装置１から送られてきた送信データとして、受信側半導体装置２の本体に送出するラッチ部を備えて構成される。
【００９９】
図１６は、本実施形態において、連続して入力された２つの入力ビットデータＤｘ-１、Ｄｘをそれぞれ”００００ ００００”、”１１０１ ０１０１”とし、各入力ビットデータＤｘ-１、Ｄｘを２回に分けて送信する場合のタイミングチャートを示す図である。ここで、符号６３１はクロック信号、符号６３２は出力ビットデータを示している。
【０１００】
図示するように、入力ビットデータＤｘの１番目の出力ビットデータＤｘ１の直前の出力ビットデータＤｘ-１２に対する変化数ｋは「２」である。また、入力ビットデータＤｘの２番目の出力ビットデータＤｘ２の直前の出力ビットデータＤｘ１に対する変化数ｋは「３」である。一方、入力ビットデータを１回で送信する場合、入力ビットデータＤｘ１の入力ビットデータＤｘ-１からの変化数ｋは「５」である。したがって、同時スイッチング本数を低減することができる。
【０１０１】
上記の第１実施形態が同時スイッチング本数を最大でＮ/２Ｍ以下まで低減できるのに対し、本実施形態ではＮ/Ｍまでしか低減できない。しかし、制御信号線を処理する回路を別途設けなくて済むという利点がある。
【０１０２】
なお、本実施形態においても、上記の第１実施形態と同様に、送信データ制御部１０の機能をソフトウエア的に実現してもよい。また、受信データ制御部２０の機能をソフトウエア的に実現してもよい。
【０１０３】
なお、本発明は上記の実施形態に限定されるものではなく、その要旨の範囲内で数々の変形が可能である。また、本実施形態は、様々なデータ送受信システムに適用できる。図１７は、本実施形態の第１実施形態をマザーボード５およびマザーボード５に装着されるメモリモジュール６間のデータ転送に利用した例を示している。
【０１０４】
マザーボード５は、マイクロプロセッサ３、送信データ制御部１０Ａ、および受信データ制御部２０Ｂを有する。また、メモリモジュール６は、ＲＡＭ４、受信データ制御部２０Ａ、および送信データ制御部１０Ｂを有する。
【０１０５】
マザーボード５において、送信データ制御部１０Ａは、マイクロプロセッサ３からアドレス、データを受け取り、それぞれを１サイクルでＭ回に分けて送信する。この際、それぞれの有効データを同時スイッチング出力本数に応じて反転制御する。メモリモジュール６において、受信データ制御部２０Ａは、アドレス、データそれぞれについて、１サイクルでＭ回に分けて受信したデータおよび制御信号から、マイクロプロセッサ３が送出したアドレス、データを復元し、ＲＡＭ４に送出する。
【０１０６】
マイクロプロセッサ３が読出しを要求した場合、メモリモジュール６において、送信データ制御部１０Ｂは、ＲＡＭ４からデータを受け取り、これを１サイクルでＭ回に分けて送信する。この際、有効データを同時スイッチング出力本数に応じて反転制御する。マザーボード５において、受信データ制御部２０Ｂは、１サイクルでＭ回に分けて受信したデータおよび制御信号から、ＲＡＭ４から読み出されたデータをを復元し、マイクロプロセッサ３に送出する。
【図面の簡単な説明】
【０１０７】
【図１】図１は、本発明の第１実施形態が適用されたデータ送受信システムの概略図である。
【図２】図２は、送信データ制御部１０の機能をソフトウエア的に実現する場合の動作フロー図である。
【図３】図３は、送信データ制御部１０の機能をハードウエア的に実現する場合の概略構成図である。
【図４】図４は、８ビットの入力ビットデータを２回の出力ビットデータに分けて送信する送信データ制御部１０の機能を、ソフトウエア的に実現する場合の動作フロー図である。
【図５】図５は、８ビットの入力ビットデータを２回の出力ビットデータに分けて送信する送信データ制御部１０の機能をハードウエア的に実現する場合の概略構成図である。
【図６】図６は、本実施形態において、連続して入力された２つの入力ビットデータＤｘ-１、Ｄｘをそれぞれ”００００ ００００”、”１１０１ ０１０１”とし、各入力ビットデータＤｘ-１、Ｄｘを２回に分けて送信する場合のタイミングチャートを示す図である。
【図７】図７は、受信データ制御部２０の機能をソフトウエア的に実現する場合の動作フロー図である。
【図８】図８は、受信データ制御部２０の機能をハードウエア的に実現する場合の概略構成図である。
【図９】図９は、送信側半導体集積回路１の送信データ制御部１０から２回に分けて送出された８ビットデータから、送信側半導体集積回路１の送信データを復元する受信データ制御部２０の機能をソフトウエア的に実現する場合の動作フロー図である。
【図１０】図１０は、送信側半導体集積回路１の送信データ制御部１０から２回に分けて送出された８ビットデータから、送信側半導体集積回路１の送信データを復元する受信データ制御部２０の機能をハードウエア的に実現する場合の概略構成図である。
【図１１】図１１は、本実施形態において、１サイクルで２回送出された８ビットデータＤｙ１、Ｄｙ２をそれぞれ”００００ １０１０”、”００１０ １０１０”とし、１サイクルで１回送出された２ビットの制御信号を”１０”とした場合におけるデータ受信のタイミングチャートを示す図である。
【図１２】図１２は、送信データ制御部１０の機能をハードウエア的に実現する場合の概略構成図である。
【図１３】図１３は、受信データ制御部２０の機能をハードウエア的に実現する場合の概略構成図である。
【図１４】図１４は、本実施形態において、連続して入力された２つの入力ビットデータＤｘ-１、Ｄｘをそれぞれ”００００ ００００”、”１１０１ ０１０１”とし、各入力ビットデータＤｘ-１、Ｄｘを２回に分けて送信する場合のタイミングチャートを示す図である。
【図１５】図１５は、送信データ制御部１０の機能をハードウエア的に実現する場合の概略構成図である。
【図１６】図１６は、本実施形態において、連続して入力された２つの入力ビットデータＤｘ-１、Ｄｘをそれぞれ”００００ ００００”、”１１０１ ０１０１”とし、各入力ビットデータＤｘ-１、Ｄｘを２回に分けて送信する場合のタイミングチャートを示す図である。
【図１７】図１７は、本実施形態の第１実施形態をマザーボード５およびマザーボード５に装着されるメモリモジュール６間のデータ転送に利用した例を示す図である。
【符号の説明】
【０１０８】
１：送信側半導体集積回路、２：受信側半導体集積回路、１０：送信データ制御部、１１：データ信号入力ピン、１２：データ信号出力ピン、１３：制御信号出力ピン、２０：受信データ制御部、２１：データ信号入力ピン、２２：データ信号出力ピン、２３：制御信号入力ピン
【技術分野】
【０００１】
本発明は、半導体集積回路に関する。
【背景技術】
【０００２】
ＬＳＩ（Large Scale Integration）、プリント基板などの入出力に用いられるインターフェース回路において、複数の出力ピンの信号が同時に変化する場合に、近接する入力ピン、出力ピンの信号にノイズが発生する。このノイズは同時スイッチングノイズと呼ばれている。また、同時に変化する出力ピンの信号を同時スイッチング出力と呼ぶ。例えば、４ビットの出力データが”００００”から”１１１１”に変化する場合、同時スイッチング出力本数は４本である。同時スイッチング出力本数が増大すると、同時スイッチングノイズも大きくなる。この同時スイッチングノイズは、ＬＳＩ内部の電源レベル、ＧＮＤレベルが変動してＬＳＩ自身が誤動作する原因となったり、この同時スイッチング出力を受信する次段の回路が誤動作する原因となったりする。
【０００３】
同時スイッチング出力本数を減らす技術として、特許文献１に記載の技術がある。この技術では、同時スイッチング出力本数が所定の閾値以上の場合に出力信号を反転させる。そして、出力信号に反転指示信号を付加して送出する。
【０００４】
また、同時スイッチング出力本数を減らす別の技術として、特許文献２に記載の技術がある。この技術では、出力信号の同時スイッチング出力本数が所定の閾値以上の場合に、同時スイッチング本数がこの閾値より少なくなるダミーデータを生成し、このダミーデータに無効指示信号を付加して送出する。それから、出力信号を送出する。
【０００５】
【特許文献１】特開平８-３１６８４０号公報
【特許文献２】特開２００５-２０１６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献１に記載の技術では、Ｎビットの出力データに対して同時スイッチング出力本数をより多くの場合に低減させようとした場合、出力信号の反転の有無を判断するために使用する閾値はＮ/２となる。つまり、この技術では、同時スイッチング出力本数の最大数をＮ/２までしか低減できない。また、特許文献２に記載の技術では、ダミーデータの有無、つまり送信データの内容によってデータ転送レートが変化してしまう。
【０００７】
本発明は上記事情に鑑みてなされたものであり、本発明の目的は、送信データ内容によらずデータ転送レートを一定に保ち、かつ同時スイッチング出力本数を低減することのできる技術を提供することにある。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明は、送信側において、Ｎビットの送信データをＭ（但し、２≦Ｍ）回に分けて送信する。つまり、ＮビットデータのうちのＮ/Ｍビットを有効データとし、残りのＮ-Ｎ/Ｍビットを無効データとして、ＮビットデータをＭ回送信することで、Ｎビットの有効データを送信する。この際、無効データ（Ｎ-Ｎ/Ｍビット）は、直前に送信したＮビットデータの状態をそのまま保持する。一方、受信側では、Ｍ回に分けて送信された最後のＮビットデータをＮビットの送信データとして受信する。
【０００９】
なお、送信側において、ＮビットデータのうちのＮ/Ｍビットの有効データの同時スイッチング出力本数が所定の閾値より大きい場合に、この有効データの出力信号を反転させ、反転指示信号と共に送出してもよい。反転指示信号は、Ｎビットデータ用のデータ線とは別に設けられた信号線を用いて送信するようにしてもよいし、あるいは、無効データを利用して送信するようにしてもよい。
【００１０】
例えば、本発明は、Ｎビットデータを送信する送信データ制御部と、前記送信データ制御部が送信したＮビットデータを受信する受信データ制御部と、を有するデータ送受信システムであって、
前記送信データ制御部は、
ＮビットデータのうちのＮ/Ｍビット（但し２≦Ｍ）を有効データとし、残りのＮ-Ｎ/Ｍビットを無効データとし、有効データに送信対象Ｎビットデータの当該Ｎ/Ｍビットと同じビット位置のデータを割り当て、無効データに直前に出力されたＮビットデータの当該Ｎ-Ｎ/Ｍビットと同じビット位置のデータを割り当てて、１サイクルでＮビットデータをＭ回送信し、
前記受信データ制御部は、
１サイクルでＭ回送信されたＮビットデータのＭ番目のＮビットデータを、前記送信対象Ｎビットデータとして受信する。
【発明の効果】
【００１１】
本発明によれば、送信データの内容によらずデータ転送レートを一定に保ちつつ、同時スイッチング出力本数を低減することができる。
【発明を実施するための最良の形態】
【００１２】
以下に、本発明の実施の形態について図面を参照して説明する。
＜第１実施形態＞
図１は、本発明の第１実施形態が適用されたデータ送受信システムの概略図である。
【００１３】
図示するように、本実施形態のデータ送受信システムは、Ｎビットデータを送信する送信側半導体集積回路１と、送信側半導体集積回路１が送信したＮビットデータを受信する受信側半導体集積回路２と、を有する。
【００１４】
送信側半導体集積回路１は、ＮビットデータをＭ（但し、２≦Ｍ）回に分けて送出する送信データ制御部１０を有する。送信データ制御部１０は、送信側半導体集積回路１の本体から出力されたＮビットデータを入力するためのＮ本のデータ信号入力ピン１１と、Ｎビットデータを出力するためのＮ本のデータ信号出力ピン１２と、Ｍ本の制御信号出力ピン１３と、を有する。
【００１５】
送信データ制御部１０は、データ信号入力ピン１１に入力されたＮビットデータ（入力ビットデータと呼ぶ）のうちのＮ/Ｍビットを有効データとし、残りのＮ-Ｎ/Ｍビットを無効データして、Ｎビットデータ（出力ビットデータと呼ぶ）をデータ信号出力ピン１２から出力する。この際、無効データ（Ｎ-Ｎ/Ｍビット）は、一つ前の出力ビットデータの状態をそのまま保持する。これを有効データのビット位置を変えながらＭ回繰り返すことにより、Ｎビットの有効データ、つまり入力ビットデータを送信する。
【００１６】
また、送信データ制御部１０は、ｉ番目（但し１≦ｉ≦Ｍ）の出力ビットデータに含まれている有効データ（Ｎ/Ｍビット）の同時スイッチング出力本数が所定の閾値より大きい場合、この有効データのデータ信号を反転させて、データ信号出力ピン１２から出力する。また、ｉ番目の出力ビットデータに対応する制御信号出力ピン１３から出力される制御信号のビット値を、反転していることを示すビット値に変更する。
【００１７】
図２は、送信データ制御部１０の機能をソフトウエア的に実現する場合の動作フロー図である。
【００１８】
先ず、送信データ制御部１０は、送信側半導体集積回路１の本体からデータ信号入力ピン１１に入力ビットデータが入力されると（Ｓ１０１でＹＥＳ）、カウンタ値ｉを初期値「１」に設定する（Ｓ１０２）。
【００１９】
次に、送信データ制御部１０は、ｉ番目の出力ビットデータに割り当てる入力ビットデータのＮ/Ｍビットについて、ビット値が直前の出力ビットデータから変化したビットの数（変化数ｋ）を測定する（Ｓ１０３）。なお、入力ビットデータのＮ/Ｍビットの出力ビットデータへの割当て方法としては、入力ビットデータをＭ個のビットグループ（Ｎ/Ｍビット）に分け、１番目〜Ｍ番目の出力ビットデータのそれぞれにいずれかのビットグループを割り当てる。
【００２０】
次に、送信データ制御部１０は、変化数ｋが所定の閾値より大きいか否かを判断する（Ｓ１０４）。ここでは、所定の閾値としてＮ/２Ｍを用いている。
【００２１】
変化数ｋが所定の閾値より大きい場合（Ｓ１０４でＹＥＳ）、送信データ制御部１０は、ｉ番目の出力ビットデータに割り当てる入力ビットデータのＮ/Ｍビットのビット値を反転させる。そして、このビット値を反転させたＮ/Ｍビットを有効データに設定する。また、ｉ番目の出力ビットデータのうち、このＮ/Ｍビット以外のＮ-Ｎ/Ｍビットを無効データに設定し、その内容を直前の出力ビットデータの対応するＮ-Ｎ/Ｍビットとする。これにより、ｉ番目の出力ビットデータの各ビットを設定する。また、ｉ番目の出力ビットデータに対応する制御信号のビット値を、反転していることを示すビット値（「オン」＝”１”）に設定する（Ｓ１０５）。
【００２２】
一方、変化数ｋが所定の閾値以下の場合（Ｓ１０４でＮＯ）、送信データ制御部１０は、ｉ番目の出力ビットデータに割り当てる入力ビットデータのＮ/Ｍビットをそのまま有効データに設定する。また、ｉ番目の出力ビットデータのうち、このＮ/Ｍビット以外のＮ-Ｎ/Ｍビットを無効データに設定し、その内容を直前の出力ビットデータの対応するＮ-Ｎ/Ｍビットとする。これにより、ｉ番目の出力ビットデータの各ビットを設定する。また、ｉ番目の出力ビットデータに対応する制御信号のビット値を、反転していないことを示すビット値（「オフ」＝”０”）に設定する（Ｓ１０６）。
【００２３】
次に、送信データ制御部１０は、カウンタ値ｉがＭに到達したか否かを判断する（Ｓ１０７）。到達していない場合は（Ｓ１０７でＮＯ）、カウンタ値ｉを一つインクリメントして（Ｓ１０８）、Ｓ１０３に戻る。一方、到達している場合は（Ｓ１０７でＹＥＳ）、１番目からＭ番目までの出力ビットデータを設定内容に従って順番に出力する。また、１番目からＭ番目までの制御信号を設定内容に従って出力する（Ｓ１０９）。
【００２４】
図３は、送信データ制御部１０の機能をハードウエア的に実現する場合の概略構成図である。
【００２５】
図示するように、送信データ制御部１０は、Ｎ本のデータ信号入力ピン１１と、Ｎ本のデータ信号出力ピン１２と、Ｍ本の制御信号出力ピン１３と、ラッチ部１０１と、Ｍ個の変化数検出部１０２１〜１０２Ｍと、Ｍ個の比較部１０３１〜１０３Ｍと、Ｍ個のデータ変換部１０４１〜１０４Ｍと、選択部１０５と、を有する。
【００２６】
ラッチ部１０１は、出力ビットデータをラッチする。
【００２７】
変化数検出部１０２１〜１０２Ｍには、入力ビットデータのうちの所定のＮ/Ｍビットがそれぞれ割当てられている。割当て方法としては、入力ビットデータをＭ個のビットグループに分け、それぞれの変化数検出部１０２１〜１０２Ｍにいずれかのビットグループを割り当てる。変化数検出部１０２１〜１０２Ｍは、自身に割当てられたＮ/Ｍビットを、ラッチ部１０１にラッチされている出力ビットデータの対応するＮ/Ｍビットと比較して、ビット値が出力ビットデータから変化したビットの数（変化数ｋ）を検出する。
【００２８】
比較部１０３ｉ（但し、１≦ｉ≦Ｍ）は、変化数検出部１０２ｉで検出された変化数ｋを所定の閾値と比較する。そして、比較結果をｉ番目の制御信号として、ｉ番目の制御信号出力ピン１３から出力する。本実施形態では、所定の閾値としてＮ/２Ｍを用いている。そして、変化数＞Ｎ/２Ｍの場合に制御信号をオンとし、変化数≦Ｎ/２Ｍの場合に制御信号をオフとしている。
【００２９】
データ変換部１０４ｉ（但し、１≦ｉ≦Ｍ）は、入力ビットデータのうち変化数検出部１０２ｉに割り当てられたＮ/Ｍビットが入力される。そして、比較部１０３ｉから出力された制御信号がオンの場合は、この入力されたＮ/Ｍビットの各ビットのビット値を反転させて出力する。一方、比較部１０３ｉから出力された制御信号がオフの場合は、この入力されたＮ/Ｍビットをそのまま出力する。データ変換部１０４１〜１０４ｉから出力されたｉ×Ｎ/Ｍビットは、ラッチ部１０１でラッチされている出力ビットデータのうち、このｉ×Ｎ/Ｍビット以外のビットデータ（Ｎ-ｉ×Ｎ/Ｍビット）と共に、ｉ番目のＮビットデータとして選択部１０５に入力される。
【００３０】
選択部１０５は、入力されている１番目のＮビットデータ〜Ｍ番目のＮビットデータを、１番目から順番に選択して出力する。
【００３１】
以下に、８ビットデータ（Ｎ＝８）を２回（Ｍ＝２）に分けて出力する場合を例にとり、本実施形態をより具体的に説明する。
【００３２】
なお、入力ビットデータのＮ/Ｍ（＝４）ビットの出力ビットデータへの割当て方法としては、入力ビットデータをＭＳＢ（Most Significant Bit）側４ビットおよびＬＳＢ（Least Significant Bit）側４ビット２個のビットグループに分け、１番目および２番目の出力ビットデータのそれぞれにいずれかのビットグループを割り当てる方法、あるいは、入力ビットデータを奇数ビットおよび偶数ビット２個のビットグループに分け、１番目および２番目の出力ビットデータのそれぞれにいずれかのビットグループを割り当てる方法などが考えられる。ここでは前者を採用して、１番目の出力ビットデータにＬＳＢ側４ビットを割り当て、２番目の出力ビットデータにＭＳＢ側４ビットを割り当て、１番目の制御信号に１ビット目（ビット番号「０」）の制御信号出力ピン１３（ｆｌｇ［０］）を割り当て、そして、２番目の制御信号に２ビット目（ビット番号「１」）の制御信号出力ピン１３（ｆｌｇ［１］）を割り当てた場合を例にとり説明する。
【００３３】
図４は、８ビットの入力ビットデータを２回の出力ビットデータに分けて送信する送信データ制御部１０の機能をソフトウエア的に実現する場合の動作フロー図である。
【００３４】
先ず、送信データ制御部１０は、送信側半導体集積回路１の本体からデータ信号入力ピン１１に入力ビットデータが入力されると（Ｓ１１１でＹＥＳ）、この入力ビットデータ（次送信データ）をｘとし、出力ビットデータ（前送信データ）をｙとする（Ｓ１１２）。ここでは、入力ビットデータｘ＝”００００ ００００”、出力ビットデータｙ＝”１１０１ ０１０１”として説明する。
【００３５】
次に、送信データ制御部１０は、ＭＳＢ側４ビット［７：４］およびＬＳＢ側４ビット［３：０］のそれぞれについて、入力ビットデータｘおよび出力ビットデータｙ間の変化数ｋを測定する。そして、ＭＳＢ側４ビット［７：４］の変化数ｋをｋｍｓｂとし、ＬＳＢ側４ビット［３：０］の変化数ｋをｋｌｓｂとする（Ｓ１１３）。
【００３６】
次に、送信データ制御部１０は、変化数ｋｌｓｂが所定の閾値Ｎ/２Ｍ＝２より大きいか否かを判断する（Ｓ１１４）。
【００３７】
変化数ｋｌｓｂが閾値「２」より大きい場合（Ｓ１１４でＹＥＳ）、送信データ制御部１０は、１番目の出力ビットデータに割り当てる入力ビットデータｘのＬＳＢ側４ビットｘ［３：０］のビット値を反転させる。そして、このビット値を反転させたＬＳＢ側４ビットｎｏｔ（ｘ［３：０］）を有効データに設定する。また、１番目の出力ビットデータのＭＳＢ側４ビット［７：４］を無効データに設定し、その内容を直前の出力ビットデータ（前送信データ）ｙのＭＳＢ側４ビットｙ［７：４］とする。これにより、１番目の出力ビットデータの各ビットを設定する。また、１番目の出力ビットデータに対応する制御信号ｆｌｇ［０］をオンに設定する（Ｓ１１５）。
【００３８】
一方、変化数ｋｌｓｂが閾値「２」以下の場合（Ｓ１１４でＮＯ）、送信データ制御部１０は、１番目の出力ビットデータに割り当てる入力ビットデータｘのＬＳＢ側４ビットｘ［３：０］のビット値をそのまま有効データに設定する。また、１番目の出力ビットデータのＭＳＢ側４ビット［７：４］を無効データに設定し、その内容を直前の出力ビットデータ（前送信データ）ｙのＭＳＢ側４ビットｙ［７：４］とする。これにより、１番目の出力ビットデータの各ビットを設定する。また、１番目の出力ビットデータに対応する制御信号ｆｌｇ［０］をオフに設定する（Ｓ１１６）。
【００３９】
入力ビットデータｘ＝”１１０１ ０１０１”、出力ビットデータｙ＝”００００ ００００”の場合、変化数ｋｌｓｂ＝２であるため、Ｓ１１６が実行される。その結果、１番目の出力ビットデータ＝”００００ ０１０１”に設定される。これにより、１番目の出力ビットデータの直前の出力ビットデータ（前送信データｙ）からの変化数ｋは２となる。
【００４０】
次に、送信データ制御部１０は、変化数ｋｍｓｂが所定の閾値Ｎ/２Ｍ＝２より大きいか否かを判断する（Ｓ１１７）。
【００４１】
変化数ｋｍｓｂが閾値「２」より大きい場合（Ｓ１１７でＹＥＳ）、送信データ制御部１０は、２番目の出力ビットデータに割り当てる入力ビットデータｘのＭＳＢ側４ビットｘ［７：４］のビット値を反転させる。そして、このビット値を反転させたＭＳＢ側４ビットｎｏｔ（ｘ［７：４］）を有効データに設定する。また、２番目の出力ビットデータのＬＳＢ側４ビット［３：０］を無効データに設定し、その内容を直前の出力ビットデータ（１番目の出力ビットデータ）のＬＳＢ側４ビット［３：０］（ｘ［３：０］あるいはｎｏｔ（ｘ［３：０］））とする。これにより、２番目の出力ビットデータの各ビットを設定する。また、２番目の出力ビットデータに対応する制御信号ｆｌｇ［１］をオンに設定する（Ｓ１１８）。
【００４２】
一方、変化数ｋｍｓｂが閾値「２」以下の場合（Ｓ１１７でＮＯ）、送信データ制御部１０は、２番目の出力ビットデータに割り当てる入力ビットデータｘのＭＳＢ側４ビットｘ［７：４］のビット値をそのまま有効データに設定する。また、２番目の出力ビットデータのＬＳＢ側４ビット［３：０］を無効データに設定し、その内容を直前の出力ビットデータ（１番目の出力ビットデータ）のＬＳＢ側４ビット［３：０］（ｘ［３：０］あるいはｎｏｔ（ｘ［３：０］））とする。これにより、２番目の出力ビットデータの各ビットを設定する。また、２番目の出力ビットデータに対応する制御信号ｆｌｇ［１］をオフに設定する（Ｓ１１９）。
【００４３】
入力ビットデータｘ＝”１１０１ ０１０１”、出力ビットデータｙ＝”００００ ００００”の場合、変化数ｋｍｓｂ＝３であるため、Ｓ１１８が実行される。その結果、２番目の出力ビットデータ＝”００１０ ０１０１”に設定される。これにより、２番目の出力ビットデータの直前の出力ビットデータ（１番目の出力ビットデータ）からの変化数ｋは１となる。
【００４４】
次に、送信データ制御部１０は、１番目および２番目の出力ビットデータを設定内容に従って順番に出力する。また、１番目および２番目の制御信号を設定内容に従って出力する（Ｓ１２０）。
【００４５】
図５は、８ビットの入力ビットデータを２回の出力ビットデータに分けて送信する送信データ制御部１０の機能をハードウエア的に実現する場合の概略構成図である。ここで、図３に示すものと同じ機能を有するものには同じ符号を付している。
【００４６】
図示するように、送信データ制御部１０は、８本のデータ信号入力ピン１１と、８本のデータ信号出力ピン１２と、２本の制御信号出力ピン１３と、クロック信号入力ピン１４と、ラッチ部１０１と、２個の変化数検出部１０２１、１０２２と、２個の比較部１０３１、１０３２と、２個のデータ変換部１０４１、１０４２と、選択部１０５と、を有する。
【００４７】
ラッチ部１０１は、フリップフロップで構成されている。変化数検出部１０２１、１０２２は、ＥＸ-ＯＲ回路１０２１および加算器１０２２で構成されている。比較部１０３１、１０３２は、比較器で構成されている。データ変換部１０４１、１０４２は、ＮＯＴ回路１０４１およびセレクタ１０４２で構成されている。そして、選択部１０５は、セレクタ１０５１およびタイミング生成回路１０５２で構成されている。
【００４８】
以上のような構成において、変化数検出部１０２１は、ラッチ部（フリップフロップ）１０１にラッチされている直前の出力ビットデータと、データ信号入力ピン１１に入力された入力ビットデータとについて、ＥＸ-ＯＲ回路１０２１でＬＳＢ側４ビット［３：０］を比較し、ビット値に変化のあるビットの数（変化数ｋｌｓｂ）を加算器１０２２で求める。同様に、変化数検出部１０２２は、ＥＸ-ＯＲ回路１０２１でＭＳＢ側４ビット［７：４］を比較し、ビット値に変化のあるビットの数（変化数ｋｍｓｂ）を加算器１０２２で求める。
【００４９】
比較部１０３１は、変化数検出部１０２１の加算器１０２２からの出力（変化数ｋｌｓｂ）を所定の閾値（＝２）と比較し、閾値より大きい場合はオン、閾値以下の場合はオフとなるように、１番目の制御信号ｆｌｇ［０］を生成する。同様に、比較部１０３２は、変化数検出部１０２２の加算器１０２２からの出力（変化数ｋｍｓｂ）を所定の閾値（＝２）と比較し、閾値より大きい場合はオン、閾値以下の場合はオフとなるように、２番目の制御信号ｆｌｇ［１］を生成する。この２つの制御信号ｆｌｇ［１：０］は、制御信号出力ピン１３から出力される。
【００５０】
一方、データ変換部１０４１は、データ信号入力ピン１１に入力された入力ビットデータのＬＳＢ側４ビット［３：０］をＮＯＴ回路１０４１で反転させる。そして、１番目の制御信号ｆｌｇ［０］に従い、このＮＯＴ回路１０４１の出力（ｎｏｔ（［３：０］））および入力ビットデータのＬＳＢ側４ビット［３：０］のいずれか一方を、セレクタ１０４２で選択して出力する。制御信号ｆｌｇ［０］がオンの場合は、ＮＯＴ回路１０４１の出力（ｎｏｔ（［３：０］））を選択し、オフの場合は入力ビットデータのＬＳＢ側４ビット［３：０］を選択する。
【００５１】
同様に、データ変換部１０４２は、データ信号入力ピン１１に入力された入力ビットデータのＭＳＢ側４ビット［７：４］をＮＯＴ回路１０４１で反転させる。そして、２番目の制御信号ｆｌｇ［１］に従い、このＮＯＴ回路１０４１の出力（ｎｏｔ（［７：４］））および入力ビットデータのＭＳＢ側４ビット［７：４］のいずれか一方を、セレクタ１０４２で選択して出力する。制御信号ｆｌｇ［１］がオンの場合は、ＮＯＴ回路１０４１の出力（ｎｏｔ（［７：４］））を選択し、オフの場合は入力ビットデータのＭＳＢ側４ビット［７：４］を選択する。
【００５２】
データ変換部１０４１から出力されたデータは、１番目の出力ビットデータのＬＳＢ側４ビット［３：０］に割り当てられる。また、ラッチ部１０１にラッチされている直前の出力ビットデータのＭＳＢ側４ビット［７：４］が１番目の出力ビットデータのＭＳＢ側４ビット［７：４］に割り当てられる。そして、１番目の出力ビットデータは、選択部１０５に入力される。
【００５３】
同様に、データ変換部１０４２から出力されたデータは、２番目の出力ビットデータのＭＳＢ側４ビット［７：４］に割り当てられる。また、データ変換部１０４１から出力されたデータが２番目の出力ビットデータのＬＳＢ側４ビット［３：０］に割り当てられる。そして、２番目の出力ビットデータは、選択部１０５に入力される。
【００５４】
選択部１０５は、クロック信号入力ピン１４に入力されたクロック信号に従い、タイミング生成回路１０５２で出力ビットデータの出力タイミング信号を生成する。そして、この出力タイミング信号に従い、セレクタ１０５１により１番目の出力ビットデータおよび２番目の出力ビットデータを順番に選択する。選択された出力ビットデータは、データ信号出力ピン１２から出力される。なお、入力ビットデータを２回に分けて出力する場合、タイミング生成回路１０５２は、クロック信号を出力タイミング信号としてそのまま用いることができる。一方、入力ビットデータを４回に分けて出力する場合、タイミング生成回路１０５２にＰＬＬ（Phase Locked Loop）を用いることで、クロック信号から出力タイミング信号を生成することができる。
【００５５】
図６は、本実施形態において、連続して入力された２つの入力ビットデータＤｘ-１、Ｄｘをそれぞれ”００００ ００００”、”１１０１ ０１０１”とし、各入力ビットデータＤｘ-１、Ｄｘを２回に分けて送信する場合のタイミングチャートを示す図である。ここで、符号６０１はクロック信号、符号６０２は出力ビットデータ、そして、符号６０３は制御信号を示している。
【００５６】
図示するように、入力ビットデータＤｘの１番目の出力ビットデータＤｘ１の直前の出力ビットデータＤｘ-１２に対する変化数ｋは「２」である。また、入力ビットデータＤｘの２番目の出力ビットデータＤｘ２の直前の出力ビットデータＤｘ１に対する変化数ｋは「１」である。一方、入力ビットデータを１回で送信する場合、入力ビットデータＤｘ１の入力ビットデータＤｘ-１からの変化数ｋは「５」である。したがって、同時スイッチング本数を低減することができる。
【００５７】
図１に戻って説明を続ける。
【００５８】
受信側半導体集積回路２は、送信側半導体集積回路１の送信データ制御部１０からＭ回に分けて送出されたＮビットデータから、この送信データ制御部１０に入力されたＮビットデータを復元する受信データ制御部２０を有する。受信データ制御部２０は、送信側半導体集積回路１の送信データ制御部１０から送出されたＮビットデータを入力するためのＮ本のデータ信号入力ピン２１と、Ｎビットデータを出力するためのＮ本のデータ信号出力ピン２２と、Ｍ本の制御信号入力ピン２３と、を有する。
【００５９】
受信データ制御部２０は、送信側半導体集積回路１の送信データ制御部１０からＭ回に分けて送出されたＮビットデータのＭ番目を受信する。また、この送信データ制御部１０から送出されたＭ本の制御信号を受信する。そして、ｉ番目（但し、１≦ｉ≦Ｍ）の制御信号に従い、Ｍ番目のＮビットデータのｉ番目の制御信号に対応するＮ/Ｍビットを反転制御する。この処理をＭ本の制御信号各々に対して行うことで、送信データ制御部１０に入力されたＮビットデータを復元する。そして、復元したＮビットデータを、受信側半導体集積回路２の本体へ送出する。
【００６０】
図７は、受信データ制御部２０の機能をソフトウエア的に実現する場合の動作フロー図である。
【００６１】
先ず、受信データ制御部２０は、送信側半導体集積回路１から１サイクルでＭ回送信されるＮビットデータのＭ番目がデータ信号入力ピン２１に入力されると（Ｓ２０１でＹＥＳ）、カウンタ値ｉを初期値「１」に設定する（Ｓ２０２）。
【００６２】
次に、受信データ制御部２０は、制御信号入力ピン２３を介して送信側半導体集積回路１から受信したｉ番目の制御信号のビット値を確認する（Ｓ２０３）。
【００６３】
ｉ番目の制御信号のビット値がオンの場合（Ｓ２０４でＹＥＳ）、受信データ制御部２０は、Ｍ番目のＮビットデータの、ｉ番目の制御信号に対応付けられている（送信データ制御部１０のｉ番目の出力ビットデータに割り当てられている）Ｎ/Ｍビットのビット値を反転させる（Ｓ２０５）。一方、ｉ番目の制御信号のビット値がオフの場合（Ｓ２０４でＮＯ）、受信データ制御部２０は、Ｍ番目のＮビットデータの、ｉ番目の制御信号に対応付けられているＮ/Ｍビットのビット値をそのままとする（Ｓ２０６）。
【００６４】
次に、受信データ制御部２０は、カウンタ値ｉがＭに到達したか否かを判断する（Ｓ２０７）。到達していない場合は（Ｓ２０７でＮＯ）、カウンタ値ｉを一つインクリメントして（Ｓ２０８）、Ｓ２０３に戻る。一方、到達している場合は（Ｓ２０７でＹＥＳ）、以上のようにして反転制御されたＭ番目のＮビットデータを、送信側半導体集積回路１から受信した送信データとして、受信側半導体集積回路２の本体へ送出する（Ｓ２０９）。
【００６５】
図８は、受信データ制御部２０の機能をハードウエア的に実現する場合の概略構成図である。
【００６６】
図示するように、受信データ制御部２０は、Ｎ本のデータ信号入力ピン２１と、Ｎ本のデータ信号出力ピン２２と、Ｍ本の制御信号入力ピン２３と、ラッチ部２０１と、ラッチ部２０２と、Ｍ個のデータ変換部２０３１〜２０３Ｍと、を有する。
【００６７】
ラッチ部２０１は、送信側半導体集積回路１の送信データ制御部１０から１サイクルでＭ回送信されるＮビットデータのＭ番目をラッチする。
【００６８】
ラッチ部２０２は、送信側半導体集積回路１の送信データ制御部１０から送信されるＭビットの制御信号をラッチする。
【００６９】
データ変換部２０３ｉ（但し、１≦ｉ≦Ｍ）は、ラッチ部２０１でラッチされているＭ番目のＮビットデータのうち、ｉ番目の制御信号に対応付けられている（送信データ制御部１０のｉ番目の出力ビットデータに割り当てられている）Ｎ/Ｍビットが割り当てられている。データ変換部２０３ｉは、ラッチ部２０２でラッチされているｉ番目の制御信号に従い、ラッチ部２０１でラッチされているＭ番目のＮビットデータのうち、自身に割り当てられているＮ/Ｍビットを反転制御する。ｉ番目の制御信号がオンの場合は、自身に割り当てられているＮ/Ｍビットを反転させて出力する。一方、ｉ番目の制御信号がオフの場合は、自身に割り当てられているＮ/Ｍビットをそのまま出力する。
【００７０】
データ変換部２０３１〜データ変換部２０３Ｍのそれぞれから出力されたＮ/Ｍビットデータは、送信側半導体集積回路１の送信データ（Ｎビットデータ）として、データ信号出力ピン２２から受信側半導体集積回路２の本体へ送出される。
【００７１】
以下に、送信側半導体集積回路１の送信データ制御部１０から２回（Ｍ＝２）に分けて送出された８ビットデータ（Ｎ＝８）から、送信側半導体集積回路１の送信データ（８ビットデータ）を復元する場合を例にとり、本実施形態をより具体的に説明する。なお、ここでは、１番目（１ビット目）の制御信号にＬＳＢ側４ビットが割り当てられ、２番目（２ビット目）の制御信号にＭＳＢ側４ビットが割り当てられているものとして説明する。
【００７２】
図９は、送信側半導体集積回路１の送信データ制御部１０から２回に分けて送出された８ビットデータから、送信側半導体集積回路１の送信データを復元する受信データ制御部２０の機能をソフトウエア的に実現する場合の動作フロー図である。ここでは、１サイクルで２回送信される８ビットデータの２番目が”００１０ １０１０”、２ビットの制御信号が”１０”である場合を例にとり説明する。
【００７３】
先ず、受信データ制御部２０は、送信側半導体集積回路１から１サイクルで２回送信される８ビットデータの２番目がデータ信号入力ピン２１に入力されると（Ｓ２１１でＹＥＳ）、制御信号入力ピン２３に入力されている１ビット目の制御信号のビット値を確認する（Ｓ２１２）。
【００７４】
１ビット目の制御信号のビット値がオンの場合（Ｓ２１３でＹＥＳ）、受信データ制御部２０は、２番目の８ビットデータのＬＳＢ側４ビット［３：０］のビット値を反転させる（Ｓ２１４）。一方、１ビット目の制御信号のビット値がオフの場合（Ｓ２１３でＮＯ）、受信データ制御部２０は、２番目の８ビットデータのＬＳＢ側４ビット［３：０］のビット値をそのままとする（Ｓ２１５）。この例では、１ビット目の制御信号が「オフ」（＝”０”）なので、２番目の８ビットデータのＬＳＢ側４ビット［３：０］は、”１０１０”そのままとする。
【００７５】
次に、受信データ制御部２０は、制御信号入力ピン２３に入力されている２ビット目の制御信号のビット値を確認する（Ｓ２１６）。
【００７６】
２ビット目の制御信号のビット値がオンの場合（Ｓ２１７でＹＥＳ）、受信データ制御部２０は、２番目の８ビットデータのＭＳＢ側４ビット［７：４］のビット値を反転させる（Ｓ２１８）。一方、２ビット目の制御信号のビット値がオフの場合（Ｓ２１７でＮＯ）、受信データ制御部２０は、２番目の８ビットデータのＭＳＢ側４ビット［７：４］のビット値をそのままとする（Ｓ２１９）。この例では、２ビット目の制御信号が「オン」（＝”１”）なので、２番目の８ビットデータのＭＳＢ側４ビット［７：４］は、”００１０”から”１１０１”に反転される。
【００７７】
次に、受信データ制御部２０は、以上のようにして反転制御された２番目の８ビットデータを、送信側半導体集積回路１から受信した送信データとして、受信側半導体集積回路２の本体へ送出する（Ｓ２２０）。この例では、ＬＳＢ側４ビット［３：０］がそのままで、ＭＳＢ側４ビット［７：４］が反転した８ビットデータ”１１０１ ０１０１”が、受信側半導体集積回路２の本体へ送出される。
【００７８】
図１０は、送信側半導体集積回路１の送信データ制御部１０から２回に分けて送出された８ビットデータから、送信側半導体集積回路１の送信データを復元する受信データ制御部２０の機能をハードウエア的に実現する場合の概略構成図である。ここで、図８に示すものと同じ機能を有するものには同じ符号を付している。
【００７９】
図示するように、受信データ制御部２０は、８本のデータ信号入力ピン２１と、８本のデータ信号出力ピン２２と、２本の制御信号入力ピン２３と、ラッチ部２０１と、ラッチ部２０２と、２個のデータ変換部２０３１、２０３２と、を有する。ラッチ部２０１、２０２は、フリップフロップで構成されている。データ変換部２０３１、２０３２は、ＮＯＴ回路２０３１およびセレクタ２０３２で構成されている。
【００８０】
以上のような構成において、ラッチ部２０１は、データ信号入力ピン２０１に入力された、１サイクル２回送られてくる８ビットデータの２番目の８ビットデータをラッチする。また、ラッチ部２０２は、制御信号入力ピン２３に入力された、１サイクルで１回送られてくる２ビットの制御信号をラッチする。
【００８１】
データ変換部２０３１は、ラッチ部２０１でラッチされている８ビットデータのＬＳＢ側４ビット［３：０］をＮＯＴ回路２０３１で反転させる。そして、ラッチ部２０２でラッチされている１ビット目の制御信号ｆｌｇ［０］に従い、このＮＯＴ回路２０３１の出力（ｎｏｔ（［３：０］））およびラッチ部２０１でラッチされている８ビットデータのＬＳＢ側４ビット［３：０］のいずれか一方を、セレクタ２０３２で選択して出力する。制御信号ｆｌｇ［０］がオンの場合は、ＮＯＴ回路２０３１の出力（ｎｏｔ（［３：０］））を選択し、オフの場合は８ビットデータのＬＳＢ側４ビット［３：０］を選択する。
【００８２】
同様に、データ変換部２０３２は、ラッチ部２０１でラッチされている８ビットデータのＭＳＢ側４ビット［７：４］をＮＯＴ回路２０３１で反転させる。そして、ラッチ部２０２でラッチされている２ビット目の制御信号ｆｌｇ［１］に従い、このＮＯＴ回路２０３１の出力（ｎｏｔ（［７：４］））およびラッチ部２０１でラッチされている８ビットデータのＭＳＢ側４ビット［７：４］のいずれか一方を、セレクタ２０３２で選択して出力する。制御信号ｆｌｇ［１］がオンの場合は、ＮＯＴ回路２０３１の出力（ｎｏｔ（［７：４］））を選択し、オフの場合は入力ビットデータのＭＳＢ側４ビット［７：４］を選択する。
【００８３】
データ変換部２０３１、２０３２のそれぞれから出力されたＬＳＢ側４ビット［３：０」、ＭＳＢ側４ビット［７：４］は、送信側半導体集積回路１の送信データ（８ビットデータ）としてデータ信号出力ピン２２から受信側半導体集積回路２の本体へ送出される。
【００８４】
図１１は、本実施形態において、１サイクルで２回送出された８ビットデータＤｙ１、Ｄｙ２をそれぞれ”００００ １０１０”、”００１０ １０１０”とし、１サイクルで１回送出された２ビットの制御信号を”１０”とした場合におけるデータ受信のタイミングチャートを示す図である。ここで、符号６１１はクロック信号、符号６１２はデータ信号入力ピン２１に入力された８ビットデータ、符号６１３は制御信号入力ピン２３に入力されたデータ、そして、符号６１４はデータ信号出力ピン２２から出力された８ビットデータを示している。図示するように、１サイクルで２回送信された８ビットデータの２番目Ｄｙ２”００１０ １０１０”と、同じサイクルで送出された２ビットの制御信号”１０”とから、送信側半導体集積回路１の送信データＤｙ”１１０１１０１０”を復元することができる。
【００８５】
以上、本発明の第１実施形態について説明した。本実施形態では、送信側において、Ｎビットの送信データをＭ（但し、２≦Ｍ）回に分けて送信する。つまり、ＮビットデータのうちのＮ/Ｍビットを有効データとし、残りのＮ-Ｎ/Ｍビットを無効データして、ＮビットデータをＭ回送信することで、Ｎビットの有効データを送信する。この際、無効データ（Ｎ-Ｎ/Ｍビット）は、直前に送信したＮビットデータの状態をそのまま保持する。一方、受信側では、Ｍ回に分けて送信された最後のＮビットデータをＮビットの送信データとして受信する。また、本実施形態では、送信側において、ＮビットデータのうちのＮ/Ｍビットの有効データの同時スイッチング出力本数が所定の閾値（ここではＮ/２Ｍ）より大きい場合に、この有効データの出力信号を反転させる。このようにすることで、送信データの内容にかかわらずデータ転送レートを一定に保ちつつ、同時スイッチング出力本数を最大でＮ/２Ｍ以下に低減することができる。
＜第２実施形態＞
上記の第１実施形態では、Ｍビットの制御信号を専用のＭ本の制御信号線を用いて、送信側半導体装置１および受信側半導体装置２間で送受している。これに対して、本実施形態では、Ｍビットの制御信号を、１サイクルでＭ回送信されるＮビットデータの所定番目の無効データに挿入することで、Ｍビットの制御信号を送信側半導体装置１および受信側半導体装置２間で送受する。
【００８６】
図１２は、送信データ制御部１０の機能をハードウエア的に実現する場合の概略構成図である。なお、図１２において、図３に示す第１実施形態のものと同じ機能を有するものには同じ符号を付している。
【００８７】
図１２に示す本実施形態の送信データ制御部１０が図３に示す第１実施形態のものと異なる点は、Ｍ本の送信データ出力ピン１３が省略されていること、およびスイッチ部１０６を設けたことである。スイッチ部１０６は、選択部１０５に入力される所定番目（図１２に示す例では１番目）のＮビットデータに含まれている無効データ（Ｎ-Ｎ/Ｍビット）の所定のＭビットを、比較部１０３１〜１０３Ｍから出力されたＭビットの制御信号に置き換える。
【００８８】
図１３は、受信データ制御部２０の機能をハードウエア的に実現する場合の概略構成図である。なお、図１３において、図８に示す第１実施形態のものと同じ機能を有するものには同じ符号を付している。
【００８９】
図１３に示す本実施形態の受信データ制御部２０が図８に示す第１実施形態のものと異なる点は、ラッチ部２０２に代えてラッチ部２０４を設けたことである。ラッチ部２０４は、１サイクルでＭ回送信されるＮビットデータの所定番目（Ｍビットの制御信号が挿入されているＮビットデータ）に含まれている無効データ（Ｎ-Ｎ/Ｍ）ビットの所定のＭビット（制御信号が挿入されているビット）をラッチする。
【００９０】
図１４は、本実施形態において、連続して入力された２つの入力ビットデータＤｘ-１、Ｄｘをそれぞれ”００００ ００００”、”１１０１ ０１０１”とし、各入力ビットデータＤｘ-１、Ｄｘを２回に分けて送信する場合のタイミングチャートを示す図である。ここで、符号６２１はクロック信号、符号６２２は出力ビットデータを示している。この例では、１番目の入力ビットデータＤｘ-１の無効データであるＭＳＢ側４ビットの下位２ビットに制御信号を埋め込んでいる。
【００９１】
図示するように、入力ビットデータＤｘの１番目の出力ビットデータＤｘ１の直前の出力ビットデータＤｘ-１２に対する変化数ｋは、有効データの変化数に制御信号による変化数が加わり「３」である。また、入力ビットデータＤｘの２番目の出力ビットデータＤｘ２の直前の出力ビットデータＤｘ１に対する変化数ｋは「０」である。一方、入力ビットデータを１回で送信する場合、入力ビットデータＤｘ１の入力ビットデータＤｘ-１からの変化数ｋは「５」である。したがって、同時スイッチング出力本数を低減することができる。なお、本実施形態は、図６に示す第１実施形態の場合に比べて同時スイッチング出力本数が増加する。しかし、専用の制御信号線を別途設けなくて済むという利点がある。
【００９２】
なお、本実施形態においても、上記の第１実施形態と同様に、送信データ制御部１０の機能をソフトウエア的に実現してもよい。また、受信データ制御部２０の機能をソフトウエア的に実現してもよい。
＜第３実施形態＞
上記の第１、２実施形態では、Ｍビットの制御信号を送信側半導体装置１および受信側半導体装置２間で送受している。これに対して、本実施形態では、Ｍビットの制御信号を用いることなく、送信側半導体装置１および受信側半導体装置２間でデータを送受する。
【００９３】
図１５は、送信データ制御部１０の機能をハードウエア的に実現する場合の概略構成図である。なお、図１５において、図３に示す第１実施形態のものと同じ機能を有するものには同じ符号を付している。
【００９４】
図１５に示すように、本実施形態の送信データ制御部１０は、ラッチ部１０１と、Ｎ本のデータ信号入力ピン１１と、Ｎ本のデータ信号出力ピン１２と、データ変換部１０７と、選択部１０５と、を有する。
【００９５】
ラッチ部１０１は、出力ビットデータをラッチする。
【００９６】
データ変換部１０７は、データ信号入力ピン１１に入力した入力ビットデータおよびデータ信号出力ピン１２から出力した出力ビットデータを用いて、１番目〜Ｍ番目のＮビットデータを生成する。ｉ（但し１≦ｉ≦Ｍ）番目のＮビットデータは、入力ビットデータから抽出した１番目〜ｉ番目のＮビットデータ各々に割り当てられているＮ/Ｍビット（合計ｉ×Ｎ/Ｍビット）と、出力ビットデータから抽出した該ｉ×Ｎ/Ｍビット以外のＮ-ｉ×Ｎ/Ｍビットとを連結して生成する。
【００９７】
選択部１０５は、入力されている１番目のＮビットデータ〜Ｍ番目のＮビットデータを、１番目から順番に選択して出力する。
【００９８】
なお、本実施形態の受信データ制御部２０は、１サイクルでＭ回送信されるＮビットデータのＭ番目をラッチし、これを送信側半導体装置１から送られてきた送信データとして、受信側半導体装置２の本体に送出するラッチ部を備えて構成される。
【００９９】
図１６は、本実施形態において、連続して入力された２つの入力ビットデータＤｘ-１、Ｄｘをそれぞれ”００００ ００００”、”１１０１ ０１０１”とし、各入力ビットデータＤｘ-１、Ｄｘを２回に分けて送信する場合のタイミングチャートを示す図である。ここで、符号６３１はクロック信号、符号６３２は出力ビットデータを示している。
【０１００】
図示するように、入力ビットデータＤｘの１番目の出力ビットデータＤｘ１の直前の出力ビットデータＤｘ-１２に対する変化数ｋは「２」である。また、入力ビットデータＤｘの２番目の出力ビットデータＤｘ２の直前の出力ビットデータＤｘ１に対する変化数ｋは「３」である。一方、入力ビットデータを１回で送信する場合、入力ビットデータＤｘ１の入力ビットデータＤｘ-１からの変化数ｋは「５」である。したがって、同時スイッチング本数を低減することができる。
【０１０１】
上記の第１実施形態が同時スイッチング本数を最大でＮ/２Ｍ以下まで低減できるのに対し、本実施形態ではＮ/Ｍまでしか低減できない。しかし、制御信号線を処理する回路を別途設けなくて済むという利点がある。
【０１０２】
なお、本実施形態においても、上記の第１実施形態と同様に、送信データ制御部１０の機能をソフトウエア的に実現してもよい。また、受信データ制御部２０の機能をソフトウエア的に実現してもよい。
【０１０３】
なお、本発明は上記の実施形態に限定されるものではなく、その要旨の範囲内で数々の変形が可能である。また、本実施形態は、様々なデータ送受信システムに適用できる。図１７は、本実施形態の第１実施形態をマザーボード５およびマザーボード５に装着されるメモリモジュール６間のデータ転送に利用した例を示している。
【０１０４】
マザーボード５は、マイクロプロセッサ３、送信データ制御部１０Ａ、および受信データ制御部２０Ｂを有する。また、メモリモジュール６は、ＲＡＭ４、受信データ制御部２０Ａ、および送信データ制御部１０Ｂを有する。
【０１０５】
マザーボード５において、送信データ制御部１０Ａは、マイクロプロセッサ３からアドレス、データを受け取り、それぞれを１サイクルでＭ回に分けて送信する。この際、それぞれの有効データを同時スイッチング出力本数に応じて反転制御する。メモリモジュール６において、受信データ制御部２０Ａは、アドレス、データそれぞれについて、１サイクルでＭ回に分けて受信したデータおよび制御信号から、マイクロプロセッサ３が送出したアドレス、データを復元し、ＲＡＭ４に送出する。
【０１０６】
マイクロプロセッサ３が読出しを要求した場合、メモリモジュール６において、送信データ制御部１０Ｂは、ＲＡＭ４からデータを受け取り、これを１サイクルでＭ回に分けて送信する。この際、有効データを同時スイッチング出力本数に応じて反転制御する。マザーボード５において、受信データ制御部２０Ｂは、１サイクルでＭ回に分けて受信したデータおよび制御信号から、ＲＡＭ４から読み出されたデータをを復元し、マイクロプロセッサ３に送出する。
【図面の簡単な説明】
【０１０７】
【図１】図１は、本発明の第１実施形態が適用されたデータ送受信システムの概略図である。
【図２】図２は、送信データ制御部１０の機能をソフトウエア的に実現する場合の動作フロー図である。
【図３】図３は、送信データ制御部１０の機能をハードウエア的に実現する場合の概略構成図である。
【図４】図４は、８ビットの入力ビットデータを２回の出力ビットデータに分けて送信する送信データ制御部１０の機能を、ソフトウエア的に実現する場合の動作フロー図である。
【図５】図５は、８ビットの入力ビットデータを２回の出力ビットデータに分けて送信する送信データ制御部１０の機能をハードウエア的に実現する場合の概略構成図である。
【図６】図６は、本実施形態において、連続して入力された２つの入力ビットデータＤｘ-１、Ｄｘをそれぞれ”００００ ００００”、”１１０１ ０１０１”とし、各入力ビットデータＤｘ-１、Ｄｘを２回に分けて送信する場合のタイミングチャートを示す図である。
【図７】図７は、受信データ制御部２０の機能をソフトウエア的に実現する場合の動作フロー図である。
【図８】図８は、受信データ制御部２０の機能をハードウエア的に実現する場合の概略構成図である。
【図９】図９は、送信側半導体集積回路１の送信データ制御部１０から２回に分けて送出された８ビットデータから、送信側半導体集積回路１の送信データを復元する受信データ制御部２０の機能をソフトウエア的に実現する場合の動作フロー図である。
【図１０】図１０は、送信側半導体集積回路１の送信データ制御部１０から２回に分けて送出された８ビットデータから、送信側半導体集積回路１の送信データを復元する受信データ制御部２０の機能をハードウエア的に実現する場合の概略構成図である。
【図１１】図１１は、本実施形態において、１サイクルで２回送出された８ビットデータＤｙ１、Ｄｙ２をそれぞれ”００００ １０１０”、”００１０ １０１０”とし、１サイクルで１回送出された２ビットの制御信号を”１０”とした場合におけるデータ受信のタイミングチャートを示す図である。
【図１２】図１２は、送信データ制御部１０の機能をハードウエア的に実現する場合の概略構成図である。
【図１３】図１３は、受信データ制御部２０の機能をハードウエア的に実現する場合の概略構成図である。
【図１４】図１４は、本実施形態において、連続して入力された２つの入力ビットデータＤｘ-１、Ｄｘをそれぞれ”００００ ００００”、”１１０１ ０１０１”とし、各入力ビットデータＤｘ-１、Ｄｘを２回に分けて送信する場合のタイミングチャートを示す図である。
【図１５】図１５は、送信データ制御部１０の機能をハードウエア的に実現する場合の概略構成図である。
【図１６】図１６は、本実施形態において、連続して入力された２つの入力ビットデータＤｘ-１、Ｄｘをそれぞれ”００００ ００００”、”１１０１ ０１０１”とし、各入力ビットデータＤｘ-１、Ｄｘを２回に分けて送信する場合のタイミングチャートを示す図である。
【図１７】図１７は、本実施形態の第１実施形態をマザーボード５およびマザーボード５に装着されるメモリモジュール６間のデータ転送に利用した例を示す図である。
【符号の説明】
【０１０８】
１：送信側半導体集積回路、２：受信側半導体集積回路、１０：送信データ制御部、１１：データ信号入力ピン、１２：データ信号出力ピン、１３：制御信号出力ピン、２０：受信データ制御部、２１：データ信号入力ピン、２２：データ信号出力ピン、２３：制御信号入力ピン
【特許請求の範囲】
【請求項１】
Ｎビットデータを送信する送信データ制御部と、前記送信データ制御部が送信したＮビットデータを受信する受信データ制御部と、を有するデータ送受信システムであって、
前記送信データ制御部は、
ＮビットデータのうちのＮ/Ｍビット（但し２≦Ｍ）を有効データとし、残りのＮ-Ｎ/Ｍビットを無効データとし、有効データにＮビットの送信データの当該Ｎ/Ｍビットと同じビット位置のデータを割り当て、無効データに直前に出力されたＮビットデータの当該Ｎ-Ｎ/Ｍビットと同じビット位置のデータを割り当てて、１サイクルでＮビットデータをＭ回出力し、
前記受信データ制御部は、
１サイクルでＭ回出力されたＮビットデータのＭ番目のＮビットデータを、前記Ｎビットの送信データとして受信すること
を特徴とするデータ送受信システム。
【請求項２】
請求項１に記載のデータ送受信システムであって、
前記送信データ制御部は、
ｉ（但し１≦ｉ≦Ｍ）番目のＮビットデータに含める有効データの同時スイッチング出力本数が所定の閾値より大きい場合に、当該有効データの各ビット値を反転させて、当該ｉ番目のＮビットデータをｉ番目の反転指示信号と共に出力し、
前記受信データ制御部は、
前記ｉ番目の反転指示信号に従い、前記Ｍ番目のビットデータの、前記ｉ番目のＮビットデータに含まれている有効データと同じビット位置の各ビット値を反転させること
を特徴とするデータ送受信システム。
【請求項３】
請求項２に記載のデータ送受信システムであって、
前記送信データ制御部は、
Ｎビットデータ出力用の出力端子とは別に、Ｍ本の反転指示信号を出力するための専用の出力端子を有し、
前記受信データ制御部は、
Ｎビットデータ入力用の入力端子とは別に、Ｍ本の反転指示信号を入力するための専用の入力端子を有すること
を特徴とするデータ送受信システム。
【請求項４】
請求項２に記載のデータ送受信システムであって、
前記送信データ制御部は、
所定番目のＮビットデータに含める無効データの所定のＭビットにＭ本の反転指示信号を割り当て、
前記受信データ制御部は、
前記所定番目のＮビットデータに含まれている無効データの前記所定のＭビットをＭ本の反転指示信号として受信すること
を特徴とするデータ送受信システム。
【請求項５】
請求項１乃至４のいずれか一項に記載の送信データ制御部を備えた半導体集積回路。
【請求項６】
請求項１乃至４のいずれか一項に記載の受信データ制御部を備えた半導体集積回路。
【請求項７】
請求項５又は６に記載の半導体集積回路を備えたマザーボード。
【請求項８】
請求項５又は６に記載の半導体集積回路を備えたメモリモジュール。
【請求項１】
Ｎビットデータを送信する送信データ制御部と、前記送信データ制御部が送信したＮビットデータを受信する受信データ制御部と、を有するデータ送受信システムであって、
前記送信データ制御部は、
ＮビットデータのうちのＮ/Ｍビット（但し２≦Ｍ）を有効データとし、残りのＮ-Ｎ/Ｍビットを無効データとし、有効データにＮビットの送信データの当該Ｎ/Ｍビットと同じビット位置のデータを割り当て、無効データに直前に出力されたＮビットデータの当該Ｎ-Ｎ/Ｍビットと同じビット位置のデータを割り当てて、１サイクルでＮビットデータをＭ回出力し、
前記受信データ制御部は、
１サイクルでＭ回出力されたＮビットデータのＭ番目のＮビットデータを、前記Ｎビットの送信データとして受信すること
を特徴とするデータ送受信システム。
【請求項２】
請求項１に記載のデータ送受信システムであって、
前記送信データ制御部は、
ｉ（但し１≦ｉ≦Ｍ）番目のＮビットデータに含める有効データの同時スイッチング出力本数が所定の閾値より大きい場合に、当該有効データの各ビット値を反転させて、当該ｉ番目のＮビットデータをｉ番目の反転指示信号と共に出力し、
前記受信データ制御部は、
前記ｉ番目の反転指示信号に従い、前記Ｍ番目のビットデータの、前記ｉ番目のＮビットデータに含まれている有効データと同じビット位置の各ビット値を反転させること
を特徴とするデータ送受信システム。
【請求項３】
請求項２に記載のデータ送受信システムであって、
前記送信データ制御部は、
Ｎビットデータ出力用の出力端子とは別に、Ｍ本の反転指示信号を出力するための専用の出力端子を有し、
前記受信データ制御部は、
Ｎビットデータ入力用の入力端子とは別に、Ｍ本の反転指示信号を入力するための専用の入力端子を有すること
を特徴とするデータ送受信システム。
【請求項４】
請求項２に記載のデータ送受信システムであって、
前記送信データ制御部は、
所定番目のＮビットデータに含める無効データの所定のＭビットにＭ本の反転指示信号を割り当て、
前記受信データ制御部は、
前記所定番目のＮビットデータに含まれている無効データの前記所定のＭビットをＭ本の反転指示信号として受信すること
を特徴とするデータ送受信システム。
【請求項５】
請求項１乃至４のいずれか一項に記載の送信データ制御部を備えた半導体集積回路。
【請求項６】
請求項１乃至４のいずれか一項に記載の受信データ制御部を備えた半導体集積回路。
【請求項７】
請求項５又は６に記載の半導体集積回路を備えたマザーボード。
【請求項８】
請求項５又は６に記載の半導体集積回路を備えたメモリモジュール。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２００７−３２５０１８（Ｐ２００７−３２５０１８Ａ）
【公開日】平成１９年１２月１３日（２００７．１２．１３）
【国際特許分類】
【出願番号】特願２００６−１５３７９７（Ｐ２００６−１５３７９７）
【出願日】平成１８年６月１日（２００６．６．１）
【出願人】（０００１５３４６５）株式会社日立コミュニケーションテクノロジー (770)
【Ｆターム（参考）】
【公開日】平成１９年１２月１３日（２００７．１２．１３）
【国際特許分類】
【出願日】平成１８年６月１日（２００６．６．１）
【出願人】（０００１５３４６５）株式会社日立コミュニケーションテクノロジー (770)
【Ｆターム（参考）】
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