本発明は、位相又は周波数検出回路（２１０）の出力信号に応じて制御される発振回路（２４０）を有する位相同期ループ装置に関し、切替制御手段（１３０）は、所定の閾値周波数が供給される第１のタイマ手段（１１０）及び発振回路（２４０）の出力周波数が供給される第２のタイマ手段（１１２）の出力に応答して遮断信号を発生するように設けられる。遮断信号に基づいて、遮断手段（２６０）は、発振回路（２４０）への出力信号の供給を抑制する。これにより、ＰＬＬ装置の出力周波数は、周波数閾値を超えて変化することが回避可能となるとともに、唯１つのＰＬＬ回路だけで済むことになる。

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本発明は、発振器および周波数シンセサイザに関する。特に、電圧制御デジタルアナログ発振器およびこれを用いた周波数シンセサイザに関する。
本発明は、アナログ入力端に入力される電圧およびデジタル入力端に入力されるデジタル値によって出力信号の周波数が決定される発振器と、間欠的に前記アナログ入力端に入力される電圧を第１の閾値電圧および第２の閾値電圧と大小を比較し、その結果に応じて前記デジタル入力端に入力されるデジタル値を変化させるデジタル同調器と、を備える電圧制御デジタルアナログ発振器を提供する。また、これを用いた周波数シンセサイザを提供する。本発明に係る発振器および周波数シンセサイザは、雑音が少ないながらも、広帯域の周波数出力を得ることができる長所がある。

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ＰＬＬ回路の比較分周器の分周比を変調する変調信号を生成するΣΔ変調器。複数の直列接続された積分器（９ａ〜９ｃ）は、入力信号Ｆを積算するとともに、積算値が所定値を超えたときオーバーフロー信号ＯＦ１〜ＯＦ３を出力する。微分器（１０ａ〜１０ｅ）は各積分器（９ａ〜９ｃ）のオーバーフロー信号ＯＦ１〜ＯＦ３を転送する。加算器（１１）は微分器から出力される出力信号（ａ〜ｆ）に所定の係数を乗算し、その乗算値を加算する。終段の積分器（９ｃ）と、その前段の積分器（９ｂ）との間には、各積分器のクロック信号（ｆｐ）の分周信号に同期して積算値を転送する制御回路（１２）が接続されている。制御回路（１２）を設けることにより、次数を減少させることなく、変調信号の変調幅が減少される。 （もっと読む）

本発明に係る可変遅延回路は、直列に接続され、基準クロック信号又はデータ信号を順次遅延させる複数段の第１可変遅延素子と、複数段の第１可変遅延素子に並列に接続され、基準クロック信号を遅延させる第２可変遅延素子と、複数段の第１可変遅延素子によって遅延された基準クロック信号の位相を、第２可変遅延素子によって遅延された基準クロック信号の位相とを比較する位相比較器と、位相比較器の比較結果に基づいて、複数段の第１可変遅延素子によって遅延された基準クロック信号の位相を、第２可変遅延素子によって遅延された基準クロック信号の所定のサイクル後の位相と略等しくすべく、複数段の第１可変遅延素子のそれぞれの遅延量を制御する遅延量制御部とを備える。 （もっと読む）

回路基板にマウントされた電気回路を有する可調周波数変換器が開示される。上記回路は、共振器を備える位相同期ループ（ＰＬＬ）を提供するにように設計されている。柔軟な材料が回路基板と共振器の間に配置される。電導性リードにより短絡させられる少なくとも１つの受動素子が共振器に作動的に接続される。周波数変換器の共振周波数は、電導性リードを切断し、関連付けられた受動素子を活性化させることにより変更することができる。 （もっと読む）

電圧制御発振回路（１５）内に互いに異なる段数の独立した複数のリング発振回路を設け、セレクタ（２２）により何れか１つのリング発振回路の出力を帰還クロック信号（ＦＢ）として選択的に出力することで、独立しているリング発振回路の出力が常に帰還クロック信号として出力されるようにして、動作速度が高速であってもデューティ比が崩れていない帰還クロック信号を出力でき、入力信号（ＤＬＬＩ）が出力されるまでの遅延時間を任意に調整できるようにする。
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半導体集積回路装置におけるクロック発生器には、発振検出修繕回路１１が設けられている。この発振検出修繕回路１１は、外部接続されたクロック発振器が生成したクロック信号ｆｉｎの正常／異常を検出する。クロック信号ｆｉｎが正常の際には、該クロック信号ｆｉｎを選択して出力する。また、クロック信号ｆｉｎが異常の場合には、発振検出修繕回路１１が生成したクロック信号を選択して出力する。クロック発生器は、発振検出修繕回路１１が選択して出力するクロック信号に基づいてシステムクロックを生成する。また、クロック信号ｆｉｎが異常の場合、ＣＰＵは、各モジュールを停止させた後、該ＣＰＵを停止させる異常終了処理を実行する。
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電圧制御回路(100)において、電圧制御発振器(110)(VCO)の周波数を制御する可変コンデンサを駆動するために、回路要素の配列(500)が用いられる。配列(500)は、複数のセル(600)、少なくとも１つの出力、複数の粗設定入力(383-388)及び複数の精細設定入力(380-382)を有する。両方の種類の入力は、前記セルの選択可能な組合せを有効にするようにされる。ＶＣＯ(110)は、複数の周波数帯域にわたる範囲の複数のビットアドレス処理可能な参照周波数で動作する。アドレス制御回路(130)は、前記粗設定入力(383-388)を制御することによって、前記複数の周波数帯域のうちの１つを確定するとともに、また前記精細設定入力を制御することによって、前記周波数帯域のうちの１つを確定する。１つの実施例において、前記アドレス制御回路は、ＶＣＯ回路(100)のための周波数帯域を設定するのに用いられ、アナログ信号は、前記帯域内の所望な周波数に同調するのに用いられる。
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遅延ロックループにおける初期化回路は、電源投入または他のリセットの後、クロック端縁が適切な動作のために適切な順序で位相検出器によって受取られることを確実にし、遅延ロックループのリセット後、初期化回路は、遅延線における遅延を増加（または減少）させるように位相検出器をイネーブルするより先に基準クロックの少なくとも１つの端縁が受取られることを確実にし、フィードバッククロックの少なくとも１つの端縁が受取られた後、初期化回路は位相検出器をイネーブルして、遅延線における遅延を減少（または増加）させる。
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【課題】制御電圧対発振周波数特性が調整可能なＶＣＯを含む半導体集積回路を提供する。
【解決手段】この半導体集積回路は、リング状に直列に接続された複数のインバータと、バイアス電圧Ｖ_ＢＰ１に従って電源電位Ｖ_ＤＤから複数のインバータに向けてそれぞれ電源電流を流す第１群のＰチャネルトランジスタＱＰ１１等と、バイアス電圧Ｖ_ＢＮ１に従って複数のインバータから電源電位Ｖ_ＳＳに向けてそれぞれ電源電流を流す第１群のＮチャネルトランジスタＱＮ１１等と、バイアス電圧Ｖ_ＢＰ２に従って電源電位Ｖ_ＤＤから複数のインバータに向けてそれぞれ電源電流を流す第２群のＰチャネルトランジスタＱＰ２１等と、バイアス電圧Ｖ_ＢＮ２に従って複数のインバータから電源電位Ｖ_ＳＳに向けてそれぞれ電源電流を流す第２群のＮチャネルトランジスタＱＮ２１等とを具備する。 （もっと読む）

【課題】 高度の安定性を有する基準クロック信号を発生するための回路を必要とせず、従って、動作安定性がそのような回路の安定性によって影響されることのない、電圧制御発振器（ＶＣＯ）の自走周波数の自動調整機能を有するＰＬＬ回路を提供する。
【解決手段】 ＰＬＬ回路２０では、位相比較器２６の比較結果信号が所定レベルにある期間中にＶＣＯ２２が出力するパルス信号のパルス数をカウントし、そのカウント値に基づいて、マイクロコンピュータ３２がディジタルデータを更新する。ＤＡＣ３６がそのディジタルデータに対応したアナログ信号を発生する。このアナログ信号と、位相比較器の比較結果信号をローパスフィルタ２８で平滑化した信号とを、結合器３０で加え合わせ、その加え合わせた信号をＶＣＯの周波数制御信号とすることで、ＶＣＯの自走周波数が自動調整されるようにした。 （もっと読む）