【課題】ＶＣＯ回路の最適な発振状態を設定するために、製造されたＩＣ毎にバラツキを評価し且つそのバラツキに応じた設定値を指示しなければならないという問題がある。
【解決手段】ＶＣＯ回路は、制御電圧に応じ制御電流を流す電圧電流変換器と、その制御電流に応じ所定の周波数で発振する電流制御発振器からなる構成において、制御電圧に応じ電圧電流変換器の変換利得を調節する調節回路を更に備えたことを特徴とし、外部からの制御に依存せずに、製造されたＩＣ毎のバラツキに応じ、ＶＣＯをロックアップさせる、いわゆる自己制御性（Ｓｅｌｆ Ｒｅｇｕｌａｔｉｎｇ Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ）を有する電圧制御発振器を提供することができる。 （もっと読む）

【課題】本発明は、周波数可変間隔（チャネルステップ）を細かく設定できると同時に位相比較周波数を高く設定し信号近傍の位相雑音を抑制することを目的とする。
【解決手段】本発明に係るシンセサイザは、高周波信号を発生させる第１のループ８４に、第１のループ８４の基準周波数を調整するための第２のループ８５を設けたことを特徴とする。第２のループ８５が第１のループ８４の基準周波数を目的の周波数に調整する。第１のループ８４は、第２のループ８５の調整した基準周波数を用いて高周波信号を発生させる。第２のループ８５が第１のループ８４の基準周波数を微調整するので、第１のループ８４の分周回路の分母を小さくしても周波数設定の分解能は粗くならない。第１のループ８４の分周回路の分母を小さくしても、分解能を落とすことなく所望の周波数を発振する。 （もっと読む）

【課題】 低いジッター成分を持つ周波数シンセサイザと電力消耗が最小化された周波数シンセサイザを提供することを課題とする。
【解決手段】基準信号と比較信号が入力されて周波数と位相の差を検出し、これによって、アップ信号、又はダウン信号を発生させる位相比較器と、前記アップ信号又はダウン信号によって、電圧を充電又は放電して制御信号を出力する電荷ポンピング回路と、前記ポンピング回路より出力される制御信号によって、周波数を持つ信号を発振出力信号と出力する電圧制御発振器と、前記電圧制御発振器と連結されて、デューティサイクルを補正するデューティサイクル補正回路と、及び前記発振出力信号の周波数を分割して、前記位相比較器に前記比較信号を提供するフィードバッグディバイダーが含まれる。 （もっと読む）

【課題】高速応答性と動作の安定化を実現したＰＬＬ回路を備えた半導体装置を提供する。
【解決手段】低電源電圧ＶｄｄＬで動作する位相比較回路の低振幅信号を夫々高電源電圧で動作するＮチャネルＭＯＳＦＥＴ入力構成の第１差動回路とＰチャネルＭＯＳＦＥＴ入力構成の第２差動回路に入力する。上記第１及び第２差動回路の負荷としてダイオード接続ＭＯＳＦＥＴとクロスカップル接続のＭＯＳＦＥＴを並列構成にして用いる。ゲートに所定のバイアス電圧が供給されたＰチャネルＭＯＳＦＥＴ，ＮチャネルＭＯＳＦＥＴを直列接続する。上記ＰチャネルＭＯＳＦＥＴのソースは、上記第１差動回路の出力信号で制御し、ＮチャネルＭＯＳＦＥＴのソースは、上記第２差動回路の出力信号で制御し、ＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥＴのドレインからアップ電流又はダウン電流を形成する。 （もっと読む）

【課題】ＣＰ出力型位相比較器に関し、ＲＥＦクロック歯抜け後の位相スリップを防止することができる定電流ＣＰ出力型位相比較器を提供。
【解決手段】ＰＬＬ回路に用いる位相比較器において、位相比較器の状態遷移モードをハイインピーダンス状態と、電流吐き出し状態と、電流吸い込み状態の３つの状態を設け、電流吸い込み状態からハイインピーダンスに移行する条件として、ＲＥＦクロックの立ち上がりに加え、フィードバッククロックの立下がりにおいてもハイインピーダンス状態に遷移するようにして、クロック歯抜け後の出力位相スリップを防止するように構成する。 （もっと読む）

【課題】本発明は、複数の回路モジュールにクロック信号を供給する際に、クロック信号配線における信号がトグルすることによる消費電力を削減することを特徴とする。
【解決手段】クロックジェネレータ20と、複数の回路モジュール111〜11nと、１つの回路モジュール11nにクロックジェネレータ20で発生されたクロック信号CLKnを供給するクロック信号配線41と、回路モジュール11n以外の回路モジュールに接続された電圧制御発振器311、312、313、…と、クロックジェネレータ20で発生された直流電圧を任意に分圧して、もしくは分圧せずに電圧制御発振器311、312、313、…に供給する複数の配線42を具備し、回路モジュール11nに供給されたクロック信号CLKnがクロックジェネレータ20に帰還クロック信号RetCLKとして帰還される。 （もっと読む）

【課題】デュアルシンセサイザ装置において、基板の定在波比が劣化しても、簡単な構成でアイソレーションの低下を防止する。
【解決手段】プリント基板１３上には第１及び第のＰＬＬシンセサイザ部１１及び１２が配置され、第１及び第２のＰＬＬシンセサイザ部には基板に形成された配線パターン１３ａを介して基準発振器１４から基準信号が与えられ、選択スイッチ（ＳＷ）４５によって第１及び第２のＰＬＬシンセサイザ部からの出力信号のうちいずれか一方が選択される。配線パターンのインダクタンスとこのインダクタンスと対向するアースパターンからなる第１及び第２のコンデンサとによってローパスフィルタが構成される。 （もっと読む）

本発明は、注入ロック発振器（１９）と、デジタル位相検出器（２６）を有する位相制御ループ（２５）とを備えた、ベースバンドシリアル信号からクロックを抽出する装置に関する。発振器（１９）はその周波数の値を制御するデジタル制御入力部（２４）を備え、位相制御ループ（２５）は、デジタル位相検出器（２６）から供給されるデジタル信号の相対値を累算し、発振器（１９）用のデジタル形態の制御信号を渡す、カウント回路（３０、３５）を備える。
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【課題】ループフィルタ出力での基準周波数成分を十分に落とせ、かつ、ＰＬＬループ内の位相余裕を確保できるＰＬＬ回路の提供。
【解決手段】本発明のＰＬＬ回路は、電気信号により発振周波数が制御される周波数発振器（ＶＣＯまたはＩＣＯ）１３からの出力信号が高域通過フィルタ（ＨＰＦ）１４を介して位相検波器１１の一方の入力端子に入力され、位相比較器１１の他方の入力端子には基準周波数が入力され、前記位相比較器１１の出力信号はループフィルタ１２を介して、その直流成分を前記電気信号として周波数発振器１３を制御する。 （もっと読む）

【課題】ＤＬＬ回路を備えたＬＳＩの電磁放射強度を低減し、電磁放射ノイズの電子機器への影響を低減する。
【解決手段】ＤＬＬ回路は、入力信号に基づいて同期基準信号を生成する入力回路１０１と、同期基準信号を遅延する第１遅延部１０２と、前記第１遅延部１０２によって遅延された同期基準信号の同期位置を調整し、同期対象信号を生成するタイミングオフセット回路１０３と、 前記同期基準信号と前記同期対象信号との位相差を比較する位相比較回路１０５と、前記位相比較回路１０５の比較結果に基づいて前記第１遅延部１０２の出力信号を選択する第１制御回路１０６と、前記同期基準信号又は前記同期対象信号を遅延する第２遅延部１０４と、前記位相比較回路１０５の比較結果が所定の範囲内である場合に、前記第２遅延部１０４の出力信号を選択する第２制御回路１０７と、を備え、前記位相比較回路１０５は、前記同期基準信号と前記同期対象信号のうち前記第２遅延部１０４によって遅延された信号と他方の信号との位相差を比較する。 （もっと読む）

【課題】データ信号からクロックを復調する際に、周波数ロックがはずれることを防ぎ、再生装置の再生品質を高める。
【解決手段】ＰＬＬ回路２００は位相追従ループと周波数追従ループを備える。周波数追従ループは、周波数比較器２０２とローパスフィルタＬＰＦ２２５とを備える。周波数比較器２０２は、復調クロックＣＬＫとデータ信号Ｓ１との周波数差を検出し、検出結果に応じた周波数誤差信号を出力する。ＬＰＦ２２５は、周波数誤差信号に応じて充放電するコンデンサ２２６の充放電により周波数誤差信号を平滑して周波数制御電圧信号ＦＶＣを得る。第１の制御部２４０と第２の制御部２５０は、周波数ロック状態において、周波数比較器２０２からＬＰＦ２２５への出力が遮断されるオフ期間と遮断されないオン期間が交互に繰り返されるように制御し、オフ期間においてリーク電流に起因するＦＶＣの変動を補正する。 （もっと読む）

【課題】同期回路が１系統で、温度変化等によるクロック位相ずれの増大を防止できるシンボル同期回路を提供すること。
【解決手段】シンボル同期回路は、戻し段数決定部１０４を有し、可変遅延器１０１から左端信号１０９及び右端信号１１０を取り出す。左端信号１０９と右端信号１１０は、クロック信号１０７をそれぞれ異なる遅延段数により遅延させた信号である。遅延段数とは、クロック信号１０７を遅らせるために通過させた遅延素子の個数を意味する。戻し段数決定部１０４は、左端信号１０９と右端信号１１０の位相差がクロック周期の自然数倍の時間に最も近くなるときの、左端信号１０９と右端信号１１０のそれぞれの遅延段数の差を、戻し段数として算出する。巡回制御部１０３は、戻し段数決定部１０４から指示される段数に基づいて戻し処理を行なう。 （もっと読む）

【課題】より容易に広い制御電位の範囲にわたって発振周波数の線形性が高い電圧制御発振器を提供する。
【解決手段】本発明の電圧制御発振器は、並列接続されたインダクタ回路、ｎ個の可変容量回路、及び負性抵抗回路と、電源電位からｎ個の基準電位を生成する基準電位発生部１１４とを備える。ｎ個の可変容量回路の可変容量素子の一方端子には、ｎ個の基準電位のいずれかがそれぞれ入力される。ｎ個の可変容量回路の可変容量素子の他方端子には、発振周波数をフィードバック制御するための制御電位Ｖｔが共通入力される。そして、第１〜第３の可変容量回路Ａ〜Ｃの一方端子には、第１〜第３の基準電位Ｖｒｅｆ１〜３がそれぞれ入力される。この第１〜第３の基準電位Ｖｒｅｆ１〜３はそれぞれ固定で、かつ、第１の基準電位Ｖｒｅｆ１と第２の基準電位Ｖｒｅｆ２の電位差と、第２の基準電位Ｖｒｅｆ２と第３の基準電位Ｖｒｅｆ３との電位差が異なっている。 （もっと読む）

【課題】位相比較時のオフセットを少なくして高精度で高分解能の等位相多相クロックが生成されるとともに、小回路規模化および低消費電力化が図れる多相クロック生成回路およびシリアルデータ受信回路を提供する。
【解決手段】複数の電圧制御遅延回路２ａ〜２ｊを直列接続し、初段の電圧制御遅延回路２ａの差動出力から生成される信号Ｆ００と、最終段の前段の電圧制御遅延回路２ｉの差動出力から生成される信号Ｆ８８Ａの逆相の信号であるＦ００Ａとを、位相比較器３で比較し、比較結果をチャージポンプ４、ローパスフィルタ５を経由してバイアス回路から出力する制御電圧信号Ｐｎｃｔ，Ｎｃｎｔで信号Ｆ００とＦ００Ａとの位相差が無くなるように電圧制御遅延回路２ａ〜２ｊの遅延を調整し、電圧制御遅延回路２ａ〜２ｊの各差動出力信号からクロック生成部７でシングル信号に変換して等位相の多相クロックを生成する。 （もっと読む）

【課題】遅延の可変量を所望の遅延範囲に設定でき、素子バラツキによる電流変化の影響を低減でき、ジッタ精度の良いクロックを生成できるアナログＤＬＬ回路を提供する。
【解決手段】ＤＬＬ回路を構成するバイアス回路は、第１乃至第３のＰＭＯＳトランジスタＱ１、Ｑ３、Ｑ５と、第１乃至第３のＮＭＯＳトランジスタＱ２、Ｑ４、Ｑ６と、定電流源Ｉと、抵抗Ｒとから構成されている。定電流源Ｉは、電源と第２のＰＭＯＳトランジスタＱ３のドレインとの間に接続されている。この定電流源Ｉによる定電流を加えてオフセットを持たせることにより、遅延の可変量を所望の遅延範囲に設定でき、ローパスフィルタ出力（Ｖｉ）の変化による遅延の変化を小さくすることにより、ジッタ精度の良いクロックを生成できる。 （もっと読む）

【課題】半導体制御装置において、供給先別にクロックの位相を制御し、且つクロック供給の供給先別優先順位を制御することによって、動作時の電源電圧変動を抑えこれにより動作時の消費電力を抑える。
【解決手段】機能により複数に分割された機能モジュールと、上記機能モジュールの夫々に供給されるクロック信号を生成するクロック発振回路と、外部から入力される上記機能モジュールの夫々に対するクロック供給イネーブル信号に従って、上記クロック発振回路の生成するクロック信号を上記機能モジュールの夫々に供給するクロック制御回路を含む半導体装置を提供する。 （もっと読む）

【課題】デューティ補正された遅延固定クロックを生成することができ、１つのＤＬＬだけでもデューティ補正が可能で、かつ、入力されるクロック信号のデューティ比を効率的に補正して出力することができる半導体メモリ装置を提供すること。
【解決手段】遅延固定動作により遅延固定クロックを生成するＤＬＬ回路と、前記遅延固定クロックと、その遅延固定クロックの偶数倍に分周したクロックとを用いて、前記遅延固定クロックのデューティ比を補正するデューティ補正回路とを備える半導体メモリ装置を提供する。 （もっと読む）

【課題】ＰＬＬ回路のフィルタを構成する素子の定数を容易に設計する。
【解決手段】位相比較器１０で入力信号ＩＮと参照信号ＲＥＦの位相が比較され、位相差に応じたパルス状の電流ＩＤが出力される。電流ＩＤは電圧電流変換器２０のキャパシタ２１で平滑され、制御電圧ＶＣとして演算増幅器２２に与えられる。演算増幅器２２で、制御電流ＩＣによって回路網２４〜２６で生ずるノードＮ２の電圧と制御電圧ＶＣとが比較され、この制御電圧ＶＣに応じた電流が流れるようにＮＭＯＳ２３が制御される。ＰＭＯＳ２３に流れる電流は直列接続されたＰＭＯＳ２７に流れ、このＰＭＯＳ２７に対して電流ミラーを構成するＰＭＯＳ２８から、同じ大きさの制御電流ＩＣが電流制御発振器３０に供給される。平滑用のキャパシタ２１と回路網２４〜２６は独立しているので、回路網２４〜２６を構成する素子の定数を容易に設計することができる。 （もっと読む）

【課題】従来構成のＰＬＬを用いることなく、高精度の分周を回路増加を抑えつつ実現可能な周波数シンセサイザ及びクロック生成方法を提供する。
【解決手段】周波数シンセサイザは、リファレンスクロック発生器５０１からのＮ相のクロックを基に複数の周波数のクロックを生成する位相選択合成器５０２、５０３を備える。位相選択合成器５０２、５０３において、クロック選択手段５０４は、Ｎ相クロックと位相番号（ｊ：０から（Ｎ−１）までの整数）を入力し、位相番号に対応したクロックを選択することで（Ｎ／Ｍ）ｆのクロックを生成する。位相番号生成手段５０５は、（Ｎ／Ｍ）ｆのクロックと分周分母Ｍ及び分周分子Ｎを入力し、（Ｎ／Ｍ）ｆのクロックに同期して、分周分母Ｍ及び分周分子Ｎから算出される値（Ｍ−Ｎ）を累算し、累算値ＡＣＣをＮで割った剰余を位相番号（ｊ）とする。 （もっと読む）

【課題】 回路規模が大きくなるのを抑えることができ、動作中に周波数を切り替えたときにシステム誤動作が起きるのを防ぐことのできる周波数切替え装置を提供する。
【解決手段】 周波数切替え器５は、位相周波数比較器１０と、チャージポンプ回路１１と、ＬＰＦ回路１２と、ＶＣＯ回路１３と、カウンタ回路１４と、カウンタ回路１４の動作を制御する制御部８を備える。制御部８は、逓倍数変更部１６と、変更許可判定部１５を備える。変更許可判定部１５は、カウンタ回路１４のカウンタ値に基づいて、逓倍数を目標逓倍数に変更するのを許可するか否かを判定する。例えば、カウンタ値が目標逓倍数以下の基準値（例えば、カウンタ値０）になったときに、逓倍数の変更を許可する。 （もっと読む）