半導体装置
【課題】半導体制御装置において、供給先別にクロックの位相を制御し、且つクロック供給の供給先別優先順位を制御することによって、動作時の電源電圧変動を抑えこれにより動作時の消費電力を抑える。
【解決手段】機能により複数に分割された機能モジュールと、上記機能モジュールの夫々に供給されるクロック信号を生成するクロック発振回路と、外部から入力される上記機能モジュールの夫々に対するクロック供給イネーブル信号に従って、上記クロック発振回路の生成するクロック信号を上記機能モジュールの夫々に供給するクロック制御回路を含む半導体装置を提供する。
【解決手段】機能により複数に分割された機能モジュールと、上記機能モジュールの夫々に供給されるクロック信号を生成するクロック発振回路と、外部から入力される上記機能モジュールの夫々に対するクロック供給イネーブル信号に従って、上記クロック発振回路の生成するクロック信号を上記機能モジュールの夫々に供給するクロック制御回路を含む半導体装置を提供する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、特に半導体装置におけるクロック信号発振制御装置に関する。
【背景技術】
【０００２】
近年、半導体装置におけるプロセスの微細化や複数機能の集積化は益々進歩している。かような半導体装置では、例えば不必要なクロックを停止すること等による消費電力の低減が要求されている。
【０００３】
従来、半導体装置では例えば省エネモードを設定できるようにしていた。その省エネモードでは、複数の機能ブロックへのクロックのＯＮ／ＯＦＦ（オン／オフ）を制御することにより全体の消費電力の低減を図っていた。
【０００４】
しかし、複数機能の集積化が進む半導体装置では、機能ブロック毎のクロックのＯＮ／ＯＦＦの制御だけでは無く、各機能ブロックの動作時であっても電源電圧の変動、更には消費電力を抑えることまで必要であると考えられている。
【０００５】
なお、特許文献１には、クロック制御により、複数の回路ブロックによる電源電圧の変動を少なくしてシステムＬＳＩの消費電力を抑える技術が開示されている。
【特許文献１】特開２００５−２１５７５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、半導体制御装置において、供給先別にクロックの位相を制御し、且つクロック供給の供給先別優先順位を制御することによって、動作時の電源電圧変動を抑え、これにより動作時の消費電力を抑えることを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、上記の目的を達成するために為されたものである。本発明に係る請求項１に記載の半導体装置は、
機能により複数に分割された機能モジュールと、
上記機能モジュールの夫々に供給されるクロック信号を生成するクロック発振回路と、
外部から入力される上記機能モジュールの夫々に対するクロック供給イネーブル信号に従って、上記クロック発振回路の生成するクロック信号を上記機能モジュールの夫々に供給するクロック制御回路と
を含む。
【０００８】
本発明に係る請求項２に記載の半導体装置は、
上記クロック発振回路が、基準クロックの分周器、基準クロック分周後のクロックと逓倍クロック分周後のクロックとを入力とする位相比較器、ローパスフィルタ、及び電圧制御発振器を含むＰＬＬ回路であり、
上記電圧制御発振器が、リングオシレータを含み、リングオシレータ出力信号が上記機能モジュールへの供給クロックの基となることを特徴とする請求項１に記載の半導体装置である。
【０００９】
本発明に係る請求項３に記載の半導体装置は、
ＣＰＵがＣＰＵインタフェース部に与える所定の命令が、ＣＰＵインタフェース部にて、上記クロック制御回路へのクロック供給イネーブル信号となり、このクロック供給イネーブル信号が上記クロック制御回路に入力されることを特徴とする請求項１又は２に記載の半導体装置である。
【００１０】
本発明に係る請求項４に記載の半導体装置は、
上記クロック制御回路において、
上記機能モジュールに供給される複数のクロック信号の優先順位が設定されていることを特徴とする請求項１乃至３のうちのいずれか一に記載の半導体装置である。
【００１１】
本発明に係る請求項５に記載の半導体装置は、
上記クロック供給回路が生成する複数のクロック信号が、同一周波数であり且つ位相が異なることを特徴とする請求項２乃至４のうちのいずれか一に記載の半導体装置である。
【００１２】
本発明に係る請求項６に記載の半導体装置は、
上記クロック供給回路が生成する複数のクロック信号が、異周波数であり且つ位相が異なることを特徴とする請求項２乃至４のうちのいずれか一に記載の半導体装置である。
【００１３】
本発明に係る請求項７に記載の半導体装置は、
上記クロック発振回路が、周波数変調機能付きクロック発生回路を含むことを特徴とする請求項１に記載の半導体装置である。
【発明の効果】
【００１４】
本発明を利用することにより、半導体制御装置において、供給先の機能モジュール別にクロックの位相を制御し且つクロック供給の供給先別優先順位を制御でき、これによって、装置動作時の電源電圧変動を抑えて消費電力を減少させることが可能になる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照して本発明に係る好適な実施形態を説明する。
【００１６】
［第１の実施形態］
図１は、本発明の第１の実施形態に係る半導体装置２の概略の全体回路図である。図１に示される半導体装置２は、クロック発振器４を搭載している。該クロック発振器４は、ターゲット周波数を備えるクロック信号を、機能別にブロック化された複数のモジュール６（ｍｏｄｕｌｅ ０、ｍｏｄｕｌｅ １、・・・ｍｏｄｕｌｅ Ｎ）の各々に供給する。図１に示されるクロック発振器４から各モジュール６へ供給される複数のクロック信号は、後で説明するようにタイミング調整が為されている。
【００１７】
図２は、図１に示されるクロック発振器４内部と、ＣＰＵ１４と、ＣＰＵＩ／Ｆ（インタフェース）１６と、ロジック（Ｌｏｇｉｃ）回路７との、概略の回路構成図である。まず、クロック発振器４は、概略、クロック発振回路１０とクロック制御回路１２とで構成されている。
【００１８】
クロック発振回路１０は、概略、図３に示すＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路を含む。図３に示すＰＬＬ回路は、基準クロックの分周器１８、基準クロック分周後のクロックと逓倍クロック分周後のクロックとを入力とする位相比較器２２、チャージポンプ２４、ＬＰＦ（ローパスフィルタ）２６、ＶＣＯ（電圧制御発振器）２８により構成される。
【００１９】
更に、ＶＣＯ（電圧制御発振器）２８は、図４に示すようなリングオシレータを含む。該リングオシレータは、位相差を持つ複数のターゲット周波数（複数の異位相ターゲット周波数）信号を出力する。該リングオシレータはインバータ接続構成を採っており、ターゲット周波数の周期を仮に“Ｔ”とすると、ここでのインバータ接続長は（図４に示すように）Ｔ／２周期分に相当する。リングオシレータは、制御電圧３０を調整することでターゲット周波数信号を生成している。
【００２０】
なお、図４に示すようにインバータ間から引き出す信号線による周波数（の信号）を“Ｆｏ（ｎ）”“反転Ｆｏ（ｎ）”（ｎ＝１、２、３、・・・ｎ）と表すこととする。更に、分周器を介して位相比較器へフィードバックする元となるターゲット周波数（の信号）を、以下、“Ｃｌｋ０”と表すこととする。
【００２１】
また、図２に示されるクロック制御回路１２は、クロック発振回路１０からの位相差を持つターゲット周波数（の信号）“Ｆｏ（ｎ）”“反転Ｆｏ（ｎ）”を入力とし、クロック信号“Ｃｌｋ（ｎ）（ｎ＝１、２、・・・ｎ）”を出力して、それらをロジック回路７に供給する。
【００２２】
図２に示されるＣＰＵ１４は、半導体装置４の内部にあっても外部にあってもよい。ＣＰＵ１４は、ＣＰＵＩ／Ｆ１６にアクセスした命令を“Ｅｎａｂｌｅ０”及び“Ｅｎａｂｌｅ１”として、クロック制御回路１２に出力する。
【００２３】
なお、クロック発振回路１０から出力される“Ｃｌｋ０”は、常にＣＰＵＩ／Ｆ１６の回路のクロックとして供給されるようになっている。
【００２４】
図５は、図４に示す周波数信号“Ｆｏ（ｎ）”“反転Ｆｏ（ｎ）”（ｎ＝１、２、３、・・・ｎ）のタイミングチャートである。図５における“Δt”とは、図４に示すインバータ２段分の遅延量であり、クロック発振回路１０から出力される複数の周波数信号“Ｆｏ（ｎ）”“反転Ｆｏ（ｎ）”（ｎ＝１、２、３、・・・ｎ）の最小限位相差を示している。
【００２５】
クロック発振回路１０を、上記のように位相差を有する複数のターゲット周波数（の信号、クロック）“Ｆｏ（ｎ）”“反転Ｆｏ（ｎ）”（ｎ＝１、２、３、・・・ｎ）を出力する構成としたのは、以下のような理由による。通常、半導体装置内部にて使用される複数のクロックは、図６（ａ）に示すように、同位相関係となっている。その際、動作時の電源電圧の変動の振れ幅“Ｌ”は相当に大きくなる。本発明の第１の実施形態に係るクロック発振回路１０内のＶＣＯ（電圧制御発振器）２８は、異位相ターゲット周波数（の信号）“Ｆｏ（ｎ）”“反転Ｆｏ（ｎ）”（ｎ＝０、１、２、・・・ｎ）を出力するから、図６（ｂ）に示すように、動作時の電源電圧変動幅“Ｌ”は同位相関係のもの（図６（ａ）参照）よりも小さいため電源電圧がより安定する。
【００２６】
図７は、本発明の第１の実施形態に係るクロック制御回路１２の概略の構成図である。
【００２７】
クロック制御回路１２は、クロック発振回路１０出力の信号“Ｆｏ（ｎ）”を入力とし、ロジック回路７に対してクロック信号“Ｃｌｋ（ｎ）”（ｎ＝１、２、・・・ｎ）を出力する街路部である。ここで、クロック制御回路１２は、第１のクロック選択回路２４と第２のクロック選択回路２６で構成される。第１のクロック選択回路２４と第２のクロック選択回路２６は、夫々、ＣＰＵＩ／Ｆ１６から、信号“Ｅｎａｂｌｅ０”と信号“Ｅｎａｂｌｅ１”を入力する。まず、第１のクロック選択回路２４に入力される“Ｅｎａｂｌｅ０”は、ロジック回路７にて必要とするクロック信号の数と、クロック信号の夫々の分周設定値とを、伝える信号である。
【００２８】
第１のクロック選択回路２４は、クロック選択のための回路部分、クロックＯＮ／ＯＦＦ（オン／オフ）のための回路部分、及びクロック分周のための回路部分で構成される（但し、図示していない。）。
【００２９】
第１のクロック選択回路２４の動作の詳細例を示す。図８（ａ）は、ロジック回路７にて３つの機能モジュールを同一周波数にて動作させる場合の、３つのクロックのタイミングチャートの例である。３つの機能モジュールに供給されるクロックを、夫々、“Ｃｌｋ１”、“Ｃｌｋ２”、“Ｃｌｋ３”とし、クロックのＯＮ／ＯＦＦ（オン／オフ）設定をするイネーブル信号を、“Ｃｌｋ１＿Ｅｎａｂｌｅ”、“Ｃｌｋ２＿Ｅｎａｂｌｅ”、“Ｃｌｋ３＿Ｅｎａｂｌｅ”とする。つまり、各クロック“Ｃｌｋ１”、“Ｃｌｋ２”、“Ｃｌｋ３”は、夫々、“Ｃｌｋ１＿Ｅｎａｂｌｅ”、“Ｃｌｋ２＿Ｅｎａｂｌｅ”、“Ｃｌｋ３＿Ｅｎａｂｌｅ”がＯＮ（オン）になると、ターゲット周波数を出力することになる。
【００３０】
図８（ａ）の“Ｃｌｋ１”、“Ｃｌｋ２”、“Ｃｌｋ３”では、クロック発振回路１０から出力された異位相信号“反転Ｆｏ０”、“Ｆｏ（ｎ／２）”、“反転Ｆｏ（ｎ／２）”が選択されている。即ち、“Ｃｌｋ１”として、“Ｃｌｋ０”の反転クロック“反転Ｆｏ０”が選択され、“Ｃｌｋ２”として、“Ｃｌｋ０”から１／４周期位相がずれた“Ｆｏ（ｎ／２）”が選択され、“Ｃｌｋ３”として、“Ｃｌｋ２”の反転クロック“反転Ｆｏ（ｎ／２）”が選択されている。ここで示す“ｎ”は、クロック発振回路１０から出力される異位相信号（クロック）の総本数を意味している。
【００３１】
また、図８（ｂ）は、同一周波数クロックではなく、異周波数クロックをロジック回路７が必要とする場合に、第１のクロック選択回路２４が選択する信号（クロック）のタイミングチャート例である。信号（クロック）の選択は、図８（ａ）に示すタイミングチャートにおける選択と同じである。
【００３２】
図９は、第１のクロック選択回路２４が選択するクロックの優先順位決定のためのロジックチャートの例である。まず、このチャートは、第１のクロック選択回路２４が、７つのクロックまで選択できることを示している。図９において円で囲まれた数字は、クロックを選択する順位を意味し、下に記載される“↑”は、各異位相信号（クロック）の立ち上りを示し、一番左端の“↑”が基準となる“Ｃｌｋ０”の立ち上りを示す。また、選択する信号（クロック）を階層毎にグループに分けている。このグループ分け及び優先順位付けでは、図６（特に、図６（ｂ））に示す電源電圧変動幅“Ｌ”を極力抑えることを考慮している。
【００３３】
図１０は、ＣＰＵＩ／Ｆ１６が“Ｅｎａｂｌｅ０”を介して５つのクロックを要求している場合の、図９に示すロジックチャートの動きを示している。図１０（ａ）に示すように、最初、選択番号１〜５の異位相クロックが選ばれている。この後“階層１”のクロック１がＯＦＦ（オフ）された際のクロック選択遷移が、図１０（ｂ）及び図１０（ｃ）に示されている。“Ｃｌｋ０”を基準として、１番の順位で選択されるべき“Ｆｏ（ｎ／２）”が、ＣＰＵＩ／Ｆ１６からのイネーブル信号によりＯＦＦ（オフ）された場合、順位の一番大きな数字のクロックが、選択番号１で使用されていたクロック“Ｆｏ（ｎ／２）”に切替えられることを示している（特に、図１０（ｃ）参照）。
【００３４】
ＣＰＵＩ／Ｆ１６の要求するクロックの数が“ｎ”本である場合も同様の動きとなり、現在動作しているクロックで一番選択番号の大きいものから順に切替えられ、また階層１から順に優先的に切替えられる構成となっている。図１１（ａ）（ｂ）（ｃ）は、同時にクロック２つがＯＦＦ（オフ）される場合のクロック選択遷移を示している。
【００３５】
続いて、第２のクロック選択回路２６は、第１のクロック選択回路２４にて選択され出力されたクロック信号を、半導体装置２の各部分に供給する。例えば、半導体装置２内部が図１２（ｂ）に模式的に示すように複数の機能モジュール（モジュール０、モジュール１、モジュール２、モジュール３）に分割されている場合に、第２のクロック選択回路２６は、どの機能モジュールに第１のクロック選択回路２４にて出力されたクロックを供給するかを選択する回路構成を有する。その際、半導体装置２全体の動作バランスが配慮されてクロックが各部分に供給されるように、第２のクロック選択回路２６は構成されている。
【００３６】
図１２（ａ）は、半導体装置２内部が、４つの機能モジュール６（若しくは、エリア）に分割された回路の例である。ここでの分割は、エリアが使用する周波数に従うものであってもよい。分割されたエリアは、夫々、内部にＩＤ（識別子。ここでは、“ｉｄ”で表す。）を有する。図７で示されるＣＰＵＩ／Ｆ１６から第２のクロック選択回路２６への信号“Ｅｎａｂｌｅ１”は、（第１のクロック選択回路２４の出力する）クロックを供給するエリアを識別子により選択する。
【００３７】
図１２（ｃ）は、４分割のエリアの全てが動作しており、それらエリアに対して、第１のクロック選択回路２４より出力される４つの異位相クロック“Ｃｌｋ１”、“Ｃｌｋ２”、“Ｃｌｋ３”、“Ｃｌｋ４”が供給されていることを模式的に示している。更に、図１２（ｄ）は、“ｉｄ＝１”のエリアにクロックＯＦＦ（オフ）の制御が入り、“ｉｄ＝１”へ供給されていたクロック“Ｃｌｋ２”が“ｉｄ＝２”のエリアへ供給され、“ｉｄ＝２”へ供給されていたクロック“Ｃｌｋ３”が“ｉｄ＝３”のエリアへ供給されるように、切替え制御が行われることを示している。
【００３８】
［第２の実施形態］
図１３は、本発明の第２の実施形態に係るクロック発振器４’と、ＣＰＵ１４と、ＣＰＵＩ／Ｆ（インタフェース）１６と、ロジック（Ｌｏｇｉｃ）回路７との、概略の回路構成図である。本発明の第２の実施形態に係るクロック発振器４’は、本発明の第１の実施形態に係るクロック発振器４と略同様のものである。従って、同一部位には同一符号を付して説明を省略する。
【００３９】
上述のように、第１の実施形態に係るクロック発振器４に含まれるクロック発振回路１０は、ＰＬＬ回路で構成されている。一方、第２の実施形態に係るクロック発振器４’に含まれるクロック発振回路１１は、ＳＳＣＧ回路（Ｓｐｒｅａｄ Ｓｐｅｃｔｒｕｍ Ｃｌｏｃｋ Ｇｅｎｅｒａｔｏｒ；周波数変調機能付きクロック発生回路）で構成されている。このように、クロック発振回路１１がＳＳＣＧ回路で構成されていても、第１の実施形態と同様に、供給先別にクロックの位相を制御し且つクロック供給の供給先別優先順位を制御することによって動作時の電源電圧変動を抑え、これにより動作時の消費電力を抑える、という効果を得ることができる。
【図面の簡単な説明】
【００４０】
【図１】本発明の第１の実施形態に係る半導体装置の概略の全体回路図である。
【図２】本発明の第１の実施形態に係るクロック発振器と、ＣＰＵと、ＣＰＵＩ／Ｆ（インタフェース）と、ロジック（Ｌｏｇｉｃ）回路との、概略の回路構成図である。
【図３】本発明に係るＰＬＬ回路の概略回路図である。
【図４】本発明に係るリングオシレータの概略回路図である。
【図５】図４に示す周波数信号“Ｆｏ（ｎ）”“反転Ｆｏ（ｎ）”（ｎ＝１、２、３、・・・ｎ）のタイミングチャートである。
【図６】図６（ａ）は、通常の半導体装置内部にて使用される複数のクロックの同位相関係、及び、その際の電源電圧変動振れ幅“Ｌ”を示す図である。図６（ｂ）は、本発明の第１の実施形態に係る半導体装置にて使用される複数のクロックの異位相関係、及び、その際の電源電圧変動振れ幅“Ｌ”を示す図である。
【図７】本発明の第１の実施形態に係るクロック制御回路の概略の構成図である。
【図８】図８（ａ）は、ロジック回路にて３つの機能モジュールを同一周波数にて動作させる場合の、３つのクロックのタイミングチャートの例である。図８（ｂ）は、同一周波数クロックではなく、異周波数クロックをロジック回路が必要とする場合に、第１のクロック選択回路が選択する信号（クロック）のタイミングチャート例である。
【図９】第１のクロック選択回路が選択するクロックの優先順位決定のためのロジックチャートの例である。
【図１０】ＣＰＵＩ／Ｆが“Ｅｎａｂｌｅ０”を介して５つのクロックを要求している場合の、図９に示すロジックチャートの動きを示している。
【図１１】図１１（ａ）（ｂ）（ｃ）は、同時にクロック２つがＯＦＦ（オフ）される場合のクロック選択遷移を示している。
【図１２】図１２（ａ）は、半導体装置内部が４つの機能モジュール（若しくは、エリア）に分割された回路の例である。図１２（ｂ）は、半導体装置内部が４つの機能モジュール（モジュール０、モジュール１、モジュール２、モジュール３）に分割されていることを模式的に示す図である。図１２（ｃ）は、４分割のエリアの全てが動作しており、それらエリアに対して、第１のクロック選択回路より出力される４つの異位相クロック“Ｃｌｋ１”、“Ｃｌｋ２”、“Ｃｌｋ３”、“Ｃｌｋ４”が供給されていることを模式的に示す図である。図１２（ｄ）は、“ｉｄ＝１”のエリアにクロックＯＦＦ（オフ）の制御が入り、“ｉｄ＝１”へ供給されていたクロック“Ｃｌｋ２”が“ｉｄ＝２”のエリアへ供給され、“ｉｄ＝２”へ供給されていたクロック“Ｃｌｋ３”が“ｉｄ＝３”のエリアへ供給されるように、切替え制御が行われることを示す図である。
【図１３】本発明の第２の実施形態に係るクロック発振器と、ＣＰＵと、ＣＰＵＩ／Ｆ（インタフェース）と、ロジック（Ｌｏｇｉｃ）回路との、概略の回路構成図である。
【符号の説明】
【００４１】
２・・・半導体装置、４・・・クロック発振器、６・・・機能モジュール、１０・・・クロック発振回路、１２・・・クロック制御回路、２４・・・第１のクロック選択回路、２６・・・第２のクロック選択回路。
【技術分野】
【０００１】
本発明は、半導体装置、特に半導体装置におけるクロック信号発振制御装置に関する。
【背景技術】
【０００２】
近年、半導体装置におけるプロセスの微細化や複数機能の集積化は益々進歩している。かような半導体装置では、例えば不必要なクロックを停止すること等による消費電力の低減が要求されている。
【０００３】
従来、半導体装置では例えば省エネモードを設定できるようにしていた。その省エネモードでは、複数の機能ブロックへのクロックのＯＮ／ＯＦＦ（オン／オフ）を制御することにより全体の消費電力の低減を図っていた。
【０００４】
しかし、複数機能の集積化が進む半導体装置では、機能ブロック毎のクロックのＯＮ／ＯＦＦの制御だけでは無く、各機能ブロックの動作時であっても電源電圧の変動、更には消費電力を抑えることまで必要であると考えられている。
【０００５】
なお、特許文献１には、クロック制御により、複数の回路ブロックによる電源電圧の変動を少なくしてシステムＬＳＩの消費電力を抑える技術が開示されている。
【特許文献１】特開２００５−２１５７５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、半導体制御装置において、供給先別にクロックの位相を制御し、且つクロック供給の供給先別優先順位を制御することによって、動作時の電源電圧変動を抑え、これにより動作時の消費電力を抑えることを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、上記の目的を達成するために為されたものである。本発明に係る請求項１に記載の半導体装置は、
機能により複数に分割された機能モジュールと、
上記機能モジュールの夫々に供給されるクロック信号を生成するクロック発振回路と、
外部から入力される上記機能モジュールの夫々に対するクロック供給イネーブル信号に従って、上記クロック発振回路の生成するクロック信号を上記機能モジュールの夫々に供給するクロック制御回路と
を含む。
【０００８】
本発明に係る請求項２に記載の半導体装置は、
上記クロック発振回路が、基準クロックの分周器、基準クロック分周後のクロックと逓倍クロック分周後のクロックとを入力とする位相比較器、ローパスフィルタ、及び電圧制御発振器を含むＰＬＬ回路であり、
上記電圧制御発振器が、リングオシレータを含み、リングオシレータ出力信号が上記機能モジュールへの供給クロックの基となることを特徴とする請求項１に記載の半導体装置である。
【０００９】
本発明に係る請求項３に記載の半導体装置は、
ＣＰＵがＣＰＵインタフェース部に与える所定の命令が、ＣＰＵインタフェース部にて、上記クロック制御回路へのクロック供給イネーブル信号となり、このクロック供給イネーブル信号が上記クロック制御回路に入力されることを特徴とする請求項１又は２に記載の半導体装置である。
【００１０】
本発明に係る請求項４に記載の半導体装置は、
上記クロック制御回路において、
上記機能モジュールに供給される複数のクロック信号の優先順位が設定されていることを特徴とする請求項１乃至３のうちのいずれか一に記載の半導体装置である。
【００１１】
本発明に係る請求項５に記載の半導体装置は、
上記クロック供給回路が生成する複数のクロック信号が、同一周波数であり且つ位相が異なることを特徴とする請求項２乃至４のうちのいずれか一に記載の半導体装置である。
【００１２】
本発明に係る請求項６に記載の半導体装置は、
上記クロック供給回路が生成する複数のクロック信号が、異周波数であり且つ位相が異なることを特徴とする請求項２乃至４のうちのいずれか一に記載の半導体装置である。
【００１３】
本発明に係る請求項７に記載の半導体装置は、
上記クロック発振回路が、周波数変調機能付きクロック発生回路を含むことを特徴とする請求項１に記載の半導体装置である。
【発明の効果】
【００１４】
本発明を利用することにより、半導体制御装置において、供給先の機能モジュール別にクロックの位相を制御し且つクロック供給の供給先別優先順位を制御でき、これによって、装置動作時の電源電圧変動を抑えて消費電力を減少させることが可能になる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照して本発明に係る好適な実施形態を説明する。
【００１６】
［第１の実施形態］
図１は、本発明の第１の実施形態に係る半導体装置２の概略の全体回路図である。図１に示される半導体装置２は、クロック発振器４を搭載している。該クロック発振器４は、ターゲット周波数を備えるクロック信号を、機能別にブロック化された複数のモジュール６（ｍｏｄｕｌｅ ０、ｍｏｄｕｌｅ １、・・・ｍｏｄｕｌｅ Ｎ）の各々に供給する。図１に示されるクロック発振器４から各モジュール６へ供給される複数のクロック信号は、後で説明するようにタイミング調整が為されている。
【００１７】
図２は、図１に示されるクロック発振器４内部と、ＣＰＵ１４と、ＣＰＵＩ／Ｆ（インタフェース）１６と、ロジック（Ｌｏｇｉｃ）回路７との、概略の回路構成図である。まず、クロック発振器４は、概略、クロック発振回路１０とクロック制御回路１２とで構成されている。
【００１８】
クロック発振回路１０は、概略、図３に示すＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路を含む。図３に示すＰＬＬ回路は、基準クロックの分周器１８、基準クロック分周後のクロックと逓倍クロック分周後のクロックとを入力とする位相比較器２２、チャージポンプ２４、ＬＰＦ（ローパスフィルタ）２６、ＶＣＯ（電圧制御発振器）２８により構成される。
【００１９】
更に、ＶＣＯ（電圧制御発振器）２８は、図４に示すようなリングオシレータを含む。該リングオシレータは、位相差を持つ複数のターゲット周波数（複数の異位相ターゲット周波数）信号を出力する。該リングオシレータはインバータ接続構成を採っており、ターゲット周波数の周期を仮に“Ｔ”とすると、ここでのインバータ接続長は（図４に示すように）Ｔ／２周期分に相当する。リングオシレータは、制御電圧３０を調整することでターゲット周波数信号を生成している。
【００２０】
なお、図４に示すようにインバータ間から引き出す信号線による周波数（の信号）を“Ｆｏ（ｎ）”“反転Ｆｏ（ｎ）”（ｎ＝１、２、３、・・・ｎ）と表すこととする。更に、分周器を介して位相比較器へフィードバックする元となるターゲット周波数（の信号）を、以下、“Ｃｌｋ０”と表すこととする。
【００２１】
また、図２に示されるクロック制御回路１２は、クロック発振回路１０からの位相差を持つターゲット周波数（の信号）“Ｆｏ（ｎ）”“反転Ｆｏ（ｎ）”を入力とし、クロック信号“Ｃｌｋ（ｎ）（ｎ＝１、２、・・・ｎ）”を出力して、それらをロジック回路７に供給する。
【００２２】
図２に示されるＣＰＵ１４は、半導体装置４の内部にあっても外部にあってもよい。ＣＰＵ１４は、ＣＰＵＩ／Ｆ１６にアクセスした命令を“Ｅｎａｂｌｅ０”及び“Ｅｎａｂｌｅ１”として、クロック制御回路１２に出力する。
【００２３】
なお、クロック発振回路１０から出力される“Ｃｌｋ０”は、常にＣＰＵＩ／Ｆ１６の回路のクロックとして供給されるようになっている。
【００２４】
図５は、図４に示す周波数信号“Ｆｏ（ｎ）”“反転Ｆｏ（ｎ）”（ｎ＝１、２、３、・・・ｎ）のタイミングチャートである。図５における“Δt”とは、図４に示すインバータ２段分の遅延量であり、クロック発振回路１０から出力される複数の周波数信号“Ｆｏ（ｎ）”“反転Ｆｏ（ｎ）”（ｎ＝１、２、３、・・・ｎ）の最小限位相差を示している。
【００２５】
クロック発振回路１０を、上記のように位相差を有する複数のターゲット周波数（の信号、クロック）“Ｆｏ（ｎ）”“反転Ｆｏ（ｎ）”（ｎ＝１、２、３、・・・ｎ）を出力する構成としたのは、以下のような理由による。通常、半導体装置内部にて使用される複数のクロックは、図６（ａ）に示すように、同位相関係となっている。その際、動作時の電源電圧の変動の振れ幅“Ｌ”は相当に大きくなる。本発明の第１の実施形態に係るクロック発振回路１０内のＶＣＯ（電圧制御発振器）２８は、異位相ターゲット周波数（の信号）“Ｆｏ（ｎ）”“反転Ｆｏ（ｎ）”（ｎ＝０、１、２、・・・ｎ）を出力するから、図６（ｂ）に示すように、動作時の電源電圧変動幅“Ｌ”は同位相関係のもの（図６（ａ）参照）よりも小さいため電源電圧がより安定する。
【００２６】
図７は、本発明の第１の実施形態に係るクロック制御回路１２の概略の構成図である。
【００２７】
クロック制御回路１２は、クロック発振回路１０出力の信号“Ｆｏ（ｎ）”を入力とし、ロジック回路７に対してクロック信号“Ｃｌｋ（ｎ）”（ｎ＝１、２、・・・ｎ）を出力する街路部である。ここで、クロック制御回路１２は、第１のクロック選択回路２４と第２のクロック選択回路２６で構成される。第１のクロック選択回路２４と第２のクロック選択回路２６は、夫々、ＣＰＵＩ／Ｆ１６から、信号“Ｅｎａｂｌｅ０”と信号“Ｅｎａｂｌｅ１”を入力する。まず、第１のクロック選択回路２４に入力される“Ｅｎａｂｌｅ０”は、ロジック回路７にて必要とするクロック信号の数と、クロック信号の夫々の分周設定値とを、伝える信号である。
【００２８】
第１のクロック選択回路２４は、クロック選択のための回路部分、クロックＯＮ／ＯＦＦ（オン／オフ）のための回路部分、及びクロック分周のための回路部分で構成される（但し、図示していない。）。
【００２９】
第１のクロック選択回路２４の動作の詳細例を示す。図８（ａ）は、ロジック回路７にて３つの機能モジュールを同一周波数にて動作させる場合の、３つのクロックのタイミングチャートの例である。３つの機能モジュールに供給されるクロックを、夫々、“Ｃｌｋ１”、“Ｃｌｋ２”、“Ｃｌｋ３”とし、クロックのＯＮ／ＯＦＦ（オン／オフ）設定をするイネーブル信号を、“Ｃｌｋ１＿Ｅｎａｂｌｅ”、“Ｃｌｋ２＿Ｅｎａｂｌｅ”、“Ｃｌｋ３＿Ｅｎａｂｌｅ”とする。つまり、各クロック“Ｃｌｋ１”、“Ｃｌｋ２”、“Ｃｌｋ３”は、夫々、“Ｃｌｋ１＿Ｅｎａｂｌｅ”、“Ｃｌｋ２＿Ｅｎａｂｌｅ”、“Ｃｌｋ３＿Ｅｎａｂｌｅ”がＯＮ（オン）になると、ターゲット周波数を出力することになる。
【００３０】
図８（ａ）の“Ｃｌｋ１”、“Ｃｌｋ２”、“Ｃｌｋ３”では、クロック発振回路１０から出力された異位相信号“反転Ｆｏ０”、“Ｆｏ（ｎ／２）”、“反転Ｆｏ（ｎ／２）”が選択されている。即ち、“Ｃｌｋ１”として、“Ｃｌｋ０”の反転クロック“反転Ｆｏ０”が選択され、“Ｃｌｋ２”として、“Ｃｌｋ０”から１／４周期位相がずれた“Ｆｏ（ｎ／２）”が選択され、“Ｃｌｋ３”として、“Ｃｌｋ２”の反転クロック“反転Ｆｏ（ｎ／２）”が選択されている。ここで示す“ｎ”は、クロック発振回路１０から出力される異位相信号（クロック）の総本数を意味している。
【００３１】
また、図８（ｂ）は、同一周波数クロックではなく、異周波数クロックをロジック回路７が必要とする場合に、第１のクロック選択回路２４が選択する信号（クロック）のタイミングチャート例である。信号（クロック）の選択は、図８（ａ）に示すタイミングチャートにおける選択と同じである。
【００３２】
図９は、第１のクロック選択回路２４が選択するクロックの優先順位決定のためのロジックチャートの例である。まず、このチャートは、第１のクロック選択回路２４が、７つのクロックまで選択できることを示している。図９において円で囲まれた数字は、クロックを選択する順位を意味し、下に記載される“↑”は、各異位相信号（クロック）の立ち上りを示し、一番左端の“↑”が基準となる“Ｃｌｋ０”の立ち上りを示す。また、選択する信号（クロック）を階層毎にグループに分けている。このグループ分け及び優先順位付けでは、図６（特に、図６（ｂ））に示す電源電圧変動幅“Ｌ”を極力抑えることを考慮している。
【００３３】
図１０は、ＣＰＵＩ／Ｆ１６が“Ｅｎａｂｌｅ０”を介して５つのクロックを要求している場合の、図９に示すロジックチャートの動きを示している。図１０（ａ）に示すように、最初、選択番号１〜５の異位相クロックが選ばれている。この後“階層１”のクロック１がＯＦＦ（オフ）された際のクロック選択遷移が、図１０（ｂ）及び図１０（ｃ）に示されている。“Ｃｌｋ０”を基準として、１番の順位で選択されるべき“Ｆｏ（ｎ／２）”が、ＣＰＵＩ／Ｆ１６からのイネーブル信号によりＯＦＦ（オフ）された場合、順位の一番大きな数字のクロックが、選択番号１で使用されていたクロック“Ｆｏ（ｎ／２）”に切替えられることを示している（特に、図１０（ｃ）参照）。
【００３４】
ＣＰＵＩ／Ｆ１６の要求するクロックの数が“ｎ”本である場合も同様の動きとなり、現在動作しているクロックで一番選択番号の大きいものから順に切替えられ、また階層１から順に優先的に切替えられる構成となっている。図１１（ａ）（ｂ）（ｃ）は、同時にクロック２つがＯＦＦ（オフ）される場合のクロック選択遷移を示している。
【００３５】
続いて、第２のクロック選択回路２６は、第１のクロック選択回路２４にて選択され出力されたクロック信号を、半導体装置２の各部分に供給する。例えば、半導体装置２内部が図１２（ｂ）に模式的に示すように複数の機能モジュール（モジュール０、モジュール１、モジュール２、モジュール３）に分割されている場合に、第２のクロック選択回路２６は、どの機能モジュールに第１のクロック選択回路２４にて出力されたクロックを供給するかを選択する回路構成を有する。その際、半導体装置２全体の動作バランスが配慮されてクロックが各部分に供給されるように、第２のクロック選択回路２６は構成されている。
【００３６】
図１２（ａ）は、半導体装置２内部が、４つの機能モジュール６（若しくは、エリア）に分割された回路の例である。ここでの分割は、エリアが使用する周波数に従うものであってもよい。分割されたエリアは、夫々、内部にＩＤ（識別子。ここでは、“ｉｄ”で表す。）を有する。図７で示されるＣＰＵＩ／Ｆ１６から第２のクロック選択回路２６への信号“Ｅｎａｂｌｅ１”は、（第１のクロック選択回路２４の出力する）クロックを供給するエリアを識別子により選択する。
【００３７】
図１２（ｃ）は、４分割のエリアの全てが動作しており、それらエリアに対して、第１のクロック選択回路２４より出力される４つの異位相クロック“Ｃｌｋ１”、“Ｃｌｋ２”、“Ｃｌｋ３”、“Ｃｌｋ４”が供給されていることを模式的に示している。更に、図１２（ｄ）は、“ｉｄ＝１”のエリアにクロックＯＦＦ（オフ）の制御が入り、“ｉｄ＝１”へ供給されていたクロック“Ｃｌｋ２”が“ｉｄ＝２”のエリアへ供給され、“ｉｄ＝２”へ供給されていたクロック“Ｃｌｋ３”が“ｉｄ＝３”のエリアへ供給されるように、切替え制御が行われることを示している。
【００３８】
［第２の実施形態］
図１３は、本発明の第２の実施形態に係るクロック発振器４’と、ＣＰＵ１４と、ＣＰＵＩ／Ｆ（インタフェース）１６と、ロジック（Ｌｏｇｉｃ）回路７との、概略の回路構成図である。本発明の第２の実施形態に係るクロック発振器４’は、本発明の第１の実施形態に係るクロック発振器４と略同様のものである。従って、同一部位には同一符号を付して説明を省略する。
【００３９】
上述のように、第１の実施形態に係るクロック発振器４に含まれるクロック発振回路１０は、ＰＬＬ回路で構成されている。一方、第２の実施形態に係るクロック発振器４’に含まれるクロック発振回路１１は、ＳＳＣＧ回路（Ｓｐｒｅａｄ Ｓｐｅｃｔｒｕｍ Ｃｌｏｃｋ Ｇｅｎｅｒａｔｏｒ；周波数変調機能付きクロック発生回路）で構成されている。このように、クロック発振回路１１がＳＳＣＧ回路で構成されていても、第１の実施形態と同様に、供給先別にクロックの位相を制御し且つクロック供給の供給先別優先順位を制御することによって動作時の電源電圧変動を抑え、これにより動作時の消費電力を抑える、という効果を得ることができる。
【図面の簡単な説明】
【００４０】
【図１】本発明の第１の実施形態に係る半導体装置の概略の全体回路図である。
【図２】本発明の第１の実施形態に係るクロック発振器と、ＣＰＵと、ＣＰＵＩ／Ｆ（インタフェース）と、ロジック（Ｌｏｇｉｃ）回路との、概略の回路構成図である。
【図３】本発明に係るＰＬＬ回路の概略回路図である。
【図４】本発明に係るリングオシレータの概略回路図である。
【図５】図４に示す周波数信号“Ｆｏ（ｎ）”“反転Ｆｏ（ｎ）”（ｎ＝１、２、３、・・・ｎ）のタイミングチャートである。
【図６】図６（ａ）は、通常の半導体装置内部にて使用される複数のクロックの同位相関係、及び、その際の電源電圧変動振れ幅“Ｌ”を示す図である。図６（ｂ）は、本発明の第１の実施形態に係る半導体装置にて使用される複数のクロックの異位相関係、及び、その際の電源電圧変動振れ幅“Ｌ”を示す図である。
【図７】本発明の第１の実施形態に係るクロック制御回路の概略の構成図である。
【図８】図８（ａ）は、ロジック回路にて３つの機能モジュールを同一周波数にて動作させる場合の、３つのクロックのタイミングチャートの例である。図８（ｂ）は、同一周波数クロックではなく、異周波数クロックをロジック回路が必要とする場合に、第１のクロック選択回路が選択する信号（クロック）のタイミングチャート例である。
【図９】第１のクロック選択回路が選択するクロックの優先順位決定のためのロジックチャートの例である。
【図１０】ＣＰＵＩ／Ｆが“Ｅｎａｂｌｅ０”を介して５つのクロックを要求している場合の、図９に示すロジックチャートの動きを示している。
【図１１】図１１（ａ）（ｂ）（ｃ）は、同時にクロック２つがＯＦＦ（オフ）される場合のクロック選択遷移を示している。
【図１２】図１２（ａ）は、半導体装置内部が４つの機能モジュール（若しくは、エリア）に分割された回路の例である。図１２（ｂ）は、半導体装置内部が４つの機能モジュール（モジュール０、モジュール１、モジュール２、モジュール３）に分割されていることを模式的に示す図である。図１２（ｃ）は、４分割のエリアの全てが動作しており、それらエリアに対して、第１のクロック選択回路より出力される４つの異位相クロック“Ｃｌｋ１”、“Ｃｌｋ２”、“Ｃｌｋ３”、“Ｃｌｋ４”が供給されていることを模式的に示す図である。図１２（ｄ）は、“ｉｄ＝１”のエリアにクロックＯＦＦ（オフ）の制御が入り、“ｉｄ＝１”へ供給されていたクロック“Ｃｌｋ２”が“ｉｄ＝２”のエリアへ供給され、“ｉｄ＝２”へ供給されていたクロック“Ｃｌｋ３”が“ｉｄ＝３”のエリアへ供給されるように、切替え制御が行われることを示す図である。
【図１３】本発明の第２の実施形態に係るクロック発振器と、ＣＰＵと、ＣＰＵＩ／Ｆ（インタフェース）と、ロジック（Ｌｏｇｉｃ）回路との、概略の回路構成図である。
【符号の説明】
【００４１】
２・・・半導体装置、４・・・クロック発振器、６・・・機能モジュール、１０・・・クロック発振回路、１２・・・クロック制御回路、２４・・・第１のクロック選択回路、２６・・・第２のクロック選択回路。
【特許請求の範囲】
【請求項１】
機能により複数に分割された機能モジュールと、
上記機能モジュールの夫々に供給されるクロック信号を生成するクロック発振回路と、
外部から入力される上記機能モジュールの夫々に対するクロック供給イネーブル信号に従って、上記クロック発振回路の生成するクロック信号を上記機能モジュールの夫々に供給するクロック制御回路と
を含む半導体装置。
【請求項２】
上記クロック発振回路は、基準クロックの分周器、基準クロック分周後のクロックと逓倍クロック分周後のクロックとを入力とする位相比較器、ローパスフィルタ、及び電圧制御発振器を含むＰＬＬ回路であり、
上記電圧制御発振器は、リングオシレータを含み、リングオシレータ出力信号が上記機能モジュールへの供給クロックの基となることを特徴とする請求項１に記載の半導体装置。
【請求項３】
ＣＰＵがＣＰＵインタフェース部に与える所定の命令が、ＣＰＵインタフェース部にて、上記クロック制御回路へのクロック供給イネーブル信号となり、このクロック供給イネーブル信号が上記クロック制御回路に入力されることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
上記クロック制御回路において、
上記機能モジュールに供給される複数のクロック信号の優先順位が設定されていることを特徴とする請求項１乃至３のうちのいずれか一に記載の半導体装置。
【請求項５】
上記クロック供給回路が生成する複数のクロック信号が、同一周波数であり且つ位相が異なることを特徴とする請求項２乃至４のうちのいずれか一に記載の半導体装置。
【請求項６】
上記クロック供給回路が生成する複数のクロック信号が、異周波数であり且つ位相が異なることを特徴とする請求項２乃至４のうちのいずれか一に記載の半導体装置。
【請求項７】
上記クロック発振回路が、周波数変調機能付きクロック発生回路を含むことを特徴とする請求項１に記載の半導体装置。
【請求項１】
機能により複数に分割された機能モジュールと、
上記機能モジュールの夫々に供給されるクロック信号を生成するクロック発振回路と、
外部から入力される上記機能モジュールの夫々に対するクロック供給イネーブル信号に従って、上記クロック発振回路の生成するクロック信号を上記機能モジュールの夫々に供給するクロック制御回路と
を含む半導体装置。
【請求項２】
上記クロック発振回路は、基準クロックの分周器、基準クロック分周後のクロックと逓倍クロック分周後のクロックとを入力とする位相比較器、ローパスフィルタ、及び電圧制御発振器を含むＰＬＬ回路であり、
上記電圧制御発振器は、リングオシレータを含み、リングオシレータ出力信号が上記機能モジュールへの供給クロックの基となることを特徴とする請求項１に記載の半導体装置。
【請求項３】
ＣＰＵがＣＰＵインタフェース部に与える所定の命令が、ＣＰＵインタフェース部にて、上記クロック制御回路へのクロック供給イネーブル信号となり、このクロック供給イネーブル信号が上記クロック制御回路に入力されることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
上記クロック制御回路において、
上記機能モジュールに供給される複数のクロック信号の優先順位が設定されていることを特徴とする請求項１乃至３のうちのいずれか一に記載の半導体装置。
【請求項５】
上記クロック供給回路が生成する複数のクロック信号が、同一周波数であり且つ位相が異なることを特徴とする請求項２乃至４のうちのいずれか一に記載の半導体装置。
【請求項６】
上記クロック供給回路が生成する複数のクロック信号が、異周波数であり且つ位相が異なることを特徴とする請求項２乃至４のうちのいずれか一に記載の半導体装置。
【請求項７】
上記クロック発振回路が、周波数変調機能付きクロック発生回路を含むことを特徴とする請求項１に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２００８−２１７０６３（Ｐ２００８−２１７０６３Ａ）
【公開日】平成２０年９月１８日（２００８．９．１８）
【国際特許分類】
【出願番号】特願２００７−４９４０３（Ｐ２００７−４９４０３）
【出願日】平成１９年２月２８日（２００７．２．２８）
【出願人】（０００００６７４７）株式会社リコー (37,907)
【Ｆターム（参考）】
【公開日】平成２０年９月１８日（２００８．９．１８）
【国際特許分類】
【出願日】平成１９年２月２８日（２００７．２．２８）
【出願人】（０００００６７４７）株式会社リコー (37,907)
【Ｆターム（参考）】
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