【課題】ＰＬＬ回路を搭載する電子機器を低消費電力で運用するモードに切替えるとき、または、高速処理可能な運用モードに切替えるとき、一度回路の処理を止めてから、クロック周波数、電源電圧、ＭＯＳＦＥＴの閾値電圧を切替える必要があった。また切替えにそれぞれ別の制御回路、手法が必要であった。
【解決手段】ＰＬＬ回路のループフィルタが出力する電圧値に連動させて電源電圧および、ＭＯＳＦＥＴの閾値電圧を切替えることによって、クロック周波数を変える動作をさせるだけで、被制御回路の電源電圧およびＭＯＳＦＥＴの閾値電圧も切替える。また、ＰＬＬ回路の応答特性を単調増加もしくは単調減少で緩やかな変化にすることで、回路の動作を止めずにモードが切替えを可能とする。 （もっと読む）

【課題】デジタルオーディオ回路で使用する第１クロック信号ＣＬＫＡとＤＣ−ＤＣコンバータで使用する第２クロック信号ＣＬＫＢとの周波数差によって生ずる可聴周波数帯域のノイズ信号を除去することができる発振周波数制御回路、その発振周波数制御回路を有するＤＣ−ＤＣコンバータ及び半導体装置を得る。
【解決手段】発振周波数制御回路２３は、第１クロック信号ＣＬＫＡの第１周波数ＦＡと第２クロック信号ＣＬＫＢの第２周波数ＦＢとの差が可聴周波数帯域に入ると、第２発振回路２１に対して、該帯域に留まらないように第２周波数ＦＢを変化させるようにし、第２周波数ＦＢが可聴周波数帯域に入った場合は、第２発振回路２１に対して、第２周波数ＦＢを上昇させて最大可聴周波数以下にならないようにした。 （もっと読む）

【課題】 自己の周波数を補正し、自走した時にも発振周波数を安定に保ち、更に外部からの固定電圧を可変にした制御電圧で発振できる発振周波数制御回路を提供する。
【解決手段】 電圧制御発振器１５と、分周器１６と、位相比較器１２と、ループフィルタ１４と、検波回路１７と、ＰＷＭ回路２２と、メモリ２１と、制御電圧可変回路２６と、位相比較器１２とループフィルタ１４との接続をオン／オフすると共に制御電圧可変回路２６からの制御電圧を選択出力する選択スイッチ１３と、当該制御電圧選択の指示で当該制御電圧を優先的に選択出力し、当該指示がない場合に検波回路１７で検出された外部基準信号のレベルが適正範囲内であれば選択スイッチ１３をオンとし、レベルが適正範囲外であれば選択スイッチ１３をオフとしてメモリ２１に記憶されたパルス生成の情報をＰＷＭ回路２２に出力するＣＰＵ２０とを有する。 （もっと読む）

位相ロックループは、位相デジタル変換器部分、ならびに新規訂正部分を含む。位相デジタル変換器（ＰＤＣ）部分は、第１の位相誤差ワードのストリームを出力する。新規訂正部分は、第１の位相誤差ワードを受け取り、そしてループフィルタへと供給される第２の位相誤差ワードのストリームを生成する。ＰＤＣ部分は、ある種の不完全性を示す位相デジタル伝達関数を有する。第１の例においては、訂正部分は、第１の位相誤差ワードの対の間の平均差を決定し、そして遅延要素伝搬遅延の変化に起因したＰＤＣ部分の伝達関数の傾斜における変化について訂正するために第１の位相誤差ワードを正規化するためにこの平均差を使用する。第２の例においては、訂正部分は、ＰＤＣ部分の伝達関数における利得ミスマッチについて訂正する。第３の例においては、訂正部分は、ＰＤＣ部分の伝達関数におけるオフセットミスマッチについて訂正する。
（もっと読む）

【課題】 VCOを構成する電流制御発振回路を制御する電流を生成する電圧−電流変換の動作を高速化して、従来に比較して周波数制御の応答特性を向上させるPLL回路を提供する。
【解決手段】 本発明のＰＬＬ回路は、電圧−電流変換回路と電流加算器と電流制御発振回路とから構成され、制御電圧及び制御電流に対応した周波数のパルスを出力する電圧制御発振回路と、パルスと、電圧制御発振回路が生成すべき周波数の基準パルスとの位相差により、第１の制御信号及び第２の制御信号を出力する位相検出器と、第１の制御信号により、第１の充電電流または第１の放電電流を出力する第１のチャージポンプ回路と、第１の充電電流または第１の放電電流により制御電圧を生成し、電圧制御発振回路に出力するループフィルタと、第２の制御信号により、第２の充電電流または第２の放電電流である制御電流を生成し、制御電圧発振回路に出力する第２のチャージポンプ回路とを有する。 （もっと読む）

【課題】 受信バッファ量を増減させずに、ＩＰ網の揺らぎに対処する。
【解決手段】 通信装置であるＩＰ−ＰＢＸ１００は、ＩＰ網５からのパケットを一時的に溜める受信バッファ３２と、受信バッファに溜まったパケットをシステムクロック信号に同期して順次処理するパケット処理部３３と、受信バッファに溜まっているデータ量を検出するバッファデータ量検出部４０と、バッファデータ量検出部で検出されたデータ量に応じた周波数のシステムクロック信号を発振するシステムクロック発振部５０と、を備えている。 （もっと読む）

【課題】 クロック信号の切り替え時における不要成分の発生を効果的に抑制できるクロックリカバリ回路を提供する。
【解決手段】 異位相の選択クロック信号を複数の選択クロック信号群に分類し、前段選択制御信号により選択クロック信号の１つを前段出力クロック信号として出力する前段選択回路を、選択クロック信号群毎に備える前段選択回路群１４と、後段選択制御信号により前段出力クロック信号の１つを再生クロック信号ＲＣＬＫとして出力する後段選択回路１５と、受信データと再生クロック信号ＲＣＬＫの位相差に基づいて位相制御信号を出力する位相制御回路１１と、位相制御信号により特定される選択クロック信号を選択する前段選択制御信号を出力する前段選択制御回路１２と、切り替えが必要な場合に、現在の前段出力クロック信号と新たな前段出力クロック信号の論理値が同じになる期間に後段選択制御信号を出力する後段選択制御回路１３を備える。 （もっと読む）

【課題】ＦＭチューナのステレオ復調部における、パイロット信号をキャプチャするＰＬＬを構成するＶＣＯを、ＣＲ発振回路を用いて構成すると、温度に応じた発振周波数の変動に対応してキャプチャレンジが大きく設定される。そのため、パイロット信号の近傍周波数のノイズ等にＰＬＬが誤って同期しやすくなる。
【解決手段】ステレオ復調部７６を含むチューナ半導体チップ内に温度センサ回路９４を設け、ＶＣＯ部位の温度を検知する。温度センサ回路９４の出力信号Ｓ_ＴＰに基づいて、ＶＣＯの発振周波数ｆ_ＶＣＯを調整し、温度によるｆ_ＶＣＯの変動を補償する。これによりキャプチャレンジの幅を、セラミックレゾネータ等を用いた場合のように狭く設定できる。 （もっと読む）

【課題】 自己の周波数を補正し、外部基準信号の検波における温度特性に応じて外部基準信号の入力レベルの適正範囲内を特定し、その適正範囲の内外に対して電圧制御発振器の制御電圧を制御して高安定な発振周波数制御回路を提供する。
【解決手段】 電圧制御発振器１５と、分周器１６と、位相比較器１２と、ループフィルタ１４と、検波回路１７と、温度センサ２２と、固定電圧供給回路２３と、外部基準同期モードとして位相比較器１２とループフィルタ１４を接続し、固定電圧モードとして固定電圧供給回路２３とループフィルタ１４を接続する選択スイッチ１３と、検波回路１７で検出された外部基準信号レベルの検波電圧が温度センサ２２で検出された温度の温度特性に応じた適正範囲内であれば外部基準同期モードとし、適正範囲外であれば固定電圧モードとして選択スイッチ１３を切り替えるＣＰＵ２０とを有する発振周波数制御回路である。 （もっと読む）

本発明は、バーストモード受信機における動作状態を検出するための回路（１）に関する。本回路は、プリアンブルを含む入力信号（２）を受けるように構成される。本回路は、入力信号（２）における信号遷移を検出する微分器（１１）を備え、微分器（１１）を動作させる情報をそのプリアンブルが含む。好ましい実施形態において、上記情報は時定数である。本回路は、微分器の出力が供給されるように構成された積分器（１２）をさらに備える。結果として得られる信号は基準（１６）に対して比較される。この基準と交差するとき、動作状態が検出される。ある実施形態ではフロントエンド回路が提供され、フロントエンド回路は、動作状態を検出する回路の後段に、フロントエンド回路をリセットするように構成されたリセット回路と、位相を復元するように構成されたクロック位相アラインメント回路を備える。
（もっと読む）

【課題】クロック信号ＣＫに対し、１周期Ｔだけ正確に遅れた出力信号ＯＴ、及び、可変遅延回路７０に用いたｎ個の各遅延セルにて均等な遅延時間Ｔ／ｎの出力信号を得る。
【解決手段】ＤＬＬ回路は、制御信号ＣＴＬに基づき遅延時間が変わる同一構成の遅延セル５０−１１，〜，５０−３ｎにより構成される第１、第２の入力ゲート４０−１，４０−２及び可変遅延セル７０と、遅延セル５０−１１と入力容量が同一の位相比較回路８０内の第３、第４の入力ゲート８２−１，８２−２とを有している。位相比較回路８０は、クロック信号ＣＫが入力ゲート４０−１を経た出力信号ＣＫ−Ａと、クロック信号ＣＫが入力ゲート４０−２と可変遅延回路７０とを経て遅延した出力信号ＯＴとの各信号波形の位相を比較する。その比較結果は、負帰還を掛ける制御信号ＣＴＬとして、入力ゲート４０−１、４０−２及び可変遅延回路７０へ与えるようにした。 （もっと読む）

変調信号を位相ロックループに加える方法であって、前記変調信号をフィルタリングして低周波数成分と高周波数成分を準備し、位相ロックループのフィードバック経路及びフィードフォワード経路にそれぞれ加えることを含む。前記高周波数成分は、前記フィードフォワード経路に加えられる前に、ゲイン係数によりスケールされる。前記低周波数成分も、ゲイン係数によりスケールされた後、前記フィードフォワード経路に加えられる。前記変調信号とループエラー信号との共通の低周波数範囲におけるエネルギーが見積もられ、その後、前記ゲイン係数は前記測定されたエネルギーに基づいて変更される。
（もっと読む）

【課題】ＤＣＯの変換利得が常に一定の目標値となるように調整して安定したＰＬＬ動作を実現する。
【解決手段】まず、ＤＣＯの前段に位置する乗算器に、デジタル値である“１”を入力した状態で一度収束動作を完了させる。続いて、最初の収束状態でのＤＣＯの制御デジタル値を任意の設定値で除したデジタル値をＤＣＯの前段に位置する乗算器に切り替えて入力して、２度目の収束状態でのＤＣＯの制御デジタル値を任意の設定値に収束させる。ＰＬＬの系において、ＤＣＯを制御するデジタル値の基準値を任意の値に調整して、ＤＣＯの変換利得を所望の値に調整できる。 （もっと読む）

【課題】入力デジタル信号に対するクロックのより実効性の高い位相補償をより簡単な手法で実現する。
【解決手段】数十Ｇｂｐｓ帯の伝送レートを有する入力デジタル信号と数十ＧＨｚ帯のクロックとを入力信号とし、入力デジタル信号のレベルをクロックを用いて検出することにより入力デジタル信号に所定の処理を施す高速ロジック回路を備えた高周波モジュールであって、クロックに所定の遅延量を付与して高速ロジック回路に出力すると共に、遅延量を操作信号に基づいて可変設定する可変遅延回路と、入力デジタル信号と可変遅延回路から高速ロジック回路に入力されるクロックとの位相差を検出し、該位相差に応じた位相差信号を出力する位相比較器と、上記位相差信号から位相差を示す直流信号を抽出するフィルタと、上記直流信号から可変遅延回路に対応した遅延操作信号を生成する制御器とを具備する。 （もっと読む）

【課題】周波数オフセットによるジッタ耐性の低下を防止するクロックデータリカバリー回路を提供する。
【解決手段】ディジタル制御発振器１０７における発振周波数の変化が矩形パルス状になるようにし、その周波数変化パルスの高さと幅を制御パラメータとしてディジタル制御回路１０４、１０５、１０６に与える。 （もっと読む）

【課題】チャージポンプ回路による充放電動作の正確性を向上させる。
【解決手段】充放電回路１０１では、充電部１１１は、制御信号ＵＰに応答して充電電流を発生させ、放電部１１２は、制御信号ＤＮに応答して放電電流を発生させ、これらの合成電流が中間電流Ｉａとして出力される。レプリカ回路１０２は、充放電回路１０１と同一の構成を有し、制御信号ＳＩＧに応答して、充電電流と放電電流との電流量の差（誤差成分）に相当する中間電流Ｉｂを出力する。電流調整回路１０３は、中間電流Ｉｂの極性を反転させ、調整電流Ｉｃとして出力する。これにより、中間電流Ｉａから中間電流Ｉｂ（誤差成分）が除去される。 （もっと読む）

【課題】出力クロック信号の定常位相誤差を防止することを課題とする。
【解決手段】リファレンスクロック信号及びフィードバッククロック信号の位相差を検出する位相差検出器（１０１）と、前記検出された位相差に応じて、第１のコンデンサを電源電圧又は基準電位に接続する第１のチャージポンプ回路（１０２）と、前記検出された位相差に応じて、第２のコンデンサを前記電源電圧又は前記基準電位に接続する第２のチャージポンプ回路（１２２）と、前記第１及び第２のコンデンサの電圧を比較して比較結果信号を出力する比較器（１４１）と、前記比較結果信号に応じて、前記第１のコンデンサを前記電源電圧又は前記基準電位に接続する第１のスイッチ（１４２）と、前記第１のコンデンサに接続され、前記第１のコンデンサの電圧に応じた発振周波数の出力クロック信号を生成する電圧制御発振器（１０４）とを有する。 （もっと読む）

【課題】トランジスタの経時変化による信頼性の劣化等を防止できる高速シリアルインターフェース回路及びこれを含む電子機器を提供すること。
【解決手段】高速シリアルインターフェース回路は、データレシーバ回路１０、クロックレシーバ回路２０、シリアル／パラレル変換回路４０を少なくとも有するロジック回路ブロック３０、自走クロック生成回路７０、クロック検出回路８０を含む。クロック検出回路８０は、差動クロック信号線を介してクロックが転送されているか否かを検出する。クロックレシーバ回路２０は、自走クロック生成回路７０から自走クロックＯＳＣＫを受け、差動クロック信号線を介してクロックが転送されていないことが検出された場合には受信クロックＣＫＩＮの代わりに自走クロックＯＳＣＫをロジック回路ブロック３０に出力する。 （もっと読む）

【課題】入力クロックから出力クロックまでの遅延時間のロックと出力クロックの精度の良い位相調整とを両立できるクロック生成回路、電子機器の提供。
【解決手段】クロック生成回路は、クロックＣＫ１を受け、クロックＣＫ２を出力するスキュー調整回路１０と、クロックＣＫ２を受け、クロック遅延時間がロックされた多相クロックＲＣＫ１〜ＲＣＫＭを生成して出力するＤＬＬ回路４０と、多相クロックのいずれかに対応するクロックを、出力クロックＣＫＱとして出力するクロック出力回路７０を含む。スキュー調整回路１０は、クロックＣＫ１を遅延させたクロックをクロックＣＫ２として出力する遅延回路３０と、多相クロックのいずれかに対応するクロックＣＫ３を受け、クロックＣＫ１とＣＫ３の位相が一致するように、クロックＣＫ１に対するクロックＣＫ２の遅延時間を調整する遅延調整回路２０を含む。 （もっと読む）

【課題】設計時以降に生じる位相差の変動を内部で自動的に調整することで、予め設定された位相差を有する２つの信号を出力する。
【解決手段】２つのクロック信号の位相差を予め定められた位相差に調整する位相調整装置であって、第１クロック信号に対する第２クロック信号の遅延量を選択的に変更可能な遅延部１１と、前記遅延量を制御する制御部１２とを備え、前記制御部１２は、準備モードにおいて、前記遅延量を第１の時間間隔で段階的に増加又は減少させ、遅れ期間、又は、進み期間を検出し、調整モードにおいて、前記遅れ期間又は前記進み期間と同じ長さの期間において第２の時間間隔で前記遅延量を段階的に変化させることで、前記第２クロック信号の位相差を予め定められた位相差に調整し、前記第２の時間間隔と前記第１の時間間隔との比は、１８０度と予め定められた位相差との比に等しい。 （もっと読む）