PLL回路
【課題】DCOの変換利得が常に一定の目標値となるように調整して安定したPLL動作を実現する。
【解決手段】まず、DCOの前段に位置する乗算器に、デジタル値である“1”を入力した状態で一度収束動作を完了させる。続いて、最初の収束状態でのDCOの制御デジタル値を任意の設定値で除したデジタル値をDCOの前段に位置する乗算器に切り替えて入力して、2度目の収束状態でのDCOの制御デジタル値を任意の設定値に収束させる。PLLの系において、DCOを制御するデジタル値の基準値を任意の値に調整して、DCOの変換利得を所望の値に調整できる。
【解決手段】まず、DCOの前段に位置する乗算器に、デジタル値である“1”を入力した状態で一度収束動作を完了させる。続いて、最初の収束状態でのDCOの制御デジタル値を任意の設定値で除したデジタル値をDCOの前段に位置する乗算器に切り替えて入力して、2度目の収束状態でのDCOの制御デジタル値を任意の設定値に収束させる。PLLの系において、DCOを制御するデジタル値の基準値を任意の値に調整して、DCOの変換利得を所望の値に調整できる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、搬送波周波数を正確な周波数にロックさせておくためのPLL(Phase Lock Loop)回路に係り、特に、デジタル制御発振器(DCO)を用いて構成されるデジタル制御のPLL回路に関する。
【0002】
さらに詳しくは、本発明は、DCOの変換利得が常に一定の目標値となるように調整して安定したPLL動作を実現するPLL回路に係り、特に、DCOの変換利得を目標値に調整して精度よくDCOに直接周波数変調を施すPLL動作を実現するためのPLL回路に関する。
【背景技術】
【0003】
無線通信端末では、搬送波周波数を正確な周波数にロックさせておくために、通常はPLL(Phase Locked Loop)回路が用いられる。データ通信や衛星通信などの分野においては、デジタル構成の位相比較器と低域通過フィルタと電圧制御発振器(Voltage Controlled Oscillator:VCO)から成るデジタルPLL回路が多用されるようになり、盛んに研究がなされている。
【0004】
典型的なデジタルPLL回路は、デジタル位相比較器と低域通過フィルタと電圧制御発振器をループ状に接続して構成される。デジタル位相比較器が基準信号と電圧制御発振器の出力信号とを位相比較して、その位相差が小さくなるようその位相差に応じた電圧を発生し、電圧制御発振器の発振周波数を変化させるよう動作する。位相比較器の検出する位相差がゼロ又はその近傍となる状態が位相同期状態であり、同期が外れた状態から位相同期状態に達するまでが引き込み状態である(例えば、特許文献1を参照のこと)。なお、低域通過フィルタは、単に位相比較器の出力信号から高周波成分を取り除き平滑化した直流信号を生成するだけではなく、PLLの同期特性や応答特性を決定し、そのカットオフ周波数などの設定次第でループ・ゲインが決定され、同期状態の安定度や引き込みに要する時間を左右する重要な要素である。
【0005】
従来のデジタルPLL回路の多くは、電圧制御発振器以外のコンポーネントをデジタル回路で集積化した、デジタル回路とアナログ回路が並存する(ハイブリッド型)PLL−ICとして実現される。この種のPLL回路では、基準クロックとVCO出力を分周したクロックの2つのクロック間の位相差を位相比較器で比較するように構成されている。一般的な位相比較器として、位相差をアップ、ダウン、アップ+ダウンの3状態のパルス幅に変換する回路が用いられ、このパルスを用いてチャージ・ポンプ回路の電流源を制御し、出力される電流をループ・フィルタで電圧に変換して、VCOを制御する仕組みとなっている。位相比較器をリニアで動作させるにはドレイン・ソース間電圧VDSを消費するため、低電圧には不向きとされている。
【0006】
近年では、半導体プロセスの微細化に伴い、アナログ電圧で制御するVCOをデジタル制御発振器(Digital Controlled Oscillator:DCO)に置き換えた、フルデジタル構成のPLL回路が着目されつつある。図10には、DCOを用いたAll−Digital PLL回路の構成例を示している。同図において、分周比のFractional成分に相当する時間差をTime−to−Digital Converter(TDC)回路で、Integer成分をアキュムレータ回路でそれぞれデジタル値に変換し、検出したこれらの分周比に相当するデジタル値をさまざまな手法でフィードバックし、DCOをデジタル的に制御する(例えば、非特許文献1を参照のこと)。
【0007】
デジタルPLLに用いられるDCOには、タンク回路の容量として複数配置された可変容量をデジタル信号で切り替えて制御する構成が一般的に用いられる。半導体プロセスの微細化に伴い、可変容量として用いられるMOS(Metal Oxide Semiconductor)バラクタのばらつきもより大きくなる。このばらつきは、個体差や、温度変化、経時変化などに起因する。その結果、制御信号に対する周波数変化で定義されるDCOの変換利得のばらつきも大きくなることが懸念される。
【0008】
ここで、同じ周波数変化を与えようとする際、DCOの変換利得が小さな場合にはDCOに入力する制御信号は大きくなり、DCOの変換利得が大きな場合には制御信号は小さくなる。特に、DCOの変換利得が小さな場合、DCOに入力する制御信号にはより大きな可変範囲を必要とするため、デジタル制御の場合には注意が必要となる。アナログ制御と違い、デジタル制御では、可変範囲を制限する有限なビット数が存在するためである。用意されたビットにおいて桁上がりが生じた場合、その点は不連続な点となり、PLL動作を不安定にする。よって、有限なビットで構成されるデジタル・データを用いてDCOを制御する際、DCOの変換利得を常に一定の目標値となるように調整することは、PLLの安定動作を実現するためには重要な課題である。
【0009】
また、DCOに直接周波数変調をかける構成では、搬送波周波数にロックさせるためのデジタル制御信号に周波数変調に相当するデジタル制御信号を加算することになる。この際、両デジタル制御信号の基準値が等価でないと、正しい周波数変調を施すことができない。よって、この両デジタル制御信号の基準を揃えるためにも、DCOの変換利得を目標値に調整することが不可避である。
【0010】
例えば、Bluetooth(登録商標)通信などのTDMA(Time Division Multiple Access)方式の通信システムでは、送受信系がそれぞれ間欠動作を行なっているので、送信を開始する度にDCOの変換利得のキャリブレーションを行なうことができる。例えば、データ通信期間の他にキャリブレーション期間を別途設けて、既知の周波数差を与えるデジタル制御データを送り、収束した時点でのDCO入力のデジタル制御データの差から実際の変換利得を見積もり、所望の変換利得への調整を行なうことができる(例えば、非特許文献2を参照のこと)。図11には、DCOの変換利得の調整を行なう構成例を示している。また、図12並びに図13には、キャリブレーション期間においてDCOの変換利得調整を行なう処理手順と動作タイミング・チャートをそれぞれ示している。
【0011】
これに対し、W−CDMAに代表されるCDMA(Code Division Multiple Access)方式の通信システムでは、送受信動作を同時に行なっているため、キャリブレーションのみを目的としたキャリブレーション期間を設けることは困難である。よって、電源電圧や温度変化などに起因した経時変化を補償するために、送受信動作と並行してDCOの変換利得を調整する手段が必要となる。
【0012】
【特許文献1】特開平8−148994号公報、段落0002、図14
【非特許文献1】R.B.Staszewski et al.“All−Digital Phase−Domain TX Frequency Synthesizer for Bluetooth Radios in 0.13μm CMOS”(ISSCC2004 Digest)
【非特許文献2】R.B.Staszewski,et al.,“Just−In−Time Gain Estimation of an RF Digitally−Controlled Oscillator for Digital Direct Frequency Modulation”(IEEE Trans.on Circuits and Systems−II:Analog and Digital Signal Processing,Vol.50,No.11,Nov.2003)
【発明の開示】
【発明が解決しようとする課題】
【0013】
本発明の目的は、DCOの変換利得が常に一定の目標値となるように調整して安定したPLL動作を実現することができる、優れたPLL回路を提供することにある。
【0014】
本発明のさらなる目的は、DCOの変換利得を目標値に調整して、精度よくDCOに直接周波数変調を施すことができる、優れたPLL回路を提供することにある。
【0015】
本発明のさらなる目的は、経時変化に対するDCOの変換利得の変化を好適に補償することができる、優れたPLL回路を提供することにある。
【0016】
本発明のさらなる目的は、キャリブレーション期間を別途設けることなく(送受信動作と並行して)、経時変化に対するDCOの変換利得の調整を行なうことができる、優れたPLL回路を提供することにある。
【課題を解決するための手段】
【0017】
本発明は、上記課題を参酌してなされたものであり、デジタル値を用いて制御される発振回路を持つPLL回路であって、
基準信号の各周期において、デジタル値に変換された分周比及び発振信号の小数点表示されたクロック数の各累積加算値の比較を行なう位相比較器と、
前記位相比較器と前記発振回路の間に配設され、前記位相比較器の出力を変換して前記発振回路を制御する基準デジタル値を生成する利得回路と、
前記発振回路を制御する基準デジタル値を任意のデジタル値に調整する基準値調整手段と、
を具備することを特徴とするPLL回路である。
【0018】
従来のデジタルPLL回路の多くはデジタル回路とアナログ回路が並存するハイブリッド型であるが、近年では、アナログ電圧で制御するVCOをDCOに置き換えた、フルデジタル構成のPLL回路が着目されつつある。
【0019】
デジタルPLLに用いられるDCOには、タンク回路の容量として複数配置された可変容量をデジタル信号で切り替えて制御する構成が一般的に用いられるが、可変容量として用いられるMOSバラクタのばらつきにより、制御信号に対する周波数変化で定義されるDCOの変換利得のばらつきも大きくなることが懸念される。特に、DCOの変換利得が小さな場合、DCOに入力する制御信号にはより大きな可変範囲を必要となり、言い換えれば、可変範囲が有限なビット数に制限されるデジタル制御ではDCOの変換利得を常に一定の目標値となるように調整する必要がある。
【0020】
これに対し、本発明に係るPLL回路は、前記発振回路を制御する基準デジタル値を任意のデジタル値に調整する基準値調整手段を備えている。この基準値調整手段は、例えば、任意のデジタル設定値を設定するデジタル値設定手段と、前記利得回路が出力するデジタル値からPLLの収束を検出する収束検出手段と、前記利得回路が出力するデジタル値と前記デジタル値設定手段が設定するデジタル値を比較する比較手段と、前記デジタル値設定手段が設定するデジタル値の逆数と前記位相比較器が出力するデジタル値を掛け合わせる第1の乗算器と、初期値としてデジタル値である“1”を保持するとともに、前記比較手段で検出する差分が所定の比較閾値を超えたことを示す差分検出信号と前記収束検出手段がPLLの収束を検出したことを示す収束検出信号との論理積信号をトリガにして前記第1の乗算器の出力を保持する保持手段と、前記利得回路の出力と前記保持手段が保持する値を掛け合わせる第2の乗算器とを備え、前記第2の乗算器の出力として得られるデジタル値を用いて前記発振回路の周波数制御を行なうように構成される。
【0021】
この構成においては、デジタル値である“1”を前記利得回路が出力するデジタル値に乗算した状態で一度収束動作を完了させ、続く最初の収束状態における前記利得回路出力の過渡的な収束値となるデジタル値を任意の設定値で除したデジタル値に前記過渡的な収束値であるデジタル値を乗算して、2度目の収束状態を得ることで、前記発振回路への制御デジタル値を該任意のデジタル設定値に収束させることができる。
【0022】
したがって、本発明によれば、PLLの系において、発振回路を制御するデジタル値の基準値を任意の設定値に調整することができ、その結果、発振回路の変換利得を所望の値に調整することが可能である。
【0023】
また、本発明に係るPLL回路は、位相比較器の後段にデジタル低域通過フィルタを配設するようにしてもよい。このデジタル低域通過フィルタは、位相比較器の出力に含まれる位相誤差並びに量子化誤差による雑音成分に帯域制限をかけることができ、発振回路の出力での帯域外雑音への影響を低減することができる。
【0024】
あるいは、前記基準値調整手段は、任意のデジタル設定値を設定するデジタル値設定手段と、前記利得回路が出力するデジタル値からPLLの収束を検出する収束検出手段と、前記利得回路が出力するデジタル値と前記デジタル値設定手段が設定するデジタル値を比較する比較手段と、前記デジタル値設定手段が設定するデジタル値の逆数と前記位相比較器が出力するデジタル値を掛け合わせる第1の乗算器と、初期値としてデジタル値である“1”を保持し、前記比較手段で検出する差分が所定の比較閾値を超えたことを示す差分検出信号と前記収束検出手段がPLLの収束を検出したことを示す収束検出信号との論理積信号をトリガにして前記第1の乗算器の出力を保持するとともに、前記差分検出信号の反転出力と前記収束検出信号との論理積信号により初期値“1”にリセットされる第1の保持手段と、初期値としてデジタル値である“1”を保持するとともに、前記差分検出信号の反転出力と前記収束検出信号との論理積信号をトリガにして、入力されるデジタル値を保持する第2の保持手段と、前記第1及び第2の保持手段の出力を掛け合わせる第2の乗算器と、前記位相比較器と同一の動作クロックをトリガにして、前記第2の乗算器が出力するデジタル値を保持するとともに、該デジタル値を前記第2の保持手段に入力する第3の保持手段と、前記利得回路の出力と前記第3の保持手段が出力する値を掛け合わせる第3の乗算器とを備え、前記第3の乗算器の出力として得られるデジタル値を用いて前記発振回路の周波数制御を行なうように構成される。
【0025】
この構成においては、デジタル値である“1”を前記利得回路が出力するデジタル値に乗算した状態で一度収束動作を完了させ、続く最初の収束状態では、発振回路単体での変換利得に変化がないと仮定し、発振周波数をfoとし、任意のデジタル設定値をAとすると、第3の乗算器及び発振回路での変換利得をfo/A [Hz/LSB]に調整することができる。
【0026】
収束状態では、前記利得回路が出力するデジタル値と前記デジタル値設定手段が設定するデジタル値の差分は比較回路における比較閾値以下となる。このため、第1の保持手段は前記差分検出信号の反転出力と前記収束検出信号との論理積信号により初期値“1”にリセットされるとともに、第2の保持手段及び第3の保持手段によって、第3の乗算器には同じデジタル値が入力される。
【0027】
また、電源電圧依存や温度依存などにより発振回路単体の変換利得が変化したときには、比較手段で検出する差分が所定の比較閾値を超えて、差分検出信号が再度出力されるとともに、利得回路の出力が収束すると収束検出手段が収束検出信号を出力するので、第1の保持手段は新たなデジタル値を保持することになる。つまり、第3の乗算器及び発振回路での変換利得は、再度調整が行なわれる。以降は、発振回路単体の変換利得に経時変化が生じる度に、同様の動作が繰り返し行なわれ、第3の乗算器及び発振回路での変換利得が適応的に調整されることになる。
【0028】
また、本発明に係るPLL回路は、デジタル値設定手段が設定するデジタル値で正規化された周波数変調成分に相当するデジタル信号を、前記発振回路を制御するデジタル信号に加算する手段をさらに備えて、発振回路に直接周波数変調を施すようにしてもよい。このような場合、無線通信装置が周波数変調を施している送信期間においても、第3の乗算器及び発振回路の変換利得を適応的に調整することができる。
【0029】
なお、利得回路は、可変利得又は固定利得のいずれで構成することも可能である。可変利得回路とした場合には、収束検出回路が位相比較器の出力の収束度合いを検出し、その収束度合いに応じて可変利得回路の利得を切り替えることで、高速ロックと収束後の低位相雑音特性の両方を実現する(ループ利得を大きくすると、誤差の小さい負帰還ループとなり、低位相雑音化を実現する。他方、ループ利得を小さくすることで、高速ロックを実現することができる)。
【0030】
また、本発明に係るPLL回路を適用することで、低位相雑音で且つ高速ロックを実現する無線通信装置を構成することができる。
【発明の効果】
【0031】
本発明によれば、DCOの変換利得が常に一定の目標値となるように調整して安定したPLL動作を実現することができる、優れたPLL回路を提供することができる。
【0032】
また、本発明によれば、DCOの変換利得を目標値に調整して、精度よくDCOに直接周波数変調を施すことができる、優れたPLL回路を提供することができる。
【0033】
また、本発明によれば、キャリブレーション期間を別途設けることなく(送受信動作と並行して)、経時変化に対するDCOの変換利得の調整を行なうことができる、優れたPLL回路を提供することができる。
【0034】
本発明によれば、PLLの系において、発振回路を制御するデジタル値の基準値を任意の値に調整することができ、その結果、発振回路の変換利得を所望の値に調整することが可能である。
【0035】
また、本発明に係るPLL回路は、デジタル・フィルタを備えて最適なループ帯域を設定することで、位相比較器で発生する位相誤差の影響を低減することができる。
【0036】
また、本発明によれば、PLLの系において、発振回路を制御するデジタル値の基準値を任意の値に調整することができ、電源電圧依存や温度依存などにより経時変化を有する発振回路の変換利得を所望の値に調整することができる。
【0037】
また、本発明によれば、PLL回路の高速ロック及び低雑音化の両特性の実現が可能であり、さらに精度よくDCOに直接周波数変調を施すことができる。このような場合、無線通信装置が周波数変調を施している送信期間においても、発振回路の変換利得を適応的に調整することができる。
【0038】
また、本発明に係るPLL回路を用いることによって、低位相雑音で且つ高速ロックを実現する無線通信装置を構成することができる。
【0039】
本発明のさらに他の目的、特徴や利点は、後述する本発明の実施形態や添付する図面に基づくより詳細な説明によって明らかになるであろう。
【発明を実施するための最良の形態】
【0040】
以下、図面を参照しながら本発明の実施形態について詳解する。
【0041】
図1には、本発明の一実施形態に係るデジタルPLL回路100の構成を示している。デジタルPLL回路100は、基本的には、入力デジタル値に応じて発振周波数を制御するDCO(Digitally Controlled Oscillator)102と、基準信号の周波数とDCO102の発振周波数との位相比較を行なう位相比較器101と、位相比較器101の出力を変換する可変利得回路103で構成される。
【0042】
位相比較器101は、基準信号と、DCO102の発振信号(RF OUT)との位相比較を行ない、基準信号の各周期において、デジタル値に変換された分周比及び発振信号の小数点表示されたクロック数の各累積加算値の減算処理を行なう。位相比較器101の出力は可変利得回路103で変換された後、DCO102の発振周波数を制御する制御電圧信号としてDCO102に帰還される。この帰還ループにより、RF OUTから入力基準信号の周波数の分周比倍された信号が出力される。すなわち、基準信号の各周期において累積加算される、発振周波数を基準信号の周波数で除して得られるデジタル値の分周比と、フィードバックされる発振信号の小数点表示されたクロック数の差分の微分が零になるようPLLのループが構成される。
【0043】
可変利得回路103は、PLLループ利得を可変させる回路であり、可変利得回路103の利得を小さく設定することによりループ利得は大きくなり、可変利得回路103の利得を大きく設定することによりループ利得は小さくなる。本実施形態では、収束検出回路105が位相比較器101の出力の収束度合いを検出し、収束検出信号106を出力する。そして、収束度合いに応じて可変利得回路103の利得を切り替えることで、高速ロックと収束後の低位相雑音特性の両方を実現する(ループ利得を大きくすると、誤差の小さい負帰還ループとなり、低位相雑音化を実現する。他方、ループ利得を小さくすることで、高速ロックを実現することができる)。
【0044】
図1に示したデジタルPLL回路100は、PLLの系において、DCO102を制御するデジタル値の基準値を任意に値に調整する手段を備えており、これによって、DCO102の変換利得を所望の値に調整することができる。この基準値調整手段は、図中の破線で囲った部分に相当する。以下、DCO102の変換利得を調整する仕組みについて説明する。
【0045】
参照番号104は、任意のデジタル値“A”を設定するデジタル値設定手段である。第1の乗算器111は、設定されたデジタル値“A”の逆数と可変利得回路103の出力“B”を乗算して、“B/A”を得る。
【0046】
収束検出回路105は、位相比較器101の出力が収束したことを検出すると、収束検出信号106を介して、収束動作が完了したことを示す“H”を比較回路107に送信する。
【0047】
比較回路107は、収束動作の完了に応答して、デジタル値設定手段104で設定した任意の設定値“A”と、可変利得回路103の出力であるデジタル値“B”との比較を行ない、その比較結果である差分検出信号109をAND回路に出力する。
【0048】
保持回路110は、フリップ・フロップなどで構成され、AND回路の出力信号をトリガにして、第1の乗算器111の出力であるデジタル値“B/A”を保持する。
【0049】
第2の乗算器108は、可変利得回路103の出力であるデジタル値“B”を保持回路110に保持されているデジタル値“B/A”と乗算して、DCO102への制御信号“B2/A”を得る。
【0050】
保持回路110の初期値として、デジタル数値である“1”が保持されている。したがって、第2の乗算器108では、可変利得回路103の出力“B”に“1”が掛け合わされる条件下で、当該デジタルPLL回路100の最初の収束動作が進行する。
【0051】
次に、可変利得回路103の出力“B”があるデジタル値に収束したとき、収束検出回路105は、収束検出信号106を介して、収束動作が完了したこと示す“H”を送信する。比較回路107は、任意の設定値“A”と可変利得回路103の出力であるデジタル値の収束値“B”との比較を行ない、その差分がある比較閾値以上であった場合には、差分検出信号109を介して、“H”を出力する。そして、収束検出信号106と差分検出信号109とのAND出力が、保持回路110に送信される。
【0052】
保持回路110は、フリップ・フロップなどで構成され、このAND出力信号をトリガ信号にして、デジタル設定値“A”の逆数と可変利得回路103の出力であるデジタル値“B”を掛け合わせる第1の乗算器111の出力であるデジタル値“B/A”を保持する(前述)。つまり、可変利得回路103の出力があるデジタル値“B”に収束したときに、デジタル値設定手段104の任意のデジタル設定値“A”との差分が比較閾値以上であれば、第1の乗算器111の出力である“B/A”が保持回路110に保持され、第2の乗算器108に入力される。よって、DCO102の入力(第2の乗算器108の出力)は、“B”から“B2/A”に変化する、
【0053】
ここで、DCO102単体の変換利得に変化がないと仮定すると、その発振周波数fo[Hz]を一定に制御するPLL回路内では、DCO102に入力される制御信号のデジタル値“B2/A”は必ず“B”に収束する(DCO102単体の変換利得はfo/Bと一定であるため、出力周波数をfoに制御するPLL動作では、その入力が必ず“B”に収束する)。また、保持回路110には“B/A”が保持されている状態、つまり、第2の乗算器108で“B/A”が乗算されている状態で、第2の乗算器108の出力が“B2/A”から“B”に収束するので、第2の乗算器108の入力は、“B”から“A”に収束することになる。よって、“B/A”が乗算される第2の乗算器108の入力“B”を任意の設定値“A”に収束させることができ、第2の乗算器108及びDCO102での変換利得を、fo/A[Hz/LSB]に調整することが可能である。
【0054】
すなわち、図1に示したデジタルPLL回路100では、まず、DCO102の前段に位置する乗算器に、デジタル値である“1”を入力した状態で一度収束動作を完了させる。続いて、最初の収束状態でのDCO102の制御デジタル値を任意の設定値で除したデジタル値をDCO102の前段に位置する乗算器に切り替えて入力することで、2度目の収束状態でのDCO102の制御デジタル値を任意の設定値に収束させる。よって、PLLの系において、DCO102を制御するデジタル値の基準値を任意の値に調整することができ、その結果、DCO102の変換利得を所望の値に調整することが可能である。
【0055】
図2には、本発明の他の実施形態に係るデジタルPLL回路100−2の構成を示している。これは、図1に示したデジタルPLL回路100の構成に加え、位相比較器101及びDCO回路102の間にデジタル低域通過フィルタ(LPF)112を備えている。これにより、位相比較器101の出力に含まれる位相誤差並びに量子化誤差による雑音成分に帯域制限をかけることができ、DCO回路102出力での帯域外雑音への影響を低減することができる。また、デジタル・フィルタであることから、カットオフ周波数を比較的容易に変更することができるため、複数の無線システムを共用するリコンフィギャラブル(再構成可能)RFに適合することができる構成であると思料する。
【0056】
図3には、図2に示したデジタルPLL回路100−2における設定値“A”を“68”に設定した際のシミュレーション結果の一例を示している。同図におけるX、Y、Zは、デジタルPLL回路100−2における可変利得回路103の出力、保持回路110の出力、発振回路102の入力のそれぞれに相当する。
【0057】
発振回路102に入力する制御デジタル値を調整する前(すなわち初期状態)では、保持回路110の出力Yは“1”に設定されており、X及びZは同じ値(約63.2)に収束する。
【0058】
続いて、可変利得回路103の出力Xが収束した時点で、保持回路110の出力Yは0.93(=63.2/68)に切り替わり、発振回路102への入力Zは調整前と等価な値である約63.2に、そして、可変利得回路103の出力Xは手段104により設定されるデジタル値である68に収束する様子が、シミュレーションでも確認することができる。
【0059】
図4には、本発明の他の実施形態に係るデジタルPLL回路200の構成を示している。デジタルPLL回路200は、基本的には、入力デジタル値に応じて発振周波数を制御するDCO202と、基準信号の周波数とDCO202の発振周波数との位相比較を行なう位相比較器201と、位相比較器201の出力を変換する可変利得回路203で構成される。
【0060】
位相比較器201は、基準信号と、DCO202の発振信号(RF OUT)との位相比較を行ない、基準信号の各周期において、デジタル値に変換された分周比及び発振信号の小数点表示されたクロック数の各累積加算値の減算処理を行う。位相比較器201の出力は可変利得回路203で変換された後、DCO202の発振周波数を制御する制御電圧信号としてDCO202に帰還される。この帰還ループにより、RF OUTから入力基準信号の周波数の分周比倍された信号が出力される。すなわち、基準信号の各周期において累積加算される、発振周波数を基準信号の周波数で除して得られるデジタル値の分周比と、フィードバックされる発振信号の小数点表示されたクロック数の差分の微分が零になるようPLLのループが構成される。
【0061】
図4に示したデジタルPLL回路200は、PLLの系において、DCO202を制御するデジタル値の基準値を任意の値に調整する手段を備えており、これによって、DCO202の変換利得を所望の値に調整することができる。この基準値調整手段は、図中の破線で囲った部分に相当する。以下、DCO202の変換利得を調整する仕組みについて説明する。
【0062】
参照番号204は、任意のデジタル値“A”を設定するデジタル値設定手段である。第1の乗算器213は、設定されたデジタル値“A”の逆数と可変利得回路203の出力を乗算する。
【0063】
収束検出回路205は、位相比較器201の出力が収束したことを検出すると、収束検出信号206を介して、収束動作が完了したことを示す“H”を比較回路207に送信する。
【0064】
比較回路207は、収束動作の完了に応答して、デジタル値設定手段204で設定した任意の設定値“A”と、可変利得回路203の出力であるデジタル値との比較を行ない、その比較結果である差分検出信号212を出力する。
【0065】
第1の保持回路208、第2の保持回路209、並びに第3の保持回路214は、フリップ・フロップなどで構成される。
【0066】
第1の保持回路208は、比較回路207の比較結果である差分検出信号212と、収束検出回路205の収束検出結果である収束検出信号206のAND出力をトリガにして、第1の乗算器213の出力であるデジタル値を保持する。また、差分検出信号212の反転信号と収束検出信号206のAND出力は、第1の保持回路208のリセット信号になる。第1の保持回路208が保持するデジタル値は、第2の乗算器210に出力される。
【0067】
第2の保持回路209は、差分検出信号212の反転信号と収束検出信号206のAND出力をトリガにして、第3の保持回路214が保持するデジタル値を保持する。第2の保持回路209が保持するデジタル値は、第2の乗算器210に出力される。
【0068】
第2の乗算器は、第1の保持回路208と第2の保持回路209がそれぞれ保持するデジタル値を掛け合わせる。そして、第3の保持回路214は、位相比較器201における位相比較と同じタイミングとなる動作クロックをトリガにして、第2の乗算器210の出力を保持する。
【0069】
第3の乗算器211は、可変利得回路203の出力であるデジタル値を第3の保持回路214に保持されているデジタル値と乗算して、DCO202への制御信号を得る。
【0070】
第1の保持回路208及び第2の保持回路209の初期値として、デジタル数値である“1”が保持されている。このため、第2の乗算器210では、第1の保持回路208及び第2の保持回路209の出力である“1”同士が掛け合わされ、第2の乗算器210出力である“1”が第3の乗算器211に入力される条件下でPLLの最初の収束動作が進行する。
【0071】
次に、可変利得回路203の出力があるデジタル値“B”に収束すると、収束検出回路205は、収束検出信号206を介して、収束動作が完了したこと示す“H”を送信する。比較回路207では、任意の設定値“A”と可変利得回路203の出力であるデジタル値の収束値“B”との比較が行なわれる。
【0072】
デジタル値“A”と“B”の差分がある閾値以上となったとき、比較回路207から差分検出信号212を介して“H”が送信され、さらに収束検出信号206と差分検出信号212とのAND出力が、第1の保持回路208に送信される。第1の保持回路208は、このAND出力信号をトリガ信号にして、設定値“A”の逆数と可変利得回路203の出力であるデジタル値を掛け合わせる第1の乗算器213の出力であるデジタル値を保持する。つまり、可変利得回路203の出力があるデジタル値“B”に収束し、且つ、任意のデジタル値“A”を設定する手段204の設定値“A”との差分がある閾値以上となったときに、第1の乗算器213の出力である“B/A”が第1の保持回路208に保持され、第2の乗算器210に入力される。
【0073】
PLLの最初の収束状態では、第2の保持回路209には初期値の“1”が保持されたままである。したがって、第1の保持回路208及び第2の保持回路209の出力を掛け合わせる第2の乗算器210の出力は“B/A”となり、第3の乗算器211には“B/A”が入力される。
【0074】
ここで、発振回路202単体の変換利得に変化がないと仮定すると、発振周波数fo[Hz]が一定であれば、発振回路202の入力は必ず“B”に収束する(同上)。よって、“B/A”が乗算される第3の乗算器211の入力を設定値“A”に収束させることができ、第3の乗算器211及び発振回路202での変換利得をfo/A [Hz/LSB]に調整することが可能となる。
【0075】
このような収束状態では、可変利得回路203から出力されるデジタル値は“A”、すなわち、比較回路207で比較されるデジタル値はともに“A”になる。このため、その差分は比較閾値以下になり、比較回路207は、差分検出信号212を介して“L”を出力する。この差分検出信号212の反転信号と収束検出信号206のAND出力により、第1の保持回路208は“1”が保持される状態にリセットされる。一方、第2の保持回路209は、このAND出力をトリガ信号にして、第2の乗算器210の出力“B/A”を保持している第3の保持回路214の出力を保持する。よって、第2の乗算器210の出力には、第1の保持回路208の出力である“1”と第2の保持回路209の出力である“B/A”を掛け合わせた“B/A”が出力される。
【0076】
なお、第1の保持回路208のリセットと第2の保持回路209の保持するタイミングにずれがある場合に、第2の乗算器210の出力にグリッチを発生させる懸念がある。このため、第3の保持回路214によるリタイミング機能を設けることで、グリッチを生じることなく切り替えることが可能である。第3の保持回路214のトリガ信号としては、位相比較器201の処理に用いている動作クロックと等価なものを用いることが好ましい。
【0077】
発振回路202単体の変換利得に経時変化がなければ、上述した収束状態が維持される。一方、電源電圧依存や温度依存などにより発振回路202単体の変換利得がfo/B[Hz/LSB]からfo/C[Hz/LSB]に変化した場合には、発振回路202の入力デジタル値は“B”から“C”に変化し、第3の乗算器211の入力は“A”から“AC/B”に変化する。さらに、比較回路207は、比較の結果、この差分が閾値以上となる変化である場合には、差分検出信号212を介して再度“H”を送信する。また、可変利得回路203の出力が“AC/B”に収束すると、収束検出回路205は、収束検出信号206を介して“H”を送信する。差分検出信号212と収束検出信号206とのAND出力をトリガ信号として、第1の保持回路208には、第1の乗算器213の出力となる“C/B”が保持される。
【0078】
よって、第2の乗算器210の出力には、第1の保持回路208に保持された“C/B”と第2の保持回路209に保持された“B/A”を掛け合わせた“C/A”が出力される。PLLの収束動作により、発振回路202の入力が最終的に“C”に収束することで、“C/A”が乗算される第3の乗算器211の入力を設定値“A”に収束させることができる。つまり、第3の乗算器211及び発振回路202での変換利得は、再度、fo/A[Hz/LSB]に調整することが可能である。
【0079】
以降、発振回路202単体の変換利得に経時変化が生じる度に、上記と同様の動作が繰り返し行なわれ、第3の乗算器211及び発振回路202での変換利得がfo/A[Hz/LSB]になるように適応的に調整される。
【0080】
なお、同図に示した構成は、上述の動作を行うための一例であり、同一の動作をさせるためのさまざまな改変が可能であることは言うまでもない。
【0081】
図5には、本発明のさらに他の実施形態に係るデジタルPLL回路200−2の構成を示している。これは、図4に示したデジタルPLL回路200の構成に加え、位相比較器201及びDCO回路202の間にデジタル低域通過フィルタ(LPF)215を備えている。これにより、位相比較器201の出力に含まれる位相誤差並びに量子化誤差による雑音成分に帯域制限をかけることができ、DCO回路202出力での帯域外雑音への影響を低減することができる。また、デジタル・フィルタであることから、カットオフ周波数を比較的容易に変更することができるため、複数の無線システムを共用するリコンフィギャラブル(再構成可能)RFに適合することができる構成であると思料する。
【0082】
図6には、図5に示したデジタルPLL回路200−2における設定値“A”を“68”に設定した際のシミュレーション結果の一例を示している。同図におけるX、Y、Zは、デジタルPLL回路200−2における可変利得回路203の出力、第3の保持回路214の出力、発振回路202の入力のそれぞれに相当する。発振回路202に経時変化が発生したときに、可変利得回路203の出力Xが手段104により設定されるデジタル値である68に再度収束することが、シミュレーションでも確認することができる。
【0083】
図7には、本発明のさらに他の実施形態に係るデジタルPLL回路200−3の構成を示している。これは、図5に示したデジタルPLL回路200−2の構成に加え、収束度合いに応じて可変利得回路203の利得を可変させる構成を備えている。
【0084】
可変利得回路203は、PLLループ利得を可変させる回路であり、可変利得回路203の利得を小さく設定することによりループ利得は大きくなり、可変利得回路203の利得を大きく設定することによりループ利得は小さくなる(ループ利得を大きくすると、誤差の小さい負帰還ループとなり、低位相雑音化を実現する。他方、ループ利得を小さくすることで、高速ロックを実現することができる)。
【0085】
収束の初期段階では、ループ利得を小さく、高速に収束するように可変利得回路203の利得を設定する。そして、収束が完了する段階では、ループ利得を大きく、低雑音化されるように可変利得回路203の利得を調整する。これにより、高速ロック及び低位相雑音の両特性を実現することが可能となる。
【0086】
また、図8には、本発明のさらに他の実施形態に係るデジタルPLL回路200−4の構成を示している。これは、図7に示したデジタルPLL回路200−3の構成に加え、第3の乗算器211の入力における発振回路202を制御するためのデジタル値に、周波数変調信号成分216に相当するデジタル値を加算するための加算器217を設けている。また、発振回路202を制御するためのデジタル値と周波数変調信号成分216に相当するデジタル値の基準を揃えるために、周波数変調信号成分216に、任意のデジタル値“A”を設定する手段204から設定値“A”の情報を与え、正規化を行なっている。これにより、発振回路202に直接周波数変調を施すことが可能になる。また、可変利得回路203の出力に周波数変調成分が含まれないように、位相比較器101において、検出される周波数変調成分をキャンセルするよう処理しておく。
【0087】
このような場合、周波数変調を施している送信期間においても、第3の乗算器211及び発振回路202での変換利得がfo/A[Hz/LSB]になるように適応的に調整される。
【0088】
ここまで、発振回路の変換利得が常に一定の目標値となるように調整して安定したPLL動作を実現するPLL回路について説明してきた。図1、図2、図4、図5、図7、図8などに示したPLL回路を適用することで、低位相雑音で且つ高速ロックを実現する無線通信装置を構成することができる。これらのデジタルPLL回路を搭載することができる無線通信装置の構成例を図9に示しておく。
【産業上の利用可能性】
【0089】
以上、特定の実施形態を参照しながら、本発明について詳解してきた。しかしながら、本発明の要旨を逸脱しない範囲で当業者が該実施形態の修正や代用を成し得ることは自明である。
【0090】
本発明は、例えばCDMA方式のように送受信動作を同時に行なう通信システムの通信装置に好適に適用することができるが、勿論、送受信系が間欠的に動作するTDMAなど他の方式の通信システムにも適用することができる。
【0091】
本発明に係るPLL回路を適用することで、低位相雑音で且つ高速ロックを実現する無線通信装置を構成することができる。
【0092】
本明細書では、デジタルPLL回路を無線通信端末において搬送波周波数の周波数及び位相を追従(ロック)させるために使用する場合を例にとって説明してきたが、本発明の要旨はこれに限定されるものではない、デジタルPLL回路の多くはその出力がクロックとして利用されるが、無線通信端末以外にも、デジタルテレビやAVアンプなどに用いられるIEEE1394、HDMI(High Definition Multimedia Interface)などのデジタル・インターフェースで伝送されたクロックの再生に適用することができる。
【0093】
要するに、例示という形態で本発明を開示してきたのであり、本明細書の記載内容を限定的に解釈するべきではない。本発明の要旨を判断するためには、特許請求の範囲を参酌すべきである。
【図面の簡単な説明】
【0094】
【図1】図1は、本発明の一実施形態に係るデジタルPLL回路100の構成を示した図である。
【図2】図2は、本発明の他の実施形態に係るデジタルPLL回路100−2の構成を示した図である。
【図3】図3は、図2に示したデジタルPLL回路100−2における設定値“A”を“68”に設定した際のシミュレーション結果の一例を示した図である。
【図4】図4は、本発明の他の実施形態に係るデジタルPLL回路200の構成を示した図である。
【図5】図5は、本発明のさらに他の実施形態に係るデジタルPLL回路200−2の構成を示した図である。
【図6】図6は、図5に示したデジタルPLL回路200−2における設定値“A”を“68”に設定した際のシミュレーション結果の一例を示した図である。
【図7】図7は、本発明のさらに他の実施形態に係るデジタルPLL回路200−3の構成を示した図である。
【図8】図8は、本発明のさらに他の実施形態に係るデジタルPLL回路200−4の構成を示した図である。
【図9】図9は、本発明に係るデジタルPLL回路を搭載する無線通信装置の構成例を示した図である。
【図10】図10は、DCOを用いたAll−Digital PLL回路の構成例を示した図である。
【図11】図11は、DCOの変換利得の調整を行なう構成例を示した図である。
【図12】図12は、キャリブレーション期間においてDCOの変換利得調整を行なう処理手順を示したフローチャートである。
【図13】図13は、キャリブレーション期間においてDCOの変換利得調整を行なう動作タイミング・チャートを示した図である。
【符号の説明】
【0095】
100、100−2…デジタルPLL回路
101…位相比較器
102…デジタル制御発振回路(DCO)
103…可変利得回路
104…デジタル値設定手段
105…収束検出回路
106…収束検出信号
107…比較回路
108…第2の乗算器
109…差分検出信号
110…保持回路
111…第1の乗算器
112…デジタル低域通過フィルタ
200、200−2、200−3、200−4…デジタルPLL回路
201…位相比較器
202…デジタル制御発振回路(DCO)
203…可変利得回路
204…デジタル値設定手段
205…収束検出回路
206…収束検出信号
207…比較回路
208…第1の保持回路
209…第2の保持回路
210…第2の乗算器
211…第3の乗算器
212…差分検出信号
213…第1の乗算器
214…第3の保持回路
215…デジタル低域通過フィルタ
216…周波数変調信号成分
217…加算器
【技術分野】
【0001】
本発明は、搬送波周波数を正確な周波数にロックさせておくためのPLL(Phase Lock Loop)回路に係り、特に、デジタル制御発振器(DCO)を用いて構成されるデジタル制御のPLL回路に関する。
【0002】
さらに詳しくは、本発明は、DCOの変換利得が常に一定の目標値となるように調整して安定したPLL動作を実現するPLL回路に係り、特に、DCOの変換利得を目標値に調整して精度よくDCOに直接周波数変調を施すPLL動作を実現するためのPLL回路に関する。
【背景技術】
【0003】
無線通信端末では、搬送波周波数を正確な周波数にロックさせておくために、通常はPLL(Phase Locked Loop)回路が用いられる。データ通信や衛星通信などの分野においては、デジタル構成の位相比較器と低域通過フィルタと電圧制御発振器(Voltage Controlled Oscillator:VCO)から成るデジタルPLL回路が多用されるようになり、盛んに研究がなされている。
【0004】
典型的なデジタルPLL回路は、デジタル位相比較器と低域通過フィルタと電圧制御発振器をループ状に接続して構成される。デジタル位相比較器が基準信号と電圧制御発振器の出力信号とを位相比較して、その位相差が小さくなるようその位相差に応じた電圧を発生し、電圧制御発振器の発振周波数を変化させるよう動作する。位相比較器の検出する位相差がゼロ又はその近傍となる状態が位相同期状態であり、同期が外れた状態から位相同期状態に達するまでが引き込み状態である(例えば、特許文献1を参照のこと)。なお、低域通過フィルタは、単に位相比較器の出力信号から高周波成分を取り除き平滑化した直流信号を生成するだけではなく、PLLの同期特性や応答特性を決定し、そのカットオフ周波数などの設定次第でループ・ゲインが決定され、同期状態の安定度や引き込みに要する時間を左右する重要な要素である。
【0005】
従来のデジタルPLL回路の多くは、電圧制御発振器以外のコンポーネントをデジタル回路で集積化した、デジタル回路とアナログ回路が並存する(ハイブリッド型)PLL−ICとして実現される。この種のPLL回路では、基準クロックとVCO出力を分周したクロックの2つのクロック間の位相差を位相比較器で比較するように構成されている。一般的な位相比較器として、位相差をアップ、ダウン、アップ+ダウンの3状態のパルス幅に変換する回路が用いられ、このパルスを用いてチャージ・ポンプ回路の電流源を制御し、出力される電流をループ・フィルタで電圧に変換して、VCOを制御する仕組みとなっている。位相比較器をリニアで動作させるにはドレイン・ソース間電圧VDSを消費するため、低電圧には不向きとされている。
【0006】
近年では、半導体プロセスの微細化に伴い、アナログ電圧で制御するVCOをデジタル制御発振器(Digital Controlled Oscillator:DCO)に置き換えた、フルデジタル構成のPLL回路が着目されつつある。図10には、DCOを用いたAll−Digital PLL回路の構成例を示している。同図において、分周比のFractional成分に相当する時間差をTime−to−Digital Converter(TDC)回路で、Integer成分をアキュムレータ回路でそれぞれデジタル値に変換し、検出したこれらの分周比に相当するデジタル値をさまざまな手法でフィードバックし、DCOをデジタル的に制御する(例えば、非特許文献1を参照のこと)。
【0007】
デジタルPLLに用いられるDCOには、タンク回路の容量として複数配置された可変容量をデジタル信号で切り替えて制御する構成が一般的に用いられる。半導体プロセスの微細化に伴い、可変容量として用いられるMOS(Metal Oxide Semiconductor)バラクタのばらつきもより大きくなる。このばらつきは、個体差や、温度変化、経時変化などに起因する。その結果、制御信号に対する周波数変化で定義されるDCOの変換利得のばらつきも大きくなることが懸念される。
【0008】
ここで、同じ周波数変化を与えようとする際、DCOの変換利得が小さな場合にはDCOに入力する制御信号は大きくなり、DCOの変換利得が大きな場合には制御信号は小さくなる。特に、DCOの変換利得が小さな場合、DCOに入力する制御信号にはより大きな可変範囲を必要とするため、デジタル制御の場合には注意が必要となる。アナログ制御と違い、デジタル制御では、可変範囲を制限する有限なビット数が存在するためである。用意されたビットにおいて桁上がりが生じた場合、その点は不連続な点となり、PLL動作を不安定にする。よって、有限なビットで構成されるデジタル・データを用いてDCOを制御する際、DCOの変換利得を常に一定の目標値となるように調整することは、PLLの安定動作を実現するためには重要な課題である。
【0009】
また、DCOに直接周波数変調をかける構成では、搬送波周波数にロックさせるためのデジタル制御信号に周波数変調に相当するデジタル制御信号を加算することになる。この際、両デジタル制御信号の基準値が等価でないと、正しい周波数変調を施すことができない。よって、この両デジタル制御信号の基準を揃えるためにも、DCOの変換利得を目標値に調整することが不可避である。
【0010】
例えば、Bluetooth(登録商標)通信などのTDMA(Time Division Multiple Access)方式の通信システムでは、送受信系がそれぞれ間欠動作を行なっているので、送信を開始する度にDCOの変換利得のキャリブレーションを行なうことができる。例えば、データ通信期間の他にキャリブレーション期間を別途設けて、既知の周波数差を与えるデジタル制御データを送り、収束した時点でのDCO入力のデジタル制御データの差から実際の変換利得を見積もり、所望の変換利得への調整を行なうことができる(例えば、非特許文献2を参照のこと)。図11には、DCOの変換利得の調整を行なう構成例を示している。また、図12並びに図13には、キャリブレーション期間においてDCOの変換利得調整を行なう処理手順と動作タイミング・チャートをそれぞれ示している。
【0011】
これに対し、W−CDMAに代表されるCDMA(Code Division Multiple Access)方式の通信システムでは、送受信動作を同時に行なっているため、キャリブレーションのみを目的としたキャリブレーション期間を設けることは困難である。よって、電源電圧や温度変化などに起因した経時変化を補償するために、送受信動作と並行してDCOの変換利得を調整する手段が必要となる。
【0012】
【特許文献1】特開平8−148994号公報、段落0002、図14
【非特許文献1】R.B.Staszewski et al.“All−Digital Phase−Domain TX Frequency Synthesizer for Bluetooth Radios in 0.13μm CMOS”(ISSCC2004 Digest)
【非特許文献2】R.B.Staszewski,et al.,“Just−In−Time Gain Estimation of an RF Digitally−Controlled Oscillator for Digital Direct Frequency Modulation”(IEEE Trans.on Circuits and Systems−II:Analog and Digital Signal Processing,Vol.50,No.11,Nov.2003)
【発明の開示】
【発明が解決しようとする課題】
【0013】
本発明の目的は、DCOの変換利得が常に一定の目標値となるように調整して安定したPLL動作を実現することができる、優れたPLL回路を提供することにある。
【0014】
本発明のさらなる目的は、DCOの変換利得を目標値に調整して、精度よくDCOに直接周波数変調を施すことができる、優れたPLL回路を提供することにある。
【0015】
本発明のさらなる目的は、経時変化に対するDCOの変換利得の変化を好適に補償することができる、優れたPLL回路を提供することにある。
【0016】
本発明のさらなる目的は、キャリブレーション期間を別途設けることなく(送受信動作と並行して)、経時変化に対するDCOの変換利得の調整を行なうことができる、優れたPLL回路を提供することにある。
【課題を解決するための手段】
【0017】
本発明は、上記課題を参酌してなされたものであり、デジタル値を用いて制御される発振回路を持つPLL回路であって、
基準信号の各周期において、デジタル値に変換された分周比及び発振信号の小数点表示されたクロック数の各累積加算値の比較を行なう位相比較器と、
前記位相比較器と前記発振回路の間に配設され、前記位相比較器の出力を変換して前記発振回路を制御する基準デジタル値を生成する利得回路と、
前記発振回路を制御する基準デジタル値を任意のデジタル値に調整する基準値調整手段と、
を具備することを特徴とするPLL回路である。
【0018】
従来のデジタルPLL回路の多くはデジタル回路とアナログ回路が並存するハイブリッド型であるが、近年では、アナログ電圧で制御するVCOをDCOに置き換えた、フルデジタル構成のPLL回路が着目されつつある。
【0019】
デジタルPLLに用いられるDCOには、タンク回路の容量として複数配置された可変容量をデジタル信号で切り替えて制御する構成が一般的に用いられるが、可変容量として用いられるMOSバラクタのばらつきにより、制御信号に対する周波数変化で定義されるDCOの変換利得のばらつきも大きくなることが懸念される。特に、DCOの変換利得が小さな場合、DCOに入力する制御信号にはより大きな可変範囲を必要となり、言い換えれば、可変範囲が有限なビット数に制限されるデジタル制御ではDCOの変換利得を常に一定の目標値となるように調整する必要がある。
【0020】
これに対し、本発明に係るPLL回路は、前記発振回路を制御する基準デジタル値を任意のデジタル値に調整する基準値調整手段を備えている。この基準値調整手段は、例えば、任意のデジタル設定値を設定するデジタル値設定手段と、前記利得回路が出力するデジタル値からPLLの収束を検出する収束検出手段と、前記利得回路が出力するデジタル値と前記デジタル値設定手段が設定するデジタル値を比較する比較手段と、前記デジタル値設定手段が設定するデジタル値の逆数と前記位相比較器が出力するデジタル値を掛け合わせる第1の乗算器と、初期値としてデジタル値である“1”を保持するとともに、前記比較手段で検出する差分が所定の比較閾値を超えたことを示す差分検出信号と前記収束検出手段がPLLの収束を検出したことを示す収束検出信号との論理積信号をトリガにして前記第1の乗算器の出力を保持する保持手段と、前記利得回路の出力と前記保持手段が保持する値を掛け合わせる第2の乗算器とを備え、前記第2の乗算器の出力として得られるデジタル値を用いて前記発振回路の周波数制御を行なうように構成される。
【0021】
この構成においては、デジタル値である“1”を前記利得回路が出力するデジタル値に乗算した状態で一度収束動作を完了させ、続く最初の収束状態における前記利得回路出力の過渡的な収束値となるデジタル値を任意の設定値で除したデジタル値に前記過渡的な収束値であるデジタル値を乗算して、2度目の収束状態を得ることで、前記発振回路への制御デジタル値を該任意のデジタル設定値に収束させることができる。
【0022】
したがって、本発明によれば、PLLの系において、発振回路を制御するデジタル値の基準値を任意の設定値に調整することができ、その結果、発振回路の変換利得を所望の値に調整することが可能である。
【0023】
また、本発明に係るPLL回路は、位相比較器の後段にデジタル低域通過フィルタを配設するようにしてもよい。このデジタル低域通過フィルタは、位相比較器の出力に含まれる位相誤差並びに量子化誤差による雑音成分に帯域制限をかけることができ、発振回路の出力での帯域外雑音への影響を低減することができる。
【0024】
あるいは、前記基準値調整手段は、任意のデジタル設定値を設定するデジタル値設定手段と、前記利得回路が出力するデジタル値からPLLの収束を検出する収束検出手段と、前記利得回路が出力するデジタル値と前記デジタル値設定手段が設定するデジタル値を比較する比較手段と、前記デジタル値設定手段が設定するデジタル値の逆数と前記位相比較器が出力するデジタル値を掛け合わせる第1の乗算器と、初期値としてデジタル値である“1”を保持し、前記比較手段で検出する差分が所定の比較閾値を超えたことを示す差分検出信号と前記収束検出手段がPLLの収束を検出したことを示す収束検出信号との論理積信号をトリガにして前記第1の乗算器の出力を保持するとともに、前記差分検出信号の反転出力と前記収束検出信号との論理積信号により初期値“1”にリセットされる第1の保持手段と、初期値としてデジタル値である“1”を保持するとともに、前記差分検出信号の反転出力と前記収束検出信号との論理積信号をトリガにして、入力されるデジタル値を保持する第2の保持手段と、前記第1及び第2の保持手段の出力を掛け合わせる第2の乗算器と、前記位相比較器と同一の動作クロックをトリガにして、前記第2の乗算器が出力するデジタル値を保持するとともに、該デジタル値を前記第2の保持手段に入力する第3の保持手段と、前記利得回路の出力と前記第3の保持手段が出力する値を掛け合わせる第3の乗算器とを備え、前記第3の乗算器の出力として得られるデジタル値を用いて前記発振回路の周波数制御を行なうように構成される。
【0025】
この構成においては、デジタル値である“1”を前記利得回路が出力するデジタル値に乗算した状態で一度収束動作を完了させ、続く最初の収束状態では、発振回路単体での変換利得に変化がないと仮定し、発振周波数をfoとし、任意のデジタル設定値をAとすると、第3の乗算器及び発振回路での変換利得をfo/A [Hz/LSB]に調整することができる。
【0026】
収束状態では、前記利得回路が出力するデジタル値と前記デジタル値設定手段が設定するデジタル値の差分は比較回路における比較閾値以下となる。このため、第1の保持手段は前記差分検出信号の反転出力と前記収束検出信号との論理積信号により初期値“1”にリセットされるとともに、第2の保持手段及び第3の保持手段によって、第3の乗算器には同じデジタル値が入力される。
【0027】
また、電源電圧依存や温度依存などにより発振回路単体の変換利得が変化したときには、比較手段で検出する差分が所定の比較閾値を超えて、差分検出信号が再度出力されるとともに、利得回路の出力が収束すると収束検出手段が収束検出信号を出力するので、第1の保持手段は新たなデジタル値を保持することになる。つまり、第3の乗算器及び発振回路での変換利得は、再度調整が行なわれる。以降は、発振回路単体の変換利得に経時変化が生じる度に、同様の動作が繰り返し行なわれ、第3の乗算器及び発振回路での変換利得が適応的に調整されることになる。
【0028】
また、本発明に係るPLL回路は、デジタル値設定手段が設定するデジタル値で正規化された周波数変調成分に相当するデジタル信号を、前記発振回路を制御するデジタル信号に加算する手段をさらに備えて、発振回路に直接周波数変調を施すようにしてもよい。このような場合、無線通信装置が周波数変調を施している送信期間においても、第3の乗算器及び発振回路の変換利得を適応的に調整することができる。
【0029】
なお、利得回路は、可変利得又は固定利得のいずれで構成することも可能である。可変利得回路とした場合には、収束検出回路が位相比較器の出力の収束度合いを検出し、その収束度合いに応じて可変利得回路の利得を切り替えることで、高速ロックと収束後の低位相雑音特性の両方を実現する(ループ利得を大きくすると、誤差の小さい負帰還ループとなり、低位相雑音化を実現する。他方、ループ利得を小さくすることで、高速ロックを実現することができる)。
【0030】
また、本発明に係るPLL回路を適用することで、低位相雑音で且つ高速ロックを実現する無線通信装置を構成することができる。
【発明の効果】
【0031】
本発明によれば、DCOの変換利得が常に一定の目標値となるように調整して安定したPLL動作を実現することができる、優れたPLL回路を提供することができる。
【0032】
また、本発明によれば、DCOの変換利得を目標値に調整して、精度よくDCOに直接周波数変調を施すことができる、優れたPLL回路を提供することができる。
【0033】
また、本発明によれば、キャリブレーション期間を別途設けることなく(送受信動作と並行して)、経時変化に対するDCOの変換利得の調整を行なうことができる、優れたPLL回路を提供することができる。
【0034】
本発明によれば、PLLの系において、発振回路を制御するデジタル値の基準値を任意の値に調整することができ、その結果、発振回路の変換利得を所望の値に調整することが可能である。
【0035】
また、本発明に係るPLL回路は、デジタル・フィルタを備えて最適なループ帯域を設定することで、位相比較器で発生する位相誤差の影響を低減することができる。
【0036】
また、本発明によれば、PLLの系において、発振回路を制御するデジタル値の基準値を任意の値に調整することができ、電源電圧依存や温度依存などにより経時変化を有する発振回路の変換利得を所望の値に調整することができる。
【0037】
また、本発明によれば、PLL回路の高速ロック及び低雑音化の両特性の実現が可能であり、さらに精度よくDCOに直接周波数変調を施すことができる。このような場合、無線通信装置が周波数変調を施している送信期間においても、発振回路の変換利得を適応的に調整することができる。
【0038】
また、本発明に係るPLL回路を用いることによって、低位相雑音で且つ高速ロックを実現する無線通信装置を構成することができる。
【0039】
本発明のさらに他の目的、特徴や利点は、後述する本発明の実施形態や添付する図面に基づくより詳細な説明によって明らかになるであろう。
【発明を実施するための最良の形態】
【0040】
以下、図面を参照しながら本発明の実施形態について詳解する。
【0041】
図1には、本発明の一実施形態に係るデジタルPLL回路100の構成を示している。デジタルPLL回路100は、基本的には、入力デジタル値に応じて発振周波数を制御するDCO(Digitally Controlled Oscillator)102と、基準信号の周波数とDCO102の発振周波数との位相比較を行なう位相比較器101と、位相比較器101の出力を変換する可変利得回路103で構成される。
【0042】
位相比較器101は、基準信号と、DCO102の発振信号(RF OUT)との位相比較を行ない、基準信号の各周期において、デジタル値に変換された分周比及び発振信号の小数点表示されたクロック数の各累積加算値の減算処理を行なう。位相比較器101の出力は可変利得回路103で変換された後、DCO102の発振周波数を制御する制御電圧信号としてDCO102に帰還される。この帰還ループにより、RF OUTから入力基準信号の周波数の分周比倍された信号が出力される。すなわち、基準信号の各周期において累積加算される、発振周波数を基準信号の周波数で除して得られるデジタル値の分周比と、フィードバックされる発振信号の小数点表示されたクロック数の差分の微分が零になるようPLLのループが構成される。
【0043】
可変利得回路103は、PLLループ利得を可変させる回路であり、可変利得回路103の利得を小さく設定することによりループ利得は大きくなり、可変利得回路103の利得を大きく設定することによりループ利得は小さくなる。本実施形態では、収束検出回路105が位相比較器101の出力の収束度合いを検出し、収束検出信号106を出力する。そして、収束度合いに応じて可変利得回路103の利得を切り替えることで、高速ロックと収束後の低位相雑音特性の両方を実現する(ループ利得を大きくすると、誤差の小さい負帰還ループとなり、低位相雑音化を実現する。他方、ループ利得を小さくすることで、高速ロックを実現することができる)。
【0044】
図1に示したデジタルPLL回路100は、PLLの系において、DCO102を制御するデジタル値の基準値を任意に値に調整する手段を備えており、これによって、DCO102の変換利得を所望の値に調整することができる。この基準値調整手段は、図中の破線で囲った部分に相当する。以下、DCO102の変換利得を調整する仕組みについて説明する。
【0045】
参照番号104は、任意のデジタル値“A”を設定するデジタル値設定手段である。第1の乗算器111は、設定されたデジタル値“A”の逆数と可変利得回路103の出力“B”を乗算して、“B/A”を得る。
【0046】
収束検出回路105は、位相比較器101の出力が収束したことを検出すると、収束検出信号106を介して、収束動作が完了したことを示す“H”を比較回路107に送信する。
【0047】
比較回路107は、収束動作の完了に応答して、デジタル値設定手段104で設定した任意の設定値“A”と、可変利得回路103の出力であるデジタル値“B”との比較を行ない、その比較結果である差分検出信号109をAND回路に出力する。
【0048】
保持回路110は、フリップ・フロップなどで構成され、AND回路の出力信号をトリガにして、第1の乗算器111の出力であるデジタル値“B/A”を保持する。
【0049】
第2の乗算器108は、可変利得回路103の出力であるデジタル値“B”を保持回路110に保持されているデジタル値“B/A”と乗算して、DCO102への制御信号“B2/A”を得る。
【0050】
保持回路110の初期値として、デジタル数値である“1”が保持されている。したがって、第2の乗算器108では、可変利得回路103の出力“B”に“1”が掛け合わされる条件下で、当該デジタルPLL回路100の最初の収束動作が進行する。
【0051】
次に、可変利得回路103の出力“B”があるデジタル値に収束したとき、収束検出回路105は、収束検出信号106を介して、収束動作が完了したこと示す“H”を送信する。比較回路107は、任意の設定値“A”と可変利得回路103の出力であるデジタル値の収束値“B”との比較を行ない、その差分がある比較閾値以上であった場合には、差分検出信号109を介して、“H”を出力する。そして、収束検出信号106と差分検出信号109とのAND出力が、保持回路110に送信される。
【0052】
保持回路110は、フリップ・フロップなどで構成され、このAND出力信号をトリガ信号にして、デジタル設定値“A”の逆数と可変利得回路103の出力であるデジタル値“B”を掛け合わせる第1の乗算器111の出力であるデジタル値“B/A”を保持する(前述)。つまり、可変利得回路103の出力があるデジタル値“B”に収束したときに、デジタル値設定手段104の任意のデジタル設定値“A”との差分が比較閾値以上であれば、第1の乗算器111の出力である“B/A”が保持回路110に保持され、第2の乗算器108に入力される。よって、DCO102の入力(第2の乗算器108の出力)は、“B”から“B2/A”に変化する、
【0053】
ここで、DCO102単体の変換利得に変化がないと仮定すると、その発振周波数fo[Hz]を一定に制御するPLL回路内では、DCO102に入力される制御信号のデジタル値“B2/A”は必ず“B”に収束する(DCO102単体の変換利得はfo/Bと一定であるため、出力周波数をfoに制御するPLL動作では、その入力が必ず“B”に収束する)。また、保持回路110には“B/A”が保持されている状態、つまり、第2の乗算器108で“B/A”が乗算されている状態で、第2の乗算器108の出力が“B2/A”から“B”に収束するので、第2の乗算器108の入力は、“B”から“A”に収束することになる。よって、“B/A”が乗算される第2の乗算器108の入力“B”を任意の設定値“A”に収束させることができ、第2の乗算器108及びDCO102での変換利得を、fo/A[Hz/LSB]に調整することが可能である。
【0054】
すなわち、図1に示したデジタルPLL回路100では、まず、DCO102の前段に位置する乗算器に、デジタル値である“1”を入力した状態で一度収束動作を完了させる。続いて、最初の収束状態でのDCO102の制御デジタル値を任意の設定値で除したデジタル値をDCO102の前段に位置する乗算器に切り替えて入力することで、2度目の収束状態でのDCO102の制御デジタル値を任意の設定値に収束させる。よって、PLLの系において、DCO102を制御するデジタル値の基準値を任意の値に調整することができ、その結果、DCO102の変換利得を所望の値に調整することが可能である。
【0055】
図2には、本発明の他の実施形態に係るデジタルPLL回路100−2の構成を示している。これは、図1に示したデジタルPLL回路100の構成に加え、位相比較器101及びDCO回路102の間にデジタル低域通過フィルタ(LPF)112を備えている。これにより、位相比較器101の出力に含まれる位相誤差並びに量子化誤差による雑音成分に帯域制限をかけることができ、DCO回路102出力での帯域外雑音への影響を低減することができる。また、デジタル・フィルタであることから、カットオフ周波数を比較的容易に変更することができるため、複数の無線システムを共用するリコンフィギャラブル(再構成可能)RFに適合することができる構成であると思料する。
【0056】
図3には、図2に示したデジタルPLL回路100−2における設定値“A”を“68”に設定した際のシミュレーション結果の一例を示している。同図におけるX、Y、Zは、デジタルPLL回路100−2における可変利得回路103の出力、保持回路110の出力、発振回路102の入力のそれぞれに相当する。
【0057】
発振回路102に入力する制御デジタル値を調整する前(すなわち初期状態)では、保持回路110の出力Yは“1”に設定されており、X及びZは同じ値(約63.2)に収束する。
【0058】
続いて、可変利得回路103の出力Xが収束した時点で、保持回路110の出力Yは0.93(=63.2/68)に切り替わり、発振回路102への入力Zは調整前と等価な値である約63.2に、そして、可変利得回路103の出力Xは手段104により設定されるデジタル値である68に収束する様子が、シミュレーションでも確認することができる。
【0059】
図4には、本発明の他の実施形態に係るデジタルPLL回路200の構成を示している。デジタルPLL回路200は、基本的には、入力デジタル値に応じて発振周波数を制御するDCO202と、基準信号の周波数とDCO202の発振周波数との位相比較を行なう位相比較器201と、位相比較器201の出力を変換する可変利得回路203で構成される。
【0060】
位相比較器201は、基準信号と、DCO202の発振信号(RF OUT)との位相比較を行ない、基準信号の各周期において、デジタル値に変換された分周比及び発振信号の小数点表示されたクロック数の各累積加算値の減算処理を行う。位相比較器201の出力は可変利得回路203で変換された後、DCO202の発振周波数を制御する制御電圧信号としてDCO202に帰還される。この帰還ループにより、RF OUTから入力基準信号の周波数の分周比倍された信号が出力される。すなわち、基準信号の各周期において累積加算される、発振周波数を基準信号の周波数で除して得られるデジタル値の分周比と、フィードバックされる発振信号の小数点表示されたクロック数の差分の微分が零になるようPLLのループが構成される。
【0061】
図4に示したデジタルPLL回路200は、PLLの系において、DCO202を制御するデジタル値の基準値を任意の値に調整する手段を備えており、これによって、DCO202の変換利得を所望の値に調整することができる。この基準値調整手段は、図中の破線で囲った部分に相当する。以下、DCO202の変換利得を調整する仕組みについて説明する。
【0062】
参照番号204は、任意のデジタル値“A”を設定するデジタル値設定手段である。第1の乗算器213は、設定されたデジタル値“A”の逆数と可変利得回路203の出力を乗算する。
【0063】
収束検出回路205は、位相比較器201の出力が収束したことを検出すると、収束検出信号206を介して、収束動作が完了したことを示す“H”を比較回路207に送信する。
【0064】
比較回路207は、収束動作の完了に応答して、デジタル値設定手段204で設定した任意の設定値“A”と、可変利得回路203の出力であるデジタル値との比較を行ない、その比較結果である差分検出信号212を出力する。
【0065】
第1の保持回路208、第2の保持回路209、並びに第3の保持回路214は、フリップ・フロップなどで構成される。
【0066】
第1の保持回路208は、比較回路207の比較結果である差分検出信号212と、収束検出回路205の収束検出結果である収束検出信号206のAND出力をトリガにして、第1の乗算器213の出力であるデジタル値を保持する。また、差分検出信号212の反転信号と収束検出信号206のAND出力は、第1の保持回路208のリセット信号になる。第1の保持回路208が保持するデジタル値は、第2の乗算器210に出力される。
【0067】
第2の保持回路209は、差分検出信号212の反転信号と収束検出信号206のAND出力をトリガにして、第3の保持回路214が保持するデジタル値を保持する。第2の保持回路209が保持するデジタル値は、第2の乗算器210に出力される。
【0068】
第2の乗算器は、第1の保持回路208と第2の保持回路209がそれぞれ保持するデジタル値を掛け合わせる。そして、第3の保持回路214は、位相比較器201における位相比較と同じタイミングとなる動作クロックをトリガにして、第2の乗算器210の出力を保持する。
【0069】
第3の乗算器211は、可変利得回路203の出力であるデジタル値を第3の保持回路214に保持されているデジタル値と乗算して、DCO202への制御信号を得る。
【0070】
第1の保持回路208及び第2の保持回路209の初期値として、デジタル数値である“1”が保持されている。このため、第2の乗算器210では、第1の保持回路208及び第2の保持回路209の出力である“1”同士が掛け合わされ、第2の乗算器210出力である“1”が第3の乗算器211に入力される条件下でPLLの最初の収束動作が進行する。
【0071】
次に、可変利得回路203の出力があるデジタル値“B”に収束すると、収束検出回路205は、収束検出信号206を介して、収束動作が完了したこと示す“H”を送信する。比較回路207では、任意の設定値“A”と可変利得回路203の出力であるデジタル値の収束値“B”との比較が行なわれる。
【0072】
デジタル値“A”と“B”の差分がある閾値以上となったとき、比較回路207から差分検出信号212を介して“H”が送信され、さらに収束検出信号206と差分検出信号212とのAND出力が、第1の保持回路208に送信される。第1の保持回路208は、このAND出力信号をトリガ信号にして、設定値“A”の逆数と可変利得回路203の出力であるデジタル値を掛け合わせる第1の乗算器213の出力であるデジタル値を保持する。つまり、可変利得回路203の出力があるデジタル値“B”に収束し、且つ、任意のデジタル値“A”を設定する手段204の設定値“A”との差分がある閾値以上となったときに、第1の乗算器213の出力である“B/A”が第1の保持回路208に保持され、第2の乗算器210に入力される。
【0073】
PLLの最初の収束状態では、第2の保持回路209には初期値の“1”が保持されたままである。したがって、第1の保持回路208及び第2の保持回路209の出力を掛け合わせる第2の乗算器210の出力は“B/A”となり、第3の乗算器211には“B/A”が入力される。
【0074】
ここで、発振回路202単体の変換利得に変化がないと仮定すると、発振周波数fo[Hz]が一定であれば、発振回路202の入力は必ず“B”に収束する(同上)。よって、“B/A”が乗算される第3の乗算器211の入力を設定値“A”に収束させることができ、第3の乗算器211及び発振回路202での変換利得をfo/A [Hz/LSB]に調整することが可能となる。
【0075】
このような収束状態では、可変利得回路203から出力されるデジタル値は“A”、すなわち、比較回路207で比較されるデジタル値はともに“A”になる。このため、その差分は比較閾値以下になり、比較回路207は、差分検出信号212を介して“L”を出力する。この差分検出信号212の反転信号と収束検出信号206のAND出力により、第1の保持回路208は“1”が保持される状態にリセットされる。一方、第2の保持回路209は、このAND出力をトリガ信号にして、第2の乗算器210の出力“B/A”を保持している第3の保持回路214の出力を保持する。よって、第2の乗算器210の出力には、第1の保持回路208の出力である“1”と第2の保持回路209の出力である“B/A”を掛け合わせた“B/A”が出力される。
【0076】
なお、第1の保持回路208のリセットと第2の保持回路209の保持するタイミングにずれがある場合に、第2の乗算器210の出力にグリッチを発生させる懸念がある。このため、第3の保持回路214によるリタイミング機能を設けることで、グリッチを生じることなく切り替えることが可能である。第3の保持回路214のトリガ信号としては、位相比較器201の処理に用いている動作クロックと等価なものを用いることが好ましい。
【0077】
発振回路202単体の変換利得に経時変化がなければ、上述した収束状態が維持される。一方、電源電圧依存や温度依存などにより発振回路202単体の変換利得がfo/B[Hz/LSB]からfo/C[Hz/LSB]に変化した場合には、発振回路202の入力デジタル値は“B”から“C”に変化し、第3の乗算器211の入力は“A”から“AC/B”に変化する。さらに、比較回路207は、比較の結果、この差分が閾値以上となる変化である場合には、差分検出信号212を介して再度“H”を送信する。また、可変利得回路203の出力が“AC/B”に収束すると、収束検出回路205は、収束検出信号206を介して“H”を送信する。差分検出信号212と収束検出信号206とのAND出力をトリガ信号として、第1の保持回路208には、第1の乗算器213の出力となる“C/B”が保持される。
【0078】
よって、第2の乗算器210の出力には、第1の保持回路208に保持された“C/B”と第2の保持回路209に保持された“B/A”を掛け合わせた“C/A”が出力される。PLLの収束動作により、発振回路202の入力が最終的に“C”に収束することで、“C/A”が乗算される第3の乗算器211の入力を設定値“A”に収束させることができる。つまり、第3の乗算器211及び発振回路202での変換利得は、再度、fo/A[Hz/LSB]に調整することが可能である。
【0079】
以降、発振回路202単体の変換利得に経時変化が生じる度に、上記と同様の動作が繰り返し行なわれ、第3の乗算器211及び発振回路202での変換利得がfo/A[Hz/LSB]になるように適応的に調整される。
【0080】
なお、同図に示した構成は、上述の動作を行うための一例であり、同一の動作をさせるためのさまざまな改変が可能であることは言うまでもない。
【0081】
図5には、本発明のさらに他の実施形態に係るデジタルPLL回路200−2の構成を示している。これは、図4に示したデジタルPLL回路200の構成に加え、位相比較器201及びDCO回路202の間にデジタル低域通過フィルタ(LPF)215を備えている。これにより、位相比較器201の出力に含まれる位相誤差並びに量子化誤差による雑音成分に帯域制限をかけることができ、DCO回路202出力での帯域外雑音への影響を低減することができる。また、デジタル・フィルタであることから、カットオフ周波数を比較的容易に変更することができるため、複数の無線システムを共用するリコンフィギャラブル(再構成可能)RFに適合することができる構成であると思料する。
【0082】
図6には、図5に示したデジタルPLL回路200−2における設定値“A”を“68”に設定した際のシミュレーション結果の一例を示している。同図におけるX、Y、Zは、デジタルPLL回路200−2における可変利得回路203の出力、第3の保持回路214の出力、発振回路202の入力のそれぞれに相当する。発振回路202に経時変化が発生したときに、可変利得回路203の出力Xが手段104により設定されるデジタル値である68に再度収束することが、シミュレーションでも確認することができる。
【0083】
図7には、本発明のさらに他の実施形態に係るデジタルPLL回路200−3の構成を示している。これは、図5に示したデジタルPLL回路200−2の構成に加え、収束度合いに応じて可変利得回路203の利得を可変させる構成を備えている。
【0084】
可変利得回路203は、PLLループ利得を可変させる回路であり、可変利得回路203の利得を小さく設定することによりループ利得は大きくなり、可変利得回路203の利得を大きく設定することによりループ利得は小さくなる(ループ利得を大きくすると、誤差の小さい負帰還ループとなり、低位相雑音化を実現する。他方、ループ利得を小さくすることで、高速ロックを実現することができる)。
【0085】
収束の初期段階では、ループ利得を小さく、高速に収束するように可変利得回路203の利得を設定する。そして、収束が完了する段階では、ループ利得を大きく、低雑音化されるように可変利得回路203の利得を調整する。これにより、高速ロック及び低位相雑音の両特性を実現することが可能となる。
【0086】
また、図8には、本発明のさらに他の実施形態に係るデジタルPLL回路200−4の構成を示している。これは、図7に示したデジタルPLL回路200−3の構成に加え、第3の乗算器211の入力における発振回路202を制御するためのデジタル値に、周波数変調信号成分216に相当するデジタル値を加算するための加算器217を設けている。また、発振回路202を制御するためのデジタル値と周波数変調信号成分216に相当するデジタル値の基準を揃えるために、周波数変調信号成分216に、任意のデジタル値“A”を設定する手段204から設定値“A”の情報を与え、正規化を行なっている。これにより、発振回路202に直接周波数変調を施すことが可能になる。また、可変利得回路203の出力に周波数変調成分が含まれないように、位相比較器101において、検出される周波数変調成分をキャンセルするよう処理しておく。
【0087】
このような場合、周波数変調を施している送信期間においても、第3の乗算器211及び発振回路202での変換利得がfo/A[Hz/LSB]になるように適応的に調整される。
【0088】
ここまで、発振回路の変換利得が常に一定の目標値となるように調整して安定したPLL動作を実現するPLL回路について説明してきた。図1、図2、図4、図5、図7、図8などに示したPLL回路を適用することで、低位相雑音で且つ高速ロックを実現する無線通信装置を構成することができる。これらのデジタルPLL回路を搭載することができる無線通信装置の構成例を図9に示しておく。
【産業上の利用可能性】
【0089】
以上、特定の実施形態を参照しながら、本発明について詳解してきた。しかしながら、本発明の要旨を逸脱しない範囲で当業者が該実施形態の修正や代用を成し得ることは自明である。
【0090】
本発明は、例えばCDMA方式のように送受信動作を同時に行なう通信システムの通信装置に好適に適用することができるが、勿論、送受信系が間欠的に動作するTDMAなど他の方式の通信システムにも適用することができる。
【0091】
本発明に係るPLL回路を適用することで、低位相雑音で且つ高速ロックを実現する無線通信装置を構成することができる。
【0092】
本明細書では、デジタルPLL回路を無線通信端末において搬送波周波数の周波数及び位相を追従(ロック)させるために使用する場合を例にとって説明してきたが、本発明の要旨はこれに限定されるものではない、デジタルPLL回路の多くはその出力がクロックとして利用されるが、無線通信端末以外にも、デジタルテレビやAVアンプなどに用いられるIEEE1394、HDMI(High Definition Multimedia Interface)などのデジタル・インターフェースで伝送されたクロックの再生に適用することができる。
【0093】
要するに、例示という形態で本発明を開示してきたのであり、本明細書の記載内容を限定的に解釈するべきではない。本発明の要旨を判断するためには、特許請求の範囲を参酌すべきである。
【図面の簡単な説明】
【0094】
【図1】図1は、本発明の一実施形態に係るデジタルPLL回路100の構成を示した図である。
【図2】図2は、本発明の他の実施形態に係るデジタルPLL回路100−2の構成を示した図である。
【図3】図3は、図2に示したデジタルPLL回路100−2における設定値“A”を“68”に設定した際のシミュレーション結果の一例を示した図である。
【図4】図4は、本発明の他の実施形態に係るデジタルPLL回路200の構成を示した図である。
【図5】図5は、本発明のさらに他の実施形態に係るデジタルPLL回路200−2の構成を示した図である。
【図6】図6は、図5に示したデジタルPLL回路200−2における設定値“A”を“68”に設定した際のシミュレーション結果の一例を示した図である。
【図7】図7は、本発明のさらに他の実施形態に係るデジタルPLL回路200−3の構成を示した図である。
【図8】図8は、本発明のさらに他の実施形態に係るデジタルPLL回路200−4の構成を示した図である。
【図9】図9は、本発明に係るデジタルPLL回路を搭載する無線通信装置の構成例を示した図である。
【図10】図10は、DCOを用いたAll−Digital PLL回路の構成例を示した図である。
【図11】図11は、DCOの変換利得の調整を行なう構成例を示した図である。
【図12】図12は、キャリブレーション期間においてDCOの変換利得調整を行なう処理手順を示したフローチャートである。
【図13】図13は、キャリブレーション期間においてDCOの変換利得調整を行なう動作タイミング・チャートを示した図である。
【符号の説明】
【0095】
100、100−2…デジタルPLL回路
101…位相比較器
102…デジタル制御発振回路(DCO)
103…可変利得回路
104…デジタル値設定手段
105…収束検出回路
106…収束検出信号
107…比較回路
108…第2の乗算器
109…差分検出信号
110…保持回路
111…第1の乗算器
112…デジタル低域通過フィルタ
200、200−2、200−3、200−4…デジタルPLL回路
201…位相比較器
202…デジタル制御発振回路(DCO)
203…可変利得回路
204…デジタル値設定手段
205…収束検出回路
206…収束検出信号
207…比較回路
208…第1の保持回路
209…第2の保持回路
210…第2の乗算器
211…第3の乗算器
212…差分検出信号
213…第1の乗算器
214…第3の保持回路
215…デジタル低域通過フィルタ
216…周波数変調信号成分
217…加算器
【特許請求の範囲】
【請求項1】
デジタル値を用いて制御される発振回路を持つPLL回路であって、
基準信号の各周期において、デジタル値に変換された分周比及び発振信号の小数点表示された各累積加算値の比較を行なう位相比較器と、
前記位相比較器と前記発振回路の間に配設され、前記位相比較器の出力を変換して前記発振回路を制御する基準デジタル値を生成する利得回路と、
前記発振回路を制御する基準デジタル値を任意のデジタル値に調整する基準値調整手段と、
を具備することを特徴とするPLL回路。
【請求項2】
前記基準値調整手段は、前記位相比較器の出力が収束したときの前記利得回路が出力する基準デジタル値に対し、該基準デジタル値に任意のデジタル設定値で除した値を乗算して、前記発振回路の変換利得を該任意のデジタル設定値に調整する、
ことを特徴とする請求項1に記載のPLL回路。
【請求項3】
前記基準値調整手段は、デジタル値である“1”を前記利得回路が出力する基準デジタル値に乗算した状態で一度収束動作を完了させ、続く最初の収束状態での基準デジタル値を任意の設定値で除したデジタル値を基準デジタル値に乗算して、2度目の収束状態での前記発振回路への基準デジタル値を該任意のデジタル設定値に収束させる、
ことを特徴とする請求項1に記載のPLL回路。
【請求項4】
前記基準値調整手段は、
任意のデジタル設定値を設定するデジタル値設定手段と、
前記利得回路が出力するデジタル値からPLLの収束を検出する収束検出手段と、
前記利得回路が出力するデジタル値と前記デジタル値設定手段が設定するデジタル値を比較する比較手段と、
前記デジタル値設定手段が設定するデジタル値の逆数と前記位相比較器が出力するデジタル値を掛け合わせる第1の乗算器と、
初期値としてデジタル値である“1”を保持するとともに、前記比較手段で検出する差分が所定の比較閾値を超えたことを示す差分検出信号と前記収束検出手段がPLLの収束を検出したことを示す収束検出信号との論理積信号をトリガにして前記第1の乗算器の出力を保持する保持手段と、
前記利得回路の出力と前記保持手段が出力する値を掛け合わせる第2の乗算器と、
を備え、
前記第2の乗算器の出力として得られるデジタル値を用いて前記発振回路の周波数制御を行なう、
ことを特徴とする請求項1に記載のPLL回路。
【請求項5】
前記位相比較器と前記発振回路の間にデジタル低域通過フィルタを配設する、
ことを特徴とする請求項2乃至4のいずれかに記載のPLL回路。
【請求項6】
前記基準値調整手段は、前記発振回路単体での変換利得に経時変化が生じる度に、前記位相比較器の出力が収束したときの前記利得回路が出力する基準デジタル値に対し、該基準デジタル値に任意のデジタル設定値で除した値を乗算して、前記発振回路の変換利得を該任意のデジタル設定値に調整する動作を行なう、
ことを特徴とする請求項1に記載のPLL回路。
【請求項7】
前記基準値調整手段は、
任意のデジタル設定値を設定するデジタル値設定手段と、
前記利得回路が出力するデジタル値からPLLの収束を検出する収束検出手段と、
前記利得回路が出力するデジタル値と前記デジタル値設定手段が設定するデジタル値を比較する比較手段と、
前記デジタル値設定手段が設定するデジタル値の逆数と前記位相比較器が出力するデジタル値を掛け合わせる第1の乗算器と、
初期値としてデジタル値である“1”を保持し、前記比較手段で検出する差分が所定の比較閾値を超えたことを示す差分検出信号と前記収束検出手段がPLLの収束を検出したことを示す収束検出信号との論理積信号をトリガにして前記第1の乗算器の出力を保持するとともに、前記差分検出信号の反転出力と前記収束検出信号との論理積信号により初期値“1”にリセットされる第1の保持手段と、
初期値としてデジタル値である“1”を保持するとともに、前記差分検出信号の反転出力と前記収束検出信号との論理積信号をトリガにして、入力されるデジタル値を保持する第2の保持手段と、
前記第1及び第2の保持手段の出力を掛け合わせる第2の乗算器と、
前記位相比較器と同一の動作クロックをトリガにして、前記第2の乗算器が出力するデジタル値を保持するとともに、該デジタル値を前記第2の保持手段に入力する第3の保持手段と、
前記利得回路の出力と前記第3の保持手段が出力する値を掛け合わせる第3の乗算器と、
を備え、
前記第3の乗算器の出力として得られるデジタル値を用いて前記発振回路の周波数制御を行なう、
ことを特徴とする請求項1に記載のPLL回路。
【請求項8】
前記位相比較器と前記発振回路の間にデジタル低域通過フィルタを配設する、
ことを特徴とする請求項6又は7のいずれかに記載のPLL回路。
【請求項9】
前記利得回路は可変利得回路であり、前記収束検出手段が検出する前記位相比較器の出力の収束度合いに応じて前記可変利得回路の利得を切り替える、
ことを特徴とする請求項4又は7のいずれかに記載のPLL回路。
【請求項10】
前記デジタル値設定手段が設定するデジタル値で正規化された周波数変調成分に相当するデジタル信号を、前記発振回路を制御するデジタル信号に加算する手段をさらに備える、
ことを特徴とする請求項7に記載のPLL回路。
【請求項11】
請求項1乃至10のいずれかに記載のPLL回路を備える、
ことを特徴とする無線通信装置。
【請求項1】
デジタル値を用いて制御される発振回路を持つPLL回路であって、
基準信号の各周期において、デジタル値に変換された分周比及び発振信号の小数点表示された各累積加算値の比較を行なう位相比較器と、
前記位相比較器と前記発振回路の間に配設され、前記位相比較器の出力を変換して前記発振回路を制御する基準デジタル値を生成する利得回路と、
前記発振回路を制御する基準デジタル値を任意のデジタル値に調整する基準値調整手段と、
を具備することを特徴とするPLL回路。
【請求項2】
前記基準値調整手段は、前記位相比較器の出力が収束したときの前記利得回路が出力する基準デジタル値に対し、該基準デジタル値に任意のデジタル設定値で除した値を乗算して、前記発振回路の変換利得を該任意のデジタル設定値に調整する、
ことを特徴とする請求項1に記載のPLL回路。
【請求項3】
前記基準値調整手段は、デジタル値である“1”を前記利得回路が出力する基準デジタル値に乗算した状態で一度収束動作を完了させ、続く最初の収束状態での基準デジタル値を任意の設定値で除したデジタル値を基準デジタル値に乗算して、2度目の収束状態での前記発振回路への基準デジタル値を該任意のデジタル設定値に収束させる、
ことを特徴とする請求項1に記載のPLL回路。
【請求項4】
前記基準値調整手段は、
任意のデジタル設定値を設定するデジタル値設定手段と、
前記利得回路が出力するデジタル値からPLLの収束を検出する収束検出手段と、
前記利得回路が出力するデジタル値と前記デジタル値設定手段が設定するデジタル値を比較する比較手段と、
前記デジタル値設定手段が設定するデジタル値の逆数と前記位相比較器が出力するデジタル値を掛け合わせる第1の乗算器と、
初期値としてデジタル値である“1”を保持するとともに、前記比較手段で検出する差分が所定の比較閾値を超えたことを示す差分検出信号と前記収束検出手段がPLLの収束を検出したことを示す収束検出信号との論理積信号をトリガにして前記第1の乗算器の出力を保持する保持手段と、
前記利得回路の出力と前記保持手段が出力する値を掛け合わせる第2の乗算器と、
を備え、
前記第2の乗算器の出力として得られるデジタル値を用いて前記発振回路の周波数制御を行なう、
ことを特徴とする請求項1に記載のPLL回路。
【請求項5】
前記位相比較器と前記発振回路の間にデジタル低域通過フィルタを配設する、
ことを特徴とする請求項2乃至4のいずれかに記載のPLL回路。
【請求項6】
前記基準値調整手段は、前記発振回路単体での変換利得に経時変化が生じる度に、前記位相比較器の出力が収束したときの前記利得回路が出力する基準デジタル値に対し、該基準デジタル値に任意のデジタル設定値で除した値を乗算して、前記発振回路の変換利得を該任意のデジタル設定値に調整する動作を行なう、
ことを特徴とする請求項1に記載のPLL回路。
【請求項7】
前記基準値調整手段は、
任意のデジタル設定値を設定するデジタル値設定手段と、
前記利得回路が出力するデジタル値からPLLの収束を検出する収束検出手段と、
前記利得回路が出力するデジタル値と前記デジタル値設定手段が設定するデジタル値を比較する比較手段と、
前記デジタル値設定手段が設定するデジタル値の逆数と前記位相比較器が出力するデジタル値を掛け合わせる第1の乗算器と、
初期値としてデジタル値である“1”を保持し、前記比較手段で検出する差分が所定の比較閾値を超えたことを示す差分検出信号と前記収束検出手段がPLLの収束を検出したことを示す収束検出信号との論理積信号をトリガにして前記第1の乗算器の出力を保持するとともに、前記差分検出信号の反転出力と前記収束検出信号との論理積信号により初期値“1”にリセットされる第1の保持手段と、
初期値としてデジタル値である“1”を保持するとともに、前記差分検出信号の反転出力と前記収束検出信号との論理積信号をトリガにして、入力されるデジタル値を保持する第2の保持手段と、
前記第1及び第2の保持手段の出力を掛け合わせる第2の乗算器と、
前記位相比較器と同一の動作クロックをトリガにして、前記第2の乗算器が出力するデジタル値を保持するとともに、該デジタル値を前記第2の保持手段に入力する第3の保持手段と、
前記利得回路の出力と前記第3の保持手段が出力する値を掛け合わせる第3の乗算器と、
を備え、
前記第3の乗算器の出力として得られるデジタル値を用いて前記発振回路の周波数制御を行なう、
ことを特徴とする請求項1に記載のPLL回路。
【請求項8】
前記位相比較器と前記発振回路の間にデジタル低域通過フィルタを配設する、
ことを特徴とする請求項6又は7のいずれかに記載のPLL回路。
【請求項9】
前記利得回路は可変利得回路であり、前記収束検出手段が検出する前記位相比較器の出力の収束度合いに応じて前記可変利得回路の利得を切り替える、
ことを特徴とする請求項4又は7のいずれかに記載のPLL回路。
【請求項10】
前記デジタル値設定手段が設定するデジタル値で正規化された周波数変調成分に相当するデジタル信号を、前記発振回路を制御するデジタル信号に加算する手段をさらに備える、
ことを特徴とする請求項7に記載のPLL回路。
【請求項11】
請求項1乃至10のいずれかに記載のPLL回路を備える、
ことを特徴とする無線通信装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【公開番号】特開2009−94582(P2009−94582A)
【公開日】平成21年4月30日(2009.4.30)
【国際特許分類】
【出願番号】特願2007−260394(P2007−260394)
【出願日】平成19年10月3日(2007.10.3)
【出願人】(000002185)ソニー株式会社 (34,172)
【Fターム(参考)】
【公開日】平成21年4月30日(2009.4.30)
【国際特許分類】
【出願日】平成19年10月3日(2007.10.3)
【出願人】(000002185)ソニー株式会社 (34,172)
【Fターム(参考)】
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