【課題】プログラマブルロジックデバイス上またはこれと結合して設けられるクロックデータリカバリ回路の提供
【解決手段】プログラマブルロジックデバイス（“ＰＬＤ”）が多数のＣＤＲシグナリングプロトコルのうちの任意のものによって交信することを可能にするため、このＰＬＤにプログラマブルクロックデータ復元（“ＣＤＲ”）回路を装備する。ＣＤＲ回路は、ＰＬＤ内に内蔵するか、完全あるいは部分的に独立した集積回路とすることができる。この回路は、ＣＤＲ入力、ＣＤＲ出力、またはそれらの両方を行うことができる。ＣＤＲ機能は、例えば非ＣＤＲ低電圧作動シグナリング（“ＬＶＤＳ”）等のその他の非ＣＤＲシグナリング機能と組合わせて提供することができる。この回路は、大規模なシステムの一部とすることができる。 （もっと読む）

【課題】基準信号に位相同期した信号を出力する位相同期発振器に関し、定常位相誤差を任意に制御可能とする。
【解決手段】位相比較出力部１とローパスフィルタ２と電圧制御発振器３とを含み、基準周波数ｆｒの信号位相に、電圧制御発振器３の出力周波数ｆｏｕｔの信号又は分周器４により分周した信号を比較周波数ｆｐの信号として位相同期化させる位相同期発振器に於いて、基準周波数ｆｒの信号と比較周波数ｆｐの信号との位相比較を行う位相比較出力部１のチャージポンプの出力信号をローパスフィルタ２に入力し、そのローパスフィルタ２の入力端子に、電圧Ｖｃｃを印加する為の第１の可変抵抗５と、アースに接続する為の第２の可変抵抗６との何れか一方又は両方を接続した構成を有するものである。 （もっと読む）

【課題】簡単な構成により高精度な発振位相（周波数）で同期発振と自走発振の切り替え制御を可能とし、正常な同期発振状態及び自走発振状態でアラームを発生しないアラーム回路を備える位相同期回路を提供する。
【解決手段】電圧制御発振器６の出力と同期クロックとの位相を比較する位相比較器２に供給電源をオンオフする電源制御回路１０を設けるとともに、ループフィルタ４の出力に電圧制御発振器６の自走発振用の電圧を印加する電圧発生回路８を備える。電源制御回路１０の電源のオンオフ制御により電圧制御発振器６の同期発振と自走発振の切り替えが可能である。また位相比較器２の出力に閾値により異常を検出するアラーム回路の３を備える。位相同期動作の異常時にアラーム回路３はアラームを出力するが、前記電源制御回路１０で電源供給をオフ状態に切り替え、電圧制御発振器を自走発振の動作にするとアラームはノーマルに戻る。 （もっと読む）

【課題】ループフィルタを構成するＭＯＳトランジスタのリーク電流による電圧制御発振回路のコントロール電圧の変動を防止し、回路面積の縮小が図られたＰＬＬ回路を提供する。
【解決手段】
ループフィルタの電圧をサンプリングし保持するサンプル・ホールド回路と、そのサンプル・ホールド回路により保持された保持電圧とループフィルタの電圧を比較する演算増幅器と、比較結果によりループフィルタから漏洩したリーク電流を補償するリーク電流補償経路を備え、ループフィルタを構成するＭＯＳ容量のゲート酸化膜をサンプル・ホールド回路を構成するＭＯＳ容量のゲート酸化膜よりも薄いものを用いる。 （もっと読む）

【課題】イコライザやＰＬＬ等の回路をデジタル化し、比較的低い周波数の動作クロックを使用しながら高い位相時間分解能を有するデータ再生、クロック再生回路を提供する。
【解決手段】Ｎ本のクロックを生成する多層クロック生成手段８と、２値化手段６と、２値化信号をＮ本の多層クロックのそれぞれでサンプリングするサンプリング手段１０と、Ｎ本のサンプリング信号を周期Ｔ１毎にＮビットのデータとして出力するシリアル−パラレル変換手段１１と、波形等価処理を行う等価処理手段５と、前記Ｎビットの等価データを１ビットシリアルの等価信号に変換するパラレル−シリアル変換手段１２と、前記Ｎビットの等価データからＮビットの再生クロックデータを出力するデジタルＰＬＬ手段１３と、前記Ｎビットの再生クロックデータを１ビットシリアルの再生クロック信号に変換するパラレル−シリアル変換手段１４とから構成される。 （もっと読む）

【課題】カウント値を維持した後で出力するカウンタ及び該カウンタを備える位相固定ループを提供する。
【解決手段】選択部及びカウント部を備えるカウンタ。選択部は、所定の選択信号に応答して、クロック信号またはホールド信号を選択して出力する。カウント部は、クロック信号をカウントし、ホールド信号に応答してクロック信号をカウントしたクロック数を維持した後に、維持したクロック数を出力する。これにより、伝搬遅延時間に関係なく安定的にカウント値を出力しうる。 （もっと読む）

【課題】安定した通信処理を可能にする半導体集積装置を提供する。
【解決手段】例えば、フロントエンド回路の内部回路であり、ＰＬＬ回路等の基準発振信号を生成するディジタル制御水晶発振回路内に、基準周波数を調整するためのバラクタダイオードＰＮ＿ＶＤ１を内蔵する。ＰＮ＿ＶＤ１は、所謂ＳＯＩ構造を備えた半導体層ＤＦに形成し、埋め込み絶縁層ＩＳ１から順に、ｎ⁻型半導体領域（Ｎ⁻）、ｐ型半導体領域（Ｐ）、ｎ^＋型半導体領域（Ｎ^＋）の構造とし、この（Ｎ^＋）に周波数調整ノードとなるカソードノードＣＤを接続する。また、ｎ^＋型半導体領域（Ｎ^＋）の両側には、（Ｐ）に接続するｐ^＋型半導体領域（Ｐ^＋）を形成し、この（Ｐ^＋）に、グラウンド電圧ＧＮＤが印加されるアノードノードＡＤを接続する。これによって、半導体基板ＳＵＢからＩＳ１を介して周波数調整ノードに伝達するノイズを抑えることが可能となる。 （もっと読む）

【課題】従来の周波数補正機能を確保しつつ、制御感度又は変調感度が製造ばらつきや温度又は電源電圧等の変動による影響を受けることがない周波数シンセサイザを提供する。
【解決手段】ＶＣＯ５に複数の制御電圧Ｖ１〜Ｖ３を順番に印加して、各制御電圧についてＶＣＯ５の発振周波数と目標周波数との差が最小になる可変容量素子ＶＣ５１〜ＶＣ５６の動作基準電圧Ｖref1〜Ｖref3をそれぞれ求める動作を行う。この動作によって、本発明の周波数シンセサイザは、単一の制御電圧に対するＶＣＯ５の発振周波数のみならず、制御電圧を可変した時のＶＣＯ５の発振周波数における制御感度を所望の値に設定することができる。 （もっと読む）

【課題】ロックさせる周波数の制御精度と処理速度とを共に擬制にすることなく、ＰＬＬ回路の構成を１つの半導体チップに集積できるようにする。
【解決手段】アップ／ダウンカウンタ５を用いた第１のロックループによって局部発振周波数の粗調整を行うとともに、Ｓ／Ｈ回路１１を用いた第２のロックループによって局部発振周波数の微調整を行うことにより、位相差に応じてコンデンサに電荷をチャージしたりポンプしたりする動作を不要とし、大容量のコンデンサを用いるＬＰＦを周波数シンセサイザから省略できるようにする。また、Ｓ／Ｈ回路１１を用いた微調整によって局部発振周波数を精度良くロックさせることができるようにするとともに、ロックさせる周波数の制御精度を上げるためにアップ／ダウンカウンタ５のビット数を大きくする必要をなくし、局部発振周波数を所望の周波数に高速にロックさせることができるようにする。 （もっと読む）

【課題】低位相雑音特性を満足しつつ任意の周波数の信号を出力可能なＰＬＬ周波数シンセサイザを提供することを目的とする。
【解決手段】出力周波数の比較周波数を設定するＰＬＬ制御ループ内の混合手段としてサンプリングフェーズディテクタ２０を用い、サンプリングフェーズディテクタ２０をハーモニックス・ダウンコンバータとして動作させることにより上記課題を解決する。 （もっと読む）

【課題】微細プロセスに好適で高性能化したＶ−Ｉ変換回路とＰＬＬ回路を備えた半導体装置を提供する。
【解決手段】入力電圧がゲートに供給された第１導電型のソースと第１電圧との間第１抵抗を設ける。第２電圧側に設けられた第２導電型の第２ＭＯＳＦＥＴと第３ＭＯＳＦＥＴで電流ミラー回路を構成し、上記第１ＭＯＳＦＥＴのドレイン電流に対応した出力電流を形成する。第１定電流源の定電流を上記第１電圧側に設けられた第１導電型の第４ＭＯＳＦＥＴと第５ＭＯＳＦＥＴで電流ミラー回路を介して上記第２、第３ＭＯＳＦＥＴの電流ミラー回路に流すようにする。上記中心電圧に対応した入力電圧の変化範囲と、中心電流に対応した出力電流の変化範囲とがほぼ対応するよう上記第５ＭＯＳＦＥＴに流れる定電流値及び上記第１ＭＯＳＦＥＴのコンダクタンスを設定する。 （もっと読む）

【課題】 回路構成の複雑化を抑制しつつ、チャージポンプ回路の動作に起因して発生するノイズを低減する。
【解決手段】 ベースバンド部２は、送信データＭＳ１を送信している期間に制御信号ＣＳ１をＰＬＬ回路４に出力し、ＰＬＬ回路４は、ベースバンド部２から送られる制御信号ＣＳ１に基づいて、ＰＬＬ回路４に含まれるチャージポンプ回路の動作を停止させる。 （もっと読む）

【課題】小型、低消費電力で、しかも互いに精度良く直交する２つの信号を出力できる直交信号発生回路を提供すること。
【解決手段】発振信号を発生する発振器１と、発振器１の発振信号を２分周して互いに実質的に直交する２つの分周信号Ｓｉｇ１，Ｓｉｇ２を出力する分周器２を備える。制御回路３は、２つの分周信号Ｓｉｇ１，Ｓｉｇ２のうちの一方の分周信号Ｓｉｇ１を入力部３１に受けて、一方の分周信号Ｓｉｇ１が所定の基準信号と同期するように発振器１の発振信号をフィードバック制御する。分周器２が２つの分周信号Ｓｉｇ１，Ｓｉｇ２のうちの他方の分周信号Ｓｉｇ２を出力する配線１２に、制御回路３の入力部３１の入力インピーダンスと実質的に同一のインピーダンスをもつ負荷４が接続されている。 （もっと読む）

【課題】電源補償電圧または電流を供給する装置および方法を提供する。
【解決手段】電源補償電流および電圧源は、バンドギャップ基準電圧およびスケールされた電源電圧に接続された差動増幅器１０６を利用する。電源が変動すると、差動増幅器が安定した補償出力を調整する。出力は補償電圧でも電流でもよい。さらに、差動増幅器から複数の電流および電圧が参照されてもよい。安定した補償出力は、外部回路のための基準バイアスとして供給されてもよい。さらに、補償出力は、電圧制御発振器に供給されてもよい。電源補償電圧および電流源は、電源電圧が第１および第２の抵抗器１０２に跨って分配される、基準ノード１２２で第２の抵抗器と直列に接続された第１の抵抗器と、電圧基準電源１０４と、第１および第２の電圧入力および補償出力を有し、前記第１の入力が前記基準ノードに接続され、前記第２の入力が前記電圧基準電源に接続される差動増幅器と、を備える。 （もっと読む）

【課題】不感帯幅がマイナスとなった場合でもノイズの発生を抑えることが可能で且つ回路設計が容易なＰＬＬ回路及びその位相同期方法を提供する。
【解決手段】ＰＬＬ回路１００は、基準信号Ｒと帰還信号Ｆとの位相に基づいて、基準信号Ｒの位相が帰還信号Ｆの位相よりも進んでいることを示すＵＰ１信号と、基準信号Ｒの位相が帰還信号Ｆの位相よりも遅れていることを示すＤＯＷＮ１信号との少なくとも一方を出力する位相比較器１０１と、ＵＰ１信号及びＤＯＷＮ１信号を入力し、ＵＰ１信号とＤＯＷＮ１信号との両方が入力されている期間、ＵＰ１信号とＤＯＷＮ１信号とのうち少なくとも一方をキャンセルするノイズキャンセル回路１０６と、ノイズキャンセル回路１０６を通過したＵＰ１信号、すなわちＵＰ２信号、または、ノイズキャンセル回路１０６を通過したＤＯＷＮ１信号、すなわちＤＯＷＮ２信号に基づいて発振するチャージポンプ回路１０２、ＬＰＦ１０３及びＶＣＯ１０４とを有する。 （もっと読む）

【課題】 ＰＬＬ回路の内部のローパスフィルタを構成する回路素子、特に静電容量の値を小さくすることによって、ローパスフィルタをチップに内蔵化可能とする。
【解決手段】 位相比較器の後段に２つのチャージポンプ回路を備えるＰＬＬ回路内で用いられるアクティブフィルタが、一方のチャージポンプ回路の出力とアースとの間に接続される第１の回路要素と、他方のチャージポンプ回路の出力とアースとの間に接続される第２の回路要素と、第１、第２の回路要素のそれぞれの両端の電圧を加算する電圧加算器とを備える。 （もっと読む）

【課題】 参照入力信号が大きく変化し又は出力信号が参照入力信号に対して誤差を生じた場合に迅速且つ適正に同期した信号を生成できるＰＬＬ同期回路を提供する。
【解決手段】 電圧制御発振器３からの出力信号を位相比較器１に内部変化信号として帰還させ、この位相比較器１が参照入力信号S1の周期における帰還制御される制御周期の直前周期の波長を所定値で分割部により分割し、この分割された分割波長のカウント値と制御周期における現在カウント値とをカウント位相比較部１６で比較し、この比較結果に基づき前記参照入力信号S1の周波数変化を位相検出部で検出するようにしているので、選局の変更等で参照入力信号が大きく変化した場合であっても迅速且つ確実に変更後の周波数に同期する発振出力が可能となり、ジッタの発生を極力低減できると共に、周波数ステップの応答性を向上させることができる。 （もっと読む）

【課題】 音声帯域内の周波数に対応する周期で送信されてくる情報を利用して、送信側で利用されているクロックを再生するとき、音質を低下させる場合がある。
【解決手段】 第１分周器１１０は、所定の伝送規格にしたがい受信したビデオクロックを同様に受信した比率情報を用いて分周し、基準クロックを生成する。位相比較器１２０は、基準クロックと本クロック生成回路１００の出力を起点とする帰還クロックとを比較し、それらの誤差を打ち消すための制御信号を出力する。電圧制御発振器１４０は、制御信号に応じた発振周波数でクロックを出力する。第２分周器１５０は、電圧制御発振器１４０の出力クロックを比率情報を用いて分周し、分周したクロックを位相比較器１２０に入力する。位相比較器１２０の基準クロックは、音声帯域外の周波数に設定される。 （もっと読む）

【課題】 電圧電流変換回路の抵抗値のばらつきを抑えることで、電圧制御発振器の発振周波数のばらつきを低減するＰＬＬ回路を提供する。
【解決手段】 電圧電流変換回路５０は可変抵抗回路４と、リミット回路５と、カレント比調整回路６を備えて構成される。可変抵抗回路４を内蔵することで抵抗を内蔵した場合のプロセスばらつきを制御でき、かつ内蔵することで、外付抵抗端子の寄生容量の影響を受けずに済み、ＰＬＬループ帯域の影響を受けない高帯域で応答可能な電圧電流変換回路が実現できる。この可変抵抗回路４にＣＭＯＳ可変抵抗を用いることで連続的な抵抗値調整を可能とする。 （もっと読む）

【課題】
ジッタが少なく安定に動作する高い逓倍比を持つ回路を提供する。
【解決手段】
逓倍回路１０は、入力クロック信号ＣＬＫと入力クロック信号ＣＬＫをｍ逓倍したクロック信号とを選択して出力するセレクタ回路１５を備える。ＰＬＬ回路２０は、セレクタ回路１５が出力するクロック信号と帰還クロック信号とを位相比較する位相差検出回路２１と、位相差検出回路２１が出力する位相差信号を入力するチャージポンプ回路２２と、チャージポンプ回路２２が出力する信号の低域成分を取り出して出力するローパスフィルタ２３と、ローパスフィルタ２３の出力レベルに応じた周波数で発振する電圧制御発振器２４と、電圧制御発振器２４の出力クロックを入力してｎ分周して帰還クロック信号として出力する分周器２５と、を備える。 （もっと読む）