【課題】
基準信号に同期するまでの時間を短縮することができる遅延同期回路及び撮像装置を提供する
【解決手段】
基準信号を所定時間遅延する２Ｎ個の遅延素子を直列に接続した遅延回路と、基準信号と遅延素子が出力する遅延信号との位相を比較する位相比較回路と、位相比較回路の比較結果に基づいて遅延素子の遅延量を制御する遅延制御回路とを有し、基準信号に同期させた信号を生成する遅延同期回路を有する撮像装置において、位相比較回路は、基準信号の極性を反転させた信号の位相と、遅延回路の最前段からＮ段目の前記遅延素子が出力する信号の位相とを比較する中段位相比較器を有することとした。 （もっと読む）

【課題】 無線回路の部品コストを安価にし、回路設計および設計検証に掛かる時間を削減した無線基地局を得る。
【解決手段】 無線基地局は、送信信号をデジタルからアナログに変換するＤＡ変換器と、送信信号を増幅する増幅回路と、所定の周波数で発振するＰＬＬ回路と、前記ＰＬＬ回路を用いて送信信号を無線周波数にアップコンバージョンする周波数変換部とを備え、少なくとも前記増幅回路、ＰＬＬ回路および周波数変換部を１つの集積回路に集積している。こうした構成により、部品コストを安価にでき、回路設計および設計検証に掛かる時間を削減できる。 （もっと読む）

【課題】完全に平滑化された信号を出力するスイッチトキャパシタフィルタを実現する。
【解決手段】スイッチトキャパシタフィルタは、３個のスイッチトキャパシタ回路（３２）を備えている。各スイッチトキャパシタ回路（３２）は、容量（３２１）を有し、容量（３２１）が電流信号の入力端に接続された第１の状態、容量（３２１）が電圧信号の出力端に接続された第２の状態、及び容量（３２１）がフィルタ容量（３１）の側に接続された第３の状態が循環する。そして、これら３個のスイッチトキャパシタ回路（３２）は、互いに第１から第３の状態が重ならないようにインターリーブ制御される。 （もっと読む）

【課題】本発明は、コストを抑制しつつ、入力された信号の電圧を長時間保持することができる電圧保持回路及び電圧保持回路を備えるクロック同期回路を提供することを目的とする。
【解決手段】 外部から入力される制御信号の電圧と、出力されるアナログ保持信号の電圧との比較結果を出力する電圧比較部１１０と、比較結果に基づいて、保持しているデジタル値である保持値を増減させ、保持値に基づいて生成されるデジタル値であるデジタル保持信号を出力するデジタル値保持部１２０と、デジタル保持信号をアナログ値に変換しアナログ保持信号として出力するＤ／Ａ変換部１３０とを備える。 （もっと読む）

【課題】 チャージポンプ回路の出力電圧変動を抑制する。
【解決手段】 ＰＬＬ回路１は、位相比較器２、チャージポンプ回路・ＬＰＦ部３、ＶＣＯ４、及び分周器５から構成され、チャージポンプ回路・ＬＰＦ部３には、チャージポンプ回路６の充電電流及び放電電流を同一にするための補正チャージポンプ電流をチャージポンプ回路６に供給するチャージポンプ電流補正回路９が設けられている。 （もっと読む）

【課題】ＰＬＬ回路において基準信号に対する発振信号の位相差を安定させ、かつその位相差及びループ帯域を変更可能とすることができる。
【解決手段】コンデンサを有し、コンデンサに蓄積された電荷量に基づく制御信号を出力するフィルタ回路と、制御信号に基づく周波数の発振信号を出力する発振器と、発振信号と、予め定められた周波数の基準信号とを比較することにより発振信号及び基準信号の位相差を検出する位相比較器と、位相差に基づいて、所定の充電電流によりコンデンサを充電させるか、又は、所定の放電電流によりコンデンサを放電させるかを制御するスイッチ回路と、充電電流及び放電電流のそれぞれを、予め定められた基準電流又は基準電圧に基づいて定める電流安定化回路とを備える発振装置を提供する。 （もっと読む）

【課題】比較的一定の利得と幅広い周波数の同調範囲とを呈する線形ＰＬＬを提供すること
【解決手段】線形ＰＬＬは第１及び第２の同調要素を有するＶＣＯを含む。第１の同調要素は入力信号とＶＣＯ信号との間の位相誤差に比例して調節され、第２の同調要素は前記位相誤差の積分関数により調節される。位相誤差に比例して及び位相誤差の積分関数により別個に調節される別個の同調要素を用いてＶＣＯを構成することにより、線形ＰＬＬの３ｄＢ帯域幅周波数は、位相検出器利得と比例調節により提供されるＶＣＯ利得とに主に依存するものとなる。別個の比例同調要素及び積分同調要素を有する線形ＰＬＬは、比較的広い周波数範囲にわたり比較的一定の利得を呈するよう設計することが可能である。 （もっと読む）

【課題】発振周波数のスペクトラムを拡散して、電磁波輻射を低減させるクロック生成回路を提供することを目的とする。
【解決手段】
本発明は、基準クロックと動作クロックとが入力される位相比較器と、前記位相比較器の出力信号に基づいて前記動作クロックを生成する電圧制御発振器とを備えるクロック生成回路において、前記電圧制御発振器は、電圧信号を電流信号に変換する電圧電流変換器と、前記電流信号を可変とする電流可変回路と、前記可変電流信号に基づいた周波数を発振する電流制御発振器とを備えることを特徴とするクロック生成回路を提供する。 （もっと読む）

【課題】短時間でPLLロックでき、クロック抽出動作も安定な、高速、広帯域対応のクロックリカバリ回路を提供する。
【解決手段】高速伝送のシリアルデータからデータ伝送速度に等しいクロックを抽出するクロックリカバリ回路において、位相検波器４の出力からロック外れを検出するロック外れ検出器８と、前記位相検波器の出力から電圧制御発振器６の出力周波数がプルインレンジに入るのを検出するプルインレンジ検出器７と、前記ロック外れ検出器とプルインレンジ検出器の出力に応じて前記電圧制御発振器の周波数を変更するためにループフィルタ５を制御する周波数変更回路９と、前記ループフィルタに電流を与える電流源を備える。 （もっと読む）

【課題】一つの位相同期回路を用いて多周波の出力信号を得ることが可能な多周波出力位相同期発振器を提供することを目的とする。
【解決手段】本発明に係る多周波出力位相同期発振器６は、外部から入力される基準信号と、後述する電圧制御発振器が出力する信号を分周した比較信号とを位相比較し位相差信号を発生する位相比較器２と、前記位相差信号の高周波成分を除去して直流電圧とするループフィルタ３と、ある一定の自走周波数を有し、前記直流電圧により発振周波数を変化させる電圧制御発振器４と、該電圧制御発振器４が出力する信号の周波数を複数の分周器のトータルで１／Ｎ分周し、前記位相比較器２に出力する分周器７、８、９、１０とにより構成する。 （もっと読む）

【課題】 PLL回路では、構成部品で発生、もしくは外部から漏れ込んで出力信号にのってくるスプリアスを抑圧することは容易ではなく、特に近傍のスプリアスに関しては抑圧することが困難であった。
【解決手段】 基準信号及びN分周したフィードバック信号をそれぞれ2系統に分割し、一方の基準信号の位相を180度位相器により180度反転させることで、位相比較された互いに逆相の信号を生成し、高域通過フィルタによって一方の出力信号からノイズを取り出した後、一方の出力信号と高域通過フィルタの出力信号を合成器にて合成して、電圧制御発振器に入力される制御信号からノイズを打ち消す。 （もっと読む）

【課題】複数のシリアル伝送チャネルで使用するクロックの同期をとる際に、ＰＬＬ回路から各ＣＤＲ回路に供給されるクロック配線のレイアウト上の制約を無くし、ジッタの発生の少ない半導体集積回路を提供する。
【解決手段】
半導体集積回路は、位相周波数比較回路とループフィルタと発振回路とを有し、リファレンスクロックに同期した発振出力信号を生成するＰＬＬ回路と、発振出力信号とシリアルデータとの位相を調整する複数のＣＤＲ回路とを備え、ＰＬＬ回路はループフィルタから出力された発振回路の発振周波数を制御する電圧を電流に変換し、変換後の電流をこれら複数のＣＤＲ回路に分配する。 （もっと読む）

【課題】電流制御型発振回路を用いた発振器において、位相雑音特性の劣化やデッドロック状態となることを回避して、安定した発振動作を実現することを目的とする。
【解決手段】発振周波数制御回路を構成する差動増幅回路の差動対の各電流経路に抵抗Ｑ１、Ｑ３を挿入し、差動対の出力電流Ｉa，Ｉbの直線領域における傾きを緩やかにする。また当該差動対の一方のトランジスタのベースに印加する基準電圧を低く設定することで、直線領域を低電圧側にシフトさせ、低電圧側の飽和領域が生じないようにする。さらに、電流制御型発振回路の出力信号と基準信号との位相の比較結果を発振周波数制御電圧に変換する際に、回路共通の正電圧電源Ｖccに代えてレギュレータの出力によりの上限電圧を制限することで、直線領域より上側の飽和領域にが移動しないようにする。 （もっと読む）

【課題】 工数の削減を図りつつ、ＰＬＬ回路のジッタ精度を安定化させるために用いられるフィルタ回路のフィルタ係数を調整できるようにする。
【解決手段】 ＰＬＬ回路２を半導体チップ１に形成するとともに、フィルタ係数を切り替え可能なフィルタ回路３、フィルタ回路３のフィルタ係数を切り替えるスイッチング素子４およびスイッチング素子４をオン／オフするための信号を保持するレジスタ５を形成し、フィルタ回路３のフィルタ係数が最適化されるようにスイッチング素子４をオン／オフさせるための信号をレジスタ５に設定し、レジスタ５に設定された信号に基づいてスイッチング素子４をオン／オフさせることにより、フィルタ回路３のフィルタ係数を調整する。 （もっと読む）

【課題】柔軟なレンジの動作周波数Ｆならびに連続同一符号ＣＩＤ要件に対応するマルチモードクロックデータリカバリ（ＣＤＲ）回路を使用して復元クロック信号を生成するための技術を提供する。
【解決手段】第１のモード内において制御された発振器が復元クロック信号を提供し、第２のモードにおいては位相補間器が復元クロック信号を提供する。マルチモードＣＤＲ回路は、（ＣＩＤ／Ｆ）が時間許容値未満である場合第１のモードで動作し、（ＣＩＤ／Ｆ）が時間許容値より大きい場合第２のモードで動作する。 （もっと読む）

【課題】 ＰＬＬ回路において、速やかに正確に発振周波数を目標周波数にロックする。
【解決手段】 入力信号の電圧に応じて出力信号の周波数Fvcoを制御するＶＣＯ１０と、ローカル発振器１２の生成するローカル信号と出力信号とを混合器１４により混合した信号を１／Ｎ分周するループ内分周器１８と、基準信号発振器２０の出力する基準信号を１／Ｒ分周する基準分周器２２と、ループ内分周器１８の出力と基準分周器２２の出力との位相差に応じた信号を出力する位相比較器３０と、低周波成分を通過させてＶＣＯ１０に与えるループフィルタ５０と、Fvcoが目標値FtになるためにＶＣＯ１０に与えるべき入力信号の電圧Vtとループフィルタ５０の出力との差分を出力する減算器６６と、位相比較器３０の出力また減算器６６の出力をループフィルタ５０に与えるスイッチ４２、４４とを備える。 （もっと読む）

【課題】ロック／アンロック状態の範囲を定める許容位相誤差を周波数にかかわらず一定の割合で設定することができ、各種変動やばらつきの影響を受けることなく、ロック／アンロック状態を精度よく検出することができるようにしたロック検出回路およびこれを用いたＰＬＬ回路を提供する。
【解決手段】
電圧制御発信回路の発振出力信号ＦＢＣＬＫ１に対して位相が前後にずれた出力信号ＦＢＣＬＫ２，ＦＢＣＬＫ３の位相差をロック状態の範囲として設定し、基準信号ＲＥＦＣＬＫがこの位相差の範囲内に入っていればロック状態、入っていなければアンロック状態として検出する。 （もっと読む）

ＶＣＯの周波数と基準周波数との間の位相差を決定し、ＶＣＯの周波数と基準周波数との位相差が２πラジアン以上の場合に誤差信号を出力する位相周波数検出器（ＰＦＤ）を有する位相同期ループ（ＰＬＬ）シンセサイザ（２００）において、少なくとも１つの電圧制御発振器（ＶＣＯ）（２１１）を粗調整するためのシステムに関する。続いて、ＰＦＤに生成された誤差信号の数を追従するために、監視装置（２１５）が用いられる。監視装置の回路が所定のレベルに到達する場合、ＶＣＯの自走周波数が粗調整され得る。本発明によって、回路の動作に影響を与える動作因子にかかわらずＰＬＬのＶＣＯが動作レンジに留まることが可能なようにＰＬＬを粗調整することを可能とする、大きな利点が示される。
（もっと読む）

【課題】 発振不能になることを防止できると共に、プロセス変動等により発振周波数が高くなりすぎて、周辺回路が動作不能になってデッドロックになることを防止することができるＶＣＯを使用したＰＬＬ回路を得る。
【解決手段】 ＮＭＯＳトランジスタ２２から供給される電流をｉ１とした場合、ＰＭＯＳトランジスタ３１及びＮＭＯＳトランジスタ２３に流れる電流と、ＰＭＯＳトランジスタ３２及びＮＭＯＳトランジスタ２４に流れる電流が等しくなるよう制御されることから、ＰＭＯＳトランジスタ３１及びＮＭＯＳトランジスタ２３に流すことができる電流の最大値はｉ１／２になるようにし、制御電圧Ｖｃｎｔとして０Ｖから電源電圧ＶＣＣまでの電圧が入力されると、ＰＭＯＳトランジスタ３１及びＮＭＯＳトランジスタ２３に流れる電流は、０から増加していきｉ１／２が電流制限値となるようにした。 （もっと読む）

【課題】 入力信号と比較信号との位相比較により位相同期化する位相同期回路に関し、ピークジッタの抑圧を図る。
【解決手段】 入力信号ＩＮと比較信号ＣＯＭＰとの位相を比較する位相比較器１と、この位相比較器１の比較出力信号を入力するチャージポンプ２と、このチャージポンプ２の出力信号を入力するループフィルタ３と、このループフィルタ３の出力信号を制御電圧として入力する電圧制御発振器４とを含む位相同期回路に於いて、チャージポンプ３と電圧制御発振器４との間に、制御電圧を、位相比較器１の不感帯の外で位相同期状態となるようにシフトする電圧シフト回路６を設けた。 （もっと読む）