スイッチトキャパシタフィルタ及びフィードバックシステム
【課題】完全に平滑化された信号を出力するスイッチトキャパシタフィルタを実現する。
【解決手段】スイッチトキャパシタフィルタは、3個のスイッチトキャパシタ回路(32)を備えている。各スイッチトキャパシタ回路(32)は、容量(321)を有し、容量(321)が電流信号の入力端に接続された第1の状態、容量(321)が電圧信号の出力端に接続された第2の状態、及び容量(321)がフィルタ容量(31)の側に接続された第3の状態が循環する。そして、これら3個のスイッチトキャパシタ回路(32)は、互いに第1から第3の状態が重ならないようにインターリーブ制御される。
【解決手段】スイッチトキャパシタフィルタは、3個のスイッチトキャパシタ回路(32)を備えている。各スイッチトキャパシタ回路(32)は、容量(321)を有し、容量(321)が電流信号の入力端に接続された第1の状態、容量(321)が電圧信号の出力端に接続された第2の状態、及び容量(321)がフィルタ容量(31)の側に接続された第3の状態が循環する。そして、これら3個のスイッチトキャパシタ回路(32)は、互いに第1から第3の状態が重ならないようにインターリーブ制御される。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、スイッチトキャパシタフィルタに関し、特に、位相同期回路や遅延ロックループ回路などのフィードバックシステムにおけるループフィルタとして好適なスイッチトキャパシタフィルタの技術に関する。
【背景技術】
【0002】
今日、システムLSIに搭載される機能はますます増えつつあり、システムLSIの回路規模は増大する傾向にある。このため、システムLSIに搭載される個々の回路の縮小化は普遍的な問題となっている。
【0003】
システムLSIには必ずと言ってよいほど位相同期回路(以下、「PLL」と称することがある。)が搭載されている。PLLには、応答時間の最大値を入力クロックの周波数のおよそ10分の1以上に大きくすることができないという制約がある。このため、PLLを構成するループフィルタのCR積を比較的大きく設定する必要がある。比較的大きなCR積を実現するためには、ループフィルタを構成する容量の容量値を大きく設定するのが一般的である。したがって、PLLの構成要素の中でもループフィルタはPLLの回路面積の大部分を占めることとなる。そして、PLLにおいて入力クロックの周波数が低くなればなるほど応答時間は長くなるため、ループフィルタを構成する容量の容量値をさらに大きく設定する必要がある。その結果、PLLの回路規模はますます大きくなってしまう。このような問題を解決するためにも、ループフィルタの回路規模縮小が求められるところである。
【0004】
ループフィルタの縮小化という点では、スイッチトキャパシタフィルタを用いることが非常に効果的である。スイッチトキャパシタフィルタでは、フィルタの構成要素である抵抗がスイッチトキャパシタで実現されており、比較的小さなスイッチトキャパシタで非常に大きな抵抗値が実現できる。また、入力電流の量を少なくすることによって、スイッチトキャパシタフィルタを構成する容量を全体的に小さくすることができ、回路規模の縮小及び消費電力の低減といった効果が奏される(例えば、非特許文献1参照)。
【非特許文献1】T.Lee and B.Razavi, "A stabilization technique for phase-locked frequency synthesizer", in Proc. 2001 Symp. VLSI Circuits, Kyoto, Japan, June 2001, pp.39-42
【発明の開示】
【発明が解決しようとする課題】
【0005】
しかし、従来のスイッチトキャパシタフィルタは、スイッチトキャパシタが入力電流をサンプリングしながらこのときに生じる電圧を出力するという構成となっている。このため、スイッチトキャパシタが入力側に接続された状態、すなわち、電流が入力されている間は漸増(電流が負の場合には漸減)する電圧が出力され、スイッチトキャパシタが入力側から切断された状態、すなわち、電流が入力されていない間は平滑化された一定電圧が出力される。すなわち、従来のスイッチトキャパシタフィルタでは入力信号が完全に平滑化されずに電圧信号が出力されることとなる。
【0006】
図12は、従来のスイッチトキャパシタフィルタの出力電圧のグラフである。このグラフは、スイッチトキャパシタフィルタに断続的に電流信号が入力されたときの出力電圧の変化を示している。上述したように、出力電圧は、電流入力時には三角波状となる一方、電流非入力時には一定電圧となるため、スイッチトキャパシタフィルタの出力電圧には高周波成分が含まれてしまうこととなる。この結果、図13に示したように、PLLの出力に高調波スプリアスが混入し、信号品質劣化の原因となっていた。
【0007】
上記問題に鑑み、本発明は、完全に平滑化された信号を出力するスイッチトキャパシタフィルタを実現し、位相同期回路や遅延ロックループ回路などのフィードバックシステムの出力への高調波スプリアスの混入を抑制するループフィルタ、及びこのようなループフィルタを備えたフィードバックシステムの提供を課題とする。
【課題を解決するための手段】
【0008】
上記課題を解決するために本発明が講じた手段は、フィルタ容量を備え、入力された電流信号を当該フィルタ容量で平滑化して電圧信号を出力するスイッチトキャパシタフィルタとして、ある位相で、電流信号の入力によって供給される電荷を充電し、次の位相で、上記の充電によって生じた電圧と前の位相におけるフィルタ容量の電圧とを平均化した電圧を電圧信号として出力し、さらに次の位相で、上記の平均化された電圧とフィルタ容量の電圧とをさらに平均化するものとする。
【0009】
この発明によると、ある位相で、電流信号の入力によって供給される電荷は一端充電されてから、次の位相で、その充電によって生じた電圧とその前の位相におけるフィルタ容量の電圧とを平均化した電圧が出力され、さらにその次の位相で、その平均化された電圧とフィルタ容量の電圧とがさらに平均化される。したがって、サンプリング中の充電電圧が出力側に直接伝わることがなく、フィルタ容量によって完全に平滑化された電圧信号が出力される。
【0010】
具体的には、上記のスイッチトキャパシタフィルタは、容量を有し、この容量が電流信号の入力端に接続された第1の状態、この容量が電圧信号の出力端に接続された第2の状態、及びこの容量がフィルタ容量の側に接続された第3の状態が循環する第1、第2及び第3のスイッチトキャパシタ回路を備えており、これら第1から第3のスイッチトキャパシタ回路は、互いに第1から第3の状態が重ならないようにインターリーブ制御されるものとする。
【0011】
好ましくは、上記のスイッチトキャパシタフィルタにおいて、フィルタ容量及び第1から第3のスイッチトキャパシタ回路における容量は、いずれもMOS容量とする。
【0012】
また、具体的には、上記のスイッチトキャパシタフィルタは、2個の容量を有し、いずれか一方の容量が電流信号の入力端に接続されるとき他の容量が電圧信号の出力端に接続される第1のスイッチトキャパシタ回路と、2個の容量を有し、いずれか一方の容量が電圧信号の出力端に接続されるとき他の容量がフィルタ容量の側に接続される第2のスイッチトキャパシタ回路とを備えたものとする。
【0013】
好ましくは、上記のスイッチトキャパシタフィルタにおいて、フィルタ容量及び第1及び第2のスイッチトキャパシタ回路における容量は、いずれもMOS容量とする。
【0014】
一方、本発明が講じた手段は、入力クロックに基づいて生成した出力クロックを帰還させ、この出力クロックを所定の特性にするフィードバックシステムとして、入力クロックと帰還されたクロックとの位相差に基づいてチャージ電流を生成するチャージポンプ回路と、フィルタ容量を有し、入力されたチャージ電流をこのフィルタ容量で平滑化して電圧信号を出力するループフィルタであって、ある位相で、チャージ電流の入力によって供給される電荷を充電し、次の位相で、上記の充電によって生じた電圧と前の位相におけるフィルタ容量の電圧とを平均化した電圧を電圧信号として出力し、さらに次の位相で、上記の平均化された電圧とフィルタ容量の電圧とをさらに平均化するループフィルタと、ループフィルタから出力された電圧信号に基づいて出力クロックを生成する出力クロック生成回路とを備えたものとする。
【0015】
この発明によると、ループフィルタにおいて、ある位相で、チャージ電流の入力によって供給される電荷は一端充電されてから、次の位相で、その充電によって生じた電圧とその前の位相におけるフィルタ容量の電圧とを平均化した電圧が出力され、さらにその次の位相で、その平均化された電圧とフィルタ容量の電圧とがさらに平均化される。したがって、サンプリング中の充電電圧が出力側に直接伝わることがなく、フィルタ容量によって完全に平滑化された電圧信号がループフィルタから出力される。この結果、ループフィルタから出力される電圧信号には高周波成分が含まれず、フィードバックシステムの出力への高調波スプリアスの混入が抑制される。
【0016】
具体的には、上記のループフィルタは、容量を有し、この容量がチャージ電流の入力端に接続された第1の状態、この容量が電圧信号の出力端に接続された第2の状態、及びこの容量がフィルタ容量の側に接続された第3の状態が循環する第1、第2及び第3のスイッチトキャパシタ回路を備えたものであり、上記のフィードバックシステムは、入力クロックの立ち下がり変化に基づいて排他的な3相の制御クロックを生成する制御クロック生成回路を備えており、第1から第3のスイッチトキャパシタ回路は、制御クロック生成回路によって生成された3相の制御クロックに従って、互いに第1から第3の状態が重ならないようにインターリーブ制御されるものとする。
【0017】
また、具体的には、上記のループフィルタは、2個の容量を有し、いずれか一方の容量がチャージ電流の入力端に接続されるとき他の容量が電圧信号の出力端に接続される第1のスイッチトキャパシタ回路と、2個の容量を有し、いずれか一方の容量が電圧信号の出力端に接続されるとき他の容量がフィルタ容量の側に接続される第2のスイッチトキャパシタ回路とを備えたものであり、上記のフィードバックシステムは、入力クロックの立ち下がり変化に基づいて排他的な2相の制御クロックを生成する制御クロック生成回路を備えており、第1及び第2のスイッチトキャパシタ回路は、制御クロック生成回路によって生成された2相の制御クロックに従って動作するものとする。
【発明の効果】
【0018】
以上のように本発明によると、スイッチトキャパシタフィルタから完全に平滑化された電圧信号が出力される。そして、このスイッチトキャパシタフィルタをループフィルタとして備えたフィードバックシステムにおいて、出力への高調波スプリアスの混入が抑制されるため、極めて高品質な出力クロックを得ることができる。
【発明を実施するための最良の形態】
【0019】
以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。
【0020】
(第1の実施形態)
図1は、本発明の第1の実施形態に係るPLLの構成を示す。本実施形態に係るPLLは、位相比較器10と、チャージポンプ回路20と、ループフィルタ(LPF)30Aと、出力クロック生成回路としての電圧制御発振器(VCO)40と、分周器50と、制御クロック生成回路60Aとを備えている。位相比較器10は、PLLに与えられる入力クロックCKinと帰還クロックCKdivとの位相を比較し、この位相差に応じたアップ信号UPおよびダウン信号DNを出力する。チャージポンプ回路20は、アップ信号UPおよびダウン信号DNに基づいてプッシュプル動作をし、チャージ電流Ipを出力(吐き出し又は吸い込み)する。電圧制御発振器40は、ループフィルタ30Aから出力された電圧Voutに基づいて、PLLの出力クロックCKoutの周波数を変化させる。分周器50は、出力クロックCKoutをN(Nは自然数)分周し、帰還クロックCKdivとして位相比較器10にフィードバックする。以上の動作を繰り返すうちに、出力クロックCKoutは次第に所定の周波数に収束し、ロックされる。以下、ループフィルタ30A及び制御クロック生成回路60Aの構成及び動作について詳細に説明する。
【0021】
制御クロック生成回路60Aは、入力クロックCKinの立ち下がり変化に基づいて制御クロックCK1、CK2及びCK3を生成し、ループフィルタ30Aにこれら制御クロックCK1〜CK3を与える。図2は、制御クロック生成回路60Aの回路構成を示す。また、図3は、制御クロック生成回路60Aのタイミングチャートである。
【0022】
インバータ61は、入力クロックCKinを反転し、クロック/CKinを出力する。Dフリップフロップ621、622、623及び624は、クロック/CKinの立ち上がり変化に同期して動作する。Dフリップフロップ621及び622の出力は、それぞれ、NORゲート66の入力となる。NORゲート66の出力は、Dフリップフロップ621のデータ入力である。NANDゲート631は、Dフリップフロップ622の反転出力と制御クロックCK3との否定論理積を制御クロックCK1として出力する。NANDゲート632は、Dフリップフロップ623の反転出力と制御クロックCK1との否定論理積を制御クロックCK2として出力する。そして、NANDゲート633は、Dフリップフロップ624の反転出力と制御クロックCK2との否定論理積を制御クロックCK3として出力する。上記構成の制御クロック生成回路60Aから出力される制御クロックCK1、CK2及びCK3の相は互いに異なり、かつ、オンデューティが重なることがない。すなわち、制御クロック生成回路60Aは、入力クロックCKinの立ち下がり変化に基づいて排他的な3相の制御クロックを生成する。
【0023】
一方、ループフィルタ30Aは、入力されたチャージ電流Ipを平滑化して電圧Voutを出力するスイッチトキャパシタフィルタとして構成されている。図4は、ループフィルタ30Aの回路構成を示す。ループフィルタ30Aは、3個のスイッチトキャパシタ回路32と、MOS容量として構成された容量31、33及び34とを備えている。
【0024】
各スイッチトキャパシタ回路32は、MOS容量として構成された容量321と、スイッチ322、323及び324とを備えている。容量321は、一端が接地され、他端がスイッチ322〜324に接続されている。各スイッチ322は、各容量321とチャージ電流Ipの入力端との電気的な接続の有無を制御する。各スイッチ323は、各容量321と電圧Voutの出力端との電気的な接続の有無を制御する。そして、各スイッチ324は、各容量321と容量31との電気的な接続の有無を制御する。
【0025】
容量31は、一端が接地され、他端が各スイッチトキャパシタ回路32のスイッチ324に接続されている。容量31は、スイッチ324がオンとなっているスイッチトキャパシタ回路32における容量321に充電された電荷を次々と受ける。すなわち、容量31は、チャージ電流Ipによって供給される電荷を蓄積して平滑電圧を生成するフィルタ容量として機能する。
【0026】
容量33は、一端が接地され、他端がチャージ電流Ipの入力端に接続されている。また、容量34は、一端が接地され、他端が電圧Voutの出力端に接続されている。容量33及び34は、主に、各スイッチトキャパシタ回路32のスイッチングノイズを緩和する働きをする。容量33および34は、理論的には省略可能であるが、実際の回路では設けることが好ましい。
【0027】
各スイッチトキャパシタ回路32におけるスイッチ322〜324は、上記の制御クロックCK1、CK2及びCK3に従って動作し、スイッチ322のみがオンとなる状態、スイッチ323のみがオンとなる状態、及びスイッチ324のみがオンとなる状態が循環する。また、3個のスイッチトキャパシタ回路32は、互いの動作状態が重ならないようにインターリーブ制御される。図5(a)、(b)及び(c)は、各スイッチトキャパシタ回路32における容量321の接続状態の変化を示す。各スイッチトキャパシタ回路32における容量321の接続状態は、図5(a)、(b)及び(c)に示した順に変化し、図5(c)に示した接続状態の次は再び図5(a)に示した接続状態から繰り返される。
【0028】
各スイッチトキャパシタ回路32は制御クロックCK1〜CK3によってスイッチング制御されるため、そのスイッチングのタイミングは入力クロックCKinが立ち下がり変化をしたときとなる。したがって、チャージ電流Ipが入力されている最中に各スイッチトキャパシタ回路32のスイッチング制御が行われることがなく、ループフィルタ30Aの正常動作が保証される。
【0029】
一の容量321に着目したときの本実施形態に係るループフィルタ30Aの動作は次のように説明される。すなわち、ある位相において、容量321はチャージ電流Ipの入力端に接続され、チャージ電流Ipの入力によって供給される電荷を充電する(サンプリング動作)。ここで、容量321は、前の位相において容量31に接続されており、前の位相における容量31との間で平均化された電圧を保持している。したがって、容量321がチャージ電流Ipの入力端に接続されることによって、チャージ電流Ipの入力によって生じた電圧と、前の位相において容量321と容量31との間で平均化された電圧とについて、さらに平均化が行われ、容量321はこの平均化された電圧を保持することとなる。そして、次の位相において、容量321は電圧Voutの出力端に接続され、上記の平均化された電圧が出力端に伝達される(電圧出力動作)。さらに次の位相において、容量321は容量31に接続されることによって、充電した電荷が容量31に転送され、容量321と容量31との間で電圧がさらに平均化される(イコライズ動作)。そして、上述のサンプリング動作、出力動作及びイコライズ動作からなる一連の動作を、3つの容量321について互いにずらして繰り返すことによって、容量31、33及び34及び3つの容量321は、平均化された一の電圧に収束していく。
【0030】
以上、本実施形態によると、スイッチトキャパシタフィルタとして構成されたループフィルタについて、入力されたチャージ電流が一端サンプリングされてから次の位相で電圧信号が出力される。すなわち、ループフィルタからは完全に平滑化された電圧信号が出力される。図6は、本実施形態に係るループフィルタの出力電圧のグラフである。本実施形態に係るループフィルタの出力には三角波が現れず、完全に平滑化された電圧が階段状に出力されている。これにより、本実施形態に係るPLLの出力への高調波スプリアスの混入が抑制され、極めて高品質な出力クロックが生成される。
【0031】
なお、上記説明は3個のスイッチトキャパシタ回路をインターリーブ制御する例についてのものであるが、n個(nは4以上の整数)のスイッチトキャパシタ回路をインタリーブ制御することによっても上記と同様の効果を得ることができる。すなわち、一の容量にn個のスイッチが接続されたn個のスイッチトキャパシタ回路を、排他的なn相の制御クロックでインターリーブ制御することで、入力電流を一端サンプリングしてから次の位相で電圧出力することが実現可能である。
【0032】
また、スイッチ322〜324は、制御クロックCK1〜CK3がLoレベルのときにオンとなるようにしてもよい。この場合、制御クロック生成回路60Aは、上記説明とは逆の論理の制御信号CK1〜CK3を生成すればよい。
【0033】
(第2の実施形態)
図7は、本発明の第2の実施形態に係るPLLの構成を示す。本実施形態に係るPLLは、第1の実施形態に係るPLLとは異なる構成のループフィルタ30Bと、制御クロック生成回路60Bとを備えている。これ以外の構成要素については第1の実施形態と同様である。以下、第1の実施形態と異なる点についてのみ説明する。
【0034】
制御クロック生成回路60Bは、入力クロックCKinの立ち下がり変化に基づいて制御クロックCK1及びCK2を生成し、ループフィルタ30Bにこれら制御クロックを与える。図8は、制御クロック生成回路60Bの回路構成を示す。また、図9は、制御クロック生成回路60Bのタイミングチャートである。
【0035】
インバータ61は、入力クロックCKinを反転し、クロック/CKinを出力する。Dフリップフロップ62は、クロック/CKinの立ち上がり変化に同期して動作する。インバータ641及びNANDゲート642及び643からなる回路部分は、Dフリップフロップ62のQ出力に基づいて制御クロックCK1及びCK2を生成する。上記構成の制御クロック生成回路60Bから出力される制御クロックCK1及びCK2の相は互いに異なり、かつ、オンデューティが重なることがない。すなわち、制御クロック生成回路60Bは、入力クロックCKinの立ち下がり変化に基づいて排他的な2相の制御クロックを生成する。
【0036】
一方、ループフィルタ30Bは、入力されたチャージ電流Ipを平滑化して電圧Voutを出力するスイッチトキャパシタフィルタとして構成されている。図10は、ループフィルタ30Bの回路構成を示す。ループフィルタ30Bは、スイッチトキャパシタ回路32a及び32bと、MOS容量として構成された容量31、33及び34とを備えている。
【0037】
スイッチトキャパシタ回路32aは、MOS容量として構成された容量321a及び321bと、スイッチ322a、322b、323a及び323bとを備えている。容量321aは、一端が接地され、他端がスイッチ322a及び323aに接続されている。同様に、容量321bは、一端が接地され、他端がスイッチ322b及び323bに接続されている。スイッチ322aは、容量321aとチャージ電流Ipの入力端との電気的な接続の有無を制御する。スイッチ323aは、容量321aと電圧Voutの出力端との電気的な接続の有無を制御する。同様に、スイッチ322bは、容量321bとチャージ電流Ipの入力端との電気的な接続の有無を制御する。スイッチ323bは、容量321bと電圧Voutの出力端との電気的な接続の有無を制御する。
【0038】
容量31は、一端が接地され、他端がスイッチトキャパシタ回路32bのスイッチ322a及び322bに接続されている。なお、スイッチトキャパシタ回路32bは、スイッチ322a及び322bの接続先が容量31である他は、上記のスイッチトキャパシタ回路32aと同様の構成をしている。容量31は、スイッチトキャパシタ回路32bにおけるスイッチ322aがオンとなっているとき、スイッチトキャパシタ回路32bにおける容量321aに充電された電荷を受け、スイッチトキャパシタ回路32bにおけるスイッチ322bがオンとなっているとき、スイッチトキャパシタ回路32bにおける容量321bに充電された電荷を受ける。すなわち、容量31は、チャージ電流Ipの入力によって供給される電荷を蓄積して平滑電圧を生成するフィルタ容量として機能する。また、容量33及び34については、第1の実施形態で説明したとおりである。
【0039】
スイッチトキャパシタ回路32aにおいて、スイッチ322a及び323bは上記の制御クロックCK1に従って動作し、スイッチ322b及び323aは上記の制御クロックCK2に従って動作する。したがって、容量321a及び321bのいずれか一方がチャージ電流Ipの入力端に接続されるとき他は電圧Voutの出力端に接続される。同様に、スイッチトキャパシタ回路32bにおいて、スイッチ322a及び323bは上記の制御クロックCK1に従って動作し、スイッチ322b及び323aは上記の制御クロックCK2に従って動作する。したがって、容量321a及び321bのいずれか一方が容量31に接続されるとき他は電圧Voutの出力端に接続される。図11(a)及び(b)は、スイッチトキャパシタ回路32a及び32bにおける容量321a及び321bの接続状態の変化を示す。スイッチトキャパシタ回路32a及び32bにおける容量321a及び321bについては、図11(a)及び(b)に示した接続状態が交互に繰り返される。
【0040】
容量321aに着目したときの本実施形態に係るループフィルタ30Bの動作は次のように説明される。すなわち、ある位相において、スイッチトキャパシタ回路32aにおける容量321aはチャージ電流Ipの入力端に接続され、チャージ電流Ipの入力によって供給される電荷を充電する(サンプリング動作)。このとき、スイッチトキャパシタ回路32bにおける容量321aは容量31に接続されており、容量31との間で平均化された電圧を保持することとなる。そして、次の位相において、スイッチトキャパシタ回路32a及び32bにおける容量321aはいずれも電圧Voutの出力端に接続され、これら容量321aの電圧が平均化され、この平均化された電圧が出力される(電圧出力動作)。さらに次の位相において、スイッチトキャパシタ回路32bにおける容量321aが容量31に接続されることによって、この容量321aに蓄積された電荷が容量31に転送され、この容量321aと容量31との間で電圧がさらに平均化される(イコライズ動作)。そして、上述のサンプリング動作、出力動作及びイコライズ動作からなる一連の動作を、2つの容量321aの組及び2つの容量321bの組について互いにずらして繰り返すことによって、容量31、33及び34及び2つの容量321a及び2つの容量321bは、平均化された一の電圧に収束していく。
【0041】
以上、本実施形態によると、2個のスイッチトキャパシタ回路をインタリーブ制御して、完全に平滑化されたループフィルタ出力を得ることができる。本実施形態に係るループフィルタの出力電圧の変化は図6に示したグラフと同様である。また、本実施形態では、スイッチトキャパシタ回路32a及び32bにおける容量321a及び321bの容量値を独立に設定でき、また、制御クロック生成回路60Bが比較的簡易な構成となるといった利点がある。
【0042】
なお、第1及び第2の実施形態において、ループフィルタ30A及び30Bを構成する各容量は、MOS容量以外にも、例えば、2層ポリシリコン容量、配線間容量及びMIM容量等であってもよい。しかし、LSIにおいて構成される容量の中でもMOS容量は単位面積当たりの容量が最も大きいため、回路規模の縮小を考慮するとMOS容量を用いることが好ましい。MOSトランジスタをMOS容量として用いるためにはその閾値電圧以上の電圧を印加する必要があるが、本発明に係るループフィルタでは常にMOSトランジスタの閾値以上の電圧が印加される構成となっており、MOS容量を使用するための条件は満たされている。
【0043】
また、図1及び図7のそれぞれに示したPLLにおいて、電圧制御発振器40に代えて出力クロック生成回路としての電圧制御遅延回路(VCD)を設け、分周器50を省略して当該電圧制御遅延回路が出力する出力クロックCKoutを、直接、位相比較器10にフィードバックすることで、遅延ロックループ回路(DLL)が構成される。
【産業上の利用可能性】
【0044】
本発明に係るフィードバックシステムは、完全に平滑化された電圧信号を出力するスイッチトキャパシタフィルタをループフィルタとして備え、高調波スプリアスの混入がない極めて高品質な出力クロックを生成するため、通信システムなどに有用である。
【図面の簡単な説明】
【0045】
【図1】第1の実施形態に係る位相同期回路の構成図である。
【図2】第1の実施形態に係る制御クロック生成回路の回路構成図である。
【図3】第1の実施形態に係る制御クロック生成回路のタイミングチャートである。
【図4】第1の実施形態に係るループフィルタの回路構成図である。
【図5】第1の実施形態に係るスイッチトキャパシタ回路における容量の接続状態の変化を示した図である。
【図6】第1の実施形態に係るスイッチトキャパシタフィルタの出力電圧のグラフである。
【図7】第2の実施形態に係る位相同期回路の構成図である。
【図8】第2の実施形態に係る制御クロック生成回路の回路構成図である。
【図9】第2の実施形態に係る制御クロック生成回路のタイミングチャートである。
【図10】第2の実施形態に係るループフィルタの回路構成図である。
【図11】第2の実施形態に係るスイッチトキャパシタ回路における容量の接続状態の変化を示した図である。
【図12】従来のスイッチトキャパシタフィルタの出力電圧のグラフである。
【図13】従来のスイッチトキャパシタフィルタを備えた位相同期回路の出力に含まれるスプリアスノイズを示すグラフである。
【符号の説明】
【0046】
20 チャージポンプ回路
30A、30B ループフィルタ
31 フィルタ容量
32 スイッチトキャパシタ回路(第1、第2及び第3のスイッチトキャパシタ回路)
32a スイッチトキャパシタ回路(第1のスイッチトキャパシタ回路)
32b スイッチトキャパシタ回路(第2のスイッチトキャパシタ回路)
321、321a、321b 容量
40 電圧制御発振器(出力クロック生成回路)
60A、60B 制御クロック生成回路
【技術分野】
【0001】
本発明は、スイッチトキャパシタフィルタに関し、特に、位相同期回路や遅延ロックループ回路などのフィードバックシステムにおけるループフィルタとして好適なスイッチトキャパシタフィルタの技術に関する。
【背景技術】
【0002】
今日、システムLSIに搭載される機能はますます増えつつあり、システムLSIの回路規模は増大する傾向にある。このため、システムLSIに搭載される個々の回路の縮小化は普遍的な問題となっている。
【0003】
システムLSIには必ずと言ってよいほど位相同期回路(以下、「PLL」と称することがある。)が搭載されている。PLLには、応答時間の最大値を入力クロックの周波数のおよそ10分の1以上に大きくすることができないという制約がある。このため、PLLを構成するループフィルタのCR積を比較的大きく設定する必要がある。比較的大きなCR積を実現するためには、ループフィルタを構成する容量の容量値を大きく設定するのが一般的である。したがって、PLLの構成要素の中でもループフィルタはPLLの回路面積の大部分を占めることとなる。そして、PLLにおいて入力クロックの周波数が低くなればなるほど応答時間は長くなるため、ループフィルタを構成する容量の容量値をさらに大きく設定する必要がある。その結果、PLLの回路規模はますます大きくなってしまう。このような問題を解決するためにも、ループフィルタの回路規模縮小が求められるところである。
【0004】
ループフィルタの縮小化という点では、スイッチトキャパシタフィルタを用いることが非常に効果的である。スイッチトキャパシタフィルタでは、フィルタの構成要素である抵抗がスイッチトキャパシタで実現されており、比較的小さなスイッチトキャパシタで非常に大きな抵抗値が実現できる。また、入力電流の量を少なくすることによって、スイッチトキャパシタフィルタを構成する容量を全体的に小さくすることができ、回路規模の縮小及び消費電力の低減といった効果が奏される(例えば、非特許文献1参照)。
【非特許文献1】T.Lee and B.Razavi, "A stabilization technique for phase-locked frequency synthesizer", in Proc. 2001 Symp. VLSI Circuits, Kyoto, Japan, June 2001, pp.39-42
【発明の開示】
【発明が解決しようとする課題】
【0005】
しかし、従来のスイッチトキャパシタフィルタは、スイッチトキャパシタが入力電流をサンプリングしながらこのときに生じる電圧を出力するという構成となっている。このため、スイッチトキャパシタが入力側に接続された状態、すなわち、電流が入力されている間は漸増(電流が負の場合には漸減)する電圧が出力され、スイッチトキャパシタが入力側から切断された状態、すなわち、電流が入力されていない間は平滑化された一定電圧が出力される。すなわち、従来のスイッチトキャパシタフィルタでは入力信号が完全に平滑化されずに電圧信号が出力されることとなる。
【0006】
図12は、従来のスイッチトキャパシタフィルタの出力電圧のグラフである。このグラフは、スイッチトキャパシタフィルタに断続的に電流信号が入力されたときの出力電圧の変化を示している。上述したように、出力電圧は、電流入力時には三角波状となる一方、電流非入力時には一定電圧となるため、スイッチトキャパシタフィルタの出力電圧には高周波成分が含まれてしまうこととなる。この結果、図13に示したように、PLLの出力に高調波スプリアスが混入し、信号品質劣化の原因となっていた。
【0007】
上記問題に鑑み、本発明は、完全に平滑化された信号を出力するスイッチトキャパシタフィルタを実現し、位相同期回路や遅延ロックループ回路などのフィードバックシステムの出力への高調波スプリアスの混入を抑制するループフィルタ、及びこのようなループフィルタを備えたフィードバックシステムの提供を課題とする。
【課題を解決するための手段】
【0008】
上記課題を解決するために本発明が講じた手段は、フィルタ容量を備え、入力された電流信号を当該フィルタ容量で平滑化して電圧信号を出力するスイッチトキャパシタフィルタとして、ある位相で、電流信号の入力によって供給される電荷を充電し、次の位相で、上記の充電によって生じた電圧と前の位相におけるフィルタ容量の電圧とを平均化した電圧を電圧信号として出力し、さらに次の位相で、上記の平均化された電圧とフィルタ容量の電圧とをさらに平均化するものとする。
【0009】
この発明によると、ある位相で、電流信号の入力によって供給される電荷は一端充電されてから、次の位相で、その充電によって生じた電圧とその前の位相におけるフィルタ容量の電圧とを平均化した電圧が出力され、さらにその次の位相で、その平均化された電圧とフィルタ容量の電圧とがさらに平均化される。したがって、サンプリング中の充電電圧が出力側に直接伝わることがなく、フィルタ容量によって完全に平滑化された電圧信号が出力される。
【0010】
具体的には、上記のスイッチトキャパシタフィルタは、容量を有し、この容量が電流信号の入力端に接続された第1の状態、この容量が電圧信号の出力端に接続された第2の状態、及びこの容量がフィルタ容量の側に接続された第3の状態が循環する第1、第2及び第3のスイッチトキャパシタ回路を備えており、これら第1から第3のスイッチトキャパシタ回路は、互いに第1から第3の状態が重ならないようにインターリーブ制御されるものとする。
【0011】
好ましくは、上記のスイッチトキャパシタフィルタにおいて、フィルタ容量及び第1から第3のスイッチトキャパシタ回路における容量は、いずれもMOS容量とする。
【0012】
また、具体的には、上記のスイッチトキャパシタフィルタは、2個の容量を有し、いずれか一方の容量が電流信号の入力端に接続されるとき他の容量が電圧信号の出力端に接続される第1のスイッチトキャパシタ回路と、2個の容量を有し、いずれか一方の容量が電圧信号の出力端に接続されるとき他の容量がフィルタ容量の側に接続される第2のスイッチトキャパシタ回路とを備えたものとする。
【0013】
好ましくは、上記のスイッチトキャパシタフィルタにおいて、フィルタ容量及び第1及び第2のスイッチトキャパシタ回路における容量は、いずれもMOS容量とする。
【0014】
一方、本発明が講じた手段は、入力クロックに基づいて生成した出力クロックを帰還させ、この出力クロックを所定の特性にするフィードバックシステムとして、入力クロックと帰還されたクロックとの位相差に基づいてチャージ電流を生成するチャージポンプ回路と、フィルタ容量を有し、入力されたチャージ電流をこのフィルタ容量で平滑化して電圧信号を出力するループフィルタであって、ある位相で、チャージ電流の入力によって供給される電荷を充電し、次の位相で、上記の充電によって生じた電圧と前の位相におけるフィルタ容量の電圧とを平均化した電圧を電圧信号として出力し、さらに次の位相で、上記の平均化された電圧とフィルタ容量の電圧とをさらに平均化するループフィルタと、ループフィルタから出力された電圧信号に基づいて出力クロックを生成する出力クロック生成回路とを備えたものとする。
【0015】
この発明によると、ループフィルタにおいて、ある位相で、チャージ電流の入力によって供給される電荷は一端充電されてから、次の位相で、その充電によって生じた電圧とその前の位相におけるフィルタ容量の電圧とを平均化した電圧が出力され、さらにその次の位相で、その平均化された電圧とフィルタ容量の電圧とがさらに平均化される。したがって、サンプリング中の充電電圧が出力側に直接伝わることがなく、フィルタ容量によって完全に平滑化された電圧信号がループフィルタから出力される。この結果、ループフィルタから出力される電圧信号には高周波成分が含まれず、フィードバックシステムの出力への高調波スプリアスの混入が抑制される。
【0016】
具体的には、上記のループフィルタは、容量を有し、この容量がチャージ電流の入力端に接続された第1の状態、この容量が電圧信号の出力端に接続された第2の状態、及びこの容量がフィルタ容量の側に接続された第3の状態が循環する第1、第2及び第3のスイッチトキャパシタ回路を備えたものであり、上記のフィードバックシステムは、入力クロックの立ち下がり変化に基づいて排他的な3相の制御クロックを生成する制御クロック生成回路を備えており、第1から第3のスイッチトキャパシタ回路は、制御クロック生成回路によって生成された3相の制御クロックに従って、互いに第1から第3の状態が重ならないようにインターリーブ制御されるものとする。
【0017】
また、具体的には、上記のループフィルタは、2個の容量を有し、いずれか一方の容量がチャージ電流の入力端に接続されるとき他の容量が電圧信号の出力端に接続される第1のスイッチトキャパシタ回路と、2個の容量を有し、いずれか一方の容量が電圧信号の出力端に接続されるとき他の容量がフィルタ容量の側に接続される第2のスイッチトキャパシタ回路とを備えたものであり、上記のフィードバックシステムは、入力クロックの立ち下がり変化に基づいて排他的な2相の制御クロックを生成する制御クロック生成回路を備えており、第1及び第2のスイッチトキャパシタ回路は、制御クロック生成回路によって生成された2相の制御クロックに従って動作するものとする。
【発明の効果】
【0018】
以上のように本発明によると、スイッチトキャパシタフィルタから完全に平滑化された電圧信号が出力される。そして、このスイッチトキャパシタフィルタをループフィルタとして備えたフィードバックシステムにおいて、出力への高調波スプリアスの混入が抑制されるため、極めて高品質な出力クロックを得ることができる。
【発明を実施するための最良の形態】
【0019】
以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。
【0020】
(第1の実施形態)
図1は、本発明の第1の実施形態に係るPLLの構成を示す。本実施形態に係るPLLは、位相比較器10と、チャージポンプ回路20と、ループフィルタ(LPF)30Aと、出力クロック生成回路としての電圧制御発振器(VCO)40と、分周器50と、制御クロック生成回路60Aとを備えている。位相比較器10は、PLLに与えられる入力クロックCKinと帰還クロックCKdivとの位相を比較し、この位相差に応じたアップ信号UPおよびダウン信号DNを出力する。チャージポンプ回路20は、アップ信号UPおよびダウン信号DNに基づいてプッシュプル動作をし、チャージ電流Ipを出力(吐き出し又は吸い込み)する。電圧制御発振器40は、ループフィルタ30Aから出力された電圧Voutに基づいて、PLLの出力クロックCKoutの周波数を変化させる。分周器50は、出力クロックCKoutをN(Nは自然数)分周し、帰還クロックCKdivとして位相比較器10にフィードバックする。以上の動作を繰り返すうちに、出力クロックCKoutは次第に所定の周波数に収束し、ロックされる。以下、ループフィルタ30A及び制御クロック生成回路60Aの構成及び動作について詳細に説明する。
【0021】
制御クロック生成回路60Aは、入力クロックCKinの立ち下がり変化に基づいて制御クロックCK1、CK2及びCK3を生成し、ループフィルタ30Aにこれら制御クロックCK1〜CK3を与える。図2は、制御クロック生成回路60Aの回路構成を示す。また、図3は、制御クロック生成回路60Aのタイミングチャートである。
【0022】
インバータ61は、入力クロックCKinを反転し、クロック/CKinを出力する。Dフリップフロップ621、622、623及び624は、クロック/CKinの立ち上がり変化に同期して動作する。Dフリップフロップ621及び622の出力は、それぞれ、NORゲート66の入力となる。NORゲート66の出力は、Dフリップフロップ621のデータ入力である。NANDゲート631は、Dフリップフロップ622の反転出力と制御クロックCK3との否定論理積を制御クロックCK1として出力する。NANDゲート632は、Dフリップフロップ623の反転出力と制御クロックCK1との否定論理積を制御クロックCK2として出力する。そして、NANDゲート633は、Dフリップフロップ624の反転出力と制御クロックCK2との否定論理積を制御クロックCK3として出力する。上記構成の制御クロック生成回路60Aから出力される制御クロックCK1、CK2及びCK3の相は互いに異なり、かつ、オンデューティが重なることがない。すなわち、制御クロック生成回路60Aは、入力クロックCKinの立ち下がり変化に基づいて排他的な3相の制御クロックを生成する。
【0023】
一方、ループフィルタ30Aは、入力されたチャージ電流Ipを平滑化して電圧Voutを出力するスイッチトキャパシタフィルタとして構成されている。図4は、ループフィルタ30Aの回路構成を示す。ループフィルタ30Aは、3個のスイッチトキャパシタ回路32と、MOS容量として構成された容量31、33及び34とを備えている。
【0024】
各スイッチトキャパシタ回路32は、MOS容量として構成された容量321と、スイッチ322、323及び324とを備えている。容量321は、一端が接地され、他端がスイッチ322〜324に接続されている。各スイッチ322は、各容量321とチャージ電流Ipの入力端との電気的な接続の有無を制御する。各スイッチ323は、各容量321と電圧Voutの出力端との電気的な接続の有無を制御する。そして、各スイッチ324は、各容量321と容量31との電気的な接続の有無を制御する。
【0025】
容量31は、一端が接地され、他端が各スイッチトキャパシタ回路32のスイッチ324に接続されている。容量31は、スイッチ324がオンとなっているスイッチトキャパシタ回路32における容量321に充電された電荷を次々と受ける。すなわち、容量31は、チャージ電流Ipによって供給される電荷を蓄積して平滑電圧を生成するフィルタ容量として機能する。
【0026】
容量33は、一端が接地され、他端がチャージ電流Ipの入力端に接続されている。また、容量34は、一端が接地され、他端が電圧Voutの出力端に接続されている。容量33及び34は、主に、各スイッチトキャパシタ回路32のスイッチングノイズを緩和する働きをする。容量33および34は、理論的には省略可能であるが、実際の回路では設けることが好ましい。
【0027】
各スイッチトキャパシタ回路32におけるスイッチ322〜324は、上記の制御クロックCK1、CK2及びCK3に従って動作し、スイッチ322のみがオンとなる状態、スイッチ323のみがオンとなる状態、及びスイッチ324のみがオンとなる状態が循環する。また、3個のスイッチトキャパシタ回路32は、互いの動作状態が重ならないようにインターリーブ制御される。図5(a)、(b)及び(c)は、各スイッチトキャパシタ回路32における容量321の接続状態の変化を示す。各スイッチトキャパシタ回路32における容量321の接続状態は、図5(a)、(b)及び(c)に示した順に変化し、図5(c)に示した接続状態の次は再び図5(a)に示した接続状態から繰り返される。
【0028】
各スイッチトキャパシタ回路32は制御クロックCK1〜CK3によってスイッチング制御されるため、そのスイッチングのタイミングは入力クロックCKinが立ち下がり変化をしたときとなる。したがって、チャージ電流Ipが入力されている最中に各スイッチトキャパシタ回路32のスイッチング制御が行われることがなく、ループフィルタ30Aの正常動作が保証される。
【0029】
一の容量321に着目したときの本実施形態に係るループフィルタ30Aの動作は次のように説明される。すなわち、ある位相において、容量321はチャージ電流Ipの入力端に接続され、チャージ電流Ipの入力によって供給される電荷を充電する(サンプリング動作)。ここで、容量321は、前の位相において容量31に接続されており、前の位相における容量31との間で平均化された電圧を保持している。したがって、容量321がチャージ電流Ipの入力端に接続されることによって、チャージ電流Ipの入力によって生じた電圧と、前の位相において容量321と容量31との間で平均化された電圧とについて、さらに平均化が行われ、容量321はこの平均化された電圧を保持することとなる。そして、次の位相において、容量321は電圧Voutの出力端に接続され、上記の平均化された電圧が出力端に伝達される(電圧出力動作)。さらに次の位相において、容量321は容量31に接続されることによって、充電した電荷が容量31に転送され、容量321と容量31との間で電圧がさらに平均化される(イコライズ動作)。そして、上述のサンプリング動作、出力動作及びイコライズ動作からなる一連の動作を、3つの容量321について互いにずらして繰り返すことによって、容量31、33及び34及び3つの容量321は、平均化された一の電圧に収束していく。
【0030】
以上、本実施形態によると、スイッチトキャパシタフィルタとして構成されたループフィルタについて、入力されたチャージ電流が一端サンプリングされてから次の位相で電圧信号が出力される。すなわち、ループフィルタからは完全に平滑化された電圧信号が出力される。図6は、本実施形態に係るループフィルタの出力電圧のグラフである。本実施形態に係るループフィルタの出力には三角波が現れず、完全に平滑化された電圧が階段状に出力されている。これにより、本実施形態に係るPLLの出力への高調波スプリアスの混入が抑制され、極めて高品質な出力クロックが生成される。
【0031】
なお、上記説明は3個のスイッチトキャパシタ回路をインターリーブ制御する例についてのものであるが、n個(nは4以上の整数)のスイッチトキャパシタ回路をインタリーブ制御することによっても上記と同様の効果を得ることができる。すなわち、一の容量にn個のスイッチが接続されたn個のスイッチトキャパシタ回路を、排他的なn相の制御クロックでインターリーブ制御することで、入力電流を一端サンプリングしてから次の位相で電圧出力することが実現可能である。
【0032】
また、スイッチ322〜324は、制御クロックCK1〜CK3がLoレベルのときにオンとなるようにしてもよい。この場合、制御クロック生成回路60Aは、上記説明とは逆の論理の制御信号CK1〜CK3を生成すればよい。
【0033】
(第2の実施形態)
図7は、本発明の第2の実施形態に係るPLLの構成を示す。本実施形態に係るPLLは、第1の実施形態に係るPLLとは異なる構成のループフィルタ30Bと、制御クロック生成回路60Bとを備えている。これ以外の構成要素については第1の実施形態と同様である。以下、第1の実施形態と異なる点についてのみ説明する。
【0034】
制御クロック生成回路60Bは、入力クロックCKinの立ち下がり変化に基づいて制御クロックCK1及びCK2を生成し、ループフィルタ30Bにこれら制御クロックを与える。図8は、制御クロック生成回路60Bの回路構成を示す。また、図9は、制御クロック生成回路60Bのタイミングチャートである。
【0035】
インバータ61は、入力クロックCKinを反転し、クロック/CKinを出力する。Dフリップフロップ62は、クロック/CKinの立ち上がり変化に同期して動作する。インバータ641及びNANDゲート642及び643からなる回路部分は、Dフリップフロップ62のQ出力に基づいて制御クロックCK1及びCK2を生成する。上記構成の制御クロック生成回路60Bから出力される制御クロックCK1及びCK2の相は互いに異なり、かつ、オンデューティが重なることがない。すなわち、制御クロック生成回路60Bは、入力クロックCKinの立ち下がり変化に基づいて排他的な2相の制御クロックを生成する。
【0036】
一方、ループフィルタ30Bは、入力されたチャージ電流Ipを平滑化して電圧Voutを出力するスイッチトキャパシタフィルタとして構成されている。図10は、ループフィルタ30Bの回路構成を示す。ループフィルタ30Bは、スイッチトキャパシタ回路32a及び32bと、MOS容量として構成された容量31、33及び34とを備えている。
【0037】
スイッチトキャパシタ回路32aは、MOS容量として構成された容量321a及び321bと、スイッチ322a、322b、323a及び323bとを備えている。容量321aは、一端が接地され、他端がスイッチ322a及び323aに接続されている。同様に、容量321bは、一端が接地され、他端がスイッチ322b及び323bに接続されている。スイッチ322aは、容量321aとチャージ電流Ipの入力端との電気的な接続の有無を制御する。スイッチ323aは、容量321aと電圧Voutの出力端との電気的な接続の有無を制御する。同様に、スイッチ322bは、容量321bとチャージ電流Ipの入力端との電気的な接続の有無を制御する。スイッチ323bは、容量321bと電圧Voutの出力端との電気的な接続の有無を制御する。
【0038】
容量31は、一端が接地され、他端がスイッチトキャパシタ回路32bのスイッチ322a及び322bに接続されている。なお、スイッチトキャパシタ回路32bは、スイッチ322a及び322bの接続先が容量31である他は、上記のスイッチトキャパシタ回路32aと同様の構成をしている。容量31は、スイッチトキャパシタ回路32bにおけるスイッチ322aがオンとなっているとき、スイッチトキャパシタ回路32bにおける容量321aに充電された電荷を受け、スイッチトキャパシタ回路32bにおけるスイッチ322bがオンとなっているとき、スイッチトキャパシタ回路32bにおける容量321bに充電された電荷を受ける。すなわち、容量31は、チャージ電流Ipの入力によって供給される電荷を蓄積して平滑電圧を生成するフィルタ容量として機能する。また、容量33及び34については、第1の実施形態で説明したとおりである。
【0039】
スイッチトキャパシタ回路32aにおいて、スイッチ322a及び323bは上記の制御クロックCK1に従って動作し、スイッチ322b及び323aは上記の制御クロックCK2に従って動作する。したがって、容量321a及び321bのいずれか一方がチャージ電流Ipの入力端に接続されるとき他は電圧Voutの出力端に接続される。同様に、スイッチトキャパシタ回路32bにおいて、スイッチ322a及び323bは上記の制御クロックCK1に従って動作し、スイッチ322b及び323aは上記の制御クロックCK2に従って動作する。したがって、容量321a及び321bのいずれか一方が容量31に接続されるとき他は電圧Voutの出力端に接続される。図11(a)及び(b)は、スイッチトキャパシタ回路32a及び32bにおける容量321a及び321bの接続状態の変化を示す。スイッチトキャパシタ回路32a及び32bにおける容量321a及び321bについては、図11(a)及び(b)に示した接続状態が交互に繰り返される。
【0040】
容量321aに着目したときの本実施形態に係るループフィルタ30Bの動作は次のように説明される。すなわち、ある位相において、スイッチトキャパシタ回路32aにおける容量321aはチャージ電流Ipの入力端に接続され、チャージ電流Ipの入力によって供給される電荷を充電する(サンプリング動作)。このとき、スイッチトキャパシタ回路32bにおける容量321aは容量31に接続されており、容量31との間で平均化された電圧を保持することとなる。そして、次の位相において、スイッチトキャパシタ回路32a及び32bにおける容量321aはいずれも電圧Voutの出力端に接続され、これら容量321aの電圧が平均化され、この平均化された電圧が出力される(電圧出力動作)。さらに次の位相において、スイッチトキャパシタ回路32bにおける容量321aが容量31に接続されることによって、この容量321aに蓄積された電荷が容量31に転送され、この容量321aと容量31との間で電圧がさらに平均化される(イコライズ動作)。そして、上述のサンプリング動作、出力動作及びイコライズ動作からなる一連の動作を、2つの容量321aの組及び2つの容量321bの組について互いにずらして繰り返すことによって、容量31、33及び34及び2つの容量321a及び2つの容量321bは、平均化された一の電圧に収束していく。
【0041】
以上、本実施形態によると、2個のスイッチトキャパシタ回路をインタリーブ制御して、完全に平滑化されたループフィルタ出力を得ることができる。本実施形態に係るループフィルタの出力電圧の変化は図6に示したグラフと同様である。また、本実施形態では、スイッチトキャパシタ回路32a及び32bにおける容量321a及び321bの容量値を独立に設定でき、また、制御クロック生成回路60Bが比較的簡易な構成となるといった利点がある。
【0042】
なお、第1及び第2の実施形態において、ループフィルタ30A及び30Bを構成する各容量は、MOS容量以外にも、例えば、2層ポリシリコン容量、配線間容量及びMIM容量等であってもよい。しかし、LSIにおいて構成される容量の中でもMOS容量は単位面積当たりの容量が最も大きいため、回路規模の縮小を考慮するとMOS容量を用いることが好ましい。MOSトランジスタをMOS容量として用いるためにはその閾値電圧以上の電圧を印加する必要があるが、本発明に係るループフィルタでは常にMOSトランジスタの閾値以上の電圧が印加される構成となっており、MOS容量を使用するための条件は満たされている。
【0043】
また、図1及び図7のそれぞれに示したPLLにおいて、電圧制御発振器40に代えて出力クロック生成回路としての電圧制御遅延回路(VCD)を設け、分周器50を省略して当該電圧制御遅延回路が出力する出力クロックCKoutを、直接、位相比較器10にフィードバックすることで、遅延ロックループ回路(DLL)が構成される。
【産業上の利用可能性】
【0044】
本発明に係るフィードバックシステムは、完全に平滑化された電圧信号を出力するスイッチトキャパシタフィルタをループフィルタとして備え、高調波スプリアスの混入がない極めて高品質な出力クロックを生成するため、通信システムなどに有用である。
【図面の簡単な説明】
【0045】
【図1】第1の実施形態に係る位相同期回路の構成図である。
【図2】第1の実施形態に係る制御クロック生成回路の回路構成図である。
【図3】第1の実施形態に係る制御クロック生成回路のタイミングチャートである。
【図4】第1の実施形態に係るループフィルタの回路構成図である。
【図5】第1の実施形態に係るスイッチトキャパシタ回路における容量の接続状態の変化を示した図である。
【図6】第1の実施形態に係るスイッチトキャパシタフィルタの出力電圧のグラフである。
【図7】第2の実施形態に係る位相同期回路の構成図である。
【図8】第2の実施形態に係る制御クロック生成回路の回路構成図である。
【図9】第2の実施形態に係る制御クロック生成回路のタイミングチャートである。
【図10】第2の実施形態に係るループフィルタの回路構成図である。
【図11】第2の実施形態に係るスイッチトキャパシタ回路における容量の接続状態の変化を示した図である。
【図12】従来のスイッチトキャパシタフィルタの出力電圧のグラフである。
【図13】従来のスイッチトキャパシタフィルタを備えた位相同期回路の出力に含まれるスプリアスノイズを示すグラフである。
【符号の説明】
【0046】
20 チャージポンプ回路
30A、30B ループフィルタ
31 フィルタ容量
32 スイッチトキャパシタ回路(第1、第2及び第3のスイッチトキャパシタ回路)
32a スイッチトキャパシタ回路(第1のスイッチトキャパシタ回路)
32b スイッチトキャパシタ回路(第2のスイッチトキャパシタ回路)
321、321a、321b 容量
40 電圧制御発振器(出力クロック生成回路)
60A、60B 制御クロック生成回路
【特許請求の範囲】
【請求項1】
フィルタ容量を備え、入力された電流信号を当該フィルタ容量で平滑化して電圧信号を出力するスイッチトキャパシタフィルタであって、
ある位相で、前記電流信号の入力によって供給される電荷を充電し、次の位相で、前記充電によって生じた電圧と前の位相における前記フィルタ容量の電圧とを平均化した電圧を前記電圧信号として出力し、さらに次の位相で、前記平均化された電圧と前記フィルタ容量の電圧とをさらに平均化する
ことを特徴とするスイッチトキャパシタフィルタ。
【請求項2】
請求項1に記載のスイッチトキャパシタフィルタにおいて、
容量を有し、当該容量が前記電流信号の入力端に接続された第1の状態、当該容量が前記電圧信号の出力端に接続された第2の状態、及び当該容量が前記フィルタ容量の側に接続された第3の状態が循環する第1、第2及び第3のスイッチトキャパシタ回路を備え、
前記第1から第3のスイッチトキャパシタ回路は、互いに前記第1から第3の状態が重ならないようにインターリーブ制御される
ことを特徴とするスイッチトキャパシタフィルタ。
【請求項3】
請求項2に記載のスイッチトキャパシタフィルタにおいて、
前記フィルタ容量及び前記第1から第3のスイッチトキャパシタ回路における容量は、いずれもMOS容量である
ことを特徴とするスイッチトキャパシタフィルタ。
【請求項4】
請求項1に記載のスイッチトキャパシタフィルタにおいて、
2個の容量を有し、いずれか一方の容量が前記電流信号の入力端に接続されるとき他の容量が前記電圧信号の出力端に接続される第1のスイッチトキャパシタ回路と、
2個の容量を有し、いずれか一方の容量が前記電圧信号の出力端に接続されるとき他の容量が前記フィルタ容量の側に接続される第2のスイッチトキャパシタ回路とを備えた
ことを特徴とするスイッチトキャパシタフィルタ。
【請求項5】
請求項4に記載のスイッチトキャパシタフィルタにおいて、
前記フィルタ容量及び前記第1及び第2のスイッチトキャパシタ回路における容量は、いずれもMOS容量である
ことを特徴とするスイッチトキャパシタフィルタ。
【請求項6】
入力クロックに基づいて生成した出力クロックを帰還させ、当該出力クロックを所定の特性にするフィードバックシステムであって、
前記入力クロックと帰還されたクロックとの位相差に基づいてチャージ電流を生成するチャージポンプ回路と、
フィルタ容量を有し、入力された前記チャージ電流を当該フィルタ容量で平滑化して電圧信号を出力するループフィルタであって、ある位相で、前記チャージ電流の入力によって供給される電荷を充電し、次の位相で、前記充電によって生じた電圧と前の位相における前記フィルタ容量の電圧とを平均化した電圧を前記電圧信号として出力し、さらに次の位相で、前記平均化された電圧と前記フィルタ容量の電圧とをさらに平均化するループフィルタと、
前記ループフィルタから出力された電圧信号に基づいて前記出力クロックを生成する出力クロック生成回路とを備えた
ことを特徴とするフィードバックシステム。
【請求項7】
請求項6に記載のフィードバックシステムにおいて、
前記ループフィルタは、
容量を有し、当該容量が前記チャージ電流の入力端に接続された第1の状態、当該容量が前記電圧信号の出力端に接続された第2の状態、及び当該容量が前記フィルタ容量の側に接続された第3の状態が循環する第1、第2及び第3のスイッチトキャパシタ回路を備えたものであり、
当該フィードバックシステムは、
前記入力クロックの立ち下がり変化に基づいて排他的な3相の制御クロックを生成する制御クロック生成回路を備え、
前記第1から第3のスイッチトキャパシタ回路は、前記制御クロック生成回路によって生成された3相の制御クロックに従って、互いに前記第1から第3の状態が重ならないようにインターリーブ制御される
ことを特徴とするフィードバックシステム。
【請求項8】
請求項6に記載のフィードバックシステムにおいて、
前記ループフィルタは、
2個の容量を有し、いずれか一方の容量が前記チャージ電流の入力端に接続されるとき他の容量が前記電圧信号の出力端に接続される第1のスイッチトキャパシタ回路と、
2個の容量を有し、いずれか一方の容量が前記電圧信号の出力端に接続されるとき他の容量が前記フィルタ容量の側に接続される第2のスイッチトキャパシタ回路とを備えたものであり、
当該フィードバックシステムは、
前記入力クロックの立ち下がり変化に基づいて排他的な2相の制御クロックを生成する制御クロック生成回路を備え、
前記第1及び第2のスイッチトキャパシタ回路は、前記制御クロック生成回路によって生成された2相の制御クロックに従って動作する
ことを特徴とするフィードバックシステム。
【請求項1】
フィルタ容量を備え、入力された電流信号を当該フィルタ容量で平滑化して電圧信号を出力するスイッチトキャパシタフィルタであって、
ある位相で、前記電流信号の入力によって供給される電荷を充電し、次の位相で、前記充電によって生じた電圧と前の位相における前記フィルタ容量の電圧とを平均化した電圧を前記電圧信号として出力し、さらに次の位相で、前記平均化された電圧と前記フィルタ容量の電圧とをさらに平均化する
ことを特徴とするスイッチトキャパシタフィルタ。
【請求項2】
請求項1に記載のスイッチトキャパシタフィルタにおいて、
容量を有し、当該容量が前記電流信号の入力端に接続された第1の状態、当該容量が前記電圧信号の出力端に接続された第2の状態、及び当該容量が前記フィルタ容量の側に接続された第3の状態が循環する第1、第2及び第3のスイッチトキャパシタ回路を備え、
前記第1から第3のスイッチトキャパシタ回路は、互いに前記第1から第3の状態が重ならないようにインターリーブ制御される
ことを特徴とするスイッチトキャパシタフィルタ。
【請求項3】
請求項2に記載のスイッチトキャパシタフィルタにおいて、
前記フィルタ容量及び前記第1から第3のスイッチトキャパシタ回路における容量は、いずれもMOS容量である
ことを特徴とするスイッチトキャパシタフィルタ。
【請求項4】
請求項1に記載のスイッチトキャパシタフィルタにおいて、
2個の容量を有し、いずれか一方の容量が前記電流信号の入力端に接続されるとき他の容量が前記電圧信号の出力端に接続される第1のスイッチトキャパシタ回路と、
2個の容量を有し、いずれか一方の容量が前記電圧信号の出力端に接続されるとき他の容量が前記フィルタ容量の側に接続される第2のスイッチトキャパシタ回路とを備えた
ことを特徴とするスイッチトキャパシタフィルタ。
【請求項5】
請求項4に記載のスイッチトキャパシタフィルタにおいて、
前記フィルタ容量及び前記第1及び第2のスイッチトキャパシタ回路における容量は、いずれもMOS容量である
ことを特徴とするスイッチトキャパシタフィルタ。
【請求項6】
入力クロックに基づいて生成した出力クロックを帰還させ、当該出力クロックを所定の特性にするフィードバックシステムであって、
前記入力クロックと帰還されたクロックとの位相差に基づいてチャージ電流を生成するチャージポンプ回路と、
フィルタ容量を有し、入力された前記チャージ電流を当該フィルタ容量で平滑化して電圧信号を出力するループフィルタであって、ある位相で、前記チャージ電流の入力によって供給される電荷を充電し、次の位相で、前記充電によって生じた電圧と前の位相における前記フィルタ容量の電圧とを平均化した電圧を前記電圧信号として出力し、さらに次の位相で、前記平均化された電圧と前記フィルタ容量の電圧とをさらに平均化するループフィルタと、
前記ループフィルタから出力された電圧信号に基づいて前記出力クロックを生成する出力クロック生成回路とを備えた
ことを特徴とするフィードバックシステム。
【請求項7】
請求項6に記載のフィードバックシステムにおいて、
前記ループフィルタは、
容量を有し、当該容量が前記チャージ電流の入力端に接続された第1の状態、当該容量が前記電圧信号の出力端に接続された第2の状態、及び当該容量が前記フィルタ容量の側に接続された第3の状態が循環する第1、第2及び第3のスイッチトキャパシタ回路を備えたものであり、
当該フィードバックシステムは、
前記入力クロックの立ち下がり変化に基づいて排他的な3相の制御クロックを生成する制御クロック生成回路を備え、
前記第1から第3のスイッチトキャパシタ回路は、前記制御クロック生成回路によって生成された3相の制御クロックに従って、互いに前記第1から第3の状態が重ならないようにインターリーブ制御される
ことを特徴とするフィードバックシステム。
【請求項8】
請求項6に記載のフィードバックシステムにおいて、
前記ループフィルタは、
2個の容量を有し、いずれか一方の容量が前記チャージ電流の入力端に接続されるとき他の容量が前記電圧信号の出力端に接続される第1のスイッチトキャパシタ回路と、
2個の容量を有し、いずれか一方の容量が前記電圧信号の出力端に接続されるとき他の容量が前記フィルタ容量の側に接続される第2のスイッチトキャパシタ回路とを備えたものであり、
当該フィードバックシステムは、
前記入力クロックの立ち下がり変化に基づいて排他的な2相の制御クロックを生成する制御クロック生成回路を備え、
前記第1及び第2のスイッチトキャパシタ回路は、前記制御クロック生成回路によって生成された2相の制御クロックに従って動作する
ことを特徴とするフィードバックシステム。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【公開番号】特開2006−295343(P2006−295343A)
【公開日】平成18年10月26日(2006.10.26)
【国際特許分類】
【出願番号】特願2005−110272(P2005−110272)
【出願日】平成17年4月6日(2005.4.6)
【出願人】(000005821)松下電器産業株式会社 (73,050)
【Fターム(参考)】
【公開日】平成18年10月26日(2006.10.26)
【国際特許分類】
【出願日】平成17年4月6日(2005.4.6)
【出願人】(000005821)松下電器産業株式会社 (73,050)
【Fターム(参考)】
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