電源補償電圧および電流源
【課題】電源補償電圧または電流を供給する装置および方法を提供する。
【解決手段】電源補償電流および電圧源は、バンドギャップ基準電圧およびスケールされた電源電圧に接続された差動増幅器１０６を利用する。電源が変動すると、差動増幅器が安定した補償出力を調整する。出力は補償電圧でも電流でもよい。さらに、差動増幅器から複数の電流および電圧が参照されてもよい。安定した補償出力は、外部回路のための基準バイアスとして供給されてもよい。さらに、補償出力は、電圧制御発振器に供給されてもよい。電源補償電圧および電流源は、電源電圧が第１および第２の抵抗器１０２に跨って分配される、基準ノード１２２で第２の抵抗器と直列に接続された第１の抵抗器と、電圧基準電源１０４と、第１および第２の電圧入力および補償出力を有し、前記第１の入力が前記基準ノードに接続され、前記第２の入力が前記電圧基準電源に接続される差動増幅器と、を備える。
【解決手段】電源補償電流および電圧源は、バンドギャップ基準電圧およびスケールされた電源電圧に接続された差動増幅器１０６を利用する。電源が変動すると、差動増幅器が安定した補償出力を調整する。出力は補償電圧でも電流でもよい。さらに、差動増幅器から複数の電流および電圧が参照されてもよい。安定した補償出力は、外部回路のための基準バイアスとして供給されてもよい。さらに、補償出力は、電圧制御発振器に供給されてもよい。電源補償電圧および電流源は、電源電圧が第１および第２の抵抗器１０２に跨って分配される、基準ノード１２２で第２の抵抗器と直列に接続された第１の抵抗器と、電圧基準電源１０４と、第１および第２の電圧入力および補償出力を有し、前記第１の入力が前記基準ノードに接続され、前記第２の入力が前記電圧基準電源に接続される差動増幅器と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
政府の権利
米国政府は、国防脅威削減局によって与えられた契約番号ＤＴＲＡＯ１−０３−Ｄ−００１８および送付番号ＤＴＲＡ０１−０３−Ｄ−００１８−０００１により本発明に一定の権利を取得している。
【０００２】
本発明は、一般に、電流および電圧源に関し、より詳細には、電源変動に関して安定した電圧制御発振器に関する。
【背景技術】
【０００３】
位相ロックループ（「ＰＬＬ」）は、アナログ電気システムおよび通信システムで広く使用されてきた。ますます厳しくなっているタイミング制約の中で動作する現在の高性能システムでは、より一般的なデジタル電子回路にＰＬＬが導入されつつある。例えば、様々な回路用途に使用される特定用途向け集積回路（「ＡＳＩＣ」）は、一般に、クロック信号分配用オンチップＰＬＬを含む。
【０００４】
ＰＬＬがクロック分配にもたらす主要な利点は、位相／遅延補償、周波数逓倍、およびデューティサイクル補正である。ＰＬＬは、１つの周期信号またはクロックが基準クロックの周波数の倍数に位相整合されることができるようにする。ＰＬＬの出力は、その名前が示すように、受信基準クロック信号にロックし、基準クロックの平均周波数に等しい周波数を有する周期信号を発生する。出力ＰＬＬ信号が基準信号を追跡する場合、ＰＬＬは「ロックされる」と言われる。
【０００５】
しかし、ＰＬＬは、限られた周波数範囲にわたってロックされたままであるだけか、あるいはホールドインレンジまたはロックレンジと呼ばれる周波数内でシフトする。ＰＬＬは、基準周波数が徐々に変化する場合は、一般に、ロックレンジにわたって基準信号を追跡する。この最大「ロック掃引速度」は、ＰＬＬがロックされたままである基準周波数の最大変化速度である。周波数変化がこの速度より速い場合は、ＰＬＬはロックから外れる。
【０００６】
他の要因が、予期せずに突然発生することもあるロックの喪失を生じさせる可能性がある。例えば、電源電圧変動によって、ＰＬＬの出力周波数の偏差が生じる可能性がある。出力周波数の偏差によって、ＰＬＬがロックから外れることもある。ＰＬＬにロックから外れさせる可能性のある電源変動の一例は、電源上の増大した負荷である。増大した負荷は、電源を共用している増大した数の回路構成要素によって導入される可能性がある。
【０００７】
電源変動はまた、出力周波数それ自体の変動など他の障害を生成する可能性もある。ＰＬＬは依然として「ロックされた」ままである可能性があるが、可変出力周波数がＰＬＬ出力を参照して回路内の不安定状態を引き起こす可能性がある。
【０００８】
電源変動の一因は、ＰＬＬの中の電圧制御発振器（ＶＣＯ）によって受け取られる電圧である。ＶＣＯの機能はＰＬＬの周期出力信号を発生することである。基準クロックがＰＬＬによって追跡された場合、位相検出器は、他の構成要素と共に、基準クロックとＰＬＬの出力の位相差を表す電圧（または電流）を発生する。基本的に、ＶＣＯは、発生された電圧（または電流）を受け取り、それを周期出力信号に変換する。例えば、高出力電圧は、高速周波数を有する出力信号に変換されてよい。一方、低入力電圧は、低周波数を有する出力信号に変換されてよい。
【０００９】
しかし、電源が変動する場合、ＶＣＯは入力電圧を様々な周期信号に変換してよい。すなわち、周期信号は電源が変動するにつれて変動する。その結果、ＰＬＬ出力の偏差に、あるいはＰＬＬ内のロックの喪失に起因する有害な回路エラーが発生する可能性がある。したがって、電圧制御発振器のための電源補償電圧および電流源の必要性がある。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
電源補償電圧および電流源を供給する装置および方法が提供される。
【課題を解決するための手段】
【００１１】
一実施形態では、補償電圧および電流源は、入力としてバンドギャップ基準電圧およびスケールされた電源電圧を受け取る差動増幅器を備える。差動増幅器はまた、閾値基準回路によって駆動される電流源を含む。電源が変わった場合でも、差動増幅器によって安定した補償電流出力が維持される。次いで、補償電流は、ＶＣＯバイアス発生器などの外部回路に供給される。その場合、ＶＣＯバイアス発生器は、供給補償出力を生成するために波形発生器に信号を出力してよい。
【００１２】
他の実施形態では、補償電圧は差動増幅器によって生成される。補償電圧はＶＣＯバイアス発生器などの外部回路によって使用されてよい。
【００１３】
これらおよび他の態様ならびに利点は、それが適当な場合は、添付の図面を参照しながら以下の詳細な説明を読むことによって、当業者には明らかになるであろう。さらに、この要約は単に例であって、主張された本発明の範囲を限定することを意図するものではないことが理解される。
【００１４】
ここで好ましい諸実施形態は、様々な図で同様の参照数字が同様の要素を指す添付の図面に関連して下記で説明される。
【発明を実施するための最良の形態】
【００１５】
電源補償電圧および電流源が提供される。補償電圧および電流源は、電圧または電流、あるいはその両方を、電圧制御発振器（ＶＣＯ）などの外部回路に供給するために使用されてよい。安定したＰＬＬ出力は、補償電圧および電流源によって電圧または電流を供給されるＶＣＯを使用して発生させることができる。電源変動補償の利点から利益を受ける他の回路もまた、本発明の実施形態から利益を受けることができる。
【００１６】
ここで図１に戻ると、基本的なＰＬＬ１０は、位相周波数検出器１２、チャージポンプ１４、ループ（ローパス）フィルタ１６、ＶＣＯ１８およびロック検出器３０からなっていてよい。位相周波数検出器１２は、基準クロック２０および派生（またはフィードバック）クロック２２を受け取る。位相周波数検出器１２の出力は、チャージポンプ１４に供給される。チャージポンプ１４からの出力は、ローパスフィルタ１６に供給される。ローパスフィルタ１６は、ＶＣＯ１８に接続される。ＶＣＯ１８の出力は、周波数分割器２８に供給される。周波数分割器２８の出力は、位相周波数検出器１２に戻され、通常のロック検出器３０に供給される。ロック検出器３０はまた、通常のロック検出器信号３２を供給することができるようになるように基準クロック２０を供給される。
【００１７】
動作中に、位相検出器１２は２つの出力周波数を比較し、それらの位相差の大きさである出力を発生する。例えば、位相周波数検出器は、入力基準クロック信号２０（ＲＥＦＣＬＫ）をフィードバッククロック信号２２（ＦＢＫＣＬＫ）と比較し、２つの信号２０、２２の位相／周波数差の大きさに比例するエラー信号２４を発生する。図では、位相検出器１２の出力信号２４は、ＶＣＯ１８を駆動するループフィルタ１６として働くカウンタ（示されていない）に一般に入力される、アップまたはダウンパルス２４として示されている。他の実施形態では、位相検出器１２は、標準デジタルフィルタに出力されてよいｎビットの位相エラー２４を出力してよい。
【００１８】
エラー信号２４は、ＰＬＬ回路上の位相検出器１２のローディングを軽減するためにチャージポンプ１４に供給される。チャージポンプ１４電流は、ループフィルタ１６に蓄えられる電荷の大きさを制御し、それによって、位相周波数検出器１２からの出力をＶＣＯ１８への制御電圧入力２６に転換する。ＶＣＯ１８は、制御電圧２６に比例する出力周波数を発生する。
【００１９】
ＰＬＬ１０がロックされている場合、ＲＥＦＣＬＫ２０信号とＦＢＫＣＬＫ２２信号の間には一定の位相差（通常ゼロ）があり、それらの周波数は一致している。２つの信号が等しい場合は、位相検出器１２からのマグニチュード出力２４はない。信号が異なる場合は、位相検出器１２は対応する電圧信号２４を出力する。動作中に、位相検出器１２は、ＲＥＦＣＬＫ２０を（周波数分割器２８を介して）発振器出力と比較し、ＲＥＦＣＬＫ２０を追跡する周期的フィードバッククロック出力ＦＢＫＣＬＫ２２を発生する。発振器からのＦＢＫＣＬＫ２２がＲＥＦＣＬＫ２０より周波数が遅れている場合、発振器１８の速度が上がるように、位相検出器１２はチャージポンプ１４に制御電圧を変更させる。同様に、ＦＢＫＣＬＫ２２がＲＥＦＣＬＫ２０より先行している場合は、位相検出器１２は、発振器１８の速度を落とすように、チャージポンプ１４に制御電圧を変更させる。ローパスフィルタ１６がチャージポンプ１４からの急な制御入力を滑らかにするので、システムは、位相検出器１２がほとんど補正を行わない状態になる傾向がある。その結果、ＰＬＬ出力３４が安定し、様々な集積回路の用途に使用されることができるようになる。そのような用途の１つは、クロック発生回路でよい。
【００２０】
しかし、ＰＬＬ１０が安定した出力３４を生成できない状況は多い。ロック検出器３０は、ＲＥＦＣＬＫ２０信号およびＦＢＫＣＬＫ２２信号を測定することによって、いつ安定した出力が出力されるか、あるいは出力されないかを示す。安定した出力がない場合、ロック検出器３０は、満たされない「ロック」条件に対応する信号３２を生成する。
【００２１】
上記で議論されたように、満たされないロック条件を生じる可能性のあるそのような状況の１つは、ＶＣＯ出力を発生するために使用される電流または電圧の変動である可能性がある。具体的には、増幅に使用される電圧および電流の小さな変化が、ＶＣＯ出力での大きな変動を引き起こす可能性がある。残念ながら、電圧および電流の小さな変化は、電源電圧が変動するときに生じる可能性がある。その結果、基準電流または電圧のわずかな変動が、ＶＣＯ１８出力（および、順にＰＬＬ出力３４）を、ＲＥＦＣＬＫ２０に比較して速すぎるかまたは遅すぎるようにする可能性がある。これは、ＰＬＬを「ロック」から外れた状態にする可能性がある。
【００２２】
たとえロック条件が満たされても、ＰＬＬ出力周波数３４の上昇または低下が有害な影響を引き起こす可能性がある。そのような影響の１つは、ＰＬＬ１０を利用したＡＳＩＣ内にあるクロック回路の周波数の上昇である。周波数の上昇によって、ＡＳＩＣの中にある他の回路が望ましくない速度でサイクルするようになる可能性がある。この望ましくないサイクル速度は、ＡＳＩＣの中にある回路構成要素間の同期エラーを引き起こす可能性がある。電源変動は断続的か予期しないものであり得るので、電源変動中に安定した電流および電圧をＶＣＯに供給することが重要である。
【００２３】
ＶＣＯ電源の不安定性を防止するためのＶＣＯ３６が図２に示されている。ＶＣＯ３６は、電圧／電流源３８、ＶＣＯバイアス発生器４０およびＶＣＯ波形発生器４２を備える。ＶＣＯ３６への入力は差動電圧制御２６ａ、２６ｂである。この実施形態では、差動電圧制御２６ａ、２６ｂは差動信号である。ただし、この信号は、図１に示されているように、シングルエンドでよい（電圧制御２６）。ＶＣＯ３６からの出力はＰＬＬ出力３４である。
【００２４】
ＶＣＯ３６の中で、ＶＣＯバイアス発生器４０は、電圧／電流源３８（Ｖ／Ｃ源）から出力される補償電流４４（「ＩＣＯＭＰ」）を供給される。Ｖ／Ｃ源３８は、さらに図５に示されている。他の実施形態では、Ｖ／Ｃ源３８は電圧信号を出力することができる。あるいは、他の実施形態では、Ｖ／Ｃ源３８は電流と電圧両方の出力を出力することができる。出力信号のタイプに関係なく、Ｖ／Ｃ源３８はバンドギャップ電圧ＶＢＧ４５を受け取り、電源はＶｐおよびＶｎ、４６、４８を入力する。
【００２５】
ＶＣＯバイアス発生器４０は、ＩＣＯＭＰ４４および差動電圧制御２６ａ、２６ｂを受け取ると、基準電流５０ａ〜ｄ（「ＩＲＥＦ」）を出力する。ＩＲＥＦ５０ａ〜ｄは、ＰＬＬ出力３４を出力するＶＣＯ波形発生器４２に供給される。
【００２６】
ここで図３ａに戻ると、波形発生器４２は遅延セル５４ａ〜ｄおよびフルスイング−シングルエンド変換５６（「Ｆ／Ｓ」）を備える。遅延セル５４ａ〜ｄはそれぞれＩＲＥＦ５０ａ〜ｄを受け取る。遅延セル５４ａ〜ｄはまた、差動入力信号を受け取り、増幅された差動出力を出力する。遅延セル５４ｄの差動出力は、遅延セル５４ａに戻され、また、Ｆ／Ｓ５６にも入力される。Ｆ／Ｓ５６は、フルスイング差動信号をシングルエンド、ロジックレベル、ＰＬＬ出力３４に変換する。ＰＬＬ出力３４にとってフルスイング信号が望ましい場合は、Ｆ／Ｓ５６は省略されてもよい。さらに、より多くのあるいはより少ない遅延セルが他の実施形態で使用されてもよい。ＶＣＯ３６の周波数、安定性、および電力消費量は、使用される遅延セルの数によって変わる。遅延セルの追加または削減の影響は、図３ｂで詳細に議論される。
【００２７】
個々の遅延セル５４ａを表す回路図が図３ｂに示されている。遅延セル５４ａ〜ｄの性質および構造は全て遅延セル５４ａの回路図と同様である。ＩＲＥＦ５０ａおよび差動入力ＶＩＮ＋およびＶＩＮ−、５８ａ、５８ｂは、遅延セル５４ａに入力される。遅延セル５４ａからの出力は、差動出力ＶＯＵＴ＋およびＶＯＵＴ−、６０ａ、６０ｂである。遅延セル５４ａの中で、ＩＲＥＦ５０ａはＰＭＯＳトランジスタ６２に供給される。ＰＭＯＳトランジスタ６２はそのゲートに、電圧分割器６４、ＮＭＯＳトランジスタ６６、６８の電源電圧、およびＮＭＯＳトランジスタ７０のゲート電圧によって決定されるバイアスがかけられる。ＮＭＯＳトランジスタ７０は、差動増幅器７２の中で電流源として使用される。この実施形態では、差動増幅器は、ＰＭＯＳトランジスタ７４ａ、７４ｂおよび７６ａ、７６ｂからのアクティブ負荷を含む。また、ＰＭＯＳトランジスタ７８の出力は、アクティブ負荷ＰＭＯＳトランジスタ７４ａおよび７６ａのゲートに接続される。
【００２８】
動作中、ＩＲＥＦ５０ａは、トランジスタ６６、６８および７０のバイアスを決定する。ＩＲＥＦ５０ａの電流値が高いほど、トランジスタ６６、６８および７０上のゲート−ソースバイアスは高くなる。ＩＲＥＦ５０ａの電流値を低減する場合は、逆相関が存在する。トランジスタ７０のゲート−ソースバイアスが増大する場合、より多くの電流が差動増幅器７２の末尾に供給される。
【００２９】
差動電圧が差動増幅器に印加された場合、ＶＩＮ＋およびＶＩＮ−、５８ａ、５８ｂで印加された信号は、ＶＯＵＴ＋およびＶＯＵＴ−、６０ａ、６０ｂで増幅され反転される。これは、等式、
（ＶＯＵＴ＋−ＶＯＵＴ−）＝Ａｖ（ＶＩＮ＋−ＶＩＮ−）
で表される。増幅の遷移時間、すなわち遅延時間（「τ」）は、差動増幅器７２の末尾に印加される電流量に比例する。本質的に、差動増幅器７２に供給される電流が多いほど、差動増幅器７２の中でのラッチングの時間は長くなる。したがって、トランジスタ７０を通る電流が増大した場合、遅延時間τは長くなる。また、トランジスタ７０を通る電流が減少した場合は、差動増幅器が反転するのがより容易になり、遅延時間τは短くなる。トランジスタ７０はＩＲＥＦ５０ａに直接影響されるので、ＩＲＥＦ５０ａを変えることは遅延時間τの直接制御を提供する。
【００３０】
遅延時間τはまた、トランジスタ７８によって調整される。トランジスタ７８は、抵抗器７９と共に、トランジスタ７４ａ、７６ａにバイアスをかけるために使用される。トランジスタ７８、７４ａおよび７６ａの機能は、アクティブ負荷７４ａ、７４ｂおよび７６ａ、７６ｂの遅延時間を補償することである。基本的に、トランジスタ７４ａおよび７６ａは、「ハイ」から「ロー」へ、または「ロー」から「ハイ」への遷移が行われる前に早めにオンになる。これらのトランジスタによって供給された追加電流は、アクティブ負荷を遷移にもってゆく時間の量を低減することによって遅延時間τを短縮する。ＩＲＥＦ５０ａはトランジスタ６６を通る電流量を直接制御するので、ＩＲＥＦ５０ａを変えることはまた、差動増幅器７２のアクティブ負荷を調整することによって、遅延時間τに影響を与える。
【００３１】
図３ａの上記の実施形態では、遅延セル５４ａ〜ｄのフィードバックループは、最終的に定常状態の波形を生成する。最初に、差動入力内の小さな摂動は、その後、増幅の閾値に達するまで増幅される。遅延セル５４ａ、５４ｄの反転された差動出力は、各個別遅延セルでの遅延時間τによって遅延されるリーディングエッジを有する発振波形を生成する。リーディングエッジは、そのオリジナル電圧レベルに戻る前に２回遅延セル５４ａ、５４ｄを通ってサイクルする。したがって、ＶＣＯ３６の周波数全体は、次のように計算される。
【００３２】
ｆ＝１／（２Ｎτ）
上式で、Ｎは遅延セルの数である。上記で議論されたように、より少ない遅延セルが使用されてよく、より速い周波数出力が生成される。しかし、より少ない遅延セルを使用することのトレードオフは、安定性の低下である。雑音やその他の障害が、望ましくない周波数の偏差または位相ずれによって、この不安定性を引き起こす可能性がある。遅延セルの追加は回路の安定性を高めることができるが、電力消費量が増大し、周波数が低下する。これらのことは、回路設計者によって、所与のＶＣＯの適当な許容差を選択する際に考慮される必要がある。４つの遅延セルが使用される上記実施形態の１つの利点は、各遅延セル間で９０度位相ずれが行われることである。このタイプの位相ずれは、出力周波数の極を決定するのに好都合であり得る。
【００３３】
明らかに、ＩＲＥＦ５０ａ〜ｄは、ＶＣＯ３６の出力周波数にかなり大きな影響を与える。上記で指摘されたように、電流内の無保証変動（例えば電源変動によって生じる変動）は、遅延時間τにかなり大きな影響を与える可能性があり、ＶＣＯ３６の出力周波数に直接影響を与える。
【００３４】
ＩＲＥＦ５０ａ〜ｄがどのようにして発生されるか理解するために、ＶＣＯバイアス発生器４０が図４に示されている。この回路では、ＩＣＯＭＰ４４および電圧制御２６ａ、２６ｂが入力される。ＩＲＥＦ５０ａ〜ｄが出力される。また、他の諸実施形態では、周波数選択ｆ１８０ａ、ｆ２８０ｂも入力される。
【００３５】
ＶＣＯバイアス発生器４０の中には、差動増幅器８２、電流ミラー８４ａ〜ｄ、ＮＭＯＳトランジスタ８６、ＡＮＤゲート８８およびＯＲゲート９０がある。ＩＣＯＭＰ４４、電源補償電流は、差動増幅器８２の中のトランジスタ９２ａ、９２ｂにバイアスをかけるために使用される。図３の差動増幅器７２と同様に、トランジスタ９２ａ、９２ｂはテール電流源として機能する。差動電圧制御信号２６ａ、２６ｂは、ＰＭＯＳトランジスタ９４ａ、９４ｂにバイアスをかける。利得は、周波数選択ｆ１８０ａでトランジスタ９５を「オン」または「オフ」にすることによって増大されることができる。また差動増幅器８２の中で、トランジスタ９６は、電流ミラー８４ａ〜ｄの中のＰＭＯＳトランジスタのゲートにミラーされているそのドレインから電圧を供給する。
【００３６】
電流ミラー８４ａ〜ｄはまた、ＰＭＯＳトランジスタ９６から出力を受け取ると同時に、論理ＡＮＤ８８および周波数選択８０ｂの論理ＯＲ９０と共に、周波数選択信号８０ａ、８０ｂの論理ＡＮＤ８８を受け取る。論理ＡＮＤ８８および論理ＯＲ９０の出力は、電流ミラー８４ａ〜ｄの中の別々のＰＭＯＳトランジスタ９７ａ〜ｄおよび９８ａ〜ｄを駆動するために使用される。ＩＲＥＦ５０ａ〜ｄは、ＰＭＯＳトランジスタ９７ａ〜ｄおよび９８ａ〜ｄのドレインから出力される。
【００３７】
動作中に、ＶＣＯ３６が定常状態に達したとき（例えば、ＲＥＦＣＬＫ２０とＦＢＫＣＬＫ２２が一致したとき）、差動電圧制御信号２６ａ、２６ｂは比較的安定したままになる。ＶＣＯ３６が定常状態に達する前に、差動制御信号は、ＲＥＦＣＬＫ２０とＦＢＫＣＬＫ２２が一致するまで、出力電流ＩＲＥＦ５０ａ〜ｄを（上または下いずれかに）調整する。しかし、ＲＥＦＣＬＫ２０およびＦＢＫＣＬＫ２２の周波数内の正または負の偏差はまた、増大するあるいは減少する差動電圧に変わる。さらに、ＩＲＥＦ５０ａ〜ｄを増大あるいは減少させることは、出力周波数に反比例する遅延時間τを増大あるいは減少させる。ＩＲＥＦ５０ａ〜ｄを変えるために、差動増幅器８２は、ＩＲＥＦ５０ａ〜ｄが出力する電流量を直接制御する。
【００３８】
電源変動は、特に増幅で、望ましくない出力を生じさせる可能性があるので、ＩＣＯＭＰ４４は、差動増幅器８２の中の電流源を通る電流量を制御する。ＩＣＯＭＰ４４によって決定されるＮＭＯＳトランジスタ８６のゲートからの電圧は、トランジスタ９２ａ、９２ｂのゲートに印加される。ＩＣＯＭＰ４４は、絶対温度に反比例する。すなわち、温度が上がると、ＩＣＯＭＰ４４は減少し、また、差動増幅器８２内の電流源（すなわちトランジスタ９２ａ、９２ｂ）を通る電流は増大する。もしＩＣＯＭＰ４４が絶対温度に反比例しないとすれば、差動増幅器８２は、温度が上がるにつれて利得が増大するであろう。利得を増大させることは、ＰＬＬ１０の出力周波数を誤って増大させるであろう。ＩＣＯＭＰ４４の発生は、図５でさらに説明される。
【００３９】
差動増幅器８２の利得に対して影響力のある他のものは、トランジスタ９５である。ｆ１８０ａが高い（すなわち、周波数ｆ１が選択された）場合、トランジスタ９５はオフになる。本質的に、増幅器の利得は、トランジスタ９２ａのドレインからトランジスタ９２ｂまでの抵抗が増大されたとき、減少される。差動増幅器８２の利得を調整することができることは、バイアス発生器４０の出力の感度に影響を与える。利得が低い場合、差動増幅器８２の（トランジスタ９６のドレインからの）出力電圧は、利得が高い場合ほど大きくは増大しない。バイアス発生器４０は周波数選択可能なので、利得を調整することは、異なる周波数範囲の入力２６ａ、２６ｂの感度を変えるために有用である。異なる周波数範囲ｆ１８０ａ、ｆ２８０ｂを選択することは、下記で説明される。
【００４０】
電圧制御信号２６ａ、２６ｂから増大または減少する電圧信号を受け取ると、トランジスタ９６のドレインの電圧は増大あるいは減少する。ドレイン電圧を増大させることは、電流ミラー８４ａ〜ｄを通る電流を減少させ、逆の場合も同じである。他の様々な実施形態では、また上記で説明されたように、電流ミラー８４ａ〜ｄは、周波数選択入力によって出力電流の量を選択するように調整可能であってよい。例えば、図４で、周波数選択８０ａ、８０ｂは、ＰＭＯＳトランジスタ９７ａ〜ｄのゲートに印加される前に論理処理を受ける。例えば、ｆ１８０ａが（論理「ハイ」によって）選択された場合、ＡＮＤ８８の出力は「ロー」になり、ＰＭＯＳトランジスタ９７ａ〜ｄはオンになる。しかし、ｆ２８０ａが選択された場合は、ＡＮＤ８８の出力は「ハイ」になり、ＯＲ９０の出力は「ロー」になる。この場合は、ＰＭＯＳトランジスタ９８ａ〜ｄだけがオンになる。これらのＰＭＯＳトランジスタだけがオンになった場合、より低いＩＲＥＦ電流５０ａ〜ｄが出力される。したがって、より低い遅延時間τが生じ、出力周波数がより高くなる。この実施形態では、両方の周波数選択ｆ１８０ａ、ｆ２８０ｂが選択された場合、バイアス発生器４０は、トランジスタ９７ａ〜ｄおよび９８ａ〜ｄがオフになるので、オフになる可能性がある。
【００４１】
しかし、１つの周波数だけが出力されることが望まれる場合は、単一の周波数入力が使用されてもよく、周波数入力は全然使用されなくてもよい。他の諸実施形態では、ＡＮＤ８８およびＯＲ９０は除去されてもよく、１組のトランジスタ（すなわち、９７ａ〜ｄまたは９８ａ〜ｄ）だけが使用されてもよい。一定のバイアスがどちらかの組のトランジスタにかけられることもできる。トランジスタ９５を介した利得調整もまた、様々な実施形態で除去されることができる。
【００４２】
上記で説明されたように、より多くのあるいはより少ないＩＲＥＦ５０ａ〜ｄが、ＶＣＯ３６の中の遅延セルの数に応じて使用されてよい。バイアス発生器４０で、電流ミラー８４ａ〜ｄは電流分割器の代わりに使用される。電流ミラーは、固有の抵抗に限定されない電流出力の決定可能な量、または、電流分割器から生じる可能性のある電流内の微妙な違いを生じさせる可能性のある処理に起因する変動を提供する。しかし、電流分割器から安定した電流出力が入手可能な場合は、別の実施形態では、ＩＲＥＦ５０ａ〜ｄを電流分割器から発生してもよい。
【００４３】
ＶＣＯ３６の全体的な電源変動の独立性は、ＩＣＯＭＰ４４に依存する。もしＩＣＯＭＰ４４が電源変動によって変わるとすれば、差動増幅器８２を通る電流量は故意にではなく増大または減少するであろう。ＩＣＯＭＰ４４の故意にではない増大または減少は、ＶＣＯ３６で多くの問題を生じるであろう。１つの問題は、出力周波数の制御の欠如である。例えば、電源の不安定性を補正する手段または方法がないので、パワースパイクがＩＣＯＭＰ４４を増大する可能性がある。その場合、ＩＣＯＭＰ４４は、差動増幅器８２の利得を増大させる。より高い利得はより低いＩＲＥＦ５０ａ〜ｄ電流に変わるであろう。ＩＲＥＦ５０ａ〜ｄが低下した場合、波形発生器４２の遅延時間τが減少し、出力周波数が増大するであろう。もしＩＣＯＭＰ４４が電源変動から独立していないとすれば、多くの他のタイプの故意でない有害な作用が生じる可能性があるであろう。
【００４４】
したがって、図５は、電源補償を備えたＶ／Ｃ ＳＯＵＲＣＥ３８の回路実施形態を示す。ＶＢＧ入力４４、電源電圧Ｖｐ４６および共通の電圧Ｖｎ４８がＶ／Ｃ ＳＯＵＲＣＥ３８に供給される。電源補償電流および電圧源ＩＲＥＦ４４およびＶＣＯＭＰ１００が出力される。ＩＲＥＦ４４およびＶＣＯＭＰ１００はまた、絶対温度に反比例する。ＶＣＯＭＰ１００は前述の諸実施形態では使用されていない。しかし、本発明の他の諸実施形態は、補償電流の代わりに補償電圧を使用してもよい。あるいは、他の諸実施形態は、ＩＲＥＦ４４とＶＣＯＭＰ１００の両方を使用してもよい。さらに、ＶＢＧ入力４４は、通常のバンドギャップ基準電流からの出力でもよい。ＶＢＧ入力１００は、別法として、何か他のタイプの温度補償電圧でもよい。また、Ｖｐ４６およびＶｎ４８は、ＰＬＬ１０の中の他の構成要素に供給される同じ電源であってもよい。Ｖｐ４６およびＶｎ４８はまた、ＰＬＬの他の部分に供給される電源から独立していてもよい。
【００４５】
Ｖ／Ｃ ＳＯＵＲＣＥ３８は、電圧分割器１０２、電圧基準回路１０４、および差動増幅器１０６を備える。さらにこの実施形態に含まれる構成要素には、フィルタ１０８、電圧ミラー回路１１０、および電流ミラー回路１１２がある。
【００４６】
差動増幅器１０６は、ＰＭＯＳトランジスタ１１４ａ、１１４ｂ、ＮＭＯＳトランジスタ１１６ａ、１１６ｂ、抵抗器１１８、およびＮＭＯＳトランジスタ１２４ａ、１２４ｂを備える。アクティブ負荷ＰＭＯＳトランジスタ１１４ａ、１１４ｂのソースは、電源４６に接続される。トランジスタ１１４ａ、１１４ｂのドレインは、トランジスタ１１６ａ、１１６ｂのドレインに接続される。トランジスタ１１６ａのゲートは、（フィルタ１０８によってフィルタされてよい）ＶＢＧ入力４４によってバイアスをかけられ、トランジスタ１１６ｂのゲートは電圧分割器１２２の中のノード１２０によってバイアスをかけられる。抵抗器１１８は、トランジスタ１１６ａ、１１６ｂのソースに接続する。また、トランジスタ１２４ａ、１２４ｂのソースも、トランジスタ１１６ａ、１１６ｂのソースに接続される。トランジスタ１２４ａ、１２４ｂは、電流源を形成する。他の諸実施形態では、電流源は異なる配置のトランジスタあるいは別のタイプの電流源を備えていてもよい。さらに、差動増幅器１０６およびＶ／Ｃ ＳＯＵＲＣＥ３８はまた、（ＭＯＳトランジスタの代わりにバイポーラ接合トランジスタなど）追加の回路要素を備えていてもよい。
【００４７】
上記で説明されたように、トランジスタ１１６ａのゲートは、ＶＢＧ４４によってバイアスをかけられる。ＶＢＧ４４によってトランジスタ１１６ａにバイアスをかけることによって、トランジスタ１１６ｂのゲートは、差動増幅器１０６の中の一定の電圧基準と比較されることができるようになる。一方、トランジスタ１１６ｂのゲートは、電圧分割器１０２の中のノード１２２によってバイアスをかけられる。電圧分割器１０２は、２つの直列に接続された抵抗器を備える。共通の電圧４８への電源４６（Ｖｐ〜Ｖｎ）は、直列に接続された抵抗器を通して分配される。電源４６が変動すると、ノード１２２からトランジスタ１１６のゲートにかけられるバイアスも変わる。この変動は、電源変動の縮小版である。例えば、３Ｖの公称電圧がトランジスタ１１６のゲートにバイアスをかけるために使用され、電源４６が５Ｖの電圧レベルを有する場合、２ＫΩと３ＫΩの値を有する２つの抵抗器が電圧分割器１０２の中で使用されてよい。この例では、もし電源が５．５Ｖにスパイクするとすれば、トランジスタ１１６のゲートにかけられたバイアスは３．３Ｖにジャンプするであろう。
【００４８】
トランジスタ１１６ａ、１１６ｂは両方とも、トランジスタ１２４ａ、１２４ｂに接続される。トランジスタ１２４ａ、１２４ｂのゲートは、電圧基準回路１０４によってバイアスをかけられる。電圧基準回路１０４は、トランジスタ１２６〜１３６および抵抗器１３８を備える。この実施形態では、基準回路１０４は、閾値基準電流源を使用してトランジスタ１３２で絶対温度に反比例する出力を生成する。他の実施形態は、電圧または電流出力を生成するために他の基準回路を備えていてもよい。
【００４９】
電圧基準回路１０４では、入力電流はトランジスタ１２６および１３４を通って進む。トランジスタ１２８および１３２は、出力電流を生成する。トランジスタ１３２のゲートはトランジスタ１３４のドレインに接続されているので、トランジスタ１２８および１３２を通る出力電流は、トランジスタ１２６および１３４を通る入力電流に依存するより、閾値電圧に多く依存する。したがって、トランジスタ１２６および１３４を通る出力電流に対する電源変動の影響は、減衰される。トランジスタ１３２からの出力電流はミラーされ、電圧１４０が発生されてトランジスタ１２４ａ、１２４ｂにバイアスをかけるために使用される。電圧１４０は、絶対温度に反比例する。
【００５０】
温度が上昇すると、電圧１４０は低下し、トランジスタ１２４ａ、１２４ｂを通る電流は低下する。また、トランジスタ１１６ｂおよび１１６ａを通る電流も低下する。また、ＩＣＯＭＰ４４およびＶＣＯＭＰ１００も低下する。しかし、温度が低下すると、反対の影響が見られる。すなわち、ＩＣＯＭＰ４４およびＶＣＯＭＰ１００は上昇する。絶対温度に反比例する量は、Ｖ／Ｃ源３８の設計によって決定され得る。これは、電圧基準回路１０４、電圧ミラー回路１１０、電流ミラー回路１１２および／または差動増幅器１０６を含む、Ｖ／Ｃ源３８の中の構成要素の設計を含んでよい。
【００５１】
再度差動増幅器１０６に戻ると、電源変動補償は、以下の例で確認されることができる。電源に変動が生じない場合、トランジスタ１１６ａ（ノード１４４）のドレインの電圧は一定のままである。ＶＣＯＭＰ１００を生成するために電圧ミラー回路１１０が使用されてよく、ＩＣＯＭＰ４４を生成するために電流ミラー回路１１２が使用されてよい。追加の電圧または電流基準が、電流および電圧ミラーを追加することによって生成されてもよい。
【００５２】
電源（すなわち、Ｖｐ〜Ｖｎ）が増大した場合、トランジスタ１１６ｂのゲートにかけられたバイアスは増大し、トランジスタ１１６ｂを通る電流も増大する。トランジスタ１１６ａは基準電圧派生バイアスを有するので、トランジスタ１１６ｂを通る電流の増加は、トランジスタ１１６ａを通る電流より大きい。基本的に、ノード１２２の電圧は、トランジスタ１１６ａのゲート電圧（すなわち、ＶＢＧ４５を表すもの）と比較される。また、トランジスタ１２４ａ、１２４ｂを通る電流も、増加した電源と共に増加する。トランジスタ１１６ｂからの補償電流は、抵抗器１０８を通って進んで、トランジスタ１２４ａ、１２４ｂを通る電流の増加を補償する。補償電流は、トランジスタ１１６ａ内の電流の大きな増加を防止する。したがって、ノード４４での電圧および電流の変化は減衰する。電源電圧が減少した場合、トランジスタ１１６ｂに印加されたゲート電圧は減少する。補償電流は抵抗器１０８を通って反対方向に進む。さらに、ノード１４４での電圧変化の影響全体は、抵抗器１０８を通って進む電流を補償することによって減少する。
【００５３】
変動する電源電圧を有する出力電圧（または電流）に対する減衰効果が図６ａ〜ｂのグラフに見られる。図６ａは、無補償差動増幅器に供給される変動する電源によって上昇する温度を有するＩＣＯＭＰ４４出力を示す。図６ｂは、電源補償差動増幅器１０６を使用する減衰効果を示す。図６ａ〜ｂでは、電源電圧（ＶＳ）は、１．４から１．９５まで変わる。どちらの図でも、バイアス電流（ＩＣＯＭＰ４４）は、（図５に示されているような）電流ミラーを使用してノード４４を参照する。図６ａでは、バイアス電流（ＩＣＯＭＰ４４）は、変化する電源電圧によってかなり大きく変わる。しかし、図６ｂでは、変化する電源電圧によるバイアス電流（ＩＣＯＭＰ４４）の変化は、かなり低減されている。
【００５４】
上記の諸実施形態は、電源補償電流および電圧源を備えるＶＣＯを有する位相ロックループを説明している。様々な実施形態で、この電流および電圧源は、安定した電流および／または電圧をＶＣＯに供給するために使用されることができる。ＶＣＯに供給される安定した電流または電圧は、ＶＣＯが、通常のＶＣＯに対する有害作用を有する可能性のある電源変動に、より敏感でない波形を出力することができるようにする。
【００５５】
様々な他の実施形態では、電源補償電流および電圧源は、安定したバイアスを必要とする他のタイプの回路によって使用されてよい。電源補償電流および電圧源は、ＶＣＯまたはＰＬＬに使用されることだけに限定されるものではない。
【００５６】
例示された諸実施形態は、例としてだけであって、本発明の範囲を限定すると考えられるべきでないことを理解すべきである。特許請求の範囲の請求項は、その趣旨で述べられない限り、記載された順序または要素に限定されると解釈されるべきでない。したがって、添付の特許請求の範囲に記載の請求項の範囲および趣旨ならびにその同等物に含まれる全ての実施形態は、本発明として主張される。
【図面の簡単な説明】
【００５７】
【図１】位相ロックループのブロック図である。
【図２】本発明の一実施形態による電圧制御発振器のブロック図である。
【図３】図３ａは本発明の一実施形態によるＶＣＯ波形発生器のブロック図である。
【００５８】
図３ｂは本発明の一実施形態による遅延セルの回路図である。
【図４】本発明の一実施形態によるＶＣＯバイアス発生器の回路図である。
【図５】本発明の一実施形態による電圧および電流源の回路図である。
【図６】図６ａは電源変動によるバイアス電流出力を示すグラフである。
【００５９】
図６ｂは本発明の一実施形態による電源変動によるバイアス電流出力を示すグラフである。
【符号の説明】
【００６０】
１０ ＰＬＬ
１２ 位相周波数検出器、位相検出器
１４ チャージポンプ
１６ ループ（ローパス）フィルタ
１８ 電圧制御発振器（ＶＣＯ）
２６ａ、２６ｂ 差動電圧制御、差動電圧制御信号
２８ 周波数分割器
３０ ロック検出器
３６ ＶＣＯ
３８ 電圧／電流源、Ｖ／Ｃ ＳＯＵＲＣＥ
４０ ＶＣＯバイアス発生器
４２ ＶＣＯ波形発生器
５０ａ〜ｄ 基準電流（ＩＲＥＦ）
５４ａ〜ｄ 遅延セル
５６ フルスイング−シングルエンド変換（Ｆ／Ｓ）
６４ 電圧分割器
７２ 差動増幅器
７８ ＰＭＯＳトランジスタ
８２ 差動増幅器
８４ａ〜ｄ 電流ミラー
１０２ 電圧分割器
１０４ 電圧基準回路
１０６ 差動増幅器
１０８ フィルタ
１１０ 電圧ミラー回路
１１２ 電流ミラー回路
【技術分野】
【０００１】
政府の権利
米国政府は、国防脅威削減局によって与えられた契約番号ＤＴＲＡＯ１−０３−Ｄ−００１８および送付番号ＤＴＲＡ０１−０３−Ｄ−００１８−０００１により本発明に一定の権利を取得している。
【０００２】
本発明は、一般に、電流および電圧源に関し、より詳細には、電源変動に関して安定した電圧制御発振器に関する。
【背景技術】
【０００３】
位相ロックループ（「ＰＬＬ」）は、アナログ電気システムおよび通信システムで広く使用されてきた。ますます厳しくなっているタイミング制約の中で動作する現在の高性能システムでは、より一般的なデジタル電子回路にＰＬＬが導入されつつある。例えば、様々な回路用途に使用される特定用途向け集積回路（「ＡＳＩＣ」）は、一般に、クロック信号分配用オンチップＰＬＬを含む。
【０００４】
ＰＬＬがクロック分配にもたらす主要な利点は、位相／遅延補償、周波数逓倍、およびデューティサイクル補正である。ＰＬＬは、１つの周期信号またはクロックが基準クロックの周波数の倍数に位相整合されることができるようにする。ＰＬＬの出力は、その名前が示すように、受信基準クロック信号にロックし、基準クロックの平均周波数に等しい周波数を有する周期信号を発生する。出力ＰＬＬ信号が基準信号を追跡する場合、ＰＬＬは「ロックされる」と言われる。
【０００５】
しかし、ＰＬＬは、限られた周波数範囲にわたってロックされたままであるだけか、あるいはホールドインレンジまたはロックレンジと呼ばれる周波数内でシフトする。ＰＬＬは、基準周波数が徐々に変化する場合は、一般に、ロックレンジにわたって基準信号を追跡する。この最大「ロック掃引速度」は、ＰＬＬがロックされたままである基準周波数の最大変化速度である。周波数変化がこの速度より速い場合は、ＰＬＬはロックから外れる。
【０００６】
他の要因が、予期せずに突然発生することもあるロックの喪失を生じさせる可能性がある。例えば、電源電圧変動によって、ＰＬＬの出力周波数の偏差が生じる可能性がある。出力周波数の偏差によって、ＰＬＬがロックから外れることもある。ＰＬＬにロックから外れさせる可能性のある電源変動の一例は、電源上の増大した負荷である。増大した負荷は、電源を共用している増大した数の回路構成要素によって導入される可能性がある。
【０００７】
電源変動はまた、出力周波数それ自体の変動など他の障害を生成する可能性もある。ＰＬＬは依然として「ロックされた」ままである可能性があるが、可変出力周波数がＰＬＬ出力を参照して回路内の不安定状態を引き起こす可能性がある。
【０００８】
電源変動の一因は、ＰＬＬの中の電圧制御発振器（ＶＣＯ）によって受け取られる電圧である。ＶＣＯの機能はＰＬＬの周期出力信号を発生することである。基準クロックがＰＬＬによって追跡された場合、位相検出器は、他の構成要素と共に、基準クロックとＰＬＬの出力の位相差を表す電圧（または電流）を発生する。基本的に、ＶＣＯは、発生された電圧（または電流）を受け取り、それを周期出力信号に変換する。例えば、高出力電圧は、高速周波数を有する出力信号に変換されてよい。一方、低入力電圧は、低周波数を有する出力信号に変換されてよい。
【０００９】
しかし、電源が変動する場合、ＶＣＯは入力電圧を様々な周期信号に変換してよい。すなわち、周期信号は電源が変動するにつれて変動する。その結果、ＰＬＬ出力の偏差に、あるいはＰＬＬ内のロックの喪失に起因する有害な回路エラーが発生する可能性がある。したがって、電圧制御発振器のための電源補償電圧および電流源の必要性がある。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
電源補償電圧および電流源を供給する装置および方法が提供される。
【課題を解決するための手段】
【００１１】
一実施形態では、補償電圧および電流源は、入力としてバンドギャップ基準電圧およびスケールされた電源電圧を受け取る差動増幅器を備える。差動増幅器はまた、閾値基準回路によって駆動される電流源を含む。電源が変わった場合でも、差動増幅器によって安定した補償電流出力が維持される。次いで、補償電流は、ＶＣＯバイアス発生器などの外部回路に供給される。その場合、ＶＣＯバイアス発生器は、供給補償出力を生成するために波形発生器に信号を出力してよい。
【００１２】
他の実施形態では、補償電圧は差動増幅器によって生成される。補償電圧はＶＣＯバイアス発生器などの外部回路によって使用されてよい。
【００１３】
これらおよび他の態様ならびに利点は、それが適当な場合は、添付の図面を参照しながら以下の詳細な説明を読むことによって、当業者には明らかになるであろう。さらに、この要約は単に例であって、主張された本発明の範囲を限定することを意図するものではないことが理解される。
【００１４】
ここで好ましい諸実施形態は、様々な図で同様の参照数字が同様の要素を指す添付の図面に関連して下記で説明される。
【発明を実施するための最良の形態】
【００１５】
電源補償電圧および電流源が提供される。補償電圧および電流源は、電圧または電流、あるいはその両方を、電圧制御発振器（ＶＣＯ）などの外部回路に供給するために使用されてよい。安定したＰＬＬ出力は、補償電圧および電流源によって電圧または電流を供給されるＶＣＯを使用して発生させることができる。電源変動補償の利点から利益を受ける他の回路もまた、本発明の実施形態から利益を受けることができる。
【００１６】
ここで図１に戻ると、基本的なＰＬＬ１０は、位相周波数検出器１２、チャージポンプ１４、ループ（ローパス）フィルタ１６、ＶＣＯ１８およびロック検出器３０からなっていてよい。位相周波数検出器１２は、基準クロック２０および派生（またはフィードバック）クロック２２を受け取る。位相周波数検出器１２の出力は、チャージポンプ１４に供給される。チャージポンプ１４からの出力は、ローパスフィルタ１６に供給される。ローパスフィルタ１６は、ＶＣＯ１８に接続される。ＶＣＯ１８の出力は、周波数分割器２８に供給される。周波数分割器２８の出力は、位相周波数検出器１２に戻され、通常のロック検出器３０に供給される。ロック検出器３０はまた、通常のロック検出器信号３２を供給することができるようになるように基準クロック２０を供給される。
【００１７】
動作中に、位相検出器１２は２つの出力周波数を比較し、それらの位相差の大きさである出力を発生する。例えば、位相周波数検出器は、入力基準クロック信号２０（ＲＥＦＣＬＫ）をフィードバッククロック信号２２（ＦＢＫＣＬＫ）と比較し、２つの信号２０、２２の位相／周波数差の大きさに比例するエラー信号２４を発生する。図では、位相検出器１２の出力信号２４は、ＶＣＯ１８を駆動するループフィルタ１６として働くカウンタ（示されていない）に一般に入力される、アップまたはダウンパルス２４として示されている。他の実施形態では、位相検出器１２は、標準デジタルフィルタに出力されてよいｎビットの位相エラー２４を出力してよい。
【００１８】
エラー信号２４は、ＰＬＬ回路上の位相検出器１２のローディングを軽減するためにチャージポンプ１４に供給される。チャージポンプ１４電流は、ループフィルタ１６に蓄えられる電荷の大きさを制御し、それによって、位相周波数検出器１２からの出力をＶＣＯ１８への制御電圧入力２６に転換する。ＶＣＯ１８は、制御電圧２６に比例する出力周波数を発生する。
【００１９】
ＰＬＬ１０がロックされている場合、ＲＥＦＣＬＫ２０信号とＦＢＫＣＬＫ２２信号の間には一定の位相差（通常ゼロ）があり、それらの周波数は一致している。２つの信号が等しい場合は、位相検出器１２からのマグニチュード出力２４はない。信号が異なる場合は、位相検出器１２は対応する電圧信号２４を出力する。動作中に、位相検出器１２は、ＲＥＦＣＬＫ２０を（周波数分割器２８を介して）発振器出力と比較し、ＲＥＦＣＬＫ２０を追跡する周期的フィードバッククロック出力ＦＢＫＣＬＫ２２を発生する。発振器からのＦＢＫＣＬＫ２２がＲＥＦＣＬＫ２０より周波数が遅れている場合、発振器１８の速度が上がるように、位相検出器１２はチャージポンプ１４に制御電圧を変更させる。同様に、ＦＢＫＣＬＫ２２がＲＥＦＣＬＫ２０より先行している場合は、位相検出器１２は、発振器１８の速度を落とすように、チャージポンプ１４に制御電圧を変更させる。ローパスフィルタ１６がチャージポンプ１４からの急な制御入力を滑らかにするので、システムは、位相検出器１２がほとんど補正を行わない状態になる傾向がある。その結果、ＰＬＬ出力３４が安定し、様々な集積回路の用途に使用されることができるようになる。そのような用途の１つは、クロック発生回路でよい。
【００２０】
しかし、ＰＬＬ１０が安定した出力３４を生成できない状況は多い。ロック検出器３０は、ＲＥＦＣＬＫ２０信号およびＦＢＫＣＬＫ２２信号を測定することによって、いつ安定した出力が出力されるか、あるいは出力されないかを示す。安定した出力がない場合、ロック検出器３０は、満たされない「ロック」条件に対応する信号３２を生成する。
【００２１】
上記で議論されたように、満たされないロック条件を生じる可能性のあるそのような状況の１つは、ＶＣＯ出力を発生するために使用される電流または電圧の変動である可能性がある。具体的には、増幅に使用される電圧および電流の小さな変化が、ＶＣＯ出力での大きな変動を引き起こす可能性がある。残念ながら、電圧および電流の小さな変化は、電源電圧が変動するときに生じる可能性がある。その結果、基準電流または電圧のわずかな変動が、ＶＣＯ１８出力（および、順にＰＬＬ出力３４）を、ＲＥＦＣＬＫ２０に比較して速すぎるかまたは遅すぎるようにする可能性がある。これは、ＰＬＬを「ロック」から外れた状態にする可能性がある。
【００２２】
たとえロック条件が満たされても、ＰＬＬ出力周波数３４の上昇または低下が有害な影響を引き起こす可能性がある。そのような影響の１つは、ＰＬＬ１０を利用したＡＳＩＣ内にあるクロック回路の周波数の上昇である。周波数の上昇によって、ＡＳＩＣの中にある他の回路が望ましくない速度でサイクルするようになる可能性がある。この望ましくないサイクル速度は、ＡＳＩＣの中にある回路構成要素間の同期エラーを引き起こす可能性がある。電源変動は断続的か予期しないものであり得るので、電源変動中に安定した電流および電圧をＶＣＯに供給することが重要である。
【００２３】
ＶＣＯ電源の不安定性を防止するためのＶＣＯ３６が図２に示されている。ＶＣＯ３６は、電圧／電流源３８、ＶＣＯバイアス発生器４０およびＶＣＯ波形発生器４２を備える。ＶＣＯ３６への入力は差動電圧制御２６ａ、２６ｂである。この実施形態では、差動電圧制御２６ａ、２６ｂは差動信号である。ただし、この信号は、図１に示されているように、シングルエンドでよい（電圧制御２６）。ＶＣＯ３６からの出力はＰＬＬ出力３４である。
【００２４】
ＶＣＯ３６の中で、ＶＣＯバイアス発生器４０は、電圧／電流源３８（Ｖ／Ｃ源）から出力される補償電流４４（「ＩＣＯＭＰ」）を供給される。Ｖ／Ｃ源３８は、さらに図５に示されている。他の実施形態では、Ｖ／Ｃ源３８は電圧信号を出力することができる。あるいは、他の実施形態では、Ｖ／Ｃ源３８は電流と電圧両方の出力を出力することができる。出力信号のタイプに関係なく、Ｖ／Ｃ源３８はバンドギャップ電圧ＶＢＧ４５を受け取り、電源はＶｐおよびＶｎ、４６、４８を入力する。
【００２５】
ＶＣＯバイアス発生器４０は、ＩＣＯＭＰ４４および差動電圧制御２６ａ、２６ｂを受け取ると、基準電流５０ａ〜ｄ（「ＩＲＥＦ」）を出力する。ＩＲＥＦ５０ａ〜ｄは、ＰＬＬ出力３４を出力するＶＣＯ波形発生器４２に供給される。
【００２６】
ここで図３ａに戻ると、波形発生器４２は遅延セル５４ａ〜ｄおよびフルスイング−シングルエンド変換５６（「Ｆ／Ｓ」）を備える。遅延セル５４ａ〜ｄはそれぞれＩＲＥＦ５０ａ〜ｄを受け取る。遅延セル５４ａ〜ｄはまた、差動入力信号を受け取り、増幅された差動出力を出力する。遅延セル５４ｄの差動出力は、遅延セル５４ａに戻され、また、Ｆ／Ｓ５６にも入力される。Ｆ／Ｓ５６は、フルスイング差動信号をシングルエンド、ロジックレベル、ＰＬＬ出力３４に変換する。ＰＬＬ出力３４にとってフルスイング信号が望ましい場合は、Ｆ／Ｓ５６は省略されてもよい。さらに、より多くのあるいはより少ない遅延セルが他の実施形態で使用されてもよい。ＶＣＯ３６の周波数、安定性、および電力消費量は、使用される遅延セルの数によって変わる。遅延セルの追加または削減の影響は、図３ｂで詳細に議論される。
【００２７】
個々の遅延セル５４ａを表す回路図が図３ｂに示されている。遅延セル５４ａ〜ｄの性質および構造は全て遅延セル５４ａの回路図と同様である。ＩＲＥＦ５０ａおよび差動入力ＶＩＮ＋およびＶＩＮ−、５８ａ、５８ｂは、遅延セル５４ａに入力される。遅延セル５４ａからの出力は、差動出力ＶＯＵＴ＋およびＶＯＵＴ−、６０ａ、６０ｂである。遅延セル５４ａの中で、ＩＲＥＦ５０ａはＰＭＯＳトランジスタ６２に供給される。ＰＭＯＳトランジスタ６２はそのゲートに、電圧分割器６４、ＮＭＯＳトランジスタ６６、６８の電源電圧、およびＮＭＯＳトランジスタ７０のゲート電圧によって決定されるバイアスがかけられる。ＮＭＯＳトランジスタ７０は、差動増幅器７２の中で電流源として使用される。この実施形態では、差動増幅器は、ＰＭＯＳトランジスタ７４ａ、７４ｂおよび７６ａ、７６ｂからのアクティブ負荷を含む。また、ＰＭＯＳトランジスタ７８の出力は、アクティブ負荷ＰＭＯＳトランジスタ７４ａおよび７６ａのゲートに接続される。
【００２８】
動作中、ＩＲＥＦ５０ａは、トランジスタ６６、６８および７０のバイアスを決定する。ＩＲＥＦ５０ａの電流値が高いほど、トランジスタ６６、６８および７０上のゲート−ソースバイアスは高くなる。ＩＲＥＦ５０ａの電流値を低減する場合は、逆相関が存在する。トランジスタ７０のゲート−ソースバイアスが増大する場合、より多くの電流が差動増幅器７２の末尾に供給される。
【００２９】
差動電圧が差動増幅器に印加された場合、ＶＩＮ＋およびＶＩＮ−、５８ａ、５８ｂで印加された信号は、ＶＯＵＴ＋およびＶＯＵＴ−、６０ａ、６０ｂで増幅され反転される。これは、等式、
（ＶＯＵＴ＋−ＶＯＵＴ−）＝Ａｖ（ＶＩＮ＋−ＶＩＮ−）
で表される。増幅の遷移時間、すなわち遅延時間（「τ」）は、差動増幅器７２の末尾に印加される電流量に比例する。本質的に、差動増幅器７２に供給される電流が多いほど、差動増幅器７２の中でのラッチングの時間は長くなる。したがって、トランジスタ７０を通る電流が増大した場合、遅延時間τは長くなる。また、トランジスタ７０を通る電流が減少した場合は、差動増幅器が反転するのがより容易になり、遅延時間τは短くなる。トランジスタ７０はＩＲＥＦ５０ａに直接影響されるので、ＩＲＥＦ５０ａを変えることは遅延時間τの直接制御を提供する。
【００３０】
遅延時間τはまた、トランジスタ７８によって調整される。トランジスタ７８は、抵抗器７９と共に、トランジスタ７４ａ、７６ａにバイアスをかけるために使用される。トランジスタ７８、７４ａおよび７６ａの機能は、アクティブ負荷７４ａ、７４ｂおよび７６ａ、７６ｂの遅延時間を補償することである。基本的に、トランジスタ７４ａおよび７６ａは、「ハイ」から「ロー」へ、または「ロー」から「ハイ」への遷移が行われる前に早めにオンになる。これらのトランジスタによって供給された追加電流は、アクティブ負荷を遷移にもってゆく時間の量を低減することによって遅延時間τを短縮する。ＩＲＥＦ５０ａはトランジスタ６６を通る電流量を直接制御するので、ＩＲＥＦ５０ａを変えることはまた、差動増幅器７２のアクティブ負荷を調整することによって、遅延時間τに影響を与える。
【００３１】
図３ａの上記の実施形態では、遅延セル５４ａ〜ｄのフィードバックループは、最終的に定常状態の波形を生成する。最初に、差動入力内の小さな摂動は、その後、増幅の閾値に達するまで増幅される。遅延セル５４ａ、５４ｄの反転された差動出力は、各個別遅延セルでの遅延時間τによって遅延されるリーディングエッジを有する発振波形を生成する。リーディングエッジは、そのオリジナル電圧レベルに戻る前に２回遅延セル５４ａ、５４ｄを通ってサイクルする。したがって、ＶＣＯ３６の周波数全体は、次のように計算される。
【００３２】
ｆ＝１／（２Ｎτ）
上式で、Ｎは遅延セルの数である。上記で議論されたように、より少ない遅延セルが使用されてよく、より速い周波数出力が生成される。しかし、より少ない遅延セルを使用することのトレードオフは、安定性の低下である。雑音やその他の障害が、望ましくない周波数の偏差または位相ずれによって、この不安定性を引き起こす可能性がある。遅延セルの追加は回路の安定性を高めることができるが、電力消費量が増大し、周波数が低下する。これらのことは、回路設計者によって、所与のＶＣＯの適当な許容差を選択する際に考慮される必要がある。４つの遅延セルが使用される上記実施形態の１つの利点は、各遅延セル間で９０度位相ずれが行われることである。このタイプの位相ずれは、出力周波数の極を決定するのに好都合であり得る。
【００３３】
明らかに、ＩＲＥＦ５０ａ〜ｄは、ＶＣＯ３６の出力周波数にかなり大きな影響を与える。上記で指摘されたように、電流内の無保証変動（例えば電源変動によって生じる変動）は、遅延時間τにかなり大きな影響を与える可能性があり、ＶＣＯ３６の出力周波数に直接影響を与える。
【００３４】
ＩＲＥＦ５０ａ〜ｄがどのようにして発生されるか理解するために、ＶＣＯバイアス発生器４０が図４に示されている。この回路では、ＩＣＯＭＰ４４および電圧制御２６ａ、２６ｂが入力される。ＩＲＥＦ５０ａ〜ｄが出力される。また、他の諸実施形態では、周波数選択ｆ１８０ａ、ｆ２８０ｂも入力される。
【００３５】
ＶＣＯバイアス発生器４０の中には、差動増幅器８２、電流ミラー８４ａ〜ｄ、ＮＭＯＳトランジスタ８６、ＡＮＤゲート８８およびＯＲゲート９０がある。ＩＣＯＭＰ４４、電源補償電流は、差動増幅器８２の中のトランジスタ９２ａ、９２ｂにバイアスをかけるために使用される。図３の差動増幅器７２と同様に、トランジスタ９２ａ、９２ｂはテール電流源として機能する。差動電圧制御信号２６ａ、２６ｂは、ＰＭＯＳトランジスタ９４ａ、９４ｂにバイアスをかける。利得は、周波数選択ｆ１８０ａでトランジスタ９５を「オン」または「オフ」にすることによって増大されることができる。また差動増幅器８２の中で、トランジスタ９６は、電流ミラー８４ａ〜ｄの中のＰＭＯＳトランジスタのゲートにミラーされているそのドレインから電圧を供給する。
【００３６】
電流ミラー８４ａ〜ｄはまた、ＰＭＯＳトランジスタ９６から出力を受け取ると同時に、論理ＡＮＤ８８および周波数選択８０ｂの論理ＯＲ９０と共に、周波数選択信号８０ａ、８０ｂの論理ＡＮＤ８８を受け取る。論理ＡＮＤ８８および論理ＯＲ９０の出力は、電流ミラー８４ａ〜ｄの中の別々のＰＭＯＳトランジスタ９７ａ〜ｄおよび９８ａ〜ｄを駆動するために使用される。ＩＲＥＦ５０ａ〜ｄは、ＰＭＯＳトランジスタ９７ａ〜ｄおよび９８ａ〜ｄのドレインから出力される。
【００３７】
動作中に、ＶＣＯ３６が定常状態に達したとき（例えば、ＲＥＦＣＬＫ２０とＦＢＫＣＬＫ２２が一致したとき）、差動電圧制御信号２６ａ、２６ｂは比較的安定したままになる。ＶＣＯ３６が定常状態に達する前に、差動制御信号は、ＲＥＦＣＬＫ２０とＦＢＫＣＬＫ２２が一致するまで、出力電流ＩＲＥＦ５０ａ〜ｄを（上または下いずれかに）調整する。しかし、ＲＥＦＣＬＫ２０およびＦＢＫＣＬＫ２２の周波数内の正または負の偏差はまた、増大するあるいは減少する差動電圧に変わる。さらに、ＩＲＥＦ５０ａ〜ｄを増大あるいは減少させることは、出力周波数に反比例する遅延時間τを増大あるいは減少させる。ＩＲＥＦ５０ａ〜ｄを変えるために、差動増幅器８２は、ＩＲＥＦ５０ａ〜ｄが出力する電流量を直接制御する。
【００３８】
電源変動は、特に増幅で、望ましくない出力を生じさせる可能性があるので、ＩＣＯＭＰ４４は、差動増幅器８２の中の電流源を通る電流量を制御する。ＩＣＯＭＰ４４によって決定されるＮＭＯＳトランジスタ８６のゲートからの電圧は、トランジスタ９２ａ、９２ｂのゲートに印加される。ＩＣＯＭＰ４４は、絶対温度に反比例する。すなわち、温度が上がると、ＩＣＯＭＰ４４は減少し、また、差動増幅器８２内の電流源（すなわちトランジスタ９２ａ、９２ｂ）を通る電流は増大する。もしＩＣＯＭＰ４４が絶対温度に反比例しないとすれば、差動増幅器８２は、温度が上がるにつれて利得が増大するであろう。利得を増大させることは、ＰＬＬ１０の出力周波数を誤って増大させるであろう。ＩＣＯＭＰ４４の発生は、図５でさらに説明される。
【００３９】
差動増幅器８２の利得に対して影響力のある他のものは、トランジスタ９５である。ｆ１８０ａが高い（すなわち、周波数ｆ１が選択された）場合、トランジスタ９５はオフになる。本質的に、増幅器の利得は、トランジスタ９２ａのドレインからトランジスタ９２ｂまでの抵抗が増大されたとき、減少される。差動増幅器８２の利得を調整することができることは、バイアス発生器４０の出力の感度に影響を与える。利得が低い場合、差動増幅器８２の（トランジスタ９６のドレインからの）出力電圧は、利得が高い場合ほど大きくは増大しない。バイアス発生器４０は周波数選択可能なので、利得を調整することは、異なる周波数範囲の入力２６ａ、２６ｂの感度を変えるために有用である。異なる周波数範囲ｆ１８０ａ、ｆ２８０ｂを選択することは、下記で説明される。
【００４０】
電圧制御信号２６ａ、２６ｂから増大または減少する電圧信号を受け取ると、トランジスタ９６のドレインの電圧は増大あるいは減少する。ドレイン電圧を増大させることは、電流ミラー８４ａ〜ｄを通る電流を減少させ、逆の場合も同じである。他の様々な実施形態では、また上記で説明されたように、電流ミラー８４ａ〜ｄは、周波数選択入力によって出力電流の量を選択するように調整可能であってよい。例えば、図４で、周波数選択８０ａ、８０ｂは、ＰＭＯＳトランジスタ９７ａ〜ｄのゲートに印加される前に論理処理を受ける。例えば、ｆ１８０ａが（論理「ハイ」によって）選択された場合、ＡＮＤ８８の出力は「ロー」になり、ＰＭＯＳトランジスタ９７ａ〜ｄはオンになる。しかし、ｆ２８０ａが選択された場合は、ＡＮＤ８８の出力は「ハイ」になり、ＯＲ９０の出力は「ロー」になる。この場合は、ＰＭＯＳトランジスタ９８ａ〜ｄだけがオンになる。これらのＰＭＯＳトランジスタだけがオンになった場合、より低いＩＲＥＦ電流５０ａ〜ｄが出力される。したがって、より低い遅延時間τが生じ、出力周波数がより高くなる。この実施形態では、両方の周波数選択ｆ１８０ａ、ｆ２８０ｂが選択された場合、バイアス発生器４０は、トランジスタ９７ａ〜ｄおよび９８ａ〜ｄがオフになるので、オフになる可能性がある。
【００４１】
しかし、１つの周波数だけが出力されることが望まれる場合は、単一の周波数入力が使用されてもよく、周波数入力は全然使用されなくてもよい。他の諸実施形態では、ＡＮＤ８８およびＯＲ９０は除去されてもよく、１組のトランジスタ（すなわち、９７ａ〜ｄまたは９８ａ〜ｄ）だけが使用されてもよい。一定のバイアスがどちらかの組のトランジスタにかけられることもできる。トランジスタ９５を介した利得調整もまた、様々な実施形態で除去されることができる。
【００４２】
上記で説明されたように、より多くのあるいはより少ないＩＲＥＦ５０ａ〜ｄが、ＶＣＯ３６の中の遅延セルの数に応じて使用されてよい。バイアス発生器４０で、電流ミラー８４ａ〜ｄは電流分割器の代わりに使用される。電流ミラーは、固有の抵抗に限定されない電流出力の決定可能な量、または、電流分割器から生じる可能性のある電流内の微妙な違いを生じさせる可能性のある処理に起因する変動を提供する。しかし、電流分割器から安定した電流出力が入手可能な場合は、別の実施形態では、ＩＲＥＦ５０ａ〜ｄを電流分割器から発生してもよい。
【００４３】
ＶＣＯ３６の全体的な電源変動の独立性は、ＩＣＯＭＰ４４に依存する。もしＩＣＯＭＰ４４が電源変動によって変わるとすれば、差動増幅器８２を通る電流量は故意にではなく増大または減少するであろう。ＩＣＯＭＰ４４の故意にではない増大または減少は、ＶＣＯ３６で多くの問題を生じるであろう。１つの問題は、出力周波数の制御の欠如である。例えば、電源の不安定性を補正する手段または方法がないので、パワースパイクがＩＣＯＭＰ４４を増大する可能性がある。その場合、ＩＣＯＭＰ４４は、差動増幅器８２の利得を増大させる。より高い利得はより低いＩＲＥＦ５０ａ〜ｄ電流に変わるであろう。ＩＲＥＦ５０ａ〜ｄが低下した場合、波形発生器４２の遅延時間τが減少し、出力周波数が増大するであろう。もしＩＣＯＭＰ４４が電源変動から独立していないとすれば、多くの他のタイプの故意でない有害な作用が生じる可能性があるであろう。
【００４４】
したがって、図５は、電源補償を備えたＶ／Ｃ ＳＯＵＲＣＥ３８の回路実施形態を示す。ＶＢＧ入力４４、電源電圧Ｖｐ４６および共通の電圧Ｖｎ４８がＶ／Ｃ ＳＯＵＲＣＥ３８に供給される。電源補償電流および電圧源ＩＲＥＦ４４およびＶＣＯＭＰ１００が出力される。ＩＲＥＦ４４およびＶＣＯＭＰ１００はまた、絶対温度に反比例する。ＶＣＯＭＰ１００は前述の諸実施形態では使用されていない。しかし、本発明の他の諸実施形態は、補償電流の代わりに補償電圧を使用してもよい。あるいは、他の諸実施形態は、ＩＲＥＦ４４とＶＣＯＭＰ１００の両方を使用してもよい。さらに、ＶＢＧ入力４４は、通常のバンドギャップ基準電流からの出力でもよい。ＶＢＧ入力１００は、別法として、何か他のタイプの温度補償電圧でもよい。また、Ｖｐ４６およびＶｎ４８は、ＰＬＬ１０の中の他の構成要素に供給される同じ電源であってもよい。Ｖｐ４６およびＶｎ４８はまた、ＰＬＬの他の部分に供給される電源から独立していてもよい。
【００４５】
Ｖ／Ｃ ＳＯＵＲＣＥ３８は、電圧分割器１０２、電圧基準回路１０４、および差動増幅器１０６を備える。さらにこの実施形態に含まれる構成要素には、フィルタ１０８、電圧ミラー回路１１０、および電流ミラー回路１１２がある。
【００４６】
差動増幅器１０６は、ＰＭＯＳトランジスタ１１４ａ、１１４ｂ、ＮＭＯＳトランジスタ１１６ａ、１１６ｂ、抵抗器１１８、およびＮＭＯＳトランジスタ１２４ａ、１２４ｂを備える。アクティブ負荷ＰＭＯＳトランジスタ１１４ａ、１１４ｂのソースは、電源４６に接続される。トランジスタ１１４ａ、１１４ｂのドレインは、トランジスタ１１６ａ、１１６ｂのドレインに接続される。トランジスタ１１６ａのゲートは、（フィルタ１０８によってフィルタされてよい）ＶＢＧ入力４４によってバイアスをかけられ、トランジスタ１１６ｂのゲートは電圧分割器１２２の中のノード１２０によってバイアスをかけられる。抵抗器１１８は、トランジスタ１１６ａ、１１６ｂのソースに接続する。また、トランジスタ１２４ａ、１２４ｂのソースも、トランジスタ１１６ａ、１１６ｂのソースに接続される。トランジスタ１２４ａ、１２４ｂは、電流源を形成する。他の諸実施形態では、電流源は異なる配置のトランジスタあるいは別のタイプの電流源を備えていてもよい。さらに、差動増幅器１０６およびＶ／Ｃ ＳＯＵＲＣＥ３８はまた、（ＭＯＳトランジスタの代わりにバイポーラ接合トランジスタなど）追加の回路要素を備えていてもよい。
【００４７】
上記で説明されたように、トランジスタ１１６ａのゲートは、ＶＢＧ４４によってバイアスをかけられる。ＶＢＧ４４によってトランジスタ１１６ａにバイアスをかけることによって、トランジスタ１１６ｂのゲートは、差動増幅器１０６の中の一定の電圧基準と比較されることができるようになる。一方、トランジスタ１１６ｂのゲートは、電圧分割器１０２の中のノード１２２によってバイアスをかけられる。電圧分割器１０２は、２つの直列に接続された抵抗器を備える。共通の電圧４８への電源４６（Ｖｐ〜Ｖｎ）は、直列に接続された抵抗器を通して分配される。電源４６が変動すると、ノード１２２からトランジスタ１１６のゲートにかけられるバイアスも変わる。この変動は、電源変動の縮小版である。例えば、３Ｖの公称電圧がトランジスタ１１６のゲートにバイアスをかけるために使用され、電源４６が５Ｖの電圧レベルを有する場合、２ＫΩと３ＫΩの値を有する２つの抵抗器が電圧分割器１０２の中で使用されてよい。この例では、もし電源が５．５Ｖにスパイクするとすれば、トランジスタ１１６のゲートにかけられたバイアスは３．３Ｖにジャンプするであろう。
【００４８】
トランジスタ１１６ａ、１１６ｂは両方とも、トランジスタ１２４ａ、１２４ｂに接続される。トランジスタ１２４ａ、１２４ｂのゲートは、電圧基準回路１０４によってバイアスをかけられる。電圧基準回路１０４は、トランジスタ１２６〜１３６および抵抗器１３８を備える。この実施形態では、基準回路１０４は、閾値基準電流源を使用してトランジスタ１３２で絶対温度に反比例する出力を生成する。他の実施形態は、電圧または電流出力を生成するために他の基準回路を備えていてもよい。
【００４９】
電圧基準回路１０４では、入力電流はトランジスタ１２６および１３４を通って進む。トランジスタ１２８および１３２は、出力電流を生成する。トランジスタ１３２のゲートはトランジスタ１３４のドレインに接続されているので、トランジスタ１２８および１３２を通る出力電流は、トランジスタ１２６および１３４を通る入力電流に依存するより、閾値電圧に多く依存する。したがって、トランジスタ１２６および１３４を通る出力電流に対する電源変動の影響は、減衰される。トランジスタ１３２からの出力電流はミラーされ、電圧１４０が発生されてトランジスタ１２４ａ、１２４ｂにバイアスをかけるために使用される。電圧１４０は、絶対温度に反比例する。
【００５０】
温度が上昇すると、電圧１４０は低下し、トランジスタ１２４ａ、１２４ｂを通る電流は低下する。また、トランジスタ１１６ｂおよび１１６ａを通る電流も低下する。また、ＩＣＯＭＰ４４およびＶＣＯＭＰ１００も低下する。しかし、温度が低下すると、反対の影響が見られる。すなわち、ＩＣＯＭＰ４４およびＶＣＯＭＰ１００は上昇する。絶対温度に反比例する量は、Ｖ／Ｃ源３８の設計によって決定され得る。これは、電圧基準回路１０４、電圧ミラー回路１１０、電流ミラー回路１１２および／または差動増幅器１０６を含む、Ｖ／Ｃ源３８の中の構成要素の設計を含んでよい。
【００５１】
再度差動増幅器１０６に戻ると、電源変動補償は、以下の例で確認されることができる。電源に変動が生じない場合、トランジスタ１１６ａ（ノード１４４）のドレインの電圧は一定のままである。ＶＣＯＭＰ１００を生成するために電圧ミラー回路１１０が使用されてよく、ＩＣＯＭＰ４４を生成するために電流ミラー回路１１２が使用されてよい。追加の電圧または電流基準が、電流および電圧ミラーを追加することによって生成されてもよい。
【００５２】
電源（すなわち、Ｖｐ〜Ｖｎ）が増大した場合、トランジスタ１１６ｂのゲートにかけられたバイアスは増大し、トランジスタ１１６ｂを通る電流も増大する。トランジスタ１１６ａは基準電圧派生バイアスを有するので、トランジスタ１１６ｂを通る電流の増加は、トランジスタ１１６ａを通る電流より大きい。基本的に、ノード１２２の電圧は、トランジスタ１１６ａのゲート電圧（すなわち、ＶＢＧ４５を表すもの）と比較される。また、トランジスタ１２４ａ、１２４ｂを通る電流も、増加した電源と共に増加する。トランジスタ１１６ｂからの補償電流は、抵抗器１０８を通って進んで、トランジスタ１２４ａ、１２４ｂを通る電流の増加を補償する。補償電流は、トランジスタ１１６ａ内の電流の大きな増加を防止する。したがって、ノード４４での電圧および電流の変化は減衰する。電源電圧が減少した場合、トランジスタ１１６ｂに印加されたゲート電圧は減少する。補償電流は抵抗器１０８を通って反対方向に進む。さらに、ノード１４４での電圧変化の影響全体は、抵抗器１０８を通って進む電流を補償することによって減少する。
【００５３】
変動する電源電圧を有する出力電圧（または電流）に対する減衰効果が図６ａ〜ｂのグラフに見られる。図６ａは、無補償差動増幅器に供給される変動する電源によって上昇する温度を有するＩＣＯＭＰ４４出力を示す。図６ｂは、電源補償差動増幅器１０６を使用する減衰効果を示す。図６ａ〜ｂでは、電源電圧（ＶＳ）は、１．４から１．９５まで変わる。どちらの図でも、バイアス電流（ＩＣＯＭＰ４４）は、（図５に示されているような）電流ミラーを使用してノード４４を参照する。図６ａでは、バイアス電流（ＩＣＯＭＰ４４）は、変化する電源電圧によってかなり大きく変わる。しかし、図６ｂでは、変化する電源電圧によるバイアス電流（ＩＣＯＭＰ４４）の変化は、かなり低減されている。
【００５４】
上記の諸実施形態は、電源補償電流および電圧源を備えるＶＣＯを有する位相ロックループを説明している。様々な実施形態で、この電流および電圧源は、安定した電流および／または電圧をＶＣＯに供給するために使用されることができる。ＶＣＯに供給される安定した電流または電圧は、ＶＣＯが、通常のＶＣＯに対する有害作用を有する可能性のある電源変動に、より敏感でない波形を出力することができるようにする。
【００５５】
様々な他の実施形態では、電源補償電流および電圧源は、安定したバイアスを必要とする他のタイプの回路によって使用されてよい。電源補償電流および電圧源は、ＶＣＯまたはＰＬＬに使用されることだけに限定されるものではない。
【００５６】
例示された諸実施形態は、例としてだけであって、本発明の範囲を限定すると考えられるべきでないことを理解すべきである。特許請求の範囲の請求項は、その趣旨で述べられない限り、記載された順序または要素に限定されると解釈されるべきでない。したがって、添付の特許請求の範囲に記載の請求項の範囲および趣旨ならびにその同等物に含まれる全ての実施形態は、本発明として主張される。
【図面の簡単な説明】
【００５７】
【図１】位相ロックループのブロック図である。
【図２】本発明の一実施形態による電圧制御発振器のブロック図である。
【図３】図３ａは本発明の一実施形態によるＶＣＯ波形発生器のブロック図である。
【００５８】
図３ｂは本発明の一実施形態による遅延セルの回路図である。
【図４】本発明の一実施形態によるＶＣＯバイアス発生器の回路図である。
【図５】本発明の一実施形態による電圧および電流源の回路図である。
【図６】図６ａは電源変動によるバイアス電流出力を示すグラフである。
【００５９】
図６ｂは本発明の一実施形態による電源変動によるバイアス電流出力を示すグラフである。
【符号の説明】
【００６０】
１０ ＰＬＬ
１２ 位相周波数検出器、位相検出器
１４ チャージポンプ
１６ ループ（ローパス）フィルタ
１８ 電圧制御発振器（ＶＣＯ）
２６ａ、２６ｂ 差動電圧制御、差動電圧制御信号
２８ 周波数分割器
３０ ロック検出器
３６ ＶＣＯ
３８ 電圧／電流源、Ｖ／Ｃ ＳＯＵＲＣＥ
４０ ＶＣＯバイアス発生器
４２ ＶＣＯ波形発生器
５０ａ〜ｄ 基準電流（ＩＲＥＦ）
５４ａ〜ｄ 遅延セル
５６ フルスイング−シングルエンド変換（Ｆ／Ｓ）
６４ 電圧分割器
７２ 差動増幅器
７８ ＰＭＯＳトランジスタ
８２ 差動増幅器
８４ａ〜ｄ 電流ミラー
１０２ 電圧分割器
１０４ 電圧基準回路
１０６ 差動増幅器
１０８ フィルタ
１１０ 電圧ミラー回路
１１２ 電流ミラー回路
【特許請求の範囲】
【請求項１】
電源電圧が第１および第２の抵抗器に跨って分配される、基準ノードで第２の抵抗器と直列に接続された第１の抵抗器と、
電圧基準電源と、
第１および第２の電圧入力および補償出力を有し、前記第１の入力が前記基準ノードに接続され、前記第２の入力が前記電圧基準電源に接続される差動増幅器と、
を備える、電源補償電圧および電流源。
【請求項２】
前記差動増幅器は、
前記第１の入力に接続されたゲートおよび第１のＰＭＯＳトランジスタのソースに接続されたドレインを有する第１のＮＭＯＳトランジスタと、
前記第２の入力に接続されたゲートおよび第２のＰＭＯＳトランジスタのソースに接続されたドレインを有する第２のＮＭＯＳトランジスタと、
第１および第２の入力を有し、前記第１の入力が前記第１のＮＭＯＳトランジスタのソースに接続され、前記第２の入力が前記ＮＭＯＳトランジスタのソースに接続される電流源と、
第１および第２の端子を有し、前記第１の端子が前記ＮＭＯＳトランジスタのソースに接続され、前記第２の端子が前記第２のＮＭＯＳトランジスタのソースに接続される第３の抵抗器と、
をさらに備える、請求項１に記載の装置。
【請求項３】
前記電流源が第３および第４のＮＭＯＳトランジスタを備え、前記第３のＮＭＯＳトランジスタのドレインが前記電流源の前記第１の入力に接続され、前記４のＮＭＯＳトランジスタのドレインが前記電流源の前記第２の入力に接続される、請求項２に記載の装置。
【請求項４】
前記第３および第４のＮＭＯＳトランジスタのゲートが第２の電圧基準電源に接続される、請求項３に記載の装置。
【請求項５】
前記第２の電圧基準電源が閾値基準電圧源である、請求項４に記載の装置。
【請求項６】
前記電圧基準電源がバンドギャップ電圧基準電源である、請求項１に記載の装置。
【請求項７】
電源補償電流を出力する、前記補償出力に接続された電流ミラーをさらに含む、請求項１に記載の装置。
【請求項８】
前記補償電流を受け取り、前記補償出力を生成するように動作可能な、前記電流ミラーの出力に接続されたＭＯＳトランジスタをさらに含む、請求項７に記載の装置。
【請求項９】
前記補償出力が電圧制御発振器の基準入力に供給される、請求項１に記載の装置。
【請求項１０】
前記補償電流が電圧制御発振器の電流基準入力に供給される、請求項７に記載の装置。
【請求項１】
電源電圧が第１および第２の抵抗器に跨って分配される、基準ノードで第２の抵抗器と直列に接続された第１の抵抗器と、
電圧基準電源と、
第１および第２の電圧入力および補償出力を有し、前記第１の入力が前記基準ノードに接続され、前記第２の入力が前記電圧基準電源に接続される差動増幅器と、
を備える、電源補償電圧および電流源。
【請求項２】
前記差動増幅器は、
前記第１の入力に接続されたゲートおよび第１のＰＭＯＳトランジスタのソースに接続されたドレインを有する第１のＮＭＯＳトランジスタと、
前記第２の入力に接続されたゲートおよび第２のＰＭＯＳトランジスタのソースに接続されたドレインを有する第２のＮＭＯＳトランジスタと、
第１および第２の入力を有し、前記第１の入力が前記第１のＮＭＯＳトランジスタのソースに接続され、前記第２の入力が前記ＮＭＯＳトランジスタのソースに接続される電流源と、
第１および第２の端子を有し、前記第１の端子が前記ＮＭＯＳトランジスタのソースに接続され、前記第２の端子が前記第２のＮＭＯＳトランジスタのソースに接続される第３の抵抗器と、
をさらに備える、請求項１に記載の装置。
【請求項３】
前記電流源が第３および第４のＮＭＯＳトランジスタを備え、前記第３のＮＭＯＳトランジスタのドレインが前記電流源の前記第１の入力に接続され、前記４のＮＭＯＳトランジスタのドレインが前記電流源の前記第２の入力に接続される、請求項２に記載の装置。
【請求項４】
前記第３および第４のＮＭＯＳトランジスタのゲートが第２の電圧基準電源に接続される、請求項３に記載の装置。
【請求項５】
前記第２の電圧基準電源が閾値基準電圧源である、請求項４に記載の装置。
【請求項６】
前記電圧基準電源がバンドギャップ電圧基準電源である、請求項１に記載の装置。
【請求項７】
電源補償電流を出力する、前記補償出力に接続された電流ミラーをさらに含む、請求項１に記載の装置。
【請求項８】
前記補償電流を受け取り、前記補償出力を生成するように動作可能な、前記電流ミラーの出力に接続されたＭＯＳトランジスタをさらに含む、請求項７に記載の装置。
【請求項９】
前記補償出力が電圧制御発振器の基準入力に供給される、請求項１に記載の装置。
【請求項１０】
前記補償電流が電圧制御発振器の電流基準入力に供給される、請求項７に記載の装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２００７−１１６６６４（Ｐ２００７−１１６６６４Ａ）
【公開日】平成１９年５月１０日（２００７．５．１０）
【国際特許分類】
【外国語出願】
【出願番号】特願２００６−２０３１５７（Ｐ２００６−２０３１５７）
【出願日】平成１８年７月２６日（２００６．７．２６）
【出願人】（５００５７５８２４）ハネウェル・インターナショナル・インコーポレーテッド (1,504)
【Ｆターム（参考）】
【公開日】平成１９年５月１０日（２００７．５．１０）
【国際特許分類】
【出願番号】特願２００６−２０３１５７（Ｐ２００６−２０３１５７）
【出願日】平成１８年７月２６日（２００６．７．２６）
【出願人】（５００５７５８２４）ハネウェル・インターナショナル・インコーポレーテッド (1,504)
【Ｆターム（参考）】
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