自己訂正する位相デジタル伝達関数を有する位相ロックループ
位相ロックループは、位相デジタル変換器部分、ならびに新規訂正部分を含む。位相デジタル変換器(PDC)部分は、第1の位相誤差ワードのストリームを出力する。新規訂正部分は、第1の位相誤差ワードを受け取り、そしてループフィルタへと供給される第2の位相誤差ワードのストリームを生成する。PDC部分は、ある種の不完全性を示す位相デジタル伝達関数を有する。第1の例においては、訂正部分は、第1の位相誤差ワードの対の間の平均差を決定し、そして遅延要素伝搬遅延の変化に起因したPDC部分の伝達関数の傾斜における変化について訂正するために第1の位相誤差ワードを正規化するためにこの平均差を使用する。第2の例においては、訂正部分は、PDC部分の伝達関数における利得ミスマッチについて訂正する。第3の例においては、訂正部分は、PDC部分の伝達関数におけるオフセットミスマッチについて訂正する。
【発明の詳細な説明】
【技術分野】
【0001】
本開示の実施形態は、完全デジタル位相ロックループ(ADPLL)の中の位相デジタル変換器(PDC)の伝達関数(transfer function)の訂正に関する。
【背景技術】
【0002】
位相ロックループ(Phase-locked loops)は、セルラー電話のレシーバおよびトランスミッタの局部発振器(local oscillators)での使用を含めて、多数の用途で使用される。これまでは、セルラー電話で使用されるような位相ロックループは、一般にアナログ回路を用いてインプリメントされた。しかしながら、より最近では、位相ロックループのデジタルインプリメンテーションが、使用されてきている。これらの位相ロックループは、多くの場合に、完全デジタル位相ロックループ(All-Digital Phase-Locked Loops)(ADPLL)と称される。例えば、いわゆる位相デジタル変換器PLL(Phase-to-Digital Converter PLLs)(PDC ADPLL)と、いわゆる時間デジタルPLL(Time-to-Digital PLLs)(TDC ADPLL)とを含めて、いくつかのカテゴリのADPLL回路が存在する。
【0003】
図1(先行技術)は、TDC ADPLL1のハイレベルの簡略化された概念回路図である。TDC ADPLL1は、デジタル同調ワード(digital tuning words)のストリームを出力するループフィルタ(loop filter)2を必要とする。デジタル制御発振器(Digitally Controlled Oscillator)(DCO)3は、デジタル同調ワードを受け取り、そしてその周波数が、デジタル同調ワードによって決定される対応する信号HCLKを出力する。時間デジタル変換器(Time-to-Digital Converter)(TDC)4は、HCLK信号、ならびに基準クロック(reference clock)FREFを受け取り、そして位相誤差ワード(phase error word)の小数部分(fractional part)を出力する。位相誤差ワードは、FREF信号とHCLK信号との間の位相誤差を示している。アキュムレータ(accumulator)5は、位相誤差ワードの整数部分を出力する。加算器(summer)6は、デジタル位相誤差ワードのストリームを出力するために、対応する整数部分(integer portions)と小数部分(fractional portions)とを合計する。デジタル位相誤差ワードのストリームは、ループフィルタ2に供給される。ループがロックされるときに、HCLKの位相は、基準クロックFREFの位相にロックされる。TDC ADPLLについての追加の情報のためには、スタツヴェスキー他(Staszweski et al.)による「90−nmCMOSにおける周波数合成のための1.3V、20psの時間デジタル変換器(1.3 V 20 ps Time-to-Digital Converter for Frequency Synthesis in 90-nm CMOS)」、回路およびシステムについてのIEEEトランザクション−II、53巻、No.3、2006年3月(IEEE Transactions on Circuits and Systems -II, Vol.53, No.3, March 2006)という名称の論文を参照されたい。
【0004】
図2(先行技術)は、図1のTDC4の回路図である。TDC4は、インバータ7のチェーンと、関連する1組のフリップフロップ8と、デコーダ9と、自己較正正規化回路(self-calibrating normalization circuitry)10〜12と、を含む。図3(先行技術)は、それらの信号がTDC4の入力に供給されるときの、信号FREFとHCLKとを示す波形図である。図4(先行技術)は、インバータ7のチェーンに沿って対応するインバータによって出力される値D1〜D10を示す波形図である。波形図の中の垂直破線13によって示される時点において、1組のフリップフロップ8は、信号FREFの立ち上がりエッジによってクロックされる。次いで、様々なインバータの値は、並列にワードQ(1:10)としてデコーダ9へと出力される。ワードQ(1:10)は、FREFの立ち上がりエッジと、HCLKの立ち上がりおよび立ち下がりのエッジとの間の時間間隔(time separation)上の情報を含んでいる。ワードQ(1:10)は、6ビットの立ち下がり時間値Δtfと、6ビットの立ち上がり時間値Δtrとを出力するようにデコーダ(decoder)9によって復号される。6ビットの立ち下がり時間値Δtfは、HCLKの立ち下がりエッジと、FREFの立ち上がりエッジとの間の時間を示している。6ビットの立ち上がり時間値Δtrは、HCLKの立ち上がりエッジと、FREFの立ち上がりエッジとの間の時間を示している。図2に示されるように、値Δtfは、乗算器12によって正規化された後の、TDCの出力OUTである。インバータチェーンのインバータを通した遅延が、プロセス、電圧および/または温度における変動に起因して変化すべきであった場合、そのときには結果として生じる値Δtrはまた、変化することになり、そして位相デジタル変換利得は、変化することになる。TDCは、それ故に、プロセス、電圧および温度(process, voltage and temperature)(PVT)の変化にわたってのインバータ遅延における変動を明らかにする(account for)ように自己較正する。ブロック10および11は、Δtr値のストリームを自己較正するために、乗算器12に供給される値を生成する。
【0005】
図5(先行技術)は、位相デジタル変換器完全デジタル位相ロックループ(PDC ADPLL)の1つの回路トポロジ14の簡略化されたブロック図である。1つのPDC ADPLLにおいて、ループフィルタ15は、位相デジタル変換器16から符号つき数字を受け取ることになる。しかしながら、図2のTDC ADPLLトポロジは、正の値および負の値のΔtr値を生成しない。さらに、PDC ADPLLの中のループ分周器(loop divider)17の出力DIV_OUTの周期は、ループ分周器17が、分周する(divide)値に応じて、HCLKの周期よりも何倍(例えば、千倍)も長くなることができる。DIV_OUTという全体がハイ(entire high)のパルスを取り込むのに十分に長い遅延チェーン(delay chain)を提供することは、実行不可能で、そして非現実的である可能性がある。さらに、図2のTDC ADPLLにおいて使用される技法は、インバータのチェーンの中にDCO出力信号HCLKを供給することを必要とする。DCO出力信号HCLKが、4GHzなどの高周波数のものである場合、そのときにはHCLKを受け取る、遅延チェーンのインバータは、高周波数においてスイッチするように行われであろう。インバータが、相補的論理(CMOS)インバータである場合、そのときには回路の電流消費は、望ましくないように高くなるであろう。したがって、図2の先行技術の技法は、望ましくなく、そして複数の理由のためにPDC ADPLLの中の自己較正のために効果的に使用されることができない。
【発明の概要】
【0006】
位相デジタル変換器完全デジタル位相ロックループ(PDC ADPLL)は、位相デジタル変換器と、デジタルループフィルタと、デジタル制御発振器(DCO)と、ループ分周器と、を含む。ループ分周器は、小数除数値(fractional divisor value)N.fによって時間と共に(over time)分周するように、シグマデルタ変調器(sigma-delta modulator)によって制御され、そこでNは、整数部分(integer portion)であり、fは、小数部分(fractional portion)である。位相デジタル変換器は、基準信号源から基準クロック信号XOを受け取り、そしてループ分周器からフィードバック信号DIV_OUTを受け取り、そして第2の位相誤差ワードのストリームを生成する。第2の位相誤差ワードのストリームは、デジタルループフィルタへと供給される。位相デジタル変換器は、位相デジタル変換器部分、ならびに新規訂正部分を含む。位相デジタル変換器部分は、基準信号XOと、フィードバック信号DIV_OUTとを受け取り、そして第1の位相誤差ワードのストリームを生成する。新規訂正部分は、第1の位相誤差ワードのストリームを受け取り、そして新規処理を実行し、そして第2の位相誤差ワードのストリームを生成する。
【0007】
一例においては、位相デジタル変換器部分は、傾斜(slope)を示す位相デジタル伝達関数(phase-to-digital transfer function)を有する。傾斜は、位相デジタル変換器部分における遅延線(delay line)の中の遅延要素の伝搬遅延の変化によって影響を受ける。ある場合には、遅延要素伝搬遅延の変化は、PVT(プロセス、供給電圧、および/または温度)における変化に起因している。新規訂正回路は、位相デジタル変換器部分と訂正部分とが、一緒に、その傾斜が遅延要素伝搬遅延の変化とは実質的に独立している全般的位相デジタル伝達関数を有するように、第1の位相誤差ワードのストリームを受け取り、そして第2の位相誤差ワードのストリームを生成する。
【0008】
特定の1つのインプリメンテーションにおいては、訂正部分は、第1の第1の位相誤差ワードdTi−1と、第2の第1の位相誤差ワードdTiとを受け取るデジタル論理の量であり、ここで第1の位相誤差ワードのうちの一方は、ループ分周器が、除数値Nによって分周しているときに生成され、そしてそこで第1の位相誤差ワードのうちの他方は、ループ分周器が、除数値N+1によって分周しているときに生成される。訂正回路は、dTiとdTi−1との間の差を決定し、そして乗数値を決定するためにこの差を使用する。次いで、訂正部分は、結果として生じる第2の位相誤差ワードの位相デジタル伝達関数の傾斜が、正規化され、そして遅延要素伝搬遅延の変化とは実質的に独立しているように、第1の位相誤差ワードを正規化するためにその乗数値を使用する。一例においては、フィードバック信号DIV_OUTの周期は、位相デジタル変換器部分の全遅延線を通しての伝搬遅延時間の2倍よりも実質的に大きい。PDC ADPLLが、動作するときに、訂正部分は、位相デジタル変換器部分と、訂正部分との全般的位相デジタル伝達関数の傾斜が、一緒に、実質的に一定であるように、乗数値を調整する。
【0009】
別の例においては、位相デジタル変換器部分の位相デジタル伝達関数(phase-to-transfer function)は、利得ミスマッチ不完全性(gain mismatch imperfection)を示す。訂正部分は、位相デジタル伝達関数(phase-to-transfer function)の第1の部分の伝達関数の傾斜が、第1のやり方で調整されるように、そして位相デジタル伝達関数(phase-to-digital function)の第2の部分の伝達関数の傾斜が、第2のやり方で調整されるように、第2の組の第1の位相誤差ワードとは異なるように第1の組の第1の位相誤差ワードを処理する。結果は、(位相デジタル変換器部分と訂正部分との一緒の)全般的位相デジタル伝達関数が、利得ミスマッチを示していないことである。
【0010】
別の例においては、位相デジタル変換器部分の位相デジタル伝達関数(phase-to-transfer function)は、オフセットミスマッチ不完全性(offset mismatch imperfection)を示す。第1の位相誤差ワードのストリームから、訂正部分は、(位相デジタル変換器部分と訂正部分との一緒の)全般的位相デジタル伝達関数が、オフセットミスマッチを示さないように、オフセットの大きさを決定し、そして次いでオフセットの決定された大きさだけ第1の位相誤差ワードのうちの適切なものを調整する。特定の一実施形態においては、新規訂正部分は、遅延要素変動と、利得ミスマッチと、オフセットミスマッチとについて訂正する純粋なデジタル論理の量である。
【0011】
上記は、概要であり、それ故に、必然的に、詳細についての簡略化、一般化、および省略を含んでおり、したがって当業者は、本概要が、例示的なものにすぎず、そして決して限定することを意味してはいないことを理解するであろう。ここにおいて説明されるデバイスおよび/またはプロセスの他の態様、発明の特徴、および利点は、ただ単に特許請求の範囲によって定義されるように、ここにおいて述べられる非限定的な詳細な説明の中で明らかになるであろう。
【図面の簡単な説明】
【0012】
【図1】図1(先行技術)は、時間デジタル変換器完全デジタル位相ロックループ(TDC ADPLL)の回路図である。
【図2】図2(先行技術)は、図1のTDC ADPLL内の時間デジタル変換器4のより詳細な回路図である。
【図3】図3(先行技術)は、それらの信号が、図1のTDC ADPLLのTDC4の入力に供給されるときの信号FREFとHCLKとを示す波形図である。
【図4】図4(先行技術)は、図1のTDC ADPLLのTDC4のオペレーションを示す波形図である。
【図5】図5(先行技術)は、位相デジタル変換器完全デジタル位相ロックループ(PDC ADPLL)の簡略化されたブロック図である。
【図6】図6は、新規の一態様に従う、特定の一タイプのモバイル通信デバイス100の非常に簡略化されたハイレベルのブロック図である。
【図7】図7は、図6のRFトランシーバ集積回路103のより詳細なブロック図である。
【図8】図8は、RFトランシーバ集積回路103の局部発振器106をさらに詳細に示す回路図である。
【図9A】図9Aは、正の位相状態における局部発振器106の中のPFD133のオペレーションを示す波形図である。
【図9B】図9Bは、負の位相状態における局部発振器106の中のPFD133のオペレーションを示す波形図である。
【図10】図10は、どのように図8の局部発振器106の中のDLPDC134が動作するかを示す簡略化された回路図と、関連する波形図とである。
【図11】図11は、局部発振器106の中のPDC126の簡略化されたブロック図である。
【図12】図12は、どのようにして新規訂正部分132が、DLPDC134の位相デジタル伝達関数の中の利得変化を訂正するかを示している。
【図13】図13は、図13Aと図13Bとを含む図である。
【図13A】図13Aは、新規訂正部分132を通しての処理のフローを示すフローチャートである。
【図13B】図13Bは、新規訂正部分132を通しての処理のフローを示すフローチャートである。
【図14】図14は、どのようにして新規訂正回路132が、遅延要素伝搬遅延の変化に起因した(例えば、PVT変化に起因した)DLPDC位相デジタル伝達関数利得における変化について訂正するかの一例を示している。
【図15】図15は、図14の訂正オペレーションを示すグラフである。
【図16】図16は、どのようにして新規訂正部分132が、DLPDC位相デジタル伝達関数の中の利得ミスマッチ不完全性を訂正するかを示している。
【図17】図17は、どのようにして新規訂正回路132が、DLPDC位相デジタル伝達関数の中の利得ミスマッチ不完全性について訂正するかの一例を示している。
【図18】図18は、図17の訂正オペレーションを示すグラフである。
【図19】図19は、どのようにして新規訂正部分132が、DLPDC位相デジタル伝達関数の中のオフセットミスマッチ不完全性を訂正するかを示している。
【図20】図20は、どのようにして新規訂正回路132が、DLPDC位相デジタル伝達関数の中のオフセットミスマッチ不完全性について訂正するかの一例を示している。
【図21】図21は、図20の訂正オペレーションを示すグラフである。
【図22】図22は、新規の一態様に従う方法の簡略化されたフローチャートである。
【詳細な説明】
【0013】
図6は、新規な一態様に従う、特定の一タイプのモバイル通信デバイス100の非常に簡略化されたハイレベルのブロック図である。この例においては、モバイル通信デバイス100は、符号分割多元接続(Code Division Multiple Access)(CDMA)セルラー電話通信プロトコルを使用したセルラー電話である。セルラー電話は、(図に示されていないいくつかの他の部分のうちに))アンテナ102と、2つの集積回路103および104と、を含む。集積回路104は、「デジタルベースバンド集積回路」または「ベースバンドプロセッサ集積回路」と呼ばれる。集積回路103は、RFトランシーバ集積回路である。RFトランシーバ集積回路103は、それが、トランスミッタならびにレシーバを含むので、「トランシーバ」と呼ばれる。
【0014】
図7は、図6のRFトランシーバ集積回路103のより詳細なブロック図である。レシーバは、「受信チェーン(receive chain)」と呼ばれるもの105、ならびに局部発振器(LO)106、を含む。セルラー電話が、受信しているときに、高周波数RF信号107が、アンテナ102上で受信される。信号107からの情報は、デュプレクサ(duplexer)108と、マッチングネットワーク(matching network)109と、受信チェーン105とを通過する。信号107は、低雑音増幅器(low noise amplifier)(LNA)110によって増幅され、そしてミキサ111によって周波数をダウンコンバートされる。結果として生じるダウンコンバートされた信号は、ベースバンドフィルタ112によってフィルタがかけられ、そしてデジタルベースバンド集積回路104へと渡される。デジタルベースバンド集積回路104の中のアナログデジタル変換器113は、信号をデジタル形式へと変換し、そして結果として生じるデジタル情報は、デジタルベースバンド集積回路104の中のデジタル回路によって処理される。デジタルベースバンド集積回路104は、局部発振器出力114上でミキサ111に対して供給される局部発振器信号(LO)の周波数を制御することによってレシーバを同調させる。
【0015】
セルラー電話が、送信している場合、そのときには送信されるべき情報は、デジタルベースバンド集積回路104の中のデジタルアナログ変換器115によってアナログ形式へと変換され、そして「送信チェーン(transmit chain)」116へと供給される。ベースバンドフィルタ117は、デジタルアナログ変換プロセスに起因した雑音をフィルタをかけて除去する。次いで局部発振器119の制御下のミキサブロック118は、信号を高周波数信号へとアップコンバートする。駆動増幅器(Driver amplifier)120と外部電力増幅器121とは、アンテナ102を駆動するために高周波数信号を増幅し、その結果、高周波数RF信号122は、アンテナ102から送信されるようになる。
【0016】
図8は、局部発振器106をさらに詳細に示す回路図である。局部発振器106は、水晶発振器123と、位相デジタル(Phase-to-Digital)(PDC)完全デジタル位相ロックループ(ADPLL)124と、を含む。デジタルベースバンド集積回路104は、RFトランシーバ集積回路103へと制御情報を送ることにより局部発振器出力信号LOの周波数を制御する。この制御情報は、小数F除数値(fractional F divisor value)(N.f)を決定する。図8における矢印125は、この制御情報の転送を表しており、そして制御情報が渡される特定の接続を表してはいない。例えば、制御情報は、他の情報と一緒に直列バス(serial bus)を通して集積回路104から集積回路103へと通信されることができる。
【0017】
PDC ADPLL124は、位相デジタル変換器(PDC)126と、デジタルループフィルタ127と、デジタル制御発振器(DCO)128と、ループ分周器129と、シグマデルタ変調器130と、を含む。PDC126は、次に、位相デジタル変換器部分131と、訂正部分132と、を含む。PDC部分131は、位相周波数検出器(Phase-Frequency Detector)(PFD)133と、遅延線位相デジタル変換器(Delay Line Phase-to-Digital Converter)(DLPDC)134と、を含む。DCO128は、8ビットデジタル同調ワードのストリームを受け取る。ある与えられた時刻に、DCO128によって受け取られるデジタル同調ワードは、DCO128によって出力される局部発振器出力信号LOの周波数を決定する。局部発振器信号LOは、この例においては、4GHz帯におけるデジタル信号である。
【0018】
ループ分周器129は、ライン135を経由してシグマデルタ変調器130から受け取られる多ビットデジタル除数値によって単一ビットの局部発振器信号を周波数分周し、そして結果として生じる分周された(divided-down)単一ビットの信号DIV_OUTを導体136上へ、そしてPFD133の第2の入力137へと出力する。シグマデルタ変調器130は、時間と共に、LOの周波数が、小数F値(fractional F value)N.fによって分周されるように、時間と共に除数値を整数値Nから次の整数N+1へと変更する。小数F値「N.f」の中の「N」は、整数を表すのに対して、小数値(fractional value)「N.f」の中の「.f」は、小数値を表す。上記に説明されるように、それによってループ分周器が、分周する小数値N.fは、デジタルベースバンド集積回路104から受け取られた後に局部発振器106に知られている。
【0019】
PDC部分131は、PFD133の第1の入力138上で水晶発振器123からの基準クロック信号を受け取り、そしてまたPFD133の第2の入力137上でDIV_OUTを受け取る。PDC部分131は、第1の位相誤差ワードdTiのストリームを導体139上へと出力する。この例においては、おのおのの第1の位相誤差ワードは、8ビットのデジタル値であり、その第1のビットは、符号ビットである。符号ビットは、入力137上のDIV_OUT信号の位相に関する入力138上のXO信号の位相を示す。位相誤差ワードの残りの7ビットは、2つの信号が、互いに位相がずれている程度を示す数字である。
【0020】
新規訂正部分132は、第1の位相誤差ワードdTiのストリームを受け取り、そして第2の位相誤差ワードdTi_corrのストリームを出力する。おのおのの第2の位相誤差ワードはまた、8ビットのデジタル値であり、その第1のビットは、符号ビットである。新規訂正部分132のオペレーションは、下記の説明においてさらに詳細に説明される。
【0021】
デジタルループフィルタ127は、第2の位相誤差ワードdTi_corrのストリームを受け取り、そしてフィルタがかけられたストリームの値を出力する。デジタルループフィルタ127によって受け取られるおのおのの第2の位相誤差ワードについてデジタルループフィルタ127から出力される1つのそのような値が存在する。デジタルループフィルタ127によって出力される値は、ここでデジタル同調ワードと称される。
【0022】
PDC126と、デジタルループフィルタ127と、DCO128と、ループフィルタ129とは、DIV_OUTの位相が、基準クロック信号XOの位相に関してロックされるように、位相ロックループとして一緒に機能する。DIV_OUTの周波数F2は、基準クロック信号XOの周波数と同じである。現在の例においては、基準クロック信号XOの周波数は、20MHzである。ループ分周器129は、小数F値N.fによって周波数分周するので、局部発振器出力信号LOの周波数は、F2*(N.f)である。例えば、N.fが、200.1であり、そしてF2が、20MHzである場合、そのときにはLOの周波数F1は、4.002GHzである。
【0023】
図9Aは、PFD133のオペレーションを示す波形図である。PFD133は、3つのデジタル信号UP、DNおよびSを出力する。信号UPは、基準クロック信号XOの立ち上がりエッジ上でハイ(high)に遷移する。信号DNは、DIV_OUT信号の立ち上がりエッジ上でハイに遷移する。信号UPとDNとの両方がハイにアサートされて間もなく後に、信号UPとDNとの両方は、非同期的にロー(low)に遷移するようにされる。UP信号とDN信号とは、DLPDC134に対して通信される。信号Sは、符号信号である。DIV_OUT信号が、ハイに遷移する前に、基準クロック信号XOが、ハイに遷移する場合、そのときには符号信号Sは、デジタルの0であり、そうでない場合には、符号信号Sは、デジタルの1である。
【0024】
図10は、どのようにDLPDC134が、UP信号とDN信号とを第1の位相誤差ワードdTiへと変換するかを示す簡略化された回路図と、関連する波形図とである。DLPDC134は、1対のマルチプレクサ140、141と、遅延要素のチェーン142と、1組の順次論理要素143と、エンコーダ144と、を含む。遅延要素のチェーン142はまた、遅延線とも称される。示された例の中の遅延要素は、インバータである。示された例の中の順次論理要素は、フリップフロップである。図9Aに示された入来信号XOとDIV_OUTとの正の位相状態を考える。XOの第1の立ち上がりエッジは、信号UPが、ローからハイへと遷移するようにする。符号信号Sは、デジタル論理ローである。信号UPのローからハイへの遷移は、それ故に、マルチプレクサ140を通して渡され、そして信号Dとして遅延線142へと導入される。立ち上がりエッジは、左から右へと遅延線を通して伝搬する。「1回目(FIRST TIME)」とラベル付けされる上方の2つの波形は、立ち上がりエッジが、遅延線の3つのインバータを通して伝搬している1回目を示す。「2回目(SECOND TIME)」とラベル付けされる次の2つの波形は、立ち上がりエッジが、遅延線のより多くのインバータを通して伝搬しているその後の時刻を示す。次に、DIV_OUT信号は、図9Aの位相の例においてハイへと遷移する。このローからハイへの遷移は、DN信号が、ローからハイへと遷移するようにする。図10に示されるように、DN信号は、フリップフロップ143のクロック入力リード線上の信号Lとしてマルチプレクサ141を通して供給される。すべてのフリップフロップは、信号Lの立ち上がりエッジ上で同じ時刻にデータを取り込むようにクロックされる。1つのフリップフロップのデータ入力Dが、遅延線の中のインバータ出力のおのおのそれぞれ1つに結合されるので、フリップフロップ取り込み情報は、UPの立ち上がりエッジが、L信号の立ち上がりエッジが起きる前に遅延線142をどれだけ下方に離れて進んでいるかを示している。「3回目(THIRD TIME)」とラベル付けされる最下部の2つの波形は、フリップフロップが、クロックされるようにする、信号Lがハイに遷移する時刻を示す。矢印145は、信号Dのローからハイへの波面が、信号Lの立ち上がりエッジが起きる前に遅延線をどれだけ下方に離れて進んでいるかを示している。エンコーダ144は、符号信号Sと一緒にフリップフロップ143の出力を受け取り、そしてその情報を8ビットの符号付きの第1の位相誤差ワードdTiへと符号化する。
【0025】
図9Bは、DIV_OUT信号がハイへ遷移した後に、基準クロック信号XOがハイに遷移するときのPFD133のオペレーションを示す波形図である。図9Aの例におけるように、PFD133は、DIV_OUT信号の立ち上がりエッジ上で信号DNをハイにアサートし、そして基準クロック信号XOの立ち上がりエッジ上で信号UPをハイにアサートする。また、図9Aの例におけるように、信号UPとDNとの両方が、ハイにアサートされて間もなく後に、信号UPとDNとの両方は、非同期的にローに遷移するようにされる。しかしながら、図9Bの例においては、符号信号Sは、信号XOが、信号DIV_OUTの後にハイに遷移するので、デジタルハイ値を有する。マルチプレクサ140は、それ故にDN信号を信号Dとして遅延線142へと供給し、そしてマルチプレクサ141は、UP信号を信号Lとしてフリップフロップ143のクロック入力リード線上へと供給する。たとえ図9Aと9Bとの例におけるXO信号とDIV_OUT信号との相対位相が異なるとしても、図9Aと9BとのDおよびLの波形は、類似して見えることに注意すべきである。それ故に、D信号のローからハイへの遷移は、信号Lのローからハイへの遷移が起きる前に、図9Aの例においては、図9Bの例におけると同じ距離だけ遅延線142を下方に移動する。しかしながら、図9Bの例においては、符号信号Sの値は、図9Aの例においてそれがデジタルローであったのとは対照的に、デジタルハイである。
【0026】
図11は、符号付きの第1の位相誤差ワードdTiの表現を示しているPDC126の簡略化されたブロック図である。
【0027】
図10の遅延線142の遅延要素を通した遅延は、必ずしも一定とは限らず、そうではなくていくつかの理由のうちの任意の1つに起因して変化する可能性がある。遅延は、プロセス、供給電圧、および/または動作温度(PVT)にわたって変化する可能性がある。信号XOとDIV_OUTとの間の位相は、いくつかの遅延要素遅延の観点から位相デジタル変換器部分131によって測定されるので、遅延要素を通しての伝搬遅延が、変化すべきであった場合、そのときには位相デジタル変換器部分131から出力されるようなdTiの第1の位相誤差ワードは、たとえXO対DIV_OUTの信号の実際の位相が、一定のままであるべきであったとしても、変化することになる。
【0028】
図12は、DLPDC134の位相デジタル伝達関数をdTiとラベル付けされた線146として示している。XO信号対DIV_OUT信号の位相が増大するにつれて、DLPDC134から出力されるデジタル値dTiもまた、そのようになる。線146によって表される伝達関数は、線形である。残念ながら、温度の変化は、伝達関数線146の傾斜を変化させる可能性がある。伝達関数の傾斜(傾斜は、「利得」とも称される)におけるそのような変化は、望ましくなく、そして望ましくないやり方でPDC ADPLLのオペレーションを変化させる可能性がある。利得における変化は、例えば、位相ロックループの帯域幅を変化させる可能性があり、そしてそれ故にADPLLのロックまでの時間(time-to-lock)を変化させる可能性がある。様々な通信プロトコルは、レシーバ局部発振器106のADPLLのロックまでの時間に対して異なる要件を出す。この理由および他の理由のために、位相デジタル伝達関数の利得は、無理なく可能なようにPVTにわたってできる限り一定であることが望ましい。
【0029】
新規の一態様に従って、新規訂正部分132が、提供される。新規訂正部分132は、位相デジタル変換器126の全般的位相デジタル伝達関数の傾斜が、実質的に一定のままにとどまるように、第1の位相誤差ワードdTiのストリーム上で、そのストリームを第2の位相誤差ワードdTi_corrのストリームへと変換するためにある関数を実行する。第1の位相誤差ワードのストリームの位相デジタル伝達関数の傾斜は、正規化された傾斜147を有するように正規化され、その結果、たとえPVTにおける変化が、遅延線142の中で伝搬遅延の変化を引き起こすとしても、第2の位相誤差ワードの傾斜は、常に同じ傾斜を有するようになる。訂正された第2の位相誤差ワードの位相デジタル伝達関数は、図12の中で線147によって表される。
【0030】
図13Aおよび13Bは、訂正部分132によって実行されるオペレーションを示している。図13Aにおいて、DLPDC134からの出力としてのdTiの第1の位相誤差ワードのストリームは、処理ブロック201への矢印200によって示されるように受け取られる。受け取られた各dTi値について、対応するN.fのループ分周器の値が存在する。N.f値の小数部分fが、0.5より大きい場合、そのときには値N0は、整数部分Nに設定され、そして値kは、小数のf部分になるように設定される。他方では、N.fの小数部分fが、0.5より小さい場合、そのときには値N0は、整数N+1になるように設定され、そして値kは、値1−fになるように設定される。おのおののdTiの第1の位相誤差ワードが受け取られるときに、対応する値N0とkとは、決定される。
【0031】
次に、dTiの第1の位相誤差ワードが、負の値である場合、そのときには処理は、矢印202によって示されるように乗算機能(multiplication function)203へと進み、そうでなくてdTiの位相誤差ワードが、ゼロまたは正である場合、そのときには処理は、矢印204によって示されるように乗算機能205へと進む。表記dTiは、第1の位相誤差ワードを示すのに対して、表記dTi−1は、以前に生成された第1の位相誤差ワードを示す。
【0032】
dTiの位相誤差ワードが、負である場合、そして以前のdTi−1が、負でない場合、そのときには乗数値M1 206は、変更されない。矢印202によって表されるように乗算機能203に入るdTiの位相誤差ワードは、M1によって乗算され、そしてその結果は、矢印207によって示されるように多重化機能(multiplexing function)208へと供給される。それ故に、dTiの位相誤差ワードは、多重化機能208の出力へと供給され、そして矢印209上で値dTi_normになる。
【0033】
しかしながら、dTiの位相誤差ワードが、負であり、そして以前のdTi−1の位相誤差ワードもまた、負である場合、そのときには乗数値M1は、アップデートされる。dTiと、以前のdTi−1との間の差が、決定される。処理ブロック210の中で、最後の10個のそのような差の移動平均(running average)が、保持される。その移動平均は、矢印211によって示されるように処理ブロック212へと供給される。ブロック212において、乗数M1は、移動平均の逆数を取ることと、次いでこの逆数を値kによって乗算することとによって、決定される。
【0034】
したがって、破線146上に配置される、図12における負のdTi「デジタル出力(DIGITAL OUT)」値では、負の値は、dTi値が図12のグラフにおいて垂直次元の中で移動されるように、乗数M1によって乗算され、その結果、結果として生じるdTi_norm値は、位相デジタル伝達関数線147上にあるようになる。同様に、以前の負のdTi−1値はまた、dTi−1値が図12のグラフにおいて垂直次元の中で移動されるように、乗数M1によって乗算され、その結果、結果として生じるdTi−1_norm値は、位相デジタル伝達関数線147上にあるようになる。オフセットミスマッチ(オフセットミスマッチは、以下で説明される)が存在しない場合、そのときにはdTi_norm値、dTi_normとdTi−1_normと、は、ただ図13Bのオペレーションを不変のまま通過し、そして図13Bの処理から、訂正されたdTi_corrとdTi−1_corrとの第2の位相誤差ワードとして出力される。
【0035】
このPVT遅延正規化の背後にある原理は、DCO出力周波数F1が、ロックされ、そしてPLLが、ロック状態にあるときに約0.1ppm(0.1 parts per million)に実質的に固定されることであり、そしてこれは、PVT変化に起因した遅延要素遅延における変化にわたって真のままである。それ故に、DCO期間TDCOは、固定され、そして基準クロックXOの知られている期間によってN.fを乗算することにより決定されることができる。以下の式1の関係は、それ故に真である。式1において、Niは、dTiが測定されたときにループ分周器129が、分周した除数値Nを表す。
【0036】
dTi−dTi−1=(Ni−N.f)*Tvco (式1)
式の左辺の単位は、遅延要素の遅延である。式の右辺の単位は、秒である。それ故に、式1は、PLLが動作しているときに、位相デジタル変換器126の中の遅延要素の秒における遅延を決定するために使用されることができる。また、(dTi−dTi−1)は、遅延要素の遅延に比例している。ひとたび(dTi−dTi−1)が、遅延要素の遅延に比例していることが認識された後に、値(dTi−dTi−1)は、遅延要素の遅延における変化を明らかにするためにdTi測定値を正規化するために使用されることができることが認識される。したがって、図13Aのプロセスフローの中で、おのおのの負のdTi値は、値(dTi−dTi−1)によって効果的に分周される。第2の位相誤差ワードの訂正されたストリームの実際の傾斜は、第2の位相誤差ワードのストリームの傾斜が遅延要素の伝搬遅延における変化と共に変化しないことを保証しているほど重要ではない。したがって、値kによって(dTi−dTi−1)の移動平均の逆数を乗算することによる、処理ブロック212における乗算値(multiplication value)M1の決定は、オプショナルである。値kは、結果として生じる正規化された伝達関数の傾斜に影響を及ぼす。
【0037】
図14は、どのようにして新規訂正回路132が、PVT遅延正規化を実行するかを示す一例を示している。インバータ遅延が、15ピコ秒である第1のPVT状態では、第1の1対のdTiの位相誤差ワードは、DLPDC134によって測定される。第1のdTiの第1の位相誤差ワードは、Nによって分周するループ分周器129のためのものである。第1のdTiの第1の位相誤差ワードは、10である。第1の位相誤差ワードのうちの第2のdTi−1は、N+1によって分周するループ分周器129のためのものである。第2のdTi−1の第1の位相誤差ワードは、−5である。これら2つのdTiの位相誤差ワードは、位相デジタル伝達関数線の第1の傾斜を示す。図15において、線148は、この第1の傾斜を示す。
【0038】
図13Aの処理が、追随されるとき、dTi値とdTi−1値とのおのおのは、その分母(denominator)に値(dTi−dTi−1)を有する乗数M1によって乗算される。図14の例における乗数M1は、0.06である。乗算は、それぞれ0.6および−0.3というdTi_norm値およびdTi−1_norm値を生成する。その1対のdTi_norm値は、位相デジタル伝達関数線の正規化された傾斜を示す。図15において、線149は、この正規化された傾斜を示す。第1の位相誤差ワードのストリームが、利得ミスマッチ不完全性、またはオフセットミスマッチ不完全性を示さない場合、そのときには図13Bの処理は、dTi_norm値とdTi−1_norm値とを変更せず、そしてdTi_norm値とdTi−1_norm値とは、その処理を通過し、そしてデジタルループフィルタ127に対して供給されるように、1対の第2の位相誤差ワードdTi_corrとdTi−1_corrとになる。処理ステップ212において、乗数値が、kによって乗算することにより決定される場合、そのときには図14の例において、第2の位相誤差ワードのストリームの傾斜は、1/TDCOによって与えられる。
【0039】
次に、図14の例においては、インバータ遅延に、25ピコ秒へと変化するようにさせるPVT状態における変化が存在する。第2の1対の第1の位相誤差ワードは、DLPDC134から出力される。図14の例においては、これらのdTi値およびdTi−1値は、20および11である。この第2の対の第1の位相誤差ワードは、位相デジタル伝達関数線の第2の傾斜を示す。図15において、線150は、この第2の傾斜を示す。図13Aの処理が追随されるときに、M1の乗数は、0.1である。結果として生じるdTi_norm値およびdTi−1_norm値は、それぞれ2および1.1である。それ故に、この第2の対のdTi_norm値は、第1の対のdTi_norm値がそうであったように、同じ傾斜(線149の1/TDCO)を示すことが分かる。したがって、新規訂正部分132は、PVT変動に起因した遅延線142の遅延要素の遅延における変化に起因した位相デジタル伝達関数利得における変化について訂正する。
【0040】
PVT変動に起因した位相デジタル利得変化に加えて、新規訂正部分132が訂正する、他のタイプの位相デジタル伝達関数の不完全性が存在する。図16は、「利得ミスマッチ」と称される不完全性のタイプを示している。DLPDC134から出てくる値dTiの位相デジタル伝達関数は、負のdTi値については第1の利得151を示すことができるが、但し正のdTi値については第2の利得152を示すことができる。図16において、151とラベル付けされる破線の左の部分は、152とラベル付けされる破線の右の部分よりも急な傾斜を有することに注意すべきである。新規訂正部分132は、全般的位相デジタル伝達関数の位相デジタル変換器126が、単一の利得153を有するように位相デジタル伝達関数を訂正する。
【0041】
どのようにして訂正部分132が、図16の利得ミスマッチ状態を訂正するかが、図13Aに示される。負のdTiの第1の位相誤差ワードは、処理213によって訂正されるのに対して、正のdTiの第1の位相誤差ワードは、処理214によって訂正される。矢印204は、ゼロまたは正であるdTi値のフローを示している。乗算プロセス205に入るdTiの第1の位相誤差ワードは、乗数値M2によって乗算され、その結果、正規化されたdTi値は、矢印215によって示されるように、多重化機能208へと供給される。dTi値がゼロまたは正である状況においては、多重化機能208は、「0」入力を乗算機能出力に対して結合する。dTiの位相誤差ワードは、それ故に多重化機能208の出力へと供給され、そして矢印209上で値dTi_normになる。dTiと以前のdTi−1とが、ゼロまたは正である場合だけに、乗数値M2は、ブロック216および217のプロセスを通してアップデートされる。したがって、負のdTi値は、処理213においては第1の乗数M1によって正規化されるのに対して、正のdTi値は、処理214において第2の乗数M2によって正規化されることが分かる。異なる乗数値は、図16の破線の左および右の部分151および152の傾斜を異なるように調整する役割を果たし、その結果、それらは両方ともに、訂正されるように、同じ傾斜を有するようになる。
【0042】
図17は、利得ミスマッチについて訂正する訂正部分132の一例を示している。第1の1対の正のdTi値、10および1では、図13Aの右の部分の処理214は、0.1という乗数値M2をもたらす。伝達関数の傾斜は、それ故に1/TDCOに調整される。図18は、矢印154を用いてこの調整を示している。第2の1対の負のdTi値、−1および−11では、図13Aの左の部分の処理213は、0.09という乗数値M1をもたらす。伝達関数の傾斜は、それ故に1/TDCOに調整される。図18は、矢印155を用いてこの調整を示している。訂正後に、全般的位相デジタル変換器126の位相デジタル伝達関数の正の部分と負の部分との両方は、同じ傾斜を有することに注意すべきである。
【0043】
図19は、新規訂正部分132が訂正する、別のタイプの位相デジタル伝達関数の不完全性を示している。このタイプの不完全性は、オフセットミスマッチと称される。オフセットミスマッチについての訂正は、図13Bに示される処理218によって実行される。
【0044】
図13Bにおいて、ブロック219〜222によって表される処理は、垂直オフセットミスマッチCの大きさを測定する。現在のdTi_norm値がN0である場合、そしてdTi_normと以前のdTi−1_normとが、決定ブロック219において決定されるのと同じ符号を有する場合、そのときには処理は、処理220へと進む。しかしながら、dTi_normと以前のdTi−1_normとが、異なる符号を有する場合、そのときには処理は、処理221へと進む。処理222は、垂直オフセットCの大きさを決定する。dTi_normが、処理223によって決定されるときに正である場合、そのときには垂直オフセット値Cは、処理224においてオフセット値CをdTi_normに加えることによりdTi_norm値から効果的に差し引かれる。概念的には、これは、負の部分157と位置合わせするために伝達関数の正の部分156(図19参照)を下方に移動することを意味する。図13Bの処理222によって決定される計算されたオフセットCは、実際には負の数であり、それでdTi_normに処理224によって加えられる値Cは、実際には伝達関数の部分156を下方に移動する役割を果たす。他方、dTi_norm値が、処理ブロック223によって決定されるときにゼロまたは負である場合、そのときにはdTi_norm値は、位相デジタル伝達関数線の左側上での測定値を表す。dTi_norm値は、それ故に修正されない。概念的には、これは、図19の伝達関数の負の部分157を下方に移動しないことを意味する。これは、ブロック225によって示され、このブロックにおいてはdTi_corr値は、単に入来dTi_norm値である。
【0045】
図20は、図17の利得ミスマッチ訂正例の第2の部分を示している。その例の最初の部分は、図17および18に示され、そして利得ミスマッチについて訂正する役割を果たす。その例の後続の部分は、図20および21に示され、そしてオフセットミスマッチについて訂正する役割を果たす。第1の1対の1および−0.3という正のdTi_norm値およびdTi−1_norm値では、値Bは、図13Bのブロック221の処理に従って1.3になるように決定される。図17の例においては2つの他のdTi_norm値およびdTi−1_norm値も存在し、そしてそれらは、1および0.1である。図13Bの処理220に従って、値Aは、0.9になるように決定される。垂直オフセット値Cは、それ故に処理222において−0.4になるように決定される。図13Bの処理224において、正のdTi_norm値は、値Cだけ減じられ、その結果、垂直オフセットは、位相デジタル伝達関数から削除されるようになる。
【0046】
図21は、図17および18の利得ミスマッチ訂正と、図20の後続のオフセット訂正との組み合わされた結果を示す図である。矢印158は、図20の例の中でオフセット訂正を実行するオペレーションを表す。
【0047】
図22は、新規の一態様に従う一方法のフローチャートである。PDC ADPLLの位相デジタル変換器部分は、基準信号XOとフィードバック信号DIV_OUTとを受け取り、そしてこれらの2つの信号から第1の位相誤差ワードのストリームを生成する。第1の位相誤差ワードのうちの一方dTi−1は、PLLのループ分周器が、除数値Nによって分周しているときに決定される(ステップ300)。第1の位相誤差ワードのうちの他方dTiは、ループフィルタが、除数値N+1によって分周しているときに決定される(ステップ301)。訂正部分は、2つの第1の位相誤差ワードdTi−1およびdTiを受け取り、そしてそれら2つのワードの間の差を決定する。この差は、乗数値を決定するために使用される(ステップ302)。次いで乗数値は、dTi−1が第1の第2の位相誤差ワードdTi_corrになるようにスケーリングするために、そしてdTiが第2の第2の位相誤差ワードdTi_corrになるようにスケーリングするために、使用される(ステップ303および304)。2つの第2の位相誤差ワードdTi−1_corrとdTi_corrとは、第2の位相誤差ワードのストリームの一部分としてループフィルタに供給される(ステップ305)。ステップ300〜305の結果は、PDC部分内の遅延線の中の遅延要素伝搬遅延における変化が、全般的位相デジタル伝達関数の中で傾斜の変化を引き起こさないようにする、PDC部分と訂正部分との全般的位相デジタル伝達関数の傾斜の正規化である。
【0048】
ある種の特定の実施形態は、教育の目的のために上記に説明されるが、本特許文書の教示は、一般的な適用可能性を有し、そして上記に説明される特定の実施形態だけには限定されない。上記に説明される新規の位相デジタル伝達関数の訂正方法は、上記に示されるPDC ADPLLの特定のインプリメンテーションだけには限定されない。新規の本方法は、PDCが、遅延線を用いて時間を測定することにより動作する限り、使用されることができる。例えば、新規の本方法は、PFDを含まないPDCの中で使用可能である。さらに、上記に示される新規の位相デジタル伝達関数の訂正方法は、除数がNからN+1へと変更される状況において(dTi−1−dTi)を決定することだけに限定されず、そうではなくてシグマデルタ変調器が、ループ分周器がNによって、そして次いでN+1でない別の除数(例えば、N+2,またはN+3、あるいはN−1、またはN−2)によって分周するように制御するADPLLに対しても同様によく適用される。したがって、説明された特定の実施形態の様々な特徴についての様々な修正、適応、および組合せは、添付の特許請求の範囲の範囲を逸脱することなく実行されることができる。
【技術分野】
【0001】
本開示の実施形態は、完全デジタル位相ロックループ(ADPLL)の中の位相デジタル変換器(PDC)の伝達関数(transfer function)の訂正に関する。
【背景技術】
【0002】
位相ロックループ(Phase-locked loops)は、セルラー電話のレシーバおよびトランスミッタの局部発振器(local oscillators)での使用を含めて、多数の用途で使用される。これまでは、セルラー電話で使用されるような位相ロックループは、一般にアナログ回路を用いてインプリメントされた。しかしながら、より最近では、位相ロックループのデジタルインプリメンテーションが、使用されてきている。これらの位相ロックループは、多くの場合に、完全デジタル位相ロックループ(All-Digital Phase-Locked Loops)(ADPLL)と称される。例えば、いわゆる位相デジタル変換器PLL(Phase-to-Digital Converter PLLs)(PDC ADPLL)と、いわゆる時間デジタルPLL(Time-to-Digital PLLs)(TDC ADPLL)とを含めて、いくつかのカテゴリのADPLL回路が存在する。
【0003】
図1(先行技術)は、TDC ADPLL1のハイレベルの簡略化された概念回路図である。TDC ADPLL1は、デジタル同調ワード(digital tuning words)のストリームを出力するループフィルタ(loop filter)2を必要とする。デジタル制御発振器(Digitally Controlled Oscillator)(DCO)3は、デジタル同調ワードを受け取り、そしてその周波数が、デジタル同調ワードによって決定される対応する信号HCLKを出力する。時間デジタル変換器(Time-to-Digital Converter)(TDC)4は、HCLK信号、ならびに基準クロック(reference clock)FREFを受け取り、そして位相誤差ワード(phase error word)の小数部分(fractional part)を出力する。位相誤差ワードは、FREF信号とHCLK信号との間の位相誤差を示している。アキュムレータ(accumulator)5は、位相誤差ワードの整数部分を出力する。加算器(summer)6は、デジタル位相誤差ワードのストリームを出力するために、対応する整数部分(integer portions)と小数部分(fractional portions)とを合計する。デジタル位相誤差ワードのストリームは、ループフィルタ2に供給される。ループがロックされるときに、HCLKの位相は、基準クロックFREFの位相にロックされる。TDC ADPLLについての追加の情報のためには、スタツヴェスキー他(Staszweski et al.)による「90−nmCMOSにおける周波数合成のための1.3V、20psの時間デジタル変換器(1.3 V 20 ps Time-to-Digital Converter for Frequency Synthesis in 90-nm CMOS)」、回路およびシステムについてのIEEEトランザクション−II、53巻、No.3、2006年3月(IEEE Transactions on Circuits and Systems -II, Vol.53, No.3, March 2006)という名称の論文を参照されたい。
【0004】
図2(先行技術)は、図1のTDC4の回路図である。TDC4は、インバータ7のチェーンと、関連する1組のフリップフロップ8と、デコーダ9と、自己較正正規化回路(self-calibrating normalization circuitry)10〜12と、を含む。図3(先行技術)は、それらの信号がTDC4の入力に供給されるときの、信号FREFとHCLKとを示す波形図である。図4(先行技術)は、インバータ7のチェーンに沿って対応するインバータによって出力される値D1〜D10を示す波形図である。波形図の中の垂直破線13によって示される時点において、1組のフリップフロップ8は、信号FREFの立ち上がりエッジによってクロックされる。次いで、様々なインバータの値は、並列にワードQ(1:10)としてデコーダ9へと出力される。ワードQ(1:10)は、FREFの立ち上がりエッジと、HCLKの立ち上がりおよび立ち下がりのエッジとの間の時間間隔(time separation)上の情報を含んでいる。ワードQ(1:10)は、6ビットの立ち下がり時間値Δtfと、6ビットの立ち上がり時間値Δtrとを出力するようにデコーダ(decoder)9によって復号される。6ビットの立ち下がり時間値Δtfは、HCLKの立ち下がりエッジと、FREFの立ち上がりエッジとの間の時間を示している。6ビットの立ち上がり時間値Δtrは、HCLKの立ち上がりエッジと、FREFの立ち上がりエッジとの間の時間を示している。図2に示されるように、値Δtfは、乗算器12によって正規化された後の、TDCの出力OUTである。インバータチェーンのインバータを通した遅延が、プロセス、電圧および/または温度における変動に起因して変化すべきであった場合、そのときには結果として生じる値Δtrはまた、変化することになり、そして位相デジタル変換利得は、変化することになる。TDCは、それ故に、プロセス、電圧および温度(process, voltage and temperature)(PVT)の変化にわたってのインバータ遅延における変動を明らかにする(account for)ように自己較正する。ブロック10および11は、Δtr値のストリームを自己較正するために、乗算器12に供給される値を生成する。
【0005】
図5(先行技術)は、位相デジタル変換器完全デジタル位相ロックループ(PDC ADPLL)の1つの回路トポロジ14の簡略化されたブロック図である。1つのPDC ADPLLにおいて、ループフィルタ15は、位相デジタル変換器16から符号つき数字を受け取ることになる。しかしながら、図2のTDC ADPLLトポロジは、正の値および負の値のΔtr値を生成しない。さらに、PDC ADPLLの中のループ分周器(loop divider)17の出力DIV_OUTの周期は、ループ分周器17が、分周する(divide)値に応じて、HCLKの周期よりも何倍(例えば、千倍)も長くなることができる。DIV_OUTという全体がハイ(entire high)のパルスを取り込むのに十分に長い遅延チェーン(delay chain)を提供することは、実行不可能で、そして非現実的である可能性がある。さらに、図2のTDC ADPLLにおいて使用される技法は、インバータのチェーンの中にDCO出力信号HCLKを供給することを必要とする。DCO出力信号HCLKが、4GHzなどの高周波数のものである場合、そのときにはHCLKを受け取る、遅延チェーンのインバータは、高周波数においてスイッチするように行われであろう。インバータが、相補的論理(CMOS)インバータである場合、そのときには回路の電流消費は、望ましくないように高くなるであろう。したがって、図2の先行技術の技法は、望ましくなく、そして複数の理由のためにPDC ADPLLの中の自己較正のために効果的に使用されることができない。
【発明の概要】
【0006】
位相デジタル変換器完全デジタル位相ロックループ(PDC ADPLL)は、位相デジタル変換器と、デジタルループフィルタと、デジタル制御発振器(DCO)と、ループ分周器と、を含む。ループ分周器は、小数除数値(fractional divisor value)N.fによって時間と共に(over time)分周するように、シグマデルタ変調器(sigma-delta modulator)によって制御され、そこでNは、整数部分(integer portion)であり、fは、小数部分(fractional portion)である。位相デジタル変換器は、基準信号源から基準クロック信号XOを受け取り、そしてループ分周器からフィードバック信号DIV_OUTを受け取り、そして第2の位相誤差ワードのストリームを生成する。第2の位相誤差ワードのストリームは、デジタルループフィルタへと供給される。位相デジタル変換器は、位相デジタル変換器部分、ならびに新規訂正部分を含む。位相デジタル変換器部分は、基準信号XOと、フィードバック信号DIV_OUTとを受け取り、そして第1の位相誤差ワードのストリームを生成する。新規訂正部分は、第1の位相誤差ワードのストリームを受け取り、そして新規処理を実行し、そして第2の位相誤差ワードのストリームを生成する。
【0007】
一例においては、位相デジタル変換器部分は、傾斜(slope)を示す位相デジタル伝達関数(phase-to-digital transfer function)を有する。傾斜は、位相デジタル変換器部分における遅延線(delay line)の中の遅延要素の伝搬遅延の変化によって影響を受ける。ある場合には、遅延要素伝搬遅延の変化は、PVT(プロセス、供給電圧、および/または温度)における変化に起因している。新規訂正回路は、位相デジタル変換器部分と訂正部分とが、一緒に、その傾斜が遅延要素伝搬遅延の変化とは実質的に独立している全般的位相デジタル伝達関数を有するように、第1の位相誤差ワードのストリームを受け取り、そして第2の位相誤差ワードのストリームを生成する。
【0008】
特定の1つのインプリメンテーションにおいては、訂正部分は、第1の第1の位相誤差ワードdTi−1と、第2の第1の位相誤差ワードdTiとを受け取るデジタル論理の量であり、ここで第1の位相誤差ワードのうちの一方は、ループ分周器が、除数値Nによって分周しているときに生成され、そしてそこで第1の位相誤差ワードのうちの他方は、ループ分周器が、除数値N+1によって分周しているときに生成される。訂正回路は、dTiとdTi−1との間の差を決定し、そして乗数値を決定するためにこの差を使用する。次いで、訂正部分は、結果として生じる第2の位相誤差ワードの位相デジタル伝達関数の傾斜が、正規化され、そして遅延要素伝搬遅延の変化とは実質的に独立しているように、第1の位相誤差ワードを正規化するためにその乗数値を使用する。一例においては、フィードバック信号DIV_OUTの周期は、位相デジタル変換器部分の全遅延線を通しての伝搬遅延時間の2倍よりも実質的に大きい。PDC ADPLLが、動作するときに、訂正部分は、位相デジタル変換器部分と、訂正部分との全般的位相デジタル伝達関数の傾斜が、一緒に、実質的に一定であるように、乗数値を調整する。
【0009】
別の例においては、位相デジタル変換器部分の位相デジタル伝達関数(phase-to-transfer function)は、利得ミスマッチ不完全性(gain mismatch imperfection)を示す。訂正部分は、位相デジタル伝達関数(phase-to-transfer function)の第1の部分の伝達関数の傾斜が、第1のやり方で調整されるように、そして位相デジタル伝達関数(phase-to-digital function)の第2の部分の伝達関数の傾斜が、第2のやり方で調整されるように、第2の組の第1の位相誤差ワードとは異なるように第1の組の第1の位相誤差ワードを処理する。結果は、(位相デジタル変換器部分と訂正部分との一緒の)全般的位相デジタル伝達関数が、利得ミスマッチを示していないことである。
【0010】
別の例においては、位相デジタル変換器部分の位相デジタル伝達関数(phase-to-transfer function)は、オフセットミスマッチ不完全性(offset mismatch imperfection)を示す。第1の位相誤差ワードのストリームから、訂正部分は、(位相デジタル変換器部分と訂正部分との一緒の)全般的位相デジタル伝達関数が、オフセットミスマッチを示さないように、オフセットの大きさを決定し、そして次いでオフセットの決定された大きさだけ第1の位相誤差ワードのうちの適切なものを調整する。特定の一実施形態においては、新規訂正部分は、遅延要素変動と、利得ミスマッチと、オフセットミスマッチとについて訂正する純粋なデジタル論理の量である。
【0011】
上記は、概要であり、それ故に、必然的に、詳細についての簡略化、一般化、および省略を含んでおり、したがって当業者は、本概要が、例示的なものにすぎず、そして決して限定することを意味してはいないことを理解するであろう。ここにおいて説明されるデバイスおよび/またはプロセスの他の態様、発明の特徴、および利点は、ただ単に特許請求の範囲によって定義されるように、ここにおいて述べられる非限定的な詳細な説明の中で明らかになるであろう。
【図面の簡単な説明】
【0012】
【図1】図1(先行技術)は、時間デジタル変換器完全デジタル位相ロックループ(TDC ADPLL)の回路図である。
【図2】図2(先行技術)は、図1のTDC ADPLL内の時間デジタル変換器4のより詳細な回路図である。
【図3】図3(先行技術)は、それらの信号が、図1のTDC ADPLLのTDC4の入力に供給されるときの信号FREFとHCLKとを示す波形図である。
【図4】図4(先行技術)は、図1のTDC ADPLLのTDC4のオペレーションを示す波形図である。
【図5】図5(先行技術)は、位相デジタル変換器完全デジタル位相ロックループ(PDC ADPLL)の簡略化されたブロック図である。
【図6】図6は、新規の一態様に従う、特定の一タイプのモバイル通信デバイス100の非常に簡略化されたハイレベルのブロック図である。
【図7】図7は、図6のRFトランシーバ集積回路103のより詳細なブロック図である。
【図8】図8は、RFトランシーバ集積回路103の局部発振器106をさらに詳細に示す回路図である。
【図9A】図9Aは、正の位相状態における局部発振器106の中のPFD133のオペレーションを示す波形図である。
【図9B】図9Bは、負の位相状態における局部発振器106の中のPFD133のオペレーションを示す波形図である。
【図10】図10は、どのように図8の局部発振器106の中のDLPDC134が動作するかを示す簡略化された回路図と、関連する波形図とである。
【図11】図11は、局部発振器106の中のPDC126の簡略化されたブロック図である。
【図12】図12は、どのようにして新規訂正部分132が、DLPDC134の位相デジタル伝達関数の中の利得変化を訂正するかを示している。
【図13】図13は、図13Aと図13Bとを含む図である。
【図13A】図13Aは、新規訂正部分132を通しての処理のフローを示すフローチャートである。
【図13B】図13Bは、新規訂正部分132を通しての処理のフローを示すフローチャートである。
【図14】図14は、どのようにして新規訂正回路132が、遅延要素伝搬遅延の変化に起因した(例えば、PVT変化に起因した)DLPDC位相デジタル伝達関数利得における変化について訂正するかの一例を示している。
【図15】図15は、図14の訂正オペレーションを示すグラフである。
【図16】図16は、どのようにして新規訂正部分132が、DLPDC位相デジタル伝達関数の中の利得ミスマッチ不完全性を訂正するかを示している。
【図17】図17は、どのようにして新規訂正回路132が、DLPDC位相デジタル伝達関数の中の利得ミスマッチ不完全性について訂正するかの一例を示している。
【図18】図18は、図17の訂正オペレーションを示すグラフである。
【図19】図19は、どのようにして新規訂正部分132が、DLPDC位相デジタル伝達関数の中のオフセットミスマッチ不完全性を訂正するかを示している。
【図20】図20は、どのようにして新規訂正回路132が、DLPDC位相デジタル伝達関数の中のオフセットミスマッチ不完全性について訂正するかの一例を示している。
【図21】図21は、図20の訂正オペレーションを示すグラフである。
【図22】図22は、新規の一態様に従う方法の簡略化されたフローチャートである。
【詳細な説明】
【0013】
図6は、新規な一態様に従う、特定の一タイプのモバイル通信デバイス100の非常に簡略化されたハイレベルのブロック図である。この例においては、モバイル通信デバイス100は、符号分割多元接続(Code Division Multiple Access)(CDMA)セルラー電話通信プロトコルを使用したセルラー電話である。セルラー電話は、(図に示されていないいくつかの他の部分のうちに))アンテナ102と、2つの集積回路103および104と、を含む。集積回路104は、「デジタルベースバンド集積回路」または「ベースバンドプロセッサ集積回路」と呼ばれる。集積回路103は、RFトランシーバ集積回路である。RFトランシーバ集積回路103は、それが、トランスミッタならびにレシーバを含むので、「トランシーバ」と呼ばれる。
【0014】
図7は、図6のRFトランシーバ集積回路103のより詳細なブロック図である。レシーバは、「受信チェーン(receive chain)」と呼ばれるもの105、ならびに局部発振器(LO)106、を含む。セルラー電話が、受信しているときに、高周波数RF信号107が、アンテナ102上で受信される。信号107からの情報は、デュプレクサ(duplexer)108と、マッチングネットワーク(matching network)109と、受信チェーン105とを通過する。信号107は、低雑音増幅器(low noise amplifier)(LNA)110によって増幅され、そしてミキサ111によって周波数をダウンコンバートされる。結果として生じるダウンコンバートされた信号は、ベースバンドフィルタ112によってフィルタがかけられ、そしてデジタルベースバンド集積回路104へと渡される。デジタルベースバンド集積回路104の中のアナログデジタル変換器113は、信号をデジタル形式へと変換し、そして結果として生じるデジタル情報は、デジタルベースバンド集積回路104の中のデジタル回路によって処理される。デジタルベースバンド集積回路104は、局部発振器出力114上でミキサ111に対して供給される局部発振器信号(LO)の周波数を制御することによってレシーバを同調させる。
【0015】
セルラー電話が、送信している場合、そのときには送信されるべき情報は、デジタルベースバンド集積回路104の中のデジタルアナログ変換器115によってアナログ形式へと変換され、そして「送信チェーン(transmit chain)」116へと供給される。ベースバンドフィルタ117は、デジタルアナログ変換プロセスに起因した雑音をフィルタをかけて除去する。次いで局部発振器119の制御下のミキサブロック118は、信号を高周波数信号へとアップコンバートする。駆動増幅器(Driver amplifier)120と外部電力増幅器121とは、アンテナ102を駆動するために高周波数信号を増幅し、その結果、高周波数RF信号122は、アンテナ102から送信されるようになる。
【0016】
図8は、局部発振器106をさらに詳細に示す回路図である。局部発振器106は、水晶発振器123と、位相デジタル(Phase-to-Digital)(PDC)完全デジタル位相ロックループ(ADPLL)124と、を含む。デジタルベースバンド集積回路104は、RFトランシーバ集積回路103へと制御情報を送ることにより局部発振器出力信号LOの周波数を制御する。この制御情報は、小数F除数値(fractional F divisor value)(N.f)を決定する。図8における矢印125は、この制御情報の転送を表しており、そして制御情報が渡される特定の接続を表してはいない。例えば、制御情報は、他の情報と一緒に直列バス(serial bus)を通して集積回路104から集積回路103へと通信されることができる。
【0017】
PDC ADPLL124は、位相デジタル変換器(PDC)126と、デジタルループフィルタ127と、デジタル制御発振器(DCO)128と、ループ分周器129と、シグマデルタ変調器130と、を含む。PDC126は、次に、位相デジタル変換器部分131と、訂正部分132と、を含む。PDC部分131は、位相周波数検出器(Phase-Frequency Detector)(PFD)133と、遅延線位相デジタル変換器(Delay Line Phase-to-Digital Converter)(DLPDC)134と、を含む。DCO128は、8ビットデジタル同調ワードのストリームを受け取る。ある与えられた時刻に、DCO128によって受け取られるデジタル同調ワードは、DCO128によって出力される局部発振器出力信号LOの周波数を決定する。局部発振器信号LOは、この例においては、4GHz帯におけるデジタル信号である。
【0018】
ループ分周器129は、ライン135を経由してシグマデルタ変調器130から受け取られる多ビットデジタル除数値によって単一ビットの局部発振器信号を周波数分周し、そして結果として生じる分周された(divided-down)単一ビットの信号DIV_OUTを導体136上へ、そしてPFD133の第2の入力137へと出力する。シグマデルタ変調器130は、時間と共に、LOの周波数が、小数F値(fractional F value)N.fによって分周されるように、時間と共に除数値を整数値Nから次の整数N+1へと変更する。小数F値「N.f」の中の「N」は、整数を表すのに対して、小数値(fractional value)「N.f」の中の「.f」は、小数値を表す。上記に説明されるように、それによってループ分周器が、分周する小数値N.fは、デジタルベースバンド集積回路104から受け取られた後に局部発振器106に知られている。
【0019】
PDC部分131は、PFD133の第1の入力138上で水晶発振器123からの基準クロック信号を受け取り、そしてまたPFD133の第2の入力137上でDIV_OUTを受け取る。PDC部分131は、第1の位相誤差ワードdTiのストリームを導体139上へと出力する。この例においては、おのおのの第1の位相誤差ワードは、8ビットのデジタル値であり、その第1のビットは、符号ビットである。符号ビットは、入力137上のDIV_OUT信号の位相に関する入力138上のXO信号の位相を示す。位相誤差ワードの残りの7ビットは、2つの信号が、互いに位相がずれている程度を示す数字である。
【0020】
新規訂正部分132は、第1の位相誤差ワードdTiのストリームを受け取り、そして第2の位相誤差ワードdTi_corrのストリームを出力する。おのおのの第2の位相誤差ワードはまた、8ビットのデジタル値であり、その第1のビットは、符号ビットである。新規訂正部分132のオペレーションは、下記の説明においてさらに詳細に説明される。
【0021】
デジタルループフィルタ127は、第2の位相誤差ワードdTi_corrのストリームを受け取り、そしてフィルタがかけられたストリームの値を出力する。デジタルループフィルタ127によって受け取られるおのおのの第2の位相誤差ワードについてデジタルループフィルタ127から出力される1つのそのような値が存在する。デジタルループフィルタ127によって出力される値は、ここでデジタル同調ワードと称される。
【0022】
PDC126と、デジタルループフィルタ127と、DCO128と、ループフィルタ129とは、DIV_OUTの位相が、基準クロック信号XOの位相に関してロックされるように、位相ロックループとして一緒に機能する。DIV_OUTの周波数F2は、基準クロック信号XOの周波数と同じである。現在の例においては、基準クロック信号XOの周波数は、20MHzである。ループ分周器129は、小数F値N.fによって周波数分周するので、局部発振器出力信号LOの周波数は、F2*(N.f)である。例えば、N.fが、200.1であり、そしてF2が、20MHzである場合、そのときにはLOの周波数F1は、4.002GHzである。
【0023】
図9Aは、PFD133のオペレーションを示す波形図である。PFD133は、3つのデジタル信号UP、DNおよびSを出力する。信号UPは、基準クロック信号XOの立ち上がりエッジ上でハイ(high)に遷移する。信号DNは、DIV_OUT信号の立ち上がりエッジ上でハイに遷移する。信号UPとDNとの両方がハイにアサートされて間もなく後に、信号UPとDNとの両方は、非同期的にロー(low)に遷移するようにされる。UP信号とDN信号とは、DLPDC134に対して通信される。信号Sは、符号信号である。DIV_OUT信号が、ハイに遷移する前に、基準クロック信号XOが、ハイに遷移する場合、そのときには符号信号Sは、デジタルの0であり、そうでない場合には、符号信号Sは、デジタルの1である。
【0024】
図10は、どのようにDLPDC134が、UP信号とDN信号とを第1の位相誤差ワードdTiへと変換するかを示す簡略化された回路図と、関連する波形図とである。DLPDC134は、1対のマルチプレクサ140、141と、遅延要素のチェーン142と、1組の順次論理要素143と、エンコーダ144と、を含む。遅延要素のチェーン142はまた、遅延線とも称される。示された例の中の遅延要素は、インバータである。示された例の中の順次論理要素は、フリップフロップである。図9Aに示された入来信号XOとDIV_OUTとの正の位相状態を考える。XOの第1の立ち上がりエッジは、信号UPが、ローからハイへと遷移するようにする。符号信号Sは、デジタル論理ローである。信号UPのローからハイへの遷移は、それ故に、マルチプレクサ140を通して渡され、そして信号Dとして遅延線142へと導入される。立ち上がりエッジは、左から右へと遅延線を通して伝搬する。「1回目(FIRST TIME)」とラベル付けされる上方の2つの波形は、立ち上がりエッジが、遅延線の3つのインバータを通して伝搬している1回目を示す。「2回目(SECOND TIME)」とラベル付けされる次の2つの波形は、立ち上がりエッジが、遅延線のより多くのインバータを通して伝搬しているその後の時刻を示す。次に、DIV_OUT信号は、図9Aの位相の例においてハイへと遷移する。このローからハイへの遷移は、DN信号が、ローからハイへと遷移するようにする。図10に示されるように、DN信号は、フリップフロップ143のクロック入力リード線上の信号Lとしてマルチプレクサ141を通して供給される。すべてのフリップフロップは、信号Lの立ち上がりエッジ上で同じ時刻にデータを取り込むようにクロックされる。1つのフリップフロップのデータ入力Dが、遅延線の中のインバータ出力のおのおのそれぞれ1つに結合されるので、フリップフロップ取り込み情報は、UPの立ち上がりエッジが、L信号の立ち上がりエッジが起きる前に遅延線142をどれだけ下方に離れて進んでいるかを示している。「3回目(THIRD TIME)」とラベル付けされる最下部の2つの波形は、フリップフロップが、クロックされるようにする、信号Lがハイに遷移する時刻を示す。矢印145は、信号Dのローからハイへの波面が、信号Lの立ち上がりエッジが起きる前に遅延線をどれだけ下方に離れて進んでいるかを示している。エンコーダ144は、符号信号Sと一緒にフリップフロップ143の出力を受け取り、そしてその情報を8ビットの符号付きの第1の位相誤差ワードdTiへと符号化する。
【0025】
図9Bは、DIV_OUT信号がハイへ遷移した後に、基準クロック信号XOがハイに遷移するときのPFD133のオペレーションを示す波形図である。図9Aの例におけるように、PFD133は、DIV_OUT信号の立ち上がりエッジ上で信号DNをハイにアサートし、そして基準クロック信号XOの立ち上がりエッジ上で信号UPをハイにアサートする。また、図9Aの例におけるように、信号UPとDNとの両方が、ハイにアサートされて間もなく後に、信号UPとDNとの両方は、非同期的にローに遷移するようにされる。しかしながら、図9Bの例においては、符号信号Sは、信号XOが、信号DIV_OUTの後にハイに遷移するので、デジタルハイ値を有する。マルチプレクサ140は、それ故にDN信号を信号Dとして遅延線142へと供給し、そしてマルチプレクサ141は、UP信号を信号Lとしてフリップフロップ143のクロック入力リード線上へと供給する。たとえ図9Aと9Bとの例におけるXO信号とDIV_OUT信号との相対位相が異なるとしても、図9Aと9BとのDおよびLの波形は、類似して見えることに注意すべきである。それ故に、D信号のローからハイへの遷移は、信号Lのローからハイへの遷移が起きる前に、図9Aの例においては、図9Bの例におけると同じ距離だけ遅延線142を下方に移動する。しかしながら、図9Bの例においては、符号信号Sの値は、図9Aの例においてそれがデジタルローであったのとは対照的に、デジタルハイである。
【0026】
図11は、符号付きの第1の位相誤差ワードdTiの表現を示しているPDC126の簡略化されたブロック図である。
【0027】
図10の遅延線142の遅延要素を通した遅延は、必ずしも一定とは限らず、そうではなくていくつかの理由のうちの任意の1つに起因して変化する可能性がある。遅延は、プロセス、供給電圧、および/または動作温度(PVT)にわたって変化する可能性がある。信号XOとDIV_OUTとの間の位相は、いくつかの遅延要素遅延の観点から位相デジタル変換器部分131によって測定されるので、遅延要素を通しての伝搬遅延が、変化すべきであった場合、そのときには位相デジタル変換器部分131から出力されるようなdTiの第1の位相誤差ワードは、たとえXO対DIV_OUTの信号の実際の位相が、一定のままであるべきであったとしても、変化することになる。
【0028】
図12は、DLPDC134の位相デジタル伝達関数をdTiとラベル付けされた線146として示している。XO信号対DIV_OUT信号の位相が増大するにつれて、DLPDC134から出力されるデジタル値dTiもまた、そのようになる。線146によって表される伝達関数は、線形である。残念ながら、温度の変化は、伝達関数線146の傾斜を変化させる可能性がある。伝達関数の傾斜(傾斜は、「利得」とも称される)におけるそのような変化は、望ましくなく、そして望ましくないやり方でPDC ADPLLのオペレーションを変化させる可能性がある。利得における変化は、例えば、位相ロックループの帯域幅を変化させる可能性があり、そしてそれ故にADPLLのロックまでの時間(time-to-lock)を変化させる可能性がある。様々な通信プロトコルは、レシーバ局部発振器106のADPLLのロックまでの時間に対して異なる要件を出す。この理由および他の理由のために、位相デジタル伝達関数の利得は、無理なく可能なようにPVTにわたってできる限り一定であることが望ましい。
【0029】
新規の一態様に従って、新規訂正部分132が、提供される。新規訂正部分132は、位相デジタル変換器126の全般的位相デジタル伝達関数の傾斜が、実質的に一定のままにとどまるように、第1の位相誤差ワードdTiのストリーム上で、そのストリームを第2の位相誤差ワードdTi_corrのストリームへと変換するためにある関数を実行する。第1の位相誤差ワードのストリームの位相デジタル伝達関数の傾斜は、正規化された傾斜147を有するように正規化され、その結果、たとえPVTにおける変化が、遅延線142の中で伝搬遅延の変化を引き起こすとしても、第2の位相誤差ワードの傾斜は、常に同じ傾斜を有するようになる。訂正された第2の位相誤差ワードの位相デジタル伝達関数は、図12の中で線147によって表される。
【0030】
図13Aおよび13Bは、訂正部分132によって実行されるオペレーションを示している。図13Aにおいて、DLPDC134からの出力としてのdTiの第1の位相誤差ワードのストリームは、処理ブロック201への矢印200によって示されるように受け取られる。受け取られた各dTi値について、対応するN.fのループ分周器の値が存在する。N.f値の小数部分fが、0.5より大きい場合、そのときには値N0は、整数部分Nに設定され、そして値kは、小数のf部分になるように設定される。他方では、N.fの小数部分fが、0.5より小さい場合、そのときには値N0は、整数N+1になるように設定され、そして値kは、値1−fになるように設定される。おのおののdTiの第1の位相誤差ワードが受け取られるときに、対応する値N0とkとは、決定される。
【0031】
次に、dTiの第1の位相誤差ワードが、負の値である場合、そのときには処理は、矢印202によって示されるように乗算機能(multiplication function)203へと進み、そうでなくてdTiの位相誤差ワードが、ゼロまたは正である場合、そのときには処理は、矢印204によって示されるように乗算機能205へと進む。表記dTiは、第1の位相誤差ワードを示すのに対して、表記dTi−1は、以前に生成された第1の位相誤差ワードを示す。
【0032】
dTiの位相誤差ワードが、負である場合、そして以前のdTi−1が、負でない場合、そのときには乗数値M1 206は、変更されない。矢印202によって表されるように乗算機能203に入るdTiの位相誤差ワードは、M1によって乗算され、そしてその結果は、矢印207によって示されるように多重化機能(multiplexing function)208へと供給される。それ故に、dTiの位相誤差ワードは、多重化機能208の出力へと供給され、そして矢印209上で値dTi_normになる。
【0033】
しかしながら、dTiの位相誤差ワードが、負であり、そして以前のdTi−1の位相誤差ワードもまた、負である場合、そのときには乗数値M1は、アップデートされる。dTiと、以前のdTi−1との間の差が、決定される。処理ブロック210の中で、最後の10個のそのような差の移動平均(running average)が、保持される。その移動平均は、矢印211によって示されるように処理ブロック212へと供給される。ブロック212において、乗数M1は、移動平均の逆数を取ることと、次いでこの逆数を値kによって乗算することとによって、決定される。
【0034】
したがって、破線146上に配置される、図12における負のdTi「デジタル出力(DIGITAL OUT)」値では、負の値は、dTi値が図12のグラフにおいて垂直次元の中で移動されるように、乗数M1によって乗算され、その結果、結果として生じるdTi_norm値は、位相デジタル伝達関数線147上にあるようになる。同様に、以前の負のdTi−1値はまた、dTi−1値が図12のグラフにおいて垂直次元の中で移動されるように、乗数M1によって乗算され、その結果、結果として生じるdTi−1_norm値は、位相デジタル伝達関数線147上にあるようになる。オフセットミスマッチ(オフセットミスマッチは、以下で説明される)が存在しない場合、そのときにはdTi_norm値、dTi_normとdTi−1_normと、は、ただ図13Bのオペレーションを不変のまま通過し、そして図13Bの処理から、訂正されたdTi_corrとdTi−1_corrとの第2の位相誤差ワードとして出力される。
【0035】
このPVT遅延正規化の背後にある原理は、DCO出力周波数F1が、ロックされ、そしてPLLが、ロック状態にあるときに約0.1ppm(0.1 parts per million)に実質的に固定されることであり、そしてこれは、PVT変化に起因した遅延要素遅延における変化にわたって真のままである。それ故に、DCO期間TDCOは、固定され、そして基準クロックXOの知られている期間によってN.fを乗算することにより決定されることができる。以下の式1の関係は、それ故に真である。式1において、Niは、dTiが測定されたときにループ分周器129が、分周した除数値Nを表す。
【0036】
dTi−dTi−1=(Ni−N.f)*Tvco (式1)
式の左辺の単位は、遅延要素の遅延である。式の右辺の単位は、秒である。それ故に、式1は、PLLが動作しているときに、位相デジタル変換器126の中の遅延要素の秒における遅延を決定するために使用されることができる。また、(dTi−dTi−1)は、遅延要素の遅延に比例している。ひとたび(dTi−dTi−1)が、遅延要素の遅延に比例していることが認識された後に、値(dTi−dTi−1)は、遅延要素の遅延における変化を明らかにするためにdTi測定値を正規化するために使用されることができることが認識される。したがって、図13Aのプロセスフローの中で、おのおのの負のdTi値は、値(dTi−dTi−1)によって効果的に分周される。第2の位相誤差ワードの訂正されたストリームの実際の傾斜は、第2の位相誤差ワードのストリームの傾斜が遅延要素の伝搬遅延における変化と共に変化しないことを保証しているほど重要ではない。したがって、値kによって(dTi−dTi−1)の移動平均の逆数を乗算することによる、処理ブロック212における乗算値(multiplication value)M1の決定は、オプショナルである。値kは、結果として生じる正規化された伝達関数の傾斜に影響を及ぼす。
【0037】
図14は、どのようにして新規訂正回路132が、PVT遅延正規化を実行するかを示す一例を示している。インバータ遅延が、15ピコ秒である第1のPVT状態では、第1の1対のdTiの位相誤差ワードは、DLPDC134によって測定される。第1のdTiの第1の位相誤差ワードは、Nによって分周するループ分周器129のためのものである。第1のdTiの第1の位相誤差ワードは、10である。第1の位相誤差ワードのうちの第2のdTi−1は、N+1によって分周するループ分周器129のためのものである。第2のdTi−1の第1の位相誤差ワードは、−5である。これら2つのdTiの位相誤差ワードは、位相デジタル伝達関数線の第1の傾斜を示す。図15において、線148は、この第1の傾斜を示す。
【0038】
図13Aの処理が、追随されるとき、dTi値とdTi−1値とのおのおのは、その分母(denominator)に値(dTi−dTi−1)を有する乗数M1によって乗算される。図14の例における乗数M1は、0.06である。乗算は、それぞれ0.6および−0.3というdTi_norm値およびdTi−1_norm値を生成する。その1対のdTi_norm値は、位相デジタル伝達関数線の正規化された傾斜を示す。図15において、線149は、この正規化された傾斜を示す。第1の位相誤差ワードのストリームが、利得ミスマッチ不完全性、またはオフセットミスマッチ不完全性を示さない場合、そのときには図13Bの処理は、dTi_norm値とdTi−1_norm値とを変更せず、そしてdTi_norm値とdTi−1_norm値とは、その処理を通過し、そしてデジタルループフィルタ127に対して供給されるように、1対の第2の位相誤差ワードdTi_corrとdTi−1_corrとになる。処理ステップ212において、乗数値が、kによって乗算することにより決定される場合、そのときには図14の例において、第2の位相誤差ワードのストリームの傾斜は、1/TDCOによって与えられる。
【0039】
次に、図14の例においては、インバータ遅延に、25ピコ秒へと変化するようにさせるPVT状態における変化が存在する。第2の1対の第1の位相誤差ワードは、DLPDC134から出力される。図14の例においては、これらのdTi値およびdTi−1値は、20および11である。この第2の対の第1の位相誤差ワードは、位相デジタル伝達関数線の第2の傾斜を示す。図15において、線150は、この第2の傾斜を示す。図13Aの処理が追随されるときに、M1の乗数は、0.1である。結果として生じるdTi_norm値およびdTi−1_norm値は、それぞれ2および1.1である。それ故に、この第2の対のdTi_norm値は、第1の対のdTi_norm値がそうであったように、同じ傾斜(線149の1/TDCO)を示すことが分かる。したがって、新規訂正部分132は、PVT変動に起因した遅延線142の遅延要素の遅延における変化に起因した位相デジタル伝達関数利得における変化について訂正する。
【0040】
PVT変動に起因した位相デジタル利得変化に加えて、新規訂正部分132が訂正する、他のタイプの位相デジタル伝達関数の不完全性が存在する。図16は、「利得ミスマッチ」と称される不完全性のタイプを示している。DLPDC134から出てくる値dTiの位相デジタル伝達関数は、負のdTi値については第1の利得151を示すことができるが、但し正のdTi値については第2の利得152を示すことができる。図16において、151とラベル付けされる破線の左の部分は、152とラベル付けされる破線の右の部分よりも急な傾斜を有することに注意すべきである。新規訂正部分132は、全般的位相デジタル伝達関数の位相デジタル変換器126が、単一の利得153を有するように位相デジタル伝達関数を訂正する。
【0041】
どのようにして訂正部分132が、図16の利得ミスマッチ状態を訂正するかが、図13Aに示される。負のdTiの第1の位相誤差ワードは、処理213によって訂正されるのに対して、正のdTiの第1の位相誤差ワードは、処理214によって訂正される。矢印204は、ゼロまたは正であるdTi値のフローを示している。乗算プロセス205に入るdTiの第1の位相誤差ワードは、乗数値M2によって乗算され、その結果、正規化されたdTi値は、矢印215によって示されるように、多重化機能208へと供給される。dTi値がゼロまたは正である状況においては、多重化機能208は、「0」入力を乗算機能出力に対して結合する。dTiの位相誤差ワードは、それ故に多重化機能208の出力へと供給され、そして矢印209上で値dTi_normになる。dTiと以前のdTi−1とが、ゼロまたは正である場合だけに、乗数値M2は、ブロック216および217のプロセスを通してアップデートされる。したがって、負のdTi値は、処理213においては第1の乗数M1によって正規化されるのに対して、正のdTi値は、処理214において第2の乗数M2によって正規化されることが分かる。異なる乗数値は、図16の破線の左および右の部分151および152の傾斜を異なるように調整する役割を果たし、その結果、それらは両方ともに、訂正されるように、同じ傾斜を有するようになる。
【0042】
図17は、利得ミスマッチについて訂正する訂正部分132の一例を示している。第1の1対の正のdTi値、10および1では、図13Aの右の部分の処理214は、0.1という乗数値M2をもたらす。伝達関数の傾斜は、それ故に1/TDCOに調整される。図18は、矢印154を用いてこの調整を示している。第2の1対の負のdTi値、−1および−11では、図13Aの左の部分の処理213は、0.09という乗数値M1をもたらす。伝達関数の傾斜は、それ故に1/TDCOに調整される。図18は、矢印155を用いてこの調整を示している。訂正後に、全般的位相デジタル変換器126の位相デジタル伝達関数の正の部分と負の部分との両方は、同じ傾斜を有することに注意すべきである。
【0043】
図19は、新規訂正部分132が訂正する、別のタイプの位相デジタル伝達関数の不完全性を示している。このタイプの不完全性は、オフセットミスマッチと称される。オフセットミスマッチについての訂正は、図13Bに示される処理218によって実行される。
【0044】
図13Bにおいて、ブロック219〜222によって表される処理は、垂直オフセットミスマッチCの大きさを測定する。現在のdTi_norm値がN0である場合、そしてdTi_normと以前のdTi−1_normとが、決定ブロック219において決定されるのと同じ符号を有する場合、そのときには処理は、処理220へと進む。しかしながら、dTi_normと以前のdTi−1_normとが、異なる符号を有する場合、そのときには処理は、処理221へと進む。処理222は、垂直オフセットCの大きさを決定する。dTi_normが、処理223によって決定されるときに正である場合、そのときには垂直オフセット値Cは、処理224においてオフセット値CをdTi_normに加えることによりdTi_norm値から効果的に差し引かれる。概念的には、これは、負の部分157と位置合わせするために伝達関数の正の部分156(図19参照)を下方に移動することを意味する。図13Bの処理222によって決定される計算されたオフセットCは、実際には負の数であり、それでdTi_normに処理224によって加えられる値Cは、実際には伝達関数の部分156を下方に移動する役割を果たす。他方、dTi_norm値が、処理ブロック223によって決定されるときにゼロまたは負である場合、そのときにはdTi_norm値は、位相デジタル伝達関数線の左側上での測定値を表す。dTi_norm値は、それ故に修正されない。概念的には、これは、図19の伝達関数の負の部分157を下方に移動しないことを意味する。これは、ブロック225によって示され、このブロックにおいてはdTi_corr値は、単に入来dTi_norm値である。
【0045】
図20は、図17の利得ミスマッチ訂正例の第2の部分を示している。その例の最初の部分は、図17および18に示され、そして利得ミスマッチについて訂正する役割を果たす。その例の後続の部分は、図20および21に示され、そしてオフセットミスマッチについて訂正する役割を果たす。第1の1対の1および−0.3という正のdTi_norm値およびdTi−1_norm値では、値Bは、図13Bのブロック221の処理に従って1.3になるように決定される。図17の例においては2つの他のdTi_norm値およびdTi−1_norm値も存在し、そしてそれらは、1および0.1である。図13Bの処理220に従って、値Aは、0.9になるように決定される。垂直オフセット値Cは、それ故に処理222において−0.4になるように決定される。図13Bの処理224において、正のdTi_norm値は、値Cだけ減じられ、その結果、垂直オフセットは、位相デジタル伝達関数から削除されるようになる。
【0046】
図21は、図17および18の利得ミスマッチ訂正と、図20の後続のオフセット訂正との組み合わされた結果を示す図である。矢印158は、図20の例の中でオフセット訂正を実行するオペレーションを表す。
【0047】
図22は、新規の一態様に従う一方法のフローチャートである。PDC ADPLLの位相デジタル変換器部分は、基準信号XOとフィードバック信号DIV_OUTとを受け取り、そしてこれらの2つの信号から第1の位相誤差ワードのストリームを生成する。第1の位相誤差ワードのうちの一方dTi−1は、PLLのループ分周器が、除数値Nによって分周しているときに決定される(ステップ300)。第1の位相誤差ワードのうちの他方dTiは、ループフィルタが、除数値N+1によって分周しているときに決定される(ステップ301)。訂正部分は、2つの第1の位相誤差ワードdTi−1およびdTiを受け取り、そしてそれら2つのワードの間の差を決定する。この差は、乗数値を決定するために使用される(ステップ302)。次いで乗数値は、dTi−1が第1の第2の位相誤差ワードdTi_corrになるようにスケーリングするために、そしてdTiが第2の第2の位相誤差ワードdTi_corrになるようにスケーリングするために、使用される(ステップ303および304)。2つの第2の位相誤差ワードdTi−1_corrとdTi_corrとは、第2の位相誤差ワードのストリームの一部分としてループフィルタに供給される(ステップ305)。ステップ300〜305の結果は、PDC部分内の遅延線の中の遅延要素伝搬遅延における変化が、全般的位相デジタル伝達関数の中で傾斜の変化を引き起こさないようにする、PDC部分と訂正部分との全般的位相デジタル伝達関数の傾斜の正規化である。
【0048】
ある種の特定の実施形態は、教育の目的のために上記に説明されるが、本特許文書の教示は、一般的な適用可能性を有し、そして上記に説明される特定の実施形態だけには限定されない。上記に説明される新規の位相デジタル伝達関数の訂正方法は、上記に示されるPDC ADPLLの特定のインプリメンテーションだけには限定されない。新規の本方法は、PDCが、遅延線を用いて時間を測定することにより動作する限り、使用されることができる。例えば、新規の本方法は、PFDを含まないPDCの中で使用可能である。さらに、上記に示される新規の位相デジタル伝達関数の訂正方法は、除数がNからN+1へと変更される状況において(dTi−1−dTi)を決定することだけに限定されず、そうではなくてシグマデルタ変調器が、ループ分周器がNによって、そして次いでN+1でない別の除数(例えば、N+2,またはN+3、あるいはN−1、またはN−2)によって分周するように制御するADPLLに対しても同様によく適用される。したがって、説明された特定の実施形態の様々な特徴についての様々な修正、適応、および組合せは、添付の特許請求の範囲の範囲を逸脱することなく実行されることができる。
【特許請求の範囲】
【請求項1】
第1の信号を出力するデジタル制御発振器(DCO)と、
前記第1の信号を受け取り、そして第2の信号を出力するループ分周器と、
基準信号と前記第2の信号とを受け取り、そして第2の位相誤差ワードのストリームを生成する位相デジタル変換器(PDC)と、
を備え、前記PDCは、全般的位相デジタル伝達関数を有し、そして前記PDCは、
第1の位相誤差ワードのストリームを出力する位相デジタル変換器部分であって、前記PDC部分が、第1の位相デジタル伝達関数を有する位相デジタル変換器部分と、
前記全般的位相デジタル伝達関数が、前記第1の位相デジタル伝達関数とは異なるように、第1の位相誤差ワードの前記ストリームを受け取り、そして第2の位相誤差ワードの前記ストリームを生成する訂正部分と、
を備える、位相ロックループ(PLL)回路。
【請求項2】
第2の位相誤差ワードの前記ストリームを受け取り、前記ストリームにフィルタをかけ、そして同調ワードのストリームを前記DCOに対して出力するデジタルループフィルタをさらに備える請求項1に記載のPLL。
【請求項3】
前記第1の位相デジタル伝達関数は、第1の利得を有し、そして前記訂正部分は、前記全般的位相デジタル伝達関数が、第2の利得を有するように、第2の位相誤差ワードの前記ストリームを生成する、請求項1に記載のPLL。
【請求項4】
前記第1の位相デジタル伝達関数は、利得ミスマッチを示し、そして前記訂正部分は、前記全般的位相デジタル伝達関数が、実質的により少ない利得ミスマッチを有するように、第2の位相誤差ワードの前記ストリームを生成する、請求項1に記載のPLL。
【請求項5】
前記第1の位相デジタル伝達関数は、オフセットミスマッチを示し、そして前記訂正部分は、前記全般的位相デジタル伝達関数が、実質的により少ないオフセットミスマッチを有するように、第2の位相誤差ワードの前記ストリームを生成する、請求項1に記載のPLL。
【請求項6】
前記ループ分周器は、第1の第1の位相誤差ワード(dTi−1)が、前記位相デジタル変換器部分によって生成されるときに、第1の除数Nによって分周し、前記ループ分周器は、第2の第1の位相誤差ワード(dTi)が、前記位相デジタル変換器部分によって生成されるときに、第2の除数N+1によって分周し、前記訂正部分は、dTiとdTi−1との間の差を決定し、そして乗数値を決定するために前記差を使用し、そして前記訂正部分は、第1の位相誤差ワードの前記ストリームの少なくとも一部分を正規化するために前記乗数値を使用する、請求項1に記載のPLL。
【請求項7】
前記ループ分周器は、第1の第1の位相誤差ワードが、前記位相デジタル変換器部分によって生成されるときに、第1の除数Nによって分周し、前記ループ分周器は、第2の第1の位相誤差ワードが、前記位相デジタル変換器部分によって生成されるときに、第2の除数N+1によって分周し、前記訂正部分は、乗数値を決定するために前記第1の第1の位相誤差ワードと、前記第2の第1の位相誤差ワードとの間の差を決定する、請求項1に記載のPLL。
【請求項8】
前記訂正部分は、前記乗数値によって前記第1の第1の位相誤差ワードを乗算し、そして前記訂正部分は、前記乗数値によって前記第2の第1の位相誤差ワードを乗算する、請求項7に記載のPLL。
【請求項9】
前記位相デジタル変換器の前記位相デジタル変換器部分は、
複数のノードN1〜NNを有するデジタル論理遅延要素のチェーン、ここにおいて、デジタル信号は、伝搬遅延時間の中でノードN1からノードNNへと前記全体のチェーンを通して伝搬することができる;
複数の順次論理要素、ここにおいて、各順次論理要素は、入力リード線を有し、前記順次論理要素のおのおのそれぞれ1つの前記入力リード線は、前記ノードN1〜NNのうちの対応するそれぞれ1つに結合され、前記第2の信号は、周期を有し、そして前記周期は、実質的に前記伝搬遅延時間の2倍よりも大きい;
を備える、請求項1に記載のPLL。
【請求項10】
前記基準信号は、前記基準信号の各周期中に第1のエッジと第2のエッジとを有し、前記第2の信号は、前記第2の信号の各周期中に第1のエッジと第2のエッジとを有し、そして前記第1の位相誤差ワードのおのおのは、前記基準信号の第1のエッジが起きる時刻と、前記第2の信号の第1のエッジが起きる時刻との間のいくつかの遅延要素の遅延を表すデジタル値であり、前記PDCの前記位相デジタル変換器部分は、前記基準信号の第2のエッジ、または前記第2の信号の第2のエッジのいずれかに対して相対的ないくつかの遅延要素の遅延を示すデジタルワードを出力しない、請求項1に記載のPLL。
【請求項11】
各第1の位相誤差ワードは、符号ビットを有する符号付きデジタル値であり、前記符号ビットは、前記基準信号と、前記第2の信号との間の位相関係を示す、請求項1に記載のPLL。
【請求項12】
前記第1の信号は、周波数F1を有し、前記PDCの前記位相デジタル変換器部分は、デジタル論理遅延要素のチェーンを含み、そして信号は、決してF1の4分の1よりも高い周波数を有するデジタル論理遅延要素の前記チェーンを通して伝搬するようにされない、請求項1に記載のPLL。
【請求項13】
前記訂正部分によって受信される前記第1の位相誤差ワードは、正の第1の位相誤差ワードと、負の第1の位相誤差ワードとを含み、そして前記訂正部分は、前記正の第1の位相誤差ワードを第1のやり方で処理し、そして前記負の第1の位相誤差ワードを第2のやり方で処理する、請求項1に記載のPLL。
【請求項14】
前記第1の位相デジタル伝達関数は、第1の範囲の値における第1の位相誤差ワードに関連する第1の部分を有し、前記第1の位相デジタル伝達関数は、第2の範囲の値における第1の位相誤差ワードに関連する第2の部分を有し、前記第1の部分は、第1の位相デジタル利得を示し、前記第2の部分は、第2の位相デジタル利得を示し、前記訂正部分は、それが前記第2の範囲における第1の位相誤差ワードの前記位相デジタル利得を調整するのと比べて異なるように、前記第1の範囲における第1の位相誤差ワードの前記位相デジタル利得を調整する、請求項1に記載のPLL。
【請求項15】
前記PDCの前記訂正部分は、前記第1の位相デジタル伝達関数における利得ミスマッチと、前記第1の位相デジタル伝達関数におけるオフセットミスマッチとの両方について、前記利得ミスマッチと前記オフセットミスマッチとが、前記全般的位相デジタル伝達関数において存在しないように、訂正する、請求項14に記載のPLL。
【請求項16】
前記ループ分周器は、整数部分Nと小数部分fとを有する除数N.fによって分周し、前記PDCの前記訂正部分は、前記除数を受け取り、そして第1の乗数値と第2の乗数値とを決定するために前記除数を使用し、そして前記訂正部分は、第1の組の前記第2の位相誤差ワードを生成するために第1の組の前記第1の位相誤差ワードを前記第1の乗数値によって乗算し、そして前記訂正部分は、第2の組の前記第2の位相誤差ワードを生成するために第2の組の前記第1の位相誤差ワードを前記第2の乗数値によって乗算する、請求項1に記載のPLL。
【請求項17】
(a)位相デジタル(PDC)完全デジタル位相ロックループ(ADPLL)において、第1の第1の位相誤差ワードdTi−1を決定すること、ここにおいて、dTi−1は、前記PDC ADPLLのループ分周器が、除数Nによって分周しているときに決定される;
(b)前記PDC ADPLLにおいて、第2の第1の位相誤差ワードdTiを決定すること、ここにおいて、dTiは、前記ループ分周器が、除数N+1によって分周しているときに決定される;
(c)乗数値を決定するためにdTiとdTi−1との間の差を使用すること;
(d)第1の第2の位相誤差ワードdTi−1_corrを生成するようにdTi−1をスケーリングするために前記乗数値を使用すること;
(e)第2の第2の位相誤差ワードdTi_corrを生成するようにdTi−1をスケーリングするために前記乗数値を使用すること;
を備える方法。
【請求項18】
dTi−1およびdTiは、前記PDC ADPLLの位相デジタル変換器部分によってステップ(a)および(b)において生成され、前記位相デジタル変換器部分は、第1の位相デジタル伝達関数を有し、前記第1の位相デジタル伝達関数は、温度に依存した利得を有し、前記のdTi−1_corrとdTi_corrとは、前記PDC ADPLLの訂正部分によってステップ(d)および(e)において生成され、前記位相デジタル変換器部分および前記訂正部分は、一緒に、第2の位相デジタル伝達関数を有し、そして前記第2の位相デジタル伝達関数は、実質的に温度と独立した利得を有する、請求項17に記載の方法。
【請求項19】
dTi−1およびdTiは、前記PDC ADPLLの位相デジタル変換器部分によってステップ(a)および(b)において生成され、前記位相デジタル変換器部分は、第1の位相デジタル伝達関数を有し、前記第1の位相デジタル伝達関数は、利得ミスマッチ不完全性を示し、前記のdTi−1_corrおよびdTi_corrは、前記PDC ADPLLの訂正部分によってステップ(d)および(e)において生成され、前記位相デジタル変換器部分と前記訂正部分とは、一緒に、第2の位相デジタル伝達関数を有し、そして前記第2の位相デジタル伝達関数は、実質的に利得ミスマッチ不完全性のないことを示す、請求項17に記載の方法。
【請求項20】
dTi−1およびdTiは、前記PDC ADPLLの位相デジタル変換器部分によってステップ(a)および(b)において生成され、前記位相デジタル変換器部分は、第1の位相デジタル伝達関数を有し、前記第1の位相デジタル伝達関数は、オフセットミスマッチ不完全性を示し、前記のdTi−1_corrおよびdTi_corrは、前記PDC ADPLLの訂正部分によってステップ(d)および(e)において生成され、前記位相デジタル変換器部分および前記訂正部分は、一緒に、第2の位相デジタル伝達関数を有し、そして前記第2の位相デジタル伝達関数は、実質的にオフセットミスマッチ不完全性のないことを示す、請求項17に記載の方法。
【請求項21】
基準信号およびフィードバック信号を受け取り、そして第1の位相誤差ワードのストリームを出力する位相デジタル変換器部分と、ここにおいて、前記フィードバック信号と前記フィードバック信号とは、実質的に同じ周波数のものであり、前記位相デジタル変換器部分は、温度依存性を示す第1の位相デジタル伝達関数を有する;
第2の位相誤差ワードのストリームを生成するために第1の位相誤差ワードの前記ストリームを処理するための手段と、ここにおいて、前記位相デジタル変換器部分と前記手段とは、一緒に、第2の位相デジタル伝達関数を有し、前記処理は、前記第2の位相デジタル伝達関数が、実質的に温度に依存しない;
を備える位相ロックループ。
【請求項22】
前記手段は、前記第1の位相誤差ワードのうちの第1のものと、前記第1の位相誤差ワードのうちの第2のものとの間の差を決定し、前記手段は、乗数値を生成するために前記差を使用し、前記手段は、前記第1の位相誤差ワードのうちの前記第1のものを前記乗数値によって乗算し、そして前記手段は、前記第1の位相誤差ワードのうちの前記第2のものを前記乗数値によって乗算する、請求項21に記載の位相ロックループ。
【請求項23】
前記第1の位相デジタル伝達関数はまた、利得ミスマッチを示し、そして前記手段は、前記利得ミスマッチが、前記第2の位相デジタル伝達関数の中に存在しないように、第2の位相誤差ワードの前記ストリームを生成する、請求項21に記載の位相ロックループ。
【請求項24】
前記第1の位相デジタル伝達関数はまた、オフセットミスマッチを示し、そして前記手段は、前記オフセットミスマッチが、前記第2の位相デジタル伝達関数の中に存在しないように、第2の位相誤差ワードの前記ストリームを生成する、請求項21に記載の位相ロックループ。
【請求項1】
第1の信号を出力するデジタル制御発振器(DCO)と、
前記第1の信号を受け取り、そして第2の信号を出力するループ分周器と、
基準信号と前記第2の信号とを受け取り、そして第2の位相誤差ワードのストリームを生成する位相デジタル変換器(PDC)と、
を備え、前記PDCは、全般的位相デジタル伝達関数を有し、そして前記PDCは、
第1の位相誤差ワードのストリームを出力する位相デジタル変換器部分であって、前記PDC部分が、第1の位相デジタル伝達関数を有する位相デジタル変換器部分と、
前記全般的位相デジタル伝達関数が、前記第1の位相デジタル伝達関数とは異なるように、第1の位相誤差ワードの前記ストリームを受け取り、そして第2の位相誤差ワードの前記ストリームを生成する訂正部分と、
を備える、位相ロックループ(PLL)回路。
【請求項2】
第2の位相誤差ワードの前記ストリームを受け取り、前記ストリームにフィルタをかけ、そして同調ワードのストリームを前記DCOに対して出力するデジタルループフィルタをさらに備える請求項1に記載のPLL。
【請求項3】
前記第1の位相デジタル伝達関数は、第1の利得を有し、そして前記訂正部分は、前記全般的位相デジタル伝達関数が、第2の利得を有するように、第2の位相誤差ワードの前記ストリームを生成する、請求項1に記載のPLL。
【請求項4】
前記第1の位相デジタル伝達関数は、利得ミスマッチを示し、そして前記訂正部分は、前記全般的位相デジタル伝達関数が、実質的により少ない利得ミスマッチを有するように、第2の位相誤差ワードの前記ストリームを生成する、請求項1に記載のPLL。
【請求項5】
前記第1の位相デジタル伝達関数は、オフセットミスマッチを示し、そして前記訂正部分は、前記全般的位相デジタル伝達関数が、実質的により少ないオフセットミスマッチを有するように、第2の位相誤差ワードの前記ストリームを生成する、請求項1に記載のPLL。
【請求項6】
前記ループ分周器は、第1の第1の位相誤差ワード(dTi−1)が、前記位相デジタル変換器部分によって生成されるときに、第1の除数Nによって分周し、前記ループ分周器は、第2の第1の位相誤差ワード(dTi)が、前記位相デジタル変換器部分によって生成されるときに、第2の除数N+1によって分周し、前記訂正部分は、dTiとdTi−1との間の差を決定し、そして乗数値を決定するために前記差を使用し、そして前記訂正部分は、第1の位相誤差ワードの前記ストリームの少なくとも一部分を正規化するために前記乗数値を使用する、請求項1に記載のPLL。
【請求項7】
前記ループ分周器は、第1の第1の位相誤差ワードが、前記位相デジタル変換器部分によって生成されるときに、第1の除数Nによって分周し、前記ループ分周器は、第2の第1の位相誤差ワードが、前記位相デジタル変換器部分によって生成されるときに、第2の除数N+1によって分周し、前記訂正部分は、乗数値を決定するために前記第1の第1の位相誤差ワードと、前記第2の第1の位相誤差ワードとの間の差を決定する、請求項1に記載のPLL。
【請求項8】
前記訂正部分は、前記乗数値によって前記第1の第1の位相誤差ワードを乗算し、そして前記訂正部分は、前記乗数値によって前記第2の第1の位相誤差ワードを乗算する、請求項7に記載のPLL。
【請求項9】
前記位相デジタル変換器の前記位相デジタル変換器部分は、
複数のノードN1〜NNを有するデジタル論理遅延要素のチェーン、ここにおいて、デジタル信号は、伝搬遅延時間の中でノードN1からノードNNへと前記全体のチェーンを通して伝搬することができる;
複数の順次論理要素、ここにおいて、各順次論理要素は、入力リード線を有し、前記順次論理要素のおのおのそれぞれ1つの前記入力リード線は、前記ノードN1〜NNのうちの対応するそれぞれ1つに結合され、前記第2の信号は、周期を有し、そして前記周期は、実質的に前記伝搬遅延時間の2倍よりも大きい;
を備える、請求項1に記載のPLL。
【請求項10】
前記基準信号は、前記基準信号の各周期中に第1のエッジと第2のエッジとを有し、前記第2の信号は、前記第2の信号の各周期中に第1のエッジと第2のエッジとを有し、そして前記第1の位相誤差ワードのおのおのは、前記基準信号の第1のエッジが起きる時刻と、前記第2の信号の第1のエッジが起きる時刻との間のいくつかの遅延要素の遅延を表すデジタル値であり、前記PDCの前記位相デジタル変換器部分は、前記基準信号の第2のエッジ、または前記第2の信号の第2のエッジのいずれかに対して相対的ないくつかの遅延要素の遅延を示すデジタルワードを出力しない、請求項1に記載のPLL。
【請求項11】
各第1の位相誤差ワードは、符号ビットを有する符号付きデジタル値であり、前記符号ビットは、前記基準信号と、前記第2の信号との間の位相関係を示す、請求項1に記載のPLL。
【請求項12】
前記第1の信号は、周波数F1を有し、前記PDCの前記位相デジタル変換器部分は、デジタル論理遅延要素のチェーンを含み、そして信号は、決してF1の4分の1よりも高い周波数を有するデジタル論理遅延要素の前記チェーンを通して伝搬するようにされない、請求項1に記載のPLL。
【請求項13】
前記訂正部分によって受信される前記第1の位相誤差ワードは、正の第1の位相誤差ワードと、負の第1の位相誤差ワードとを含み、そして前記訂正部分は、前記正の第1の位相誤差ワードを第1のやり方で処理し、そして前記負の第1の位相誤差ワードを第2のやり方で処理する、請求項1に記載のPLL。
【請求項14】
前記第1の位相デジタル伝達関数は、第1の範囲の値における第1の位相誤差ワードに関連する第1の部分を有し、前記第1の位相デジタル伝達関数は、第2の範囲の値における第1の位相誤差ワードに関連する第2の部分を有し、前記第1の部分は、第1の位相デジタル利得を示し、前記第2の部分は、第2の位相デジタル利得を示し、前記訂正部分は、それが前記第2の範囲における第1の位相誤差ワードの前記位相デジタル利得を調整するのと比べて異なるように、前記第1の範囲における第1の位相誤差ワードの前記位相デジタル利得を調整する、請求項1に記載のPLL。
【請求項15】
前記PDCの前記訂正部分は、前記第1の位相デジタル伝達関数における利得ミスマッチと、前記第1の位相デジタル伝達関数におけるオフセットミスマッチとの両方について、前記利得ミスマッチと前記オフセットミスマッチとが、前記全般的位相デジタル伝達関数において存在しないように、訂正する、請求項14に記載のPLL。
【請求項16】
前記ループ分周器は、整数部分Nと小数部分fとを有する除数N.fによって分周し、前記PDCの前記訂正部分は、前記除数を受け取り、そして第1の乗数値と第2の乗数値とを決定するために前記除数を使用し、そして前記訂正部分は、第1の組の前記第2の位相誤差ワードを生成するために第1の組の前記第1の位相誤差ワードを前記第1の乗数値によって乗算し、そして前記訂正部分は、第2の組の前記第2の位相誤差ワードを生成するために第2の組の前記第1の位相誤差ワードを前記第2の乗数値によって乗算する、請求項1に記載のPLL。
【請求項17】
(a)位相デジタル(PDC)完全デジタル位相ロックループ(ADPLL)において、第1の第1の位相誤差ワードdTi−1を決定すること、ここにおいて、dTi−1は、前記PDC ADPLLのループ分周器が、除数Nによって分周しているときに決定される;
(b)前記PDC ADPLLにおいて、第2の第1の位相誤差ワードdTiを決定すること、ここにおいて、dTiは、前記ループ分周器が、除数N+1によって分周しているときに決定される;
(c)乗数値を決定するためにdTiとdTi−1との間の差を使用すること;
(d)第1の第2の位相誤差ワードdTi−1_corrを生成するようにdTi−1をスケーリングするために前記乗数値を使用すること;
(e)第2の第2の位相誤差ワードdTi_corrを生成するようにdTi−1をスケーリングするために前記乗数値を使用すること;
を備える方法。
【請求項18】
dTi−1およびdTiは、前記PDC ADPLLの位相デジタル変換器部分によってステップ(a)および(b)において生成され、前記位相デジタル変換器部分は、第1の位相デジタル伝達関数を有し、前記第1の位相デジタル伝達関数は、温度に依存した利得を有し、前記のdTi−1_corrとdTi_corrとは、前記PDC ADPLLの訂正部分によってステップ(d)および(e)において生成され、前記位相デジタル変換器部分および前記訂正部分は、一緒に、第2の位相デジタル伝達関数を有し、そして前記第2の位相デジタル伝達関数は、実質的に温度と独立した利得を有する、請求項17に記載の方法。
【請求項19】
dTi−1およびdTiは、前記PDC ADPLLの位相デジタル変換器部分によってステップ(a)および(b)において生成され、前記位相デジタル変換器部分は、第1の位相デジタル伝達関数を有し、前記第1の位相デジタル伝達関数は、利得ミスマッチ不完全性を示し、前記のdTi−1_corrおよびdTi_corrは、前記PDC ADPLLの訂正部分によってステップ(d)および(e)において生成され、前記位相デジタル変換器部分と前記訂正部分とは、一緒に、第2の位相デジタル伝達関数を有し、そして前記第2の位相デジタル伝達関数は、実質的に利得ミスマッチ不完全性のないことを示す、請求項17に記載の方法。
【請求項20】
dTi−1およびdTiは、前記PDC ADPLLの位相デジタル変換器部分によってステップ(a)および(b)において生成され、前記位相デジタル変換器部分は、第1の位相デジタル伝達関数を有し、前記第1の位相デジタル伝達関数は、オフセットミスマッチ不完全性を示し、前記のdTi−1_corrおよびdTi_corrは、前記PDC ADPLLの訂正部分によってステップ(d)および(e)において生成され、前記位相デジタル変換器部分および前記訂正部分は、一緒に、第2の位相デジタル伝達関数を有し、そして前記第2の位相デジタル伝達関数は、実質的にオフセットミスマッチ不完全性のないことを示す、請求項17に記載の方法。
【請求項21】
基準信号およびフィードバック信号を受け取り、そして第1の位相誤差ワードのストリームを出力する位相デジタル変換器部分と、ここにおいて、前記フィードバック信号と前記フィードバック信号とは、実質的に同じ周波数のものであり、前記位相デジタル変換器部分は、温度依存性を示す第1の位相デジタル伝達関数を有する;
第2の位相誤差ワードのストリームを生成するために第1の位相誤差ワードの前記ストリームを処理するための手段と、ここにおいて、前記位相デジタル変換器部分と前記手段とは、一緒に、第2の位相デジタル伝達関数を有し、前記処理は、前記第2の位相デジタル伝達関数が、実質的に温度に依存しない;
を備える位相ロックループ。
【請求項22】
前記手段は、前記第1の位相誤差ワードのうちの第1のものと、前記第1の位相誤差ワードのうちの第2のものとの間の差を決定し、前記手段は、乗数値を生成するために前記差を使用し、前記手段は、前記第1の位相誤差ワードのうちの前記第1のものを前記乗数値によって乗算し、そして前記手段は、前記第1の位相誤差ワードのうちの前記第2のものを前記乗数値によって乗算する、請求項21に記載の位相ロックループ。
【請求項23】
前記第1の位相デジタル伝達関数はまた、利得ミスマッチを示し、そして前記手段は、前記利得ミスマッチが、前記第2の位相デジタル伝達関数の中に存在しないように、第2の位相誤差ワードの前記ストリームを生成する、請求項21に記載の位相ロックループ。
【請求項24】
前記第1の位相デジタル伝達関数はまた、オフセットミスマッチを示し、そして前記手段は、前記オフセットミスマッチが、前記第2の位相デジタル伝達関数の中に存在しないように、第2の位相誤差ワードの前記ストリームを生成する、請求項21に記載の位相ロックループ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9A】
【図9B】
【図10】
【図11】
【図12】
【図13】
【図13A】
【図13B】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9A】
【図9B】
【図10】
【図11】
【図12】
【図13】
【図13A】
【図13B】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【公表番号】特表2011−509047(P2011−509047A)
【公表日】平成23年3月17日(2011.3.17)
【国際特許分類】
【出願番号】特願2010−541499(P2010−541499)
【出願日】平成20年12月24日(2008.12.24)
【国際出願番号】PCT/US2008/088262
【国際公開番号】WO2009/088789
【国際公開日】平成21年7月16日(2009.7.16)
【出願人】(595020643)クゥアルコム・インコーポレイテッド (7,166)
【氏名又は名称原語表記】QUALCOMM INCORPORATED
【Fターム(参考)】
【公表日】平成23年3月17日(2011.3.17)
【国際特許分類】
【出願日】平成20年12月24日(2008.12.24)
【国際出願番号】PCT/US2008/088262
【国際公開番号】WO2009/088789
【国際公開日】平成21年7月16日(2009.7.16)
【出願人】(595020643)クゥアルコム・インコーポレイテッド (7,166)
【氏名又は名称原語表記】QUALCOMM INCORPORATED
【Fターム(参考)】
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