【課題】高精度な同期特性を有するＤＬＬ回路を提供する。
【解決手段】第１クロック信号ＣＬＫ１が入力され、第１クロック信号ＣＬＫ１を遅延した第２クロック信号ＣＬＫ２を出力するとともに、制御信号Ｖｃにより遅延時間が可変される可変遅延回路１１と、第１クロック信号ＣＬＫ１および第２クロック信号ＣＬＫ２が入力され、第１クロック信号ＣＬＫ１と第２クロック信号ＣＬＫ２との位相を比較して、その位相差ΔΦに応じた信号を出力する位相検出回路１２と、位相検出回路１２の出力Ｖ１を積分する積分回路１３と、積分回路１３の出力Ｖ２を予め定めた基準値Ｖｒｅｆと比較し、比較結果を出力する比較回路１４と、比較回路１４の出力Ｖ３を平均化し、高周波成分を除去した信号を、制御信号Ｖｃとして可変遅延回路１１に出力するローパスフィルタ１５と、を具備する。 （もっと読む）

【課題】ＰＬＬ回路の安定動作を実現可能な、ＰＬＬ回路を提供すること。
【解決手段】ＶＣＯと、アナログＲＦ信号をディジタルＲＦ信号に変換して出力するＡ／Ｄ変換部と、ＶＣＯが出力するクロックとＡ／Ｄ変換部の出力との位相差を検出して出力する位相差検出部と、直前の出力値に位相差検出部の出力を加算して出力するローパスフィルタと、ローパスフィルタの出力をアナログ信号に変換するＤ／Ａ変換部と、ローパスフィルタの出力を設定する出力設定部と、を含み、出力設定部は、周期的にローパスフィルタの出力を取得し、出力設定部に所定の信号が入力されると、出力設定部はローパスフィルタの出力を用いてローパスフィルタの出力をＰＬＬのキャプチャレンジの範囲内に強制的に設定する、ＰＬＬ回路が提供される。 （もっと読む）

【課題】回路や制御を複雑にすることなく、電圧制御発振回路の発振周波数レンジを広く保持しつつ出力クロックのジッターを低減可能なＰＬＬ回路を提供すること。
【解決手段】前段のＬＰＦ３から入力される制御電圧信号ＶＣＴＲＬの電位に応じた周波数を有する出力クロックを、制御端子に入力される制御電圧に応じて遅延時間が変化する遅延回路のＭ個を環状に接続したリングオシレータを用いて発生するＶＣＯ回路４ａを備えるＰＬＬ回路において、ＶＣＯ回路４ａは、制御電圧信号ＶＣＴＲＬから低周波帯域の制御電圧信号ＶＣＴＲＬを抽出する低域通過フィルタを備え、前記リングオシレータは、前記Ｍ個の遅延回路のうち、ｍ個（ｍ＜Ｍ）の各遅延回路の制御端子に制御電圧信号ＶＣＴＲＬが入力され、（Ｍ−ｍ）個の各遅延回路の制御端子に制御電圧信号ＶＣＴＲＬ２が入力される。 （もっと読む）

【課題】位相同期回路において、ωｎ，ζを自由に変更可能でかつキャリブレーション可能にする。
【解決手段】ループフィルタ部１０６を抵抗素子１６２と容量素子１６４の直列回路で構成する。抵抗素子１６２は差動出力の第１ループフィルタ駆動部１０４_1（差動出力チャージポンプ回路DOCP）で駆動し、容量素子１６４はシングルエンド出力の第２ループフィルタ駆動部１０４_2（シングルエンドチャージポンプ回路SECP）で駆動する。発振部１０１は、ノードND１０１の電圧に基づき発振するようにする。発振部１０１の発振ゲインを補正するキャリブレーション部CALIB を設ける。抵抗回路や容量回路をスイッチングすることなく、ωｎ，ζを自由に変えられる。ループフィルタは、一方をシングルエンド、他方を差動で駆動すると、抵抗回路や容量回路の各両端に発生する電圧が独立になり、ωｎ，ζのキャリブレーションがし易くなる。 （もっと読む）

【課題】ノイズの少ないＦＭ受信装置を提供する。
【解決手段】アンテナと、発振回路と、位相比較回路と、チャージポンプ回路と、ループフィルタと、ＶＣＯと、ＶＣＯ発振信号を所定の周波数ごとに分周し分周発振信号を生成する第１の分周回路と、ＶＣＯ発振信号を所定の周波数ごとに分周し局部発振信号を生成する第２の分周回路とを備え、ＶＣＯはＬＣ共振回路を含まない構成のものであり、分周発振信号を位相比較回路の入力信号とするものであって、局部発振信号と電波の信号より、複数の中間周波数信号を生成するミキサと、中間周波数信号をＡ／Ｄ変換するＡ／Ｄ変換器と、Ａ／Ｄ変換器より出力された信号のうち、複数の中間周波数信号に対応するいずれか一つを選択し復調するデジタル復調器と、を備えたことを特徴とするＦＭ受信装置を提供することにより上記課題を解決する。 （もっと読む）

【課題】外部環境による精度低下への影響を低下させ、且つ、ユーザに必要以上の手間を掛けることなく、安定して高精度な基準周波数信号を継続的に出力し続ける。
【解決手段】制御部１０は、位相差の平均が、監視閾値未満であるかどうかによって、較正の有無を判定する。ここで、監視閾値は、当該基準周波数信号発生装置１が搭載される通信機器に求められる精度の仕様を満たすとともに、この仕様の限界に対して所定の余裕を持てるような値に設定されている。監視閾値未満の場合、制御部１０は、自身で生成した維持用制御電圧信号を電圧制御発振器１４へ与え、監視閾値に達する場合、ループフィルタ１２からの制御電圧信号を電圧制御発振器１４に与え、電圧制御発振器１４はこの制御電圧信号に基づいて較正を行う。 （もっと読む）

【課題】ＰＬＬ回路におけるジッタを低減しながら、ワイドレンジで安定した動作を行う。
【解決手段】ＰＬＬ回路のオシレータを構成する遅延バッファ７のインバータ１３，１４は、電流制限用トランジスタであるトランジスタ８を介して電源電流が供給されている。トランジスタ８は、バイアス電流である入力信号ｉｎ１に応じてインバータ１３，１４に供給する電流制限する。このトランジスタ８を設けたことにより、発振周波数の低い帯域における該インバータ１３，１４に流れるリーク電流を防止することができる。 （もっと読む）

【課題】出力クロックのスキューを補正でき、不良率を低減できる電圧制御発振回路を提供する。
【解決手段】電圧制御発振回路14は、最終段の出力と最初段の入力とが接続されることによって環状に接続される複数段の遅延回路を備える第１リングオシレータ21と、最終段の出力と最初段の入力とが接続されることによって環状に接続される複数段の遅延回路を備える第２リングオシレータ22と、前記第１、第２リングオシレータにクロスカップル接続される一対の第１、第２反転回路23-1,23-2と、入力が前記第１リングオシレータの出力に接続される第３反転回路と、入力が前記第２リングオシレータの最終段の遅延回路の入力に接続される第４反転回路とを少なくとも備える第１位相合成回路25と、入力が前記第２リングオシレータの出力に接続される第５反転回路と、入力が前記第１リングオシレータの最終段の遅延回路の入力に接続される第６反転回路とを少なくとも備える第２位相合成回路26とを具備する。 （もっと読む）

【課題】加速用のチャージポンプを並列状に接続したＰＬＬ回路について、チャージポンプの出力電圧が定電流領域から外れることでチャージポンプの出力電流の上限値が低く制限されることによるロックイン時間短縮効果の制限や、ＰＬＬの帯域が高くなりすぎＰＬＬが不安定になってしまうことによるロックイン時間短縮効果の制限を除去し、より一層ロックイン時間を短縮することを目的とする。特にシリアルデータの伝送を行うインタフェース回路についてＳＡＴＡのＰＭ復帰の規格を満たすことを目的とする。
【解決手段】本発明の一実施形態に係るＰＬＬ回路８０は、位相検出器１、チャージポンプ２、ループフィルタ３、電圧制御発振器４を備え、ループフィルタ３は抵抗値が可変であり、チャージポンプ２ａと並列動作可能な加速用チャージポンプ２ｂ、加速用チャージポンプ２ｂの動作およびループフィルタ３の抵抗値可変のタイミングを制御する制御部５を備える。 （もっと読む）

【課題】ＰＬＬ回路に入力されるリファレンス周波数を高くすることができる受信装置を提供する。
【解決手段】受信装置１は、ピクセルクロックを１／ＣＴＳで分周して、第１の信号として出力する第１の分周器１１と、商ＣＴＳｑｕｏの値に対応する周期をＮ−ＣＴＳｒｅｍに対応する回数分第１の信号の周期内に含み、かつ、ＣＴＳｑｕｏ＋１に対応する周期をＣＴＳｒｅｍに対応する回数分第１の信号の周期内に含む第２の信号を、ピクセルクロックの周期を制御することによって出力する周期制御部２１と、周期制御部２１から出力される第２の信号によって得られるリファレンス信号に基づいて、所望の周波数にロックされた信号を出力するＰＬＬ回路３１とを備える。周期制御部２１は、ＣＴＳｒｅｍの和を随時計算し、当該和がしきい値Ｎ−１をオーバーフローするときに応じて、第２の信号の周期を制御する。 （もっと読む）

【課題】同期信号の位相が大きく変化する場合にも、短時間で位相を同期させる。
【解決手段】本ＰＬＬ回路における位相比較器１０は、映像信号に含まれる同期信号ＳＹＮと位相比較信号ＢＬＫとの位相誤差を示す比較出力信号ＰＤＰを出力し、ＶＣＯ３０は、比較出力信号ＰＤＰを積分するＬＰＦ２０から与えられる直流電圧に応じた周波数のクロック信号ＣＫを出力する。カウンタ４０は、クロック信号ＣＫを分周した位相比較信号ＢＬＫを出力する。ロック確認回路５０は、位相比較信号ＢＬＫと同期信号ＳＹＮとの位相が同期すべきロック状態であるか否かを確認し、ロック状態でない場合にはリセット信号ＲＳＴを出力し、カウンタ４０をリセットすることにより強制的にロック状態にすることができる。よって、短時間で位相を同期させることができる。 （もっと読む）

【課題】可変容量素子の容量可変域に応じた広い周波数可変域を確保することができる電圧制御型可変周波数発振回路を提供する。
【解決手段】コイルＬ１，Ｌ２および可変容量素子１１１，１１２を有する共振回路１０１と、負性抵抗回路１０２とを含む発振回路部１０３を備える電圧制御型可変周波数発振回路である。発振回路部１０３と電源電位ＶＤＤとの間に第１の抵抗３０１を設ける。また、発振回路部と接地電位端との間には第２の抵抗３０２を接続するとよい。 （もっと読む）

【課題】 ＰＬＬ回路としての動作を中断することなく適切な発振信号を出力できるようにする。
【解決手段】 測定時、第１の制御電圧をＶＣＯ３１に供給する電圧供給回路３０２と、ＶＣＯ３１の発振周波数を測定する周波数測定回路３０３とを設ける。使用時、ＶＣＯ３１に供給される第２の制御電圧の大きさを測定する電圧測定回路３０４を設ける。測定時、電圧供給回路３０２および周波数測定回路３０３により、第１の制御電圧とＶＣＯ３１の発振周波数の変化の割り合いとの関係を示すデータテーブルを作成する。使用時、データテーブルを参照して、電圧測定回路の測定した第２の制御電圧を発振周波数の変化の割り合い示す制御感度に変換する。可変分周回路３２の分周比Ｎにかかわらずオープンループ時の伝達関数が一定となるように、変換結果の制御感度によりチャージポンプ回路３４のチャージポンプ電流の大きさを制御する。 （もっと読む）

【課題】 インターポレータ方式のクロックデータ復元回路において、インターポレータ回路の広帯域化を行わず、マルチレートに対応したクロックデータ復元回路を実現する。
【解決の手段】 インターポレータ回路の生成クロックを分周し、リカバリクロックを生成する。また、インターポレータ回路が生成するクロックの位相を制御するポインタは分周前のクロックを使い、その他の回路は分周後のリカバリクロックを使い動作する。 （もっと読む）

【課題】本発明は、ミキサの数を減らすことで回路面積及び消費電力を縮小し、位相の不整合を抑制することが可能な位相補間器を提供する。
【解決手段】位相差が０度のクロックＤ０を与えられミキサ２個分の遅延量を有するクロックＤ０＋２Ｄｃを出力する２ミキサＭ１１、Ｍ１２、位相差が０度のクロックＤ０と位相差が９０度のクロックＤ９０とを与えられ位相差が４５度の遅延量とミキサ２個分の遅延量とを有するクロックＤ９０＋２Ｄｃを出力するミキサＭ１、Ｍ１３、クロックＤ０、Ｄ９０、Ｄ４５＋２Ｄｃのいずれか２つを用いて位相差が所定角度の遅延量とミキサ２個分の遅延量とを有するクロックを生成して出力する少なくとも１つのミキサを備える。 （もっと読む）

【課題】ＶＣＯゲインを変化させて、ループゲインを可変可能にするＰＬＬ回路を提供すること。
【解決手段】本発明のＰＬＬ回路は、切り換え信号により、ＶＣＯのゲインが変化し、これにより前記ＶＣＯを含むＰＬＬ回路のループゲインあるいはループ帯域が変化させるために、２つのインダクタ、２対の逆接続バラクタ及び負性抵抗素子を有するタンク回路、あらかじめ設定された少なくとも２つのＤＣバイアス電圧を生成し、入力した制御信号に応じて、２つのＤＣバイアス電圧の一つに対応する静的なＤＣバイアス電圧が各バラクタに印加されるようにするバイアス回路、及び周波数制御信号を入力してＶＣＯの発信周波数を制御する、バラクタに接続された回路、を備えたＶＣＯを含む。この構成は、制御信号に関する切り替えノイズを発生することもなく、実効的なロックアップ時間の短縮およびロックアップ後の位相雑音の低減に好適である。 （もっと読む）

【課題】周波数変動の大きな基準発振器を用いて、周波数変動を抑制した局部発振信号及び分周逓倍信号を出力するシンセサイザを小型に実現すること。
【解決手段】本発明のシンセサイザ２は、基準発振器３から出力された基準発振信号を基に局部発振信号を生成して周波数変換部５に入力するとともに、周波数補償部７から出力された周波数補償信号を基に局部発振信号の周波数補償を行うシンセサイザ２であって、局部発振信号を分周又は逓倍した分周逓倍信号を、周波数変換部５の出力側に接続された後段回路部６に入力する分周逓倍部２ａを有する。この構成により、シンセサイザ２が周波数変動を補償した局部発振信号を出力するとともに、この局部発振信号を分周又は逓倍して分周逓倍信号を生成することにより、少なくとも１つのシンセサイザで、局部発振信号及び分周逓倍信号の周波数変動を補償することができる。 （もっと読む）

【課題】 水晶発振回路が定常発振に達するまでの起動時間を短くすることができる起動制御回路付き水晶発振回路、水晶発振回路の起動時間を短くすることで間欠動作の比率を大きくし、低消費電力化に寄与する位相同期回路を実現する。
る。
【解決手段】 水晶振動子と負性抵抗回路を備えた水晶発振回路の起動制御を行う起動制御回路を含み、一定の発振周波数の信号を出力させる起動制御回路付き水晶発振回路であって、水晶発振回路は、水晶振動子を励振する励振信号を外部から入力するための信号入力端子を備え、起動制御回路は、発振周波数またはそれに近い周波数を有する励振信号を生成し、水晶発振回路の起動時に励振信号を励振信号入力端子に入力し、水晶発振回路の発振周波数が安定する前に励振信号の入力を停止する構成である。 （もっと読む）

【課題】ジッタの増加を防止し、カットオフ周波数の変動を防止することができる位相ロックループ回路及び遅延ロックループ回路を提供することを課題とする。
【解決手段】リファレンス信号とフィードバック信号との位相を比較し、その位相差を示す位相差信号を出力する位相比較器（１０１）と、前記位相差信号に応じたチャージポンプ電流を出力するチャージポンプ（１０２）と、抵抗及び容量を含み、前記チャージポンプ電流を平滑化して制御電圧に変換するローパスフィルタ（１０３）と、前記制御電圧に応じた周波数の発振信号を生成する電圧制御発振器（１０４）と、前記発振信号を分周した分周信号を生成し、前記分周信号を前記フィードバック信号として前記位相比較器に出力する分周器（１０５）とを有し、前記ローパスフィルタ内の抵抗は、前記制御電圧に応じて変化する可変抵抗であることを特徴とする位相ロックループ回路が提供される。 （もっと読む）

【課題】ＰＬＬ回路を搭載する電子機器を低消費電力で運用するモードに切替えるとき、または、高速処理可能な運用モードに切替えるとき、一度回路の処理を止めてから、クロック周波数、電源電圧、ＭＯＳＦＥＴの閾値電圧を切替える必要があった。また切替えにそれぞれ別の制御回路、手法が必要であった。
【解決手段】ＰＬＬ回路のループフィルタが出力する電圧値に連動させて電源電圧および、ＭＯＳＦＥＴの閾値電圧を切替えることによって、クロック周波数を変える動作をさせるだけで、被制御回路の電源電圧およびＭＯＳＦＥＴの閾値電圧も切替える。また、ＰＬＬ回路の応答特性を単調増加もしくは単調減少で緩やかな変化にすることで、回路の動作を止めずにモードが切替えを可能とする。 （もっと読む）