オーディオ参照クロックを生成可能な受信装置
【課題】ＰＬＬ回路に入力されるリファレンス周波数を高くすることができる受信装置を提供する。
【解決手段】受信装置１は、ピクセルクロックを１／ＣＴＳで分周して、第１の信号として出力する第１の分周器１１と、商ＣＴＳｑｕｏの値に対応する周期をＮ−ＣＴＳｒｅｍに対応する回数分第１の信号の周期内に含み、かつ、ＣＴＳｑｕｏ＋１に対応する周期をＣＴＳｒｅｍに対応する回数分第１の信号の周期内に含む第２の信号を、ピクセルクロックの周期を制御することによって出力する周期制御部２１と、周期制御部２１から出力される第２の信号によって得られるリファレンス信号に基づいて、所望の周波数にロックされた信号を出力するＰＬＬ回路３１とを備える。周期制御部２１は、ＣＴＳｒｅｍの和を随時計算し、当該和がしきい値Ｎ−１をオーバーフローするときに応じて、第２の信号の周期を制御する。
【解決手段】受信装置１は、ピクセルクロックを１／ＣＴＳで分周して、第１の信号として出力する第１の分周器１１と、商ＣＴＳｑｕｏの値に対応する周期をＮ−ＣＴＳｒｅｍに対応する回数分第１の信号の周期内に含み、かつ、ＣＴＳｑｕｏ＋１に対応する周期をＣＴＳｒｅｍに対応する回数分第１の信号の周期内に含む第２の信号を、ピクセルクロックの周期を制御することによって出力する周期制御部２１と、周期制御部２１から出力される第２の信号によって得られるリファレンス信号に基づいて、所望の周波数にロックされた信号を出力するＰＬＬ回路３１とを備える。周期制御部２１は、ＣＴＳｒｅｍの和を随時計算し、当該和がしきい値Ｎ−１をオーバーフローするときに応じて、第２の信号の周期を制御する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ビデオデータの再生に必要なピクセルクロックを送信装置から受信装置に送信するシステムにおける受信装置に関し、より特定的には、オーディオデータの再生に必要なオーディオ参照クロックを生成することができる受信装置に関する。
【背景技術】
【０００２】
近年、ディスプレイ・インターフェースの標準規格として、ＤＶＩ（Ｄｉｇｉｔａｌ Ｖｉｓｕａｌ Ｉｎｔｅｒｆａｃｅ）やＨＤＭＩ（Ｈｉｇｈ Ｄｅｆｉｎｉｔｉｏｎ Ｍｕｌｔｉｍｅｄｉａ Ｉｎｔｅｒｆａｃｅ）、ＬＶＤＳ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）と呼ばれる規格が利用されている。これらの規格において、送信装置は、デジタル信号のままビデオデータ及びピクセルクロックを受信装置に送信する。受信装置は、送られてきたピクセルクロックを利用して、ビデオデータを再生する。
【０００３】
図１９は、上記のような規格を利用して送信側電子機器９００から受信側電子機器９０３にデータが送信されるときの一般的なシステム概念を示すブロック図である。図１９において、送信側電子機器９００は、データ源９０１と、送信装置９０２とを含む。データ源９０１が出力したビデオデータ及びオーディオデータは、送信装置９０２に入力され、シリアルのデジタル信号Ｔｘ０、Ｔｘ１、及びＴｘ２に変換される。送信装置９０２は、シリアルのデジタル信号Ｔｘ０、Ｔｘ１、及びＴｘ２を受信装置９０４に送信すると共に、データ源９０１から出力されたピクセルクロックＴｘｃも受信装置９０４に送信する。デジタル信号Ｔｘ０、Ｔｘ１、及びＴｘ２並びにピクセルクロックＴｘＣは、専用のケーブル９０６を介して、受信装置９０４に転送される。受信装置９０４は、デジタル信号Ｔｘ０、Ｔｘ１、及びＴｘ２及びピクセルクロックＴｘＣを利用して、データ源９０１が出力したビデオデータ及びオーディオデータを再生して、出力部９０５に送る。出力部９０５は、受信装置９０４からのデジタルデータに基づいて、画像及び音声を出力する。
【０００４】
図２０は、ＨＤＭＩ規格で用いられるシステムの内、オーディオデータを再生するために必要なオーディオ参照クロックを生成するための構成を示すブロック図である（特許文献１の図１５及び段落０２６８〜０２７２参照）。図２０において、送信装置９０２は、レジスタ９０７と、分周器９０８と、サイクルタイムカウンタ９０９と、送信部９１０とを含む。送信装置９０２には、ピクセルクロック、１２８×Ｆｓの周波数を有するオーディオ参照クロック、及び自然数Ｎが入力される。Ｆｓは、４４．１ｋＨｚや４８．０ｋＨｚ等のサンプリング周波数である。レジスタ９０７は、自然数Ｎを一時記憶する。分周器９０８は、レジスタ９０７に一時記憶されている自然数Ｎに基づいて、オーディオ参照クロックを分周比１／Ｎで分周して、中間クロックを生成し、当該中間クロックをサイクルタイムカウンタ９０９に入力する。サイクルタイムカウンタ９０９は、当該中間クロックの各サイクル期間中におけるピクセルクロックの数を計数し、計数結果をＣＴＳ（Ｃｙｃｌｅ Ｔｉｍｅ Ｓｔａｍｐ：サイクルタイムスタンプ）として出力する。送信部９１０は、物理層で、ピクセルクロックを受信装置９０４に送信すると共に、適宜、ＣＴＳ及びＮをパケットに格納して受信装置９０４に送信する。
【０００５】
このような送信装置９０２におけるアーキテクチャを用いることによって、ピクセルクロックとオーディオ参照クロックとの間には、有理数の関係が成立する。ピクセルクロックの周波数（ｆＴＭＤＳ＿ｃｌｏｃｋ）をオーディオ参照クロックの周波数（１２８×Ｆｓ）で割ったときの分母がＮとなり、分子がＣＴＳとなる。
すなわち、
１２８×Ｆｓ＝（ｆＴＭＤＳ＿ｃｌｏｃｋ×Ｎ）／ＣＴＳ
の関係が成立する。
また、サイクルタイムカウンタ９０９は、中間クロックの各サイクル期間中に、ピクセルクロックの数を計数した値をＣＴＳとしているので、ｆＴＭＤＳ＿ｃｌｏｃｋは、ＣＴＳで割り切れることとなる。
【０００６】
受信装置９０４は、受信部９１１と、分周器９１２と、逓倍器９１３とを含む。受信装置９１１は、ピクセルクロック、ＣＴＳ、及びＮを再生する。分周器９１２は、ピクセルクロックを分周比１／ＣＴＳで分周して、中間クロックを再生し、逓倍器９１３に入力する。図２１は、受信装置９０４における逓倍器９１３の詳細な機能的構成を示すブロック図である。逓倍器９１３は、位相比較器９１４と、ローパスフィルタ９１５と、電圧制御発振器９１６と、分周器９１７とを含む。電圧制御発振器９１６の発振周波数は、分周器９１２から出力される中間クロックの周波数のＮ倍となるように設定されている。１／Ｎの分周比を有する分周器９１７は、電圧制御発振器９１６の出力を分周して、帰還させる。このように形成されたＰＬＬ（ｐｈａｓｅ−ｌｏｃｋｅｄ ｌｏｏｐ）回路によって、中間クロックの周波数がＮ倍される。これによって、逓倍器９１３は、周波数が１２８×Ｆｓのオーディオ参照クロックを出力することができる。このように、ＨＤＭＩ規格では、ピクセルクロックに基づいて、オーディオ参照クロックを生成することが可能となるアーキテクチャを採用している。
【０００７】
なお、特許文献２に記載の拡散型分数分周器は、入力周波数と出力周波数との比で定義される分周数がＭとＭ＋１との２つの状態を持つ分周器において、分数数がＭ＋１となるタイムポイントを乱数若しくは乱数に近い数列に基づいて制御する。これにより、特許文献２に記載の拡散型分数分周器は、分数分周器の出力信号に含まれるスプリアスを低減することができる。
【０００８】
また、特許文献３に記載の周波数シンセサイザは、ΔΣ変調回路の出力信号に周期性がないことを利用した帰還回路を含むフラクショナル−Ｎ方式の周波数シンセサイザである。その他、ΔΣ変調回路を用いて分周比を調整する従来技術として、特許文献４や特許文献５に記載の技術がある。
【０００９】
また、特許文献６、特許文献７、及び非特許文献１には、ＨＤＭＩ規格におけるオーディオ参照クロックの再生に関する一般的事項が記載されている。
【特許文献１】特表２００５−５１４８３６号公報
【特許文献２】特開平１０−２３３６８０号公報
【特許文献３】特開２００５−３３５８１号公報
【特許文献４】米国特許第６０４４１２４号明細書
【特許文献５】米国特許第７０４９８５２号明細書
【特許文献６】特開２００７−１３８５３号公報
【特許文献７】特開２００７−１５０８５５号公報
【非特許文献１】”High-Definition Multimedia Interface Specification Version 1.3a”98頁〜111頁、2006年11月10日、Hitachi, Ltd.、Matsushita Electric Industrial Co., Ltd.、PhilipsConsumer Electronics, International B.V.、Silicon Image,Inc.、Sony Corporation、ThomsonInc.、Toshiba Corporation
【発明の開示】
【発明が解決しようとする課題】
【００１０】
たとえば、ピクセルクロックの周波数を７４．２５ＭＨｚとし、サンプリング周波数を４８．０ｋＨｚとし、オーディオ参照クロックの周波数を１２８×４８．０ｋＨｚとし、Ｎを６１４４とし、ＣＴＳを７４２５０とした場合を考える。この場合、分周器９１２から出力される中間クロックの周波数は、１ｋＨｚとなる。このように、従来のＨＤＭＩ規格上のアーキテクチャを用いると、中間クロック、すなわち、ＰＬＬ回路のリファレンス信号が低周波となってしまう。そのため、リファレンス信号のノイズを除去するために、ＰＬＬ回路内のローパスフィルタのカットオフ周波数を低くする必要がある。ローパスフィルタのカットオフ周波数が低い場合、フィルタの乗数が大きくなり、ローパスフィルタをオンチップ化するのが困難になる。
【００１１】
また、製造段階において、オーディオの試験は、１ｋＨｚ付近で行うことが多い。リファレンス周波数が１ｋＨｚ付近であると、試験中、リファレンス信号のノイズがオーディオ出力されてしまう可能性があり、試験が正確に行われない可能性があり、好ましくない。さらに、１ｋＨｚ付近だけではなく、ノイズがオーディオ帯域（たとえば、２０Ｈｚ〜２０ｋＨｚ）内に存在することは好ましくない。したがって、リファレンス周波数を高くして、ノイズをオーディオ帯域外にし、オーディオ帯域より高いカットオフ周波数を用いて、ノイズをカットする必要がある。
【００１２】
また、リファレンス周波数が１ｋＨｚ付近であり、リファレンス信号のノイズが適切に除去できないと、オーディオ参照クロックのジッタが大きくなり、オーディオデータが正確に再生できない可能性がある。
【００１３】
それゆえ、本発明の目的は、ビデオデータの再生に必要なピクセルクロックを送信装置から受信装置に送信するＨＤＭＩなどのシステムにおいて、オーディオデータの再生に必要なオーディオ参照クロックを生成する際、ＰＬＬ回路に入力されるリファレンス周波数を高くすることができる受信装置を提供することである。
【課題を解決するための手段】
【００１４】
上記課題を解決するために、本発明は、以下のような特徴を有する。本発明は、ビデオデータの再生に必要なピクセルクロックの周波数をオーディオ参照クロックの周波数で除算したときの有理関係における分子の値を第１の自然数とし、分母の値を第２の自然数とした場合、ピクセルクロックに付随させて、サンプリング周波数、第１の自然数、及び第２の自然数が、送信装置から受信装置に送信されるシステムにおいて用いられる受信装置であって、ピクセルクロック又はピクセルクロックの整数倍の周波数を有する信号を第１の自然数の１以上の整数倍の逆数で分周して、第１の信号として出力する第１の分周器と、第１の自然数の一以上の整数倍の値を第２の自然数と同一又は異なる第３の自然数で除算したときの商と余りについて、商の値に対応する周期を第３の自然数から余りを減算した第１の値に対応する回数分第１の信号の周期内に含み、かつ、商の値に１を加えた第２の値に対応する周期を余りに対応する回数分第１の信号の周期内に含むようにした第２の信号を、ピクセルクロックの周期を制御することによって出力する周期制御部とを備え、周期制御部は、余りの和を随時計算し、当該和がしきい値をオーバーフローするときに応じて、第２の信号の周期を制御する。
【００１５】
好ましくは、周期制御部は、第１の値に対応する回数分、商の値をカウント数として出力し、余りに対応する回数分、第２の値をカウント数として出力するカウント数出力部と、カウント数出力部が出力したカウント数をカウントして、前記ピクセルクロックの周期を制御するプログラマブルカウンタとを含むとよい。
【００１６】
好ましくは、カウント数出力部は、ラッチに余りの値を順次加算し、加算後の値が、しきい値以上の場合、商の値をカウント数として出力し、加算後の値が、しきい値未満の場合、第２の値をカウント数として出力するとよい。
【００１７】
一実施形態として、カウント数出力部は、商を計算する第１の演算回路と、第２の値を計算する第２の演算回路と、余りを計算する第３の演算回路と、第１の分周器から出力される第１の信号のリップルキャリー間で、第３の自然数を繰り返しカウントするカウンタと、余りラッチと、商ラッチと、商ラッチの値に応じて、第１又は第２の演算回路による出力を選択して、カウント数として出力するマルチプレクサとを含む。余りラッチは、カウンタによって最初に第３の自然数がカウントされたとき、第３の自然数を２で割ったときの値の小数点以下を切り捨てた値を保持し、カウンタによって最初に第３の自然数がカウントされたとき以外の場合、余りラッチに保持されている値に第３の演算回路で演算された余りを加算した値に対して、しきい値を引いた値を除算したときの余りを保持する。商ラッチは、余りラッチに保持されている値に第３の演算回路で演算された余りを加算した値に対して、しきい値を除算したときの商を保持し、マルチプレクサは、商ラッチに保持されている値が１のとき、第２の演算回路の出力を選択し、商ラッチに保持されている値が１以外のとき、第１の演算回路の出力を選択する。
【００１８】
好ましくは、カウント数出力部は、ラッチに余りの値を加算し、加算後の値が、しきい値以上の場合、第２の値をカウント数として出力し、加算後の値が、しきい値未満の場合、商の値をカウント数として出力するとよい。
【００１９】
一実施形態として、カウント数出力部は、商を計算する第１の演算回路と、第２の値を計算する第２の演算回路と、余りを計算する第３の演算回路と、第１の分周器から出力される第１の信号のリップルキャリー間で、第３の自然数を繰り返しカウントするカウンタと、余りラッチと、商ラッチと、商ラッチの値に応じて、第１又は第２の演算回路による出力を選択して、カウント数として出力するマルチプレクサとを含む。余りラッチは、カウンタによって最初に第３の自然数がカウントされたとき、第３の自然数を２で割ったときの値の小数点以下を切り捨てた値を保持し、カウンタによって最初に第３の自然数がカウントされたとき以外の場合、余りラッチに保持されている値に第３の演算回路で演算された余りを加算した値に対して、しきい値を引いた値を除算したときの余りを保持する。商ラッチは、余りラッチに保持されている値に第３の演算回路で演算された余りを加算した値に対して、しきい値を除算したときの商を保持し、マルチプレクサは、商ラッチに保持されている値が１のとき、第１の演算回路の出力を選択し、商ラッチに保持されている値が１以外のとき、第２の演算回路の出力を選択する。
【００２０】
好ましくは、受信装置は、周期制御部から出力される第２の信号によって得られるリファレンス信号に基づいて、所望の周波数にロックされた信号を出力するＰＬＬ回路をさらに備え、ＰＬＬ回路は、サンプリング周波数を整数倍した所望周波数の整数倍の周波数を発振する電圧制御発振器を含み、ＰＬＬ回路の後段に、ＰＬＬ回路から出力される第３の信号を分周して、所望周波数の信号を出力する第２の分周器をさらに備えるとよい。
【００２１】
好ましくは、電圧制御発振器は、複数の所望周波数の公倍数を有する周波数を発振し、第２の分周器は、所望周波数に応じて、分周比を切り替えるとよい。
【００２２】
好ましくは、電圧制御発振器は、相異なる第１及び第２の周波数の公倍数を有する周波数を発振することができ、分周比は、第１の周波数の倍数及び第２の周波数の倍数に対応して、予め決められているとよい。
【００２３】
好ましくは、第３の自然数は、第２の自然数と同一であり、第１の分周器は、送信クロックを第１の自然数の逆数で分周するとよい。
【００２４】
好ましくは、周期制御部から出力される第２の信号を分周して、リファレンス信号として出力する第３の分周器をさらに備えるとよい。
【００２５】
好ましくは、ＰＬＬ回路は、電圧制御発振器から出力される信号を分周する第４の分周器と、第４の分周器から出力される信号を、第３の分周器の分周比と同一の分周比によって分周してフィードバックさせる第５の分周器とを含むとよい。
【００２６】
好ましくは、第１の分周器は、ピクセルクロックを第１の自然数の逆数で分周し、周期制御は、ピクセルクロックを、第２の自然数を割り切ることができる値で割った値で、第１の自然数を割った値の逆数で分周し、ピクセルクロックが分周されたタイミングに同期して、第２の信号を出力するとよい。
【００２７】
好ましくは、第３の自然数は、第２の自然数を割り切ることができる値であり、第１の分周器は、送信クロックを第１の自然数の逆数で分周し、周期制御部から出力される第２の信号が、ＰＬＬ回路に入力されるリファレンス信号となり、ＰＬＬ回路は、電圧制御発振器から出力される信号を分周する第４の分周器と、第４の分周器から出力される信号を、第２の自然数を第３の自然数で除算したときの商の逆数によって分周してフィードバックさせる第７の分周器とを含むとよい。
【００２８】
好ましくは、第３の自然数は、第２の自然数と同一であり、周期制御部から出力される第２の信号が、ＰＬＬ回路に入力されるリファレンス信号となり、ＰＬＬ回路は、電圧制御発振器から出力される信号を分周してフィードバックさせる第４の分周回路を含むとよい。
【００２９】
好ましくは、第３の自然数は、第２の自然数と同一であり、周期制御部から出力される第２の信号が、ＰＬＬ回路に入力されるリファレンス信号となり、第１の分周器は、第１の自然数をａ（ａは２以上の整数）倍した数の逆数でピクセルクロックを分周し、ＰＬＬ回路は、電圧制御発振器から出力される信号を分周する第４の分周器と、第４の分周器から出力される信号を、１／ａで分周してフィードバックさせる第８の分周器とを含むとよい。
【００３０】
好ましくは、第３の自然数は、第２の自然数と同一であり、周期制御部から出力される第２の信号が、ＰＬＬ回路に入力されるリファレンス信号となり、第１の分周器は、第１の自然数をａ（ａは２以上の整数倍）した数の逆数でピクセルクロックを分周し、ＰＬＬ回路は、電圧制御発振器から出力される信号を、１／ｂ（ｂは、ａの倍数）で分周してフィードバックさせる第９の分周器とを含むとよい。
【００３１】
好ましくは、第３の自然数は、第２の自然数と同一であり、ＰＬＬ回路は、電圧制御発振器から出力される信号をフィードバックさせて、発振周波数をロックするとよい。
【００３２】
好ましくは、第３の自然数は、第２の自然数と同一であり、ＰＬＬ回路は、電圧制御発振器から出力される信号を、１／ｄで分周してフィードバックさせる第１０の分周器とを含むとよい。
【００３３】
また、本発明の他の局面は、ビデオデータの再生に必要なピクセルクロックの周波数をオーディオ参照クロックの周波数で除算したときの有理関係における分子の値を第１の自然数とし、分母の値を第２の自然数とした場合、ピクセルクロックに付随させて、サンプリング周波数、第１の自然数、及び第２の自然数が、送信側電子機器から受信側電子機器に送信されるシステムにおいて用いられる受信側電子機器であって、ピクセルクロック又はピクセルクロックの整数倍の周波数を有する信号を第１の自然数の１以上の整数倍の逆数で分周して、第１の信号として出力する第１の分周器と、第１の自然数の一以上の整数倍の値を第２の自然数と同一又は異なる第３の自然数で除算したときの商と余りについて、商の値に対応する周期を第３の自然数から余りを減算した第１の値に対応する回数分第１の信号の周期内に含み、かつ、商の値に１を加えた第２の値に対応する周期を余りに対応する回数分第１の信号の周期内に含むようにした第２の信号を、ピクセルクロックの周期を制御することによって出力する周期制御部とを備え、周期制御部は、余りの和を随時計算し、当該和がしきい値をオーバーフローするときに応じて、第２の信号の周期を制御する。
【００３４】
また、本発明の他の局面は、ビデオデータ及びオーディオデータを送受信するためのシステムであって、ビデオデータの再生に必要なピクセルクロックの周波数をオーディオ参照クロックの周波数で除算したときの有理関係における分子の値を第１の自然数とし、分母の値を第２の自然数とした場合、ピクセルクロックに付随させて、サンプリング周波数、第１の自然数、及び第２の自然数を送信する送信装置と、送信装置から送信されるピクセルクロック、サンプリング周波数、第１の自然数、及び第２の自然数を受信する受信装置とを備え、受信装置は、ピクセルクロック又はピクセルクロックの整数倍の周波数を有する信号を第１の自然数の１以上の整数倍の逆数で分周して、第１の信号として出力する第１の分周器と、第１の自然数の一以上の整数倍の値を第２の自然数と同一又は異なる第３の自然数で除算したときの商と余りについて、商の値に対応する周期を第３の自然数から余りを減算した第１の値に対応する回数分第１の信号の周期内に含み、かつ、商の値に１を加えた第２の値に対応する周期を余りに対応する回数分第１の信号の周期内に含むようにした第２の信号を、ピクセルクロックの周期を制御することによって出力する周期制御部とを備え、周期制御部は、余りの和を随時計算し、当該和がしきい値をオーバーフローするときに応じて、第２の信号の周期を制御する。
【００３５】
また、本発明の他の局面は、ビデオデータの再生に必要なピクセルクロックの周波数をオーディオ参照クロックの周波数で除算したときの有理関係における分子の値を第１の自然数とし、分母の値を第２の自然数とした場合、ピクセルクロックに付随させて、サンプリング周波数、第１の自然数、及び第２の自然数が、送信装置から受信装置に送信されるシステムにおいて用いられる受信装置に含まれる得る半導体回路であって、ピクセルクロック又はピクセルクロックの整数倍の周波数を有する信号を第１の自然数の１以上の整数倍の逆数で分周して、第１の信号として出力する第１の分周器と、第１の自然数の一以上の整数倍の値を第２の自然数と同一又は異なる第３の自然数で除算したときの商と余りについて、商の値に対応する周期を第３の自然数から余りを減算した第１の値に対応する回数分第１の信号の周期内に含み、かつ、商の値に１を加えた第２の値に対応する周期を余りに対応する回数分第１の信号の周期内に含むようにした第２の信号を、ピクセルクロックの周期を制御することによって出力する周期制御部とを備え、周期制御部は、余りの和を随時計算し、当該和がしきい値をオーバーフローするときに応じて、第２の信号の周期を制御する。
【００３６】
また、本発明の他の局面は、ビデオデータの再生に必要なピクセルクロックの周波数をオーディオ参照クロックの周波数で除算したときの有理関係における分子の値を第１の自然数とし、分母の値を第２の自然数とした場合、ピクセルクロックに付随させて、サンプリング周波数、第１の自然数、及び第２の自然数が、送信装置から受信装置に送信されるシステムにおいて用いられる受信装置に含まれる得る半導体回路で用いられるマクロであって、ピクセルクロック又はピクセルクロックの整数倍の周波数を有する信号を第１の自然数の１以上の整数倍の逆数で分周して、第１の信号として出力する第１の分周部と、第１の自然数の一以上の整数倍の値を第２の自然数と同一又は異なる第３の自然数で除算したときの商と余りについて、商の値に対応する周期を第３の自然数から余りを減算した第１の値に対応する回数分第１の信号の周期内に含み、かつ、商の値に１を加えた第２の値に対応する周期を余りに対応する回数分第１の信号の周期内に含むようにした第２の信号を、ピクセルクロックの周期を制御することによって出力する周期制御部とを備え、周期制御部は、余りの和を随時計算し、当該和がしきい値をオーバーフローするときに応じて、第２の信号の周期を制御する。
【００３７】
また、本発明の他の局面は、ビデオデータの再生に必要なピクセルクロックの周波数をオーディオ参照クロックの周波数で除算したときの有理関係における分子の値を第１の自然数とし、分母の値を第２の自然数とした場合、ピクセルクロックに付随させて、サンプリング周波数、第１の自然数、及び第２の自然数が、送信装置から受信装置に送信されるシステムにおいて受信装置側で用いられる所望のオーディオ参照クロックを生成するための方法であって、ピクセルクロック又はピクセルクロックの整数倍の周波数を有する信号を第１の自然数の１以上の整数倍の逆数で分周して、第１の信号として出力し、第１の自然数の一以上の整数倍の値を第２の自然数と同一又は異なる第３の自然数で除算したときの商と余りについて、商の値に対応する周期を第３の自然数から余りを減算した第１の値に対応する回数分第１の信号の周期内に含み、かつ、商の値に１を加えた第２の値に対応する周期を余りに対応する回数分第１の信号の周期内に含むようにした第２の信号を、ピクセルクロックの周期を制御することによって出力し、第２の信号を出力する際、余りの和を随時計算し、当該和がしきい値をオーバーフローするときに応じて、第２の信号の周期を制御する。
【００３８】
また、本発明の他の局面は、クロック信号、第１の自然数、及び第２の自然数が与えられる分周器であって、ピクセルクロック又はピクセルクロックの整数倍の周波数を有する信号を第１の自然数の１以上の整数倍の逆数で分周して、第１の信号として出力する第１の分周器と、第１の自然数の一以上の整数倍の値を第２の自然数と同一又は異なる第３の自然数で除算したときの商と余りについて、商の値に対応する周期を第３の自然数から余りを減算した第１の値に対応する回数分第１の信号の周期内に含み、かつ、商の値に１を加えた第２の値に対応する周期を余りに対応する回数分第１の信号の周期内に含むようにした第２の信号を、ピクセルクロックの周期を制御することによって出力する周期制御部とを備え、周期制御部は、余りの和を随時計算し、当該和がしきい値をオーバーフローするときに応じて、第２の信号の周期を制御する。
【００３９】
また、本発明の他の局面は、ビデオデータの再生に必要なピクセルクロックの周波数をオーディオ参照クロックの周波数で除算したときの有理関係における分子の値を第１の自然数とし、分母の値を第２の自然数とした場合、ピクセルクロックに付随させて、サンプリング周波数、第１の自然数、及び第２の自然数が、送信装置から受信装置に送信されるシステムにおいて用いられるコンピュータ装置上で実行されるプログラムであって、コンピュータ装置に、ピクセルクロック又はピクセルクロックの整数倍の周波数を有する信号を第１の自然数の１以上の整数倍の逆数で分周させ、第１の自然数の一以上の整数倍の値を第２の自然数と同一又は異なる第３の自然数で除算したときの商と余りについて、商の値に対応する周期を第３の自然数から余りを減算した第１の値に対応する回数分分周後の周期内に含ませ、かつ、商の値に１を加えた第２の値に対応する周期を余りに対応する回数分分周後の周期内に含ませるように、ピクセルクロックの周期を制御させ、ピクセルクロックの周期を制御させる際、余りの和を随時計算させ、当該和がしきい値をオーバーフローするときに応じて、ピクセルクロックの周期を制御させる。
【００４０】
本発明は、プログラムカウンタや演算回路、フリップフロップなどを組み合わせてゲートレベルで設計することによって実現されてもよいし、ＶＨＤＬ等のハードウエア記述言語でＲＴＬ記述することによって実現されてもよいし、ステートマシンを使ったシーケンサによって実現されてもよいし、各種プログラミング言語を用いてプログラミングされたプログラムをメモリに格納しておき、マイコンやＤＳＰ、ＣＰＵなどのコンピュータ装置が当該プログラムを読み込んで実現されてもよい。
【発明の効果】
【００４１】
本発明によれば、ピクセルクロックを、第１の自然数又は第１の自然数の倍数を第２の自然数又は第３の自然数で割った値の逆数によって分周することができる。たとえば、第１の自然数をＣＴＳとし、第２の自然数をＮとした場合、ピクセルクロックの周波数は、Ｎ／ＣＴＳ倍に分周される。また、第３の自然数をＮｄｉｖとした場合、ピクセルクロックの周波数は、Ｎｄｉｖ／ＣＴＳ倍に分周される。その他、第１の自然数をＣＴＳ×ａとした場合、ピクセルクロックの周波数は、たとえば、Ｎ／（ＣＴＳ×ａ）倍となる。したがって、従来のように、ピクセルクロックの周波数を１／ＣＴＳ倍することによって、低周波のリファレンス信号を生成する場合に比べて、高いリファレンス周波数を得ることができる。したがって、従来の課題であった、オンチップ化の困難さ、試験の正確性向上、及びオーディオ参照クロックのジッタの問題が解消されることとなる。さらに、本発明では、余りの和を随時計算して、当該和がしきい値をオーバーフローするときに応じて、ピクセルクロックの周期を制御している。したがって、ピクセルクロックが分周されて生じるノイズを高周波にすることができるので、容易に当該高周波を除去することができ、より正確にオーディオ参照クロックを生成することができる。また、上記のような周期を制御する構造は、既存のプログラマブルカウンタや演算回路などを組み合わせることで実現することができ、本発明の受信装置、電子機器、システム、半導体回路、マクロ、及び分周器を低コストに提供することが可能となる。また、コンピュータ装置を動作させるプログラムとして提供することもできる。
【００４２】
また、本発明では、電圧制御発振器の発振周波数が所望周波数の整数倍に設定されているので、分周比を適宜調整可能な第２の分周器を用いることによって、簡単に、所望のオーディオ参照クロックを生成することができる。加えて、電圧制御発振器の発振周波数を所望周波数の公倍数にすることによって、ＰＬＬ回路のロックレンジを狭くすることができる。したがって、ＰＬＬ回路の構成を簡易にすることができる。
【００４３】
また、第３の分周器を用いることによって、リファレンス周波数を少し下げることができる。そのため、ＰＬＬ回路の設計が容易となる。リファレンス周波数が高い程、位相雑音の比が大きくなるので、第３の分周器を設けることによって、位相雑音の比を小さくすることが可能となる。さらに、ＰＬＬ回路に入力されるリファレンス信号の周波数が所望周波数の最大公約数となるように、第３の分周器の分周比の分母を決定すれば、リファレンス周波数のバラツキを抑えることができる。なお、所望周波数が変動する場合、第３の分周器の分周比に関する情報は、所望周波数に関する情報と関連づけてメモリに格納されていて、第３の分周器は、適切な分周比を用いて第２の信号を分周するようにするとよい。
【００４４】
また、ピクセルクロックの周波数が所望周波数の２倍未満であったとしても、所望のオーディオ参照クロックを生成することが可能となる。
【００４５】
本発明のこれらおよび他の目的、特徴、局面、効果は、添付図面と照合して、以下の詳細な説明から一層明らかになるであろう。
【発明を実施するための最良の形態】
【００４６】
本実施形態では、図１９に示したように、ビデオデータ及びオーディオデータが、送信装置からピクセルクロックと共に送信されてくる。また、図２０に示したように、ＣＴＳ及びＮが送信装置から送信されてくる。さらに、送信装置で用いたサンプリング周波数Ｆｓも、送信装置から受信装置に送信される。
【００４７】
本実施形態において、ピクセルクロックの周波数をｆＴＭＤＳ＿ｃｌｏｃｋと表記する。送信装置で用いられたオーディオ参照クロックの周波数をＭＣＬＫ０と表記する。受信装置で要求されている所望のオーディオ参照クロックの周波数をＭＣＬＫ（所望周波数という）と表記する。受信装置は、ＭＣＬＫに関する情報を記憶している。ＭＣＬＫ０とＭＣＬＫとが同一の場合もあれば、異なる場合もある。オーディオ参照クロックの周波数ＭＣＬＫ０及びＭＣＬＫは、サンプリング周波数Ｆｓの整数倍を有している。すなわち、ＭＣＬＫ０＝Ｚ×Ｆｓ、及び、ＭＣＬＫ＝Ｚ×Ｆｓ（Ｚは、整数）となる。なお、典型的には、Ｚは、１２８の倍数である。すなわち、Ｚ＝１２８，２５６，３８４，５１２，…である。その他、Ｚ＝４の場合もある。また、典型的には、サンプリング周波数Ｆｓは、４４．１ｋＨｚの整数倍の系列か、又は、４８．０ｋＨｚの整数倍の系列である。たとえば、Ｆｓ＝４４．１ｋＨｚ，８８．２ｋＨｚ，１７６．４ｋＨｚ、又はＦｓ＝４８．０ｋＨｚ，９６．０ｋＨｚ，１９２．０ｋＨｚ，７６８．０ｋＨｚとなる。その他、Ｆｓ＝３２．０ｋＨｚの場合もある。
【００４８】
ｆＴＭＤＳ＿ｃｌｏｃｋをＭＣＬＫ０で除算した場合、有理関係が成立する。すなわち、ｆＴＭＤＳ＿ｃｌｏｃｋ／ＭＣＬＫ０は、分数表記が可能である。当該分数表記としては、複数のパターンが存在する。当該分数表記のある一つを選び、当該分数表記の分子をＣＴＳとし、分母をＮとする。本実施形態において、ＣＴＳを第１の自然数という。また、Ｎを第２の自然数という。ｆＴＭＤＳ＿ｃｌｏｃｋ及び／又はＭＣＬＫ０は、固定されている場合もあれば、動的に変動する場合もある。そのため、送信側では、オーディオ参照クロックを１／Ｎで分周して得られた中間クロックについて、当該中間クロックの各サイクル間でピクセルクロックを随時計数し、当該計数値をＣＴＳとして算出して、受信側に送信する。したがって、ＣＴＳは、静的であれば、動的に変化する場合もある。ＣＴＳの算出方法から理解できるように、ｆＴＭＤＳ＿ｃｌｏｃｋは、ＣＴＳで割り切れることとなる。なお、このようなＣＴＳ及びＮの送信方法は、一実施形態に過ぎず本発明を限定するものではない。すなわち、本発明の受信装置においては、ＣＴＳ及びＮが何らかの方法で送信側から送られてくればよい。本実施形態におけるシステムでは、ＭＣＬＫ０＝（ｆＴＭＤＳ＿ｃｌｏｃｋ×Ｎ）／ＣＴＳの関係が成立すればよい。受信装置は、ピクセルクロック、ＣＴＳ、Ｎ、及びＦｓ並びに記憶しているＭＣＬＫに関する情報を利用して、オーディオ参照クロックを生成する。上記の前提の下、本発明の実施形態について、具体的に説明する。
【００４９】
（第１の実施形態）
図１は、本発明の第１の実施形態における受信装置１の機能的構成を示すブロック図である。図１において、受信装置１は、第１の分周器１１と、第２の分周器１２と、第３の分周器１３と、周期制御部２１と、ＰＬＬ回路３１と、メモリ５１とを備える。ＰＬＬ回路３１は、第４の分周器１４と、第５の分周器１５と、位相比較器４１と、チャージポンプ４２と、ローパスフィルタ４３と、電圧制御発振器４４とを含む。受信装置１には、送信側から、第１の自然数ＣＴＳ、ピクセルクロック、第２の自然数Ｎ、及びサンプリング周波数Ｆｓが入力される。受信装置１は、第１の自然数ＣＴＳ、ピクセルクロック、第２の自然数Ｎ、及びサンプリング周波数Ｆｓに基づいて、周波数がＭＣＬＫのオーディオ参照クロックを生成する。
【００５０】
まず、受信装置１の動作の概略を説明する。第１の分周器１１は、ピクセルクロックを分周比１／ＣＴＳで分周して、ｆＴＭＤＳ＿ｃｌｏｃｋ／ＣＴＳの周波数を有する第１の信号を出力する。
【００５１】
周期制御部２１は、入力された第１の信号及びピクセルクロックに基づいて、第２の信号を出力する。周期制御部２１は、ピクセルクロックの周期を制御することによって、第２の信号を出力する。第２の信号は、第１の自然数ＣＴＳを第２の自然数Ｎで除算したときの商ＣＴＳｑｕｏと余りＣＴＳｒｅｍについて、商ＣＴＳｑｕｏの値に対応する周期を第２の自然数Ｎから余りＣＴＳｒｅｍを減算した第１の値Ｎ−ＣＴＳｒｅｍに対応する回数分第１の信号の周期内に含み、かつ、商ＣＴＳｑｕｏの値に１を加えた第２の値ＣＴＳｑｕｏ＋１に対応する周期を余りＣＴＳｒｅｍに対応する回数分第１の信号の周期内に含む。周期制御部２１は、商ＣＴＳｑｕｏの値に対応する周期と第２の値ＣＴＳｑｕｏ＋１に対応する周期とが、第１の信号の周期内で拡散するように、第２の信号を出力する。具体的には、周期制御部２１は、余りＣＴＳｒｅｍの和を随時計算して、当該和がしきい値をオーバーフローするときに応じて、第２の値ＣＴＳｑｕｏ＋１に対応する周期を有する信号を出力し、当該和がしきい値をオーバーフローしていない時は、商ＣＴＳｑｕｏの値に対応する周期を有する信号を出力する。第１の分周器１１及び周期制御部２１の機能によって、分周比が１／（ＣＴＳ／Ｎ）の分数分周器１０が、あたかも得られたかのようになる。したがって、周期制御部２１から出力される第２の信号の周波数は、従来の中間クロックの周波数に比べて、高くなる。
【００５２】
第３の分周器１３は、第２の信号を１／ｃで分周して、ＰＬＬ回路３１に入力するリファレンス信号を生成する。ｃは、ＭＣＬＫ０を割り切ることができる値である。ｃは、リファレンス周波数が従来のように低くなり過ぎず、かつＰＬＬ回路３１の設計が容易になる程度の値である。好ましくは、ＰＬＬ回路１３に入力されるリファレンス信号の周波数が所望周波数ＭＣＬＫの最大公約数となるように、ｃが決められているとよい。第３の分周器１３によって、リファレンス周波数が下げられる。
【００５３】
位相比較器４１は、リファレンス信号と第５の分周器１５からの分周クロックとの位相を比較して、チャージポンプ４２に入力する。チャージポンプ４２は、位相比較器４１から出力されるパルス信号を電流に変換する。ローパスフィルタ４３は、チャージポンプ４２からの電流を電圧に変換する。
【００５４】
電圧制御発振器４４は、ローパスフィルタ４３からの電圧を制御電圧として、当該制御電圧に応じた発振周波数を有する発振信号を出力する。電圧制御発振器４４の発振周波数ＶＣＯＣＬＫは、所望周波数ＭＣＬＫの整数倍であり、好ましくは、受信装置側で要求される可能性のある複数のオーディオ参照クロックの周波数ＭＣＬＫの公倍数である。サンプリング周波数Ｆｓは、４４．１ｋＨｚの系列と、４８．０ｋＨｚの系列に分かれ、Ｚは１２８の倍数であるので、電圧制御発振器４４の発振周波数ＶＣＯＣＬＫは、たとえば、５８９．８２４ＭＨｚ及び５４１．９００８ＭＨｚとなる。すなわち、電圧制御発振器４４は、第１の周波数である４４．１ｋＨｚの倍数と第２の周波数である４８．０ｋＨｚの倍数との公倍数を有する周波数を発振することができる。このように、電圧制御発振器４４の発振周波数として、たとえば、５８９．８２４ＭＨｚ及び５４１．９００８ＭＨｚを用いるだけで、想定し得るＭＣＬＫを生成することができる。したがって、ＰＬＬ回路３１のロックレンジを狭くすることができ、迅速に、所望周波数ＭＣＬＫを有するオーディオ参照クロックを生成することができる。
【００５５】
第４の分周器１４は、電圧制御発振器からの出力を分周するプリスケーラである。第４の分周器１４の分周比は、１／Ｎｐｒｅである。ここで、Ｎｐｒｅは、発振周波数ＶＣＯＣＬＫを割り切ることができる値である。発振周波数ＶＣＯＣＬＫをＮｐｒｅで割った値は、ＭＣＬＫ０と等しくなる。なお、上記周波数は例示であって、電圧制御発振器４４は、相異なる第１及び第２の周波数の公倍数を有する周波数を発振することができればよい。その上で、第４の分周器１４の分周比は、第１の周波数の倍数及び第２の周波数の倍数に対応して、予め決められていればよい。
【００５６】
メモリ５１は、Ｆｓ及びＭＣＬＫに関する情報（たとえば、Ｚ）に対応させて、Ｎｐｒｅの値を定義したテーブルを格納している。第４の分周器１４は、送信装置から送られてくるＦｓ及びＭＣＬＫに関する情報（たとえば、Ｚ）に基づいて、メモリ５１に格納されている当該テーブルを参照して、所望のＭＣＬＫに対応したＮｐｒｅを読み出して、分周する。ＭＣＬＫに関する情報は、受信装置１内に記憶されている。ＭＣＬＫに関する情報が第４の分周器１４に伝達される経路は、図１上省略している（以下同様）。
【００５７】
第５の分周器１４は、第３の分周器と同一の分周比１／ｃを有し、第４の分周器１４から出力される信号を分周して、分周クロックを位相比較器４１に入力する。
【００５８】
ＰＬＬ回路３１は、ロックされた信号（第３の信号という）を第２の分周器１２に入力する。第２の分周器１２は、分周比１／Ｎｐｏｓｔｄｉｖを有し、ＰＬＬ回路３１からの出力信号を分周する。Ｎｐｏｓｔｄｉｖは、電圧制御発振器の発振周波数ＶＣＯＣＬＫをＭＣＬＫで割った値である。これにより、第２の分周器１２は、想定し得るＭＣＬＫを有するオーディオ参照クロックを生成することができる。第２の分周器１２の分周比は、４４．１ｋＨｚの倍数及び４８．０ｋＨｚの倍数に対応して、予め決められている。メモリ５１は、Ｆｓ及びＭＣＬＫに関する情報に対応させて、Ｎｐｏｓｔｄｉｖの値を定義したテーブルを格納している。第２の分周器１２は、送信装置から送信されてくるＦｓ及びＭＣＬＫに関する情報（たとえば、Ｚ）に基づいて、メモリ５１に格納されている当該テーブルを参照して、所望のＭＣＬＫに対応したＮｐｓｔｄｉｖを読み出して、Ｍｐｏｓｔｄｉｖの値を切り替えて、分周する。これにより、第２の分周器１２から、所望の周波数ＭＣＬＫを有するオーディオ参照クロックが出力されることとなる。
【００５９】
図２は、第１の分周器１１及び周期制御部２１の詳細な回路構成を示した受信装置１のブロック図である。図２において、図１と同様の部分については、同一の参照符号を付し、説明を省略する。図３は、第１の分周器１１及び周期制御部２１における動作の一例を示すタイミングチャートである。なお、図３において、ラッチなどによって生じる遅延は無視して記載している。以下、図２及び図３を参照しながら、第１の分周器１１及び周期制御部２１の動作について説明する。
【００６０】
図２において、第１の分周器１１は、フリップフロップ１１ａと、アップカウンタ１１ｂとを含む。周期制御部２１は、カウント数出力部２１ａと、プログラマブルカウンタ２１ｂと、フリップフロップ７４ａとを含む。カウント数出力部２１ａは、第１の演算回路６１と、第２の演算回路６２と、第３の演算回路６３と、アップカウンタ６４と、余りラッチ６５と、商ラッチ６６と、マルチプレクサ６７，６８，６９と、除算回路７０と、剰余演算回路７１と、比較回路７２と、比較回路７３と、加算回路７４とを含む。
【００６１】
フリップフロップ１１ａは、ピクセルクロックが立ち上がる瞬間におけるＣＴＳをラッチする。フリップフロップ１１ａから出力されるＣＴＳは、アップカウンタ１１ｂ、第１の演算回路６１、第２の演算回路６２、及び第３の演算回路６３に入力される。アップカウンタ１１ｂは、プログラマブルカウンタであり、ＣＴＳの値に応じてカウント数を調整する。アップカウンタ１１ｂは、ピクセルクロックをＣＴＳだけカウントしたら、リップルキャリーを出力する。図３では、アップカウンタ１１ｂのカウントコードとして、“０”〜“ＣＴＳ−１”が示されている。また、ＣＴＳのカウントによって、アップカンタ１１ｂから、リップルキャリーが出力されていることが示されている。アップカウンタ１１ｂから出力されるＣＴＳがカウントされたリップルキャリーが第１の信号となる。第１の信号は、アップカウンタ１１ｂのロード端子、フリップフロップ１１ａ、フリップフロップ７４ａ、第１の演算回路６１、第２の演算回路６２、第３の演算回路６３、及びアップカウンタ６４に入力される。
【００６２】
フリップフロップ１１ａは、第１の信号のリップルキャリーが立ち上がった瞬間に、ラッチしていたＣＴＳを出力し、次のＮをラッチする。なお、図３に示すタイミングチャートでは、既に、第１の信号のリップルキャリーが立ち上がっており、フリップフロップ１１ａはＣＴＳを出力していたこととしている。ＣＴＳが動的に変化していない場合は、常に同一のＣＴＳがフリップフロップ１１ａから出力されることとなる。逆に、ＣＴＳが動的に変化している場合は、最新のＣＴＳがフリップフロップ１１ａから出力されることとなる。アップカウンタ１１ｂは、第１の信号のリップルキャリーが立ち上がった瞬間に、カウントコードをリセットして、カウントを開始する。したがって、アップカウンタ１１ｂは、最新のＣＴＳに関する第１の信号を出力することとなる。
【００６３】
フリップフロップ７４ａは、ピクセルクロックが立ち上がる瞬間におけるＮをラッチする。フリップフロップ７４ａは、第１の信号のリップルキャリーが立ち上がった瞬間に、ラッチしているＮを出力し、次のＮをラッチする。なお、図３に示すタイミングチャートでは、既に、第１の信号のリップルキャリーが立ち上がっており、フリップフロップ７４ａはＮを出力していたこととしている。Ｎが動的に変化していない場合は、常に同一のＮがフリップフロップ７４ａから出力されることとなる。逆に、Ｎが動的に変化している場合は、最新のＮがフリップフロップ７４ａから出力されることとなる。フリップフロップ７４ａから出力されるＮは、第１の演算回路６１、第２の演算回路６２、第３の演算回路６３、アップカウンタ６４、除算回路７０、剰余演算回路７１、及び比較回路７２に入力される。
【００６４】
第１の演算回路６１は、ピクセルクロックに同期して、ＣＴＳをＮで割ったときの商ＣＴＳｑｕｏを計算してラッチする。第２の演算回路６２は、ピクセルクロックに同期して、ＣＴＳをＮで割ったときの商ＣＴＳｑｕｏに１を加えたＣＴＳｑｕｏ＋１を計算してラッチする。第３の演算回路６３は、ＣＴＳをＮで割ったときの余りＣＴＳｒｅｍを計算してラッチする。第３の演算回路６３の演算結果は、加算器７４に入力される。図３において、ＣＴＳ及び／又はＮが動的に変化しなければ、ＣＴＳｑｕｏ［０］、ＣＴＳｑｕｏ＋１［０］、及びＣＴＳｒｅｍ［０］は、それぞれ、ＣＴＳｑｕｏ［１］、ＣＴＳｑｕｏ＋１［１］、及びＣＴＳｒｅｍ［１］と同一となる。一方、ＣＴＳ及び／又はＮが動的に変化する場合、ＣＴＳｑｕｏ［０］、ＣＴＳｑｕｏ＋１［０］、及びＣＴＳｒｅｍ［０］は、それぞれ、ＣＴＳｑｕｏ［１］、ＣＴＳｑｕｏ＋１［１］、及びＣＴＳｒｅｍ［１］と異なる可能性がある。第１〜第３の演算回路６１〜６３のイネーブル端子には、アップカウンタ１１ｂからの出力が入力されている。したがって、第１〜第３の演算回路６１〜６３は、アップカウンタ１１ｂの出力にリップルキャリーが発生すると、ラッチしていた演算結果を出力し、次のＣＴＳ及びＮを用いて演算して演算結果をラッチする。なお、図３に示すタイミングチャートでは、既に、第１の信号のリップルキャリーが立ち上がっており、第１〜第３の演算回路６１〜６３は、演算結果を出力していたこととしている。
【００６５】
アップカウンタ６４は、プログラマブルカウンタであり、Ｎの値に応じてカウント数を調整する。アップカウンタ６４は、ピクセルクロックをＮだけカウントする。アップカンタ６４は、Ｎのカウントが終了する毎にカウントコードを１ずつ増加させて、当該カウントコードをラッチする。アップカウンタ６４には、プログラマブルカウンタ２１ｂからの出力信号がイネーブル端子に入力されている。アップカウンタ６４は、イネーブル端子にリップルキャリーが入力される毎に、ラッチしているカウントコードを出力し、比較回路７３に入力する。すなわち、図３に示すように、アップカウンタ６４の出力は、プログラマブルカウンタ２１ｂから出力されるリップルキャリーに同期している。アップカンタ６４は、ＬＯＡＤ端子にアップカウンタ１１ｂからのリップルキャリーが入力されると、カウントコードをリセットして、カウントコード“０”を出力し、Ｎのカウントを再開する。なお、図３に示すタイミングチャートでは、既に、第１の信号のリップルキャリーが立ち上がっており、アップカウンタ１１ｂは、カウントを開始しているものとしている。図３に示すように、アップカウンタ１１ｂからのリップルキャリーが入力された段階で、アップカウンタ６４のカウントコードは、“Ｎ−１”になる。なお、第１の実施形態のアーキテクチャを用いる場合、ＣＴＳ＞２Ｎでなければならない。もし、ＣＴＳ≦２Ｎであれば、アップカウンタ６４のイネーブル端子にリップルキャリーが入力されて、次のＮがカウントされるまでの間に、ＬＯＡＤ端子に第１の信号のリップルキャリーが入力されてしまい、アップカウンタ６４の後段に接続された回路の計算が完了しないからである。
【００６６】
比較回路７３は、アップカウンタ６４から出力されるカウントコードの２進表示した全てのビットが０であれば、０を一時記憶する。一方、比較回路７３は、アップカウンタ６４から出力されるカウントコードの２進表示した全てのビットが０でなければ、１を一時記憶する。
【００６７】
除算回路７０は、Ｎの２進ビットを右に１ビットシフトすることによって、Ｎを２で割ったときの値を計算すると共に、Ｎ／２の小数点以下を切り捨てた値を一時記憶する。加算回路７４は、第３の演算回路６３から出力される余りＣＴＳｒｅｍと、余りラッチ６５に一時記憶されている値とを加算して、剰余演算回路７１及び比較回路７３に入力する。剰余演算回路７１は、加算回路７４から入力される値をＮ−１で割ったときの余りを計算し、一時記憶する。比較回路７２は、加算回路７４から入力される値とＮ−１との値を比較して、加算回路７４から入力される値がＮ−１よりも大きければ１を一時記憶し、加算回路７４から入力される値がＮ−１以下であれば０を一時記憶する。
【００６８】
マルチプレクサ６８は、比較回路７３に一時記憶されている値が０の場合、除算回路７０に一時記憶されている値を出力して、余りラッチ６５に入力する。一方、マルチプレクサ６８は、比較回路７３に一時記憶されている値が１の場合、剰余演算回路７１に一時記憶されている値を出力して、余りラッチ６５に入力する。したがって、図３に示すように、余りラッチの値は、アップカウンタ６４の出力カウントコードが０の場合、ｉｎｔ（Ｎ／２）となり、アップカウンタ６４の出力カウントコードが０以外の場合、ｍｏｄ（（余りラッチ＋ＣＴＳｒｅｍ），Ｎ−１）となる。ここで、ｉｎｔ（ｘ）は、ｘの小数点を切り捨てた値を示す。ｍｏｄ（ｘ，ｙ）は、ｘをｙで割ったときの余りを示す。Ｎ−１は、余りラッチ６５に格納される値を決定するためのしきい値となる。ｍｏｄ（（余りラッチ＋ＣＴＳｒｅｍ），Ｎ−１）の計算によって、余りラッチ６５に格納されている値に、余りＣＴＳｒｅｍを加えた値がしきい値Ｎ−１をオーバーフローすると、オーバーフローしただけの値が余りラッチ６５に格納されることとなる。
【００６９】
マルチプレクサ６９は、比較回路７３に一時記憶されている値が０の場合、０を出力し、商ラッチ６６に入力する。一方、マルチプレクサ６９は、比較回路７３に一時記憶されている値が１の場合、比較回路７２に一時記憶されている値を出力して、商ラッチ６６に入力する。したがって、図３に示すように、商ラッチの値は、ｑｕｏｔｉｅｎｔ（（余りラッチ＋ＣＴＳｒｅｍ），Ｎ−１）となる。ここで、ｑｕｏｔｉｅｎｔ（ｘ，ｙ）は、ｘをｙで割ったときの商を示す。したがって、余りラッチ６５の値と余りＣＴＳｒｅｍとの和が、しきい値Ｎ−１をオーバーフローすると、商ラッチ６６の値が１となり、それ以外は０となる。
【００７０】
余りラッチ６５は、ピクセルクロックに同期して動作し、プログラマブルカウンタ２１ｂからのリップルキャリーがイネーブル端子に入力される毎に、一時記憶されている値を出力して、加算回路７４に入力する。商ラッチ６６は、ピクセルクロックに同期して動作し、プログラマブルカウンタ２１ｂからのリップルキャリーがイネーブル端子に入力される毎に、一時記憶されている値を出力して、マルチプレクサ６７に入力する。
【００７１】
マルチプレクサ６７は、商ラッチ６６から入力される値が０であれば、第１の演算回路６１によって演算された商ＣＴＳｑｕｏをカウント数として出力し、商ラッチ６６から入力される値が１であれば、第２の演算回路６２によって演算された商ＣＴＳｑｕｏ＋１をカウント数として出力し、プログラマブルカウンタ２１ｂに入力する。
【００７２】
プログラマブルカウンタ２１ｂは、入力されるカウンタ数に基づいて、ピクセルクロックをカウントする。カウント数がＣＴＳｑｕｏであれば、プログラマブルカウンタ２１ｂは、ＣＴＳｑｕｏ分カウントしたら、ＣＴＳｑｕｏに対応する値の周期を有する信号である第１のリップルキャリー（図３上Ｒｃ１と表記する）を発生させる。カウント数がＣＴＳｑｕｏ＋１であれば、プログラマブルカウンタ２１ｂは、ＣＴＳｑｕｏ＋１分カウントしたら、ＣＴＳｑｕｏ＋１に対応する値の周期を有する信号である第２のリップルキャリー（図３上Ｒｃ２と表記する）を発生させる。プログラマブルカウンタ２１ｂから出力されるリップルキャリーは、第２の信号として、第３の分周器１３に入力される。ＣＴＳ＝ＣＴＳｑｕｏ×Ｎ＋ＣＴＳｒｅｍ＝ＣＴＳｑｕｏ×（Ｎ−ＣＴＳｒｅｍ）＋（ＣＴＳｑｕｏ＋１）×ＣＴＳｒｅｍとなるので、プログラマブルカウンタ２１ｂから出力されるリップルキャリーは、Ｎ個となる。図３から分かるように、アップカウンタ１１ｂの出力である第１の信号の周期内に、ＣＴＳｑｕｏの値に対応する周期がＮ−ＣＴＳｒｅｍ回含まれ、かつ、ＣＴＳｑｕｏ＋１の値に対応する周期がＣＴＳｒｅｍ回含まれることが分かる。
【００７３】
図４は、余りラッチ６５と商ラッチ６６とに格納されている値の変化を模式的に示した図である。図４では、理解を容易にするために、Ｎ＝１２とし、ＣＴＳｒｅｍ＝４としている。アップカウンタ６４の出力カウントコードが０のとき、余りラッチ６５には、ｉｎｔ（Ｎ／２）の値である６が入力される。その後、余りラッチ６５に余りＣＴＳｒｅｍがアップカウンタ６４の出力カウントコードが増加する毎に加算される。たとえば、カウントコードが２のとき、加算後の値が１３となるので、しきい値１１をオーバーフローした３が、余りラッチ６５の値となる。このとき、商ラッチ１１の値は１となる。よって、プログラマブルカウンタ２１ｂのカウント数は、ＣＴＳｑｕｏからＣＴＳｑｕｏ＋１に遷移する。図４に示すように、プログラマブルカウンタ２１ｂのコード値について、ＣＴＳｑｕｏとＣＴＳｑｕｏ＋１とは分散されていることが分かる。これは、余りＣＴＳｒｅｍの和を随時計算して、当該和がしきい値（ここでは、Ｎ−１＝１１）をオーバーフローするのに応じて、プログラマブルカウンタ２１ｂのカウント数を切り替えるようにしているからである。ＣＴＳｑｕｏとＣＴＳｑｕｏ＋１とが分散されることによって、ＣＴＳｑｕｏとＣＴＳｑｕｏ＋１との切り替えによって発生する成分を高周波とすることができ、当該成分をローパスフィルタ４３で容易に除去することが可能となる。
【００７４】
ＣＴＳｑｕｏとＣＴＳｑｕｏ＋１とが分散される現象についてもう少し詳しく説明する。ＣＴＳをＮで除算すると、ＣＴＳ＝ＣＴＳｑｕｏ×Ｎ＋ＣＳＴｒｅｍの関係式が成立する。図５は、ＣＴＳをＮで除算したときの関係式を模式的に示した図である。ＣＴＳのサイクル内で、ＣＴＳｑｕｏに対応する周期を有するリップルキャリーをＮ個出力し、ＣＴＳｒｅｍに対応する周期を有するリップルキャリーをＮ＋１番目に出力すると、リップルキャリーがＮ＋１個出力されることとなる。これでは、分周比１／（ＣＴＳ／Ｎ）で分周したとは言えない。
【００７５】
関係式ＣＴＳ＝ＣＴＳｑｕｏ×Ｎ＋ＣＳＴｒｅｍは、ＣＴＳ＝ＣＴＳｑｕｏ×（Ｎ−ＣＴＳｒｅｍ）＋（ＣＴＳｑｕｏ＋１）×ＣＴＳｒｅｍという関係式に変換することができる。図６は、当該関係式を模式的に示した図である。ＣＴＳｑｕｏに対応する周期を有するリップルキャリーを第１の値Ｎ−ＣＴＳｒｅｍ個出力し、第２の値ＣＴＳｑｕｏ＋１に対応する周期を有するリップルキャリーを余りＣＴＳｒｅｍ個出力すれば、リップルキャリーがＮ個出力されたこととなる。したがって、一応、分周比ＣＴＳ／Ｎで分周したと言える。しかし、第２の値ＣＴＳｑｕｏ＋１に対応する周期を有するリップルキャリーがある期間に固まっていると、リファレンス信号に低周波が乗ることとなり、当該低周波を除去するのが困難となる。したがって、第２の値ＣＴＳｑｕｏ＋１に対応する周期を有するリップルキャリーは、分散されなければならない。そこで、本発明では、余りＣＴＳｒｅｍの和を随時計算して、当該和がしきい値をオーバーフローするときに応じて、第２のリップルキャリーを出力するようにすれば、第２の値ＣＴＳｑｕｏ＋１に対応する周期を有するリップルキャリーは、分散されて出力されることなる。
【００７６】
したがって、カウント数出力部２１ａは、第１の値Ｎ−ＣＴＳｒｅｍに対応する回数分商ＣＴＳｑｕｏの値をカウント数として出力し、余りＣＴＳｒｅｍに対応する回数分第２の値ＣＴＳｑｕｏ＋１をカウント数として出力する。さらに、カウント数出力部２１ａは、余りラッチ６５に余りＣＴＳｒｅｍの値を随時加算し、加算後の値が、しきい値Ｎ−１以上の場合、商ＣＴＳｑｕｏの値をカウント数として出力し、加算後の値が、しきい値Ｎ−１未満の場合、第２の値ＣＴＳｑｕｏ＋１をカウント数として出力する。
【００７７】
図７は、Ｎ＝１３とし、余りを０〜１２に遷移させたときの余りラッチ６５の値を計算した表である。図８は、Ｎ＝１３とし、余りを０〜１２に遷移させたときの商ラッチ６６の値を計算した表である。図８において、ある一つの余りの値に着目して、横に並ぶ商ラッチの値の遷移を見ると、１と０とが分散して表れていることが分かる。たとえば、余り５に着目すれば、余りラッチ６６の値が、０、０、１、０、１、０、１、０、０、１、０、１、０の順に分散して遷移していることが分かる。なお、余りの値が大きければ、０の出現率は少なくなる（たとえば、余りが１２や１１の場合を参照）。しかし、０の出現率は少なくなるが、出現した０は、分散されていることが分かる。逆に、余りの値が大きければ、１の出現率は小さくなる（たとえば、あまりが１や２の場合を参照）。しかし、１の出現率は少なくなるが、出現した１は分散されていることが分かる。このように、余りの和を随時計算して、当該和がしきい値をオーバールローする毎に商ラッチ６６の値を変化させ、商ラッチ６６の値に応じて、リップルキャリーの周期を選択すれば、ＣＴＳｑｕｏとＣＴＳｑｕｏ＋１との切り替えによって発生する成分を高周波とすることができる。
【００７８】
このように、第１の実施形態によれば、ピクセルクロックを分周比１／ＣＴＳではなく、分周比１／（ＣＴＳ／Ｎ）で分周するので、周期制御部２１から出力される信号の周波数を従来に比べて高くすることができる。第１の実施形態では、周期制御部２１から出力された第２の信号は、第３の分周器１３によって、分周比１／ｃで分周されているが、ｃは、ＭＣＬＫ０を割り切ることができる値であり、リファレンス周波数が従来のように低くなり過ぎず、かつＰＬＬ回路３１の設計が容易になる程度の値である。後述の図１６に示すように、たとえば、ｃ＝１６である。したがって、第３の分周器１３から出力されるリファレンス信号の周波数も、従来に比べて高くすることができる。これにより、従来の課題であった、オンチップ化の困難さ、試験の正確性向上、及びオーディオ参照クロックのジッタの問題が解消されることとなる。
【００７９】
さらに、第１の実施形態では、余りの和を随時計算して、当該和がしきい値をオーバーフローするときに応じて、周期が異なるリップルキャリーを発生させて、分周比１／（ＣＴＳ／Ｎ）での分周を実現している。したがって、ピクセルクロックが分周されて生じるノイズを高周波にすることができるので、容易に当該高周波を除去することができ、より正確にオーディオ参照クロックを生成することができる。
【００８０】
また、第１の実施形態では、電圧制御発振器４４の発振周波数ＶＣＯＣＬＫが所望周波数ＭＣＬＫの公倍数に設定されているので、分周比を適宜調整可能な第２の分周器１２を用いることによって、簡単に、所望のオーディオ参照クロックを生成することができる。加えて、電圧制御発振器４４の発振周波数ＶＣＯＣＬＫを所望周波数ＭＣＬＫの公倍数にすることによって、ＰＬＬ回路３１のロックレンジを狭くすることができる。したがって、ＰＬＬ回路３１の構成を簡易にすることができる。
【００８１】
第３の分周器１３によって、リファレンス周波数が下げられている。リファレンス周波数が高い程、位相雑音の比が大きくなるので、第３の分周器１３を設けることによって、位相雑音の比を小さくすることが可能となる。さらに、ＰＬＬ回路１３に入力されるリファレンス信号の周波数が所望周波数ＭＣＬＫの最大公約数となるように、ｃを決定すれば、リファレンス周波数のバラツキを抑えることができる。なお、所望周波数ＭＣＬＫが変動する場合、ｃに関する情報は、ＭＣＬＫに関する情報と関連づけてメモリ５１に格納されていて、第３の分周器１３は、適切なｃを用いて第２の信号を分周するようにしてもよい。
【００８２】
なお、プリスケーラである第４の分周器１４は、第５の分周器１５による動作周波数の制限によって設けられているのであって、本発明においては、必須の構成ではない。
【００８３】
なお、第１の実施形態では、カウント数出力部２１ａは、商ラッチ６６が１の場合にカウント数として第２の値ＣＴＳｑｕｏ＋１を出力し、商ラッチ６６が０の場合にカウント数として商ＣＴＳｑｕｏを出力することとした。しかし、これは、逆であってもよい。すなわち、カウント数出力部２１ａは、商ラッチ６６が０の場合にカウント数として第２の値ＣＴＳｑｕｏ＋１を出力し、商ラッチ６６が１の場合にカウント数として商ＣＴＳｑｕｏを出力することとしてもよい。この場合、マルチプレクサ６７の動作が逆になる以外は、上記第１の実施形態と同様である。この変形により、周期制御部２１は、余りの和がしきい値をオーバーフローするときに応じて、第２の信号の周期を制御すると言える。当該逆の変形は、以下に説明する第２〜第８の実施形態全てにおいても適用可能である。
【００８４】
（第２の実施形態）
第１の実施形態の構成を用いる場合、ＣＴＳ＞２×Ｎでなければならないので、ピクセルクロックの周波数ｆＴＭＤＳ＿ｃｌｏｃｋは、所望周波数ＭＣＬＫの２倍よりも大きくなければならない。すなわち、ｆＴＭＤＳ＿ｃｌｏｃｋ＞２×ＭＣＬＫでなければならない。したがって、ｆＴＭＤＳ＿ｃｌｏｃｋ＝２７．０ＭＨｚで、ＭＣＬＫ＝２４．５７６ＭＨｚの場合、第１の実施形態の構成を用いた場合、適切に、所望のオーディオ参照クロックを生成することができない可能性がある。
【００８５】
図９は、本発明の第２の実施形態に係る受信装置２の機能的構成を示すブロック図である。図９において、第１の実施形態と同様の機能を有する部分については、同一の参照符号を付し、説明を省略する。以下、第１の実施形態と異なる点を中心に説明する。
【００８６】
図９に示すように、受信装置２は、分数分周器１０ａと、第３の分周器１３ａとを備える。分数分周器１０ａは、周期制御部２１ｃを含む。分数分周器１０ａは、分周比１／（ＣＴＳ／（Ｎ／Ｙ））で分周する。第３の分周器１３ａは、周期制御部２１ｃから出力される信号を分周比Ｙ／ｃで分周する。これら以外は、第１の実施形態と同様である。Ｙは、Ｎ及びｃを割り切ることができる自然数である。
【００８７】
周期制御部２１ｃの動作説明に、図２を援用する。第１〜３の演算回路６１〜６３及びアップカウンタ６４には、Ｎ／Ｙの値が入力される。Ｎ／Ｙが第３の自然数となる。第１の演算回路６１は、ＣＴＳ／（Ｎ／Ｙ）の商ＣＴＳｑｕｏを出力する。第２の演算回路６２は、ＣＴＳ／（Ｎ／Ｙ）の商ＣＴＳｑｕｏに１を加えたＣＴＳｑｕｏ＋１を出力する。第３の演算回路６３は、ＣＴＳ／（Ｎ／Ｙ）の余りＣＴＳｒｅｍを出力する。アップカウンタ６４は、ピクセルクロックを分周比１／（Ｎ／Ｙ）で分周する。プログラムカウンタ２１ｂは、第１の信号の周期内で、（Ｎ／Ｙ）個のリップルキャリーを出力し、第３の分周器１３ａに入力する。すなわち、周期制御部２１ｃは、ピクセルクロックを、第２の自然数Ｎを割り切ることができる値Ｙで割った第３の自然数Ｎ／Ｙで、第１の自然数ＣＴＳを割ったＣＴＳ／（Ｎ／Ｙ）の逆数で分周し、ピクセルクロックが分周されたタイミングに同期して、第２の信号を出力する。図９において、ＭＣＬＫ０＝ｆＴＭＤＳ＿ｃｌｏｃｋ／（ＣＴＳ／（Ｎ／Ｙ））×（Ｙ／ｃ）／（１／ｃ）であるので、通分して、ＭＣＬＫ０＝ｆＴＭＤＳ＿ｃｌｏｃｋ×Ｎ／ＣＴＳとなり、定義通りとなる。ここで、Ｎ／Ｙを第３の自然数Ｎｙとすると、ＣＴＳ≦２×Ｎであったとしても、ＣＴＳ＞２×ＮｙとなるＹを選択することができる。
【００８８】
よって、第２の実施形態に係る受信装置２を用いれば、ｆＴＭＤＳ＿ｃｌｏｃｋ＞２×ＭＣＬＫであったとしても、ｆＴＭＤＳ＿ｃｌｏｃｋとＭＣＬＫ０との条件緩和に役立ち、所望のオーディオ参照クロックを生成することが可能となる。
【００８９】
なお、第２の実施形態の変形は、以下で説明する第３〜第８の実施形態全てに適用することができる。
【００９０】
（第３の実施形態）
図１０は、本発明の第３の実施形態に係る受信装置３の機能的構成を示すブロック図である。図１０において、第１の実施形態と同様の機能を有する部分については、同一の参照符号を付し、説明を省略する。以下、第１の実施形態と異なる点を中心に説明する。
【００９１】
図１０に示すように、受信装置３は、分数分周器１０ｂと、ＰＬＬ回路３１ａと、メモリ５１ａとを備える。分数分周器１０ｂは、周期制御部２１ｄを含む。ＰＬＬ回路３１ａは、第７の分周器１７を含む。メモリ５１ａは、Ｎを割り切ることができる第３の自然数Ｎｄｉｖを、ＭＣＬＫに対応させて記憶している。周期制御部２１ｄ及び第７の分周器１７は、所望のＭＣＬＫに対応するＮｄｉｖをメモリ５１ａから読み出す。Ｎｄｉｖは、Ｎを割り切ることができる値であるので、第７の分周器１７は、分数分周器である必要はなく、通常のプログラマブルカウンタでよい。
【００９２】
周期制御部２１ｄは、Ｎｄｉｖを用いて、演算を行う。第１の実施形態との相違点を図２を用いて説明する。まず、フリップフロップ７４ａの後段に、ＮをＮｄｉｖで割ったときの商Ｎ／Ｎｄｉｖを演算して一時記憶する回路が配置される。第１〜第３の演算回路６１〜６３、アップカウンタ６４、除算回路７０、剰余演算回路７１、及び比較回路７２には、Ｎ／Ｎｄｉｖが入力される。第１〜第３の演算回路６１〜６３、アップカウンタ６４、除算回路７０、剰余演算回路７１、及び比較回路７２は、それぞれ、Ｎに変わって、Ｎ／Ｎｄｉｖを用いた演算を行う。したがって、周期制御部２１ｄは、第１の自然数ＣＴＳを第２の自然数Ｎを割り切る第３の自然数Ｎｄｉｖで除算したときの商ＣＴＳｑｕｏと余りＣＴＳｒｅｍについて、商ＣＴＳｑｕｏの値に対応する周期を第３の自然数Ｎｄｉｖから余りＣＴＳｒｅｍを減算した第１の値Ｎｄｉｖ−ＣＴＳｒｅｍに対応する回数分第１の信号の周期内に含み、かつ、商ＣＴＳｑｕｏの値に１を加えた第２の値ＣＴＳｑｕｏ＋１に対応する周期を余りＣＴＳｒｅｍに対応する回数分第１の信号の周期内に含む第２の信号を出力することとなる。
【００９３】
このように、第２の自然数Ｎとは異なる第３の自然数Ｎｄｉｖを用いてもよい。周期制御部２１ｄから出力されるリファレンス信号の周波数は、従来に比べて高くなっているので、第３の実施形態において、第１の実施形態と同様の効果が得られる。
【００９４】
なお、特許請求の範囲上の第３の自然数は、第２の自然数と同一である場合も含む用語として使用している。
【００９５】
（第４の実施形態）
図１１は、本発明の第４の実施形態に係る受信装置４の機能的構成を示すブロック図である。図１１において、第１の実施形態と同様の機能を有する部分については、同一の参照符号を付し、説明を省略する。以下、第１の実施形態と異なる点を中心に説明する。
【００９６】
図１１に示すように、第４の実施形態では、第１の実施形態と異なり、第３の分周器１３と、第５の分周器１５とが省略されている。周期制御部２１から出力される第２の信号は、直接、リファレンス信号となって、ＰＬＬ回路３１ｂに入力される。リファレンス周波数は、ＭＣＬＫ０となる。第４の分周器１４で用いられる分周比は、ＭＣＬＫ０を得ることができるように設定されている。これにより、ＰＬＬ回路３１ｂは、周波数がＶＣＯＣＬＫの信号を出力することができる。第１の実施形態と同様に、第２の分周器１２を用いて、所望周波数ＭＣＬＫを有するオーディオ参照クロックが生成される。
【００９７】
このように、第４の実施形態においても、周期制御部２１から出力されるリファレンス信号の周波数は、従来に比べて高くなっているので、第４の実施形態において、第１の実施形態と同様の効果が得られる。
【００９８】
（第５の実施形態）
図１２は、本発明の第５の実施形態に係る受信装置５の機能的構成を示すブロック図である。図１２において、第１の実施形態と同様の機能を有する部分については、同一の参照符号を付し、説明を省略する。以下、第１の実施形態と異なる点を中心に説明する。
【００９９】
図１２に示すように、第５の実施形態では、第４の実施形態と異なり、第１の分周器１１ｃは、分周比１／（ＣＴＳ×ａ）でピクセルクロックを分周している。ａは、ＭＣＬＫ０を割り切ることができる整数である。分数分周器１０ｃは、ピクセルクロックを分周比１／（（ＣＴＳ×ａ）／Ｎ）で分周しているととらえることができる。第８の分周器１８は、第４の分周器１４から出力される信号（周波数がＭＣＬＫ０）を分周比１／ａで分周している。これにより、ＰＬＬ回路３１ｃは、周波数がＶＣＯＣＬＫの信号を出力することができる。第１の実施形態と同様に、第２の分周器１２を用いて、所望周波数ＭＣＬＫを有するオーディオ参照クロックが生成される。
【０１００】
このように、第５の実施形態においても、周期制御部２１から出力されるリファレンス信号の周波数は、従来に比べて高くなっているので、第５の実施形態において、第１の実施形態と同様の効果が得られる。
【０１０１】
（第６の実施形態）
図１３は、本発明の第６の実施形態に係る受信装置６の機能的構成を示すブロック図である。図１３において、第１及び第５の実施形態と同様の機能を有する部分については、同一の参照符号を付し、説明を省略する。以下、第１及び第５の実施形態と異なる点を中心に説明する。
【０１０２】
ＰＬＬ回路３１ｄは、第９の分周器１９を含む。第５の実施形態と異なり、ＰＬＬ回路３１ｄは、第４の分周器１４を含まない。第９の分周器１９は、電圧制御発振器４４から出力される信号を分周比１／ｂで分周している。ｂは、ＶＣＯＣＫＬを割り切ることができる値で、ａの倍数である。これにより、ＰＬＬ回路３１ｄは、周波数がＶＣＯＣＬＫの信号を出力することができる。第１の実施形態と同様に、第２の分周器１２を用いて、所望周波数ＭＣＬＫを有するオーディオ参照クロックが生成される。
【０１０３】
このように、第６の実施形態においても、周期制御部２１から出力されるリファレンス信号の周波数は、従来に比べて高くなっているので、第６の実施形態において、第１の実施形態と同様の効果が得られる。
【０１０４】
（第７の実施形態）
図１４は、本発明の第７の実施形態に係る受信装置７の機能的構成を示すブロック図である。図１４において、第１の実施形態と同様の機能を有する部分については、同一の参照符号を付し、説明を省略する。以下、第１の実施形態と異なる点を中心に説明する。
【０１０５】
第１の実施形態と異なり、ＰＬＬ回路３１ｅは、第４の分周器１４及び第５の分周器１５を含まない。電圧制御発振器４４からの出力は、そのまま位相比較器に入力される。このようにしても、ＰＬＬ回路３１ｅは、周波数をＶＣＯＣＬＫにロックすることができる。
【０１０６】
（第８の実施形態）
図１５は、本発明の第８の実施形態に係る受信装置８の機能的構成を示すブロック図である。図１５において、第１の実施形態と同様の機能を有する部分については、同一の参照符号を付し、説明を省略する。以下、第１の実施形態と異なる点を中心に説明する。
【０１０７】
第１０の分周器１１０は、電圧制御発振器４４から出力される信号を、分周比１／ｄで分周して、フィードバックさせる。ｄは、ＶＣＯＣＬＫを割り切ることができる値である。このようにしても、ＰＬＬ回路３１ｆは、周波数をＶＣＯＣＬＫにロックすることができる。第１の実施形態と同様に、第２の分周器１２を用いて、所望周波数ＭＣＬＫを有するオーディオ参照クロックが生成される。
【０１０８】
このように、第８の実施形態においても、第３の分周器１３から出力されるリファレンス信号の周波数は、従来に比べて高くなっているので、第８の実施形態において、第１の実施形態と同様の効果が得られる。
【０１０９】
なお、上記実施形態における受信装置は、受信側電子機器の中に組み込まれていても良い。また、上記実施形態における受信装置は、ビデオデータ及びオーディオデータを送受信するためのシステムの中に組み込まれていても良い。また、上記実施形態における受信装置は、あらゆる周知の手段を用いて半導体回路として提供されても良い。また、上記実施形態における受信装置は、半導体設計の際に使用されるマクロとして提供されてもよい。また、上記実施形態における受信装置で用いられるオーディオ参照クロックの生成方法は、上記システムの中で、ハードウエア的手段及び／又はソフトウエア的手段によって、実行され得る。また、上記実施形態で用いられた周期制御部を含む装置自体は、余りの和を随時計算し、当該和がしきい値をオーバーフローするときに応じて、第１又は第２のリップルキャリーのいずれか一方を出力することができる分周器としても提供可能である。
【０１１０】
なお、本発明は、プログラムカウンタや演算回路、フリップフロップなどを組み合わせてゲートレベルで設計することによって実現されてもよいし、ＶＨＤＬ等のハードウエア記述言語でＲＴＬ記述することによって実現されてもよいし、ステートマシンを使ったシーケンサによって実現されてもよいし、各種プログラミング言語を用いてプログラミングされたプログラムをメモリに格納しておき、マイコンやＤＳＰ、ＣＰＵなどのコンピュータ装置が当該プログラムを読み込んで実現されてもよい。
【０１１１】
なお、上記全ての実施形態において、受信装置内にＰＬＬ回路を設けることとしたが、周期制御部から出力される信号の周波数がＭＣＬＫ０を有している場合もあり、ジッタ特性を問わないのであれば、周期制御部から出力される信号を使用することができるので、本発明において、ＰＬＬ回路は、必須の構成ではない。また、周波数制御部から出力される信号の周波数がＭＣＬＫ０でなかったとしても、周期制御部から出力される信号を使用することができる場合もあるので、やはり、この場合においても、ＰＬＬ回路は、必須の構成ではない。
【０１１２】
なお、上記全ての実施形態において、第１の分周器に入力される信号はピクセルクロックであるとした。しかし、ＭＣＬＫ０＝（ｆＴＭＤＳ＿ｃｌｏｃｋ×Ｎ）／ＣＴＳの関係が成立しているので、ピクセルクロックの整数倍の周波数を有する信号が第１の分周器に入力されたとしても、上記全ての実施形態の受信装置は、上記で説明した動作に準じて動作し、所望の周波数を有するオーディオ参照クロックを出力することができる。たとえば、図３を参照した場合、ピクセルクロックの周波数が整数倍になったとしても、アップカウンタ１１ｂの出力は、ＣＴＳをカウントできる。したがって、ピクセルクロックの整数倍の周波数を有する信号が第１の分周器に入力されたとしても、受信装置は、適切に動作することが分かる。
【０１１３】
（数値例）
図１６は、第１〜第８の実施形態における受信装置１〜８で用いられた数値の一例を示す表である。図１７及び図１８は、サンプリング周波数Ｆｓ及び整数Ｚ（すなわち、ＭＣＬＫ）に対して、如何なるＮｐｏｓｔｄｉｖが用いられるかを示した表である。図１７は、４８．０ｋＨｚ系列のＮｐｏｓｔｄｉｖを示す。図１８は、４４．１ｋＨｚ系列のＮｐｏｓｔｄｉｖを示す。図１６〜図１８に示すように、各実施形態において、適切な分周比を用いれば、ＶＣＯＣＬＫを５８９．８２４ＭＨｚ又は５４１．９００８ＭＨｚにすることによって、想定し得るＭＣＬＫを生成することができる受信装置が提供されることが分かる。
【０１１４】
以上、本発明を詳細に説明してきたが、前述の説明はあらゆる点において本発明の例示にすぎず、その範囲を限定しようとするものではない。本発明の範囲を逸脱することなく種々の改良や変形を行うことができることは言うまでもない。
【産業上の利用可能性】
【０１１５】
本発明によれば、オーディオ参照クロックを生成することができる受信装置が提供され、産業上利用可能である。
【図面の簡単な説明】
【０１１６】
【図１】本発明の第１の実施形態における受信装置１の機能的構成を示すブロック図
【図２】第１の分周器１１及び周期制御部２１の詳細な回路構成を示した受信装置１のブロック図
【図３】第１の分周器１１及び周期制御部２１における動作の一例を示すタイミングチャート
【図４】余りラッチ６５と商ラッチ６６とに格納されている値の変化を模式的に示した図
【図５】ＣＴＳをＮで除算したときの関係式を模式的に示した図
【図６】関係式を模式的に示した図
【図７】Ｎ＝１３とし、余りを０〜１２に遷移させたときの余りラッチ６５の値を計算した表
【図８】Ｎ＝１３とし、余りを０〜１２に遷移させたときの商ラッチ６６の値を計算した表
【図９】本発明の第２の実施形態に係る受信装置２の機能的構成を示すブロック図
【図１０】本発明の第３の実施形態に係る受信装置３の機能的構成を示すブロック図
【図１１】本発明の第４の実施形態に係る受信装置４の機能的構成を示すブロック図
【図１２】本発明の第５の実施形態に係る受信装置５の機能的構成を示すブロック図
【図１３】本発明の第６の実施形態に係る受信装置６の機能的構成を示すブロック図
【図１４】本発明の第７の実施形態に係る受信装置７の機能的構成を示すブロック図
【図１５】本発明の第８の実施形態に係る受信装置８の機能的構成を示すブロック図
【図１６】第１〜第８の実施形態における受信装置１〜８で用いられた数値の一例を示す表
【図１７】サンプリング周波数Ｆｓ及び整数Ｚに対して、如何なるＮｐｏｓｔｄｉｖが用いられるかを示した表
【図１８】サンプリング周波数Ｆｓ及び整数Ｚに対して、如何なるＮｐｏｓｔｄｉｖが用いられるかを示した表
【図１９】送信側電子機器９００から受信側電子機器９０３にデータが送信されるときの一般的なシステム概念を示すブロック図
【図２０】ＨＤＭＩ規格で用いられるシステムの内、オーディオデータを再生するために必要なオーディオ参照クロックを生成するための構成を示すブロック図
【図２１】受信装置９０４における逓倍器９１３の詳細な機能的構成を示すブロック図
【符号の説明】
【０１１７】
１，２，３，４，５，６，７，８ 受信装置
１１，１１ｃ 第１の分周器
１１ａ フリップフロップ
１１ｂ アップカウンタ
１２ 第２の分周器
１３ 第３の分周器
１３ａ 第３の分周器
１４ 第４の分周器
１５ 第５の分周器
１７ 第７の分周器
１８ 第８の分周器
１９ 第９の分周器
１１０ 第１０の分周器
１０ａ，１０ｂ，１０ｃ 分数分周器
２１，２１ｃ，２１ｄ 周期制御部
２１ａ カウント数出力部
２１ｂ プログラマブルカウンタ
３１，３１ａ，３１ｃ，３１ｅ，３１ｄ，３１ｆ ＰＬＬ回路
４１ 位相比較器
４２ チャージポンプ
４３ ローパスフィルタ
４４ 電圧制御発振器
５１，５１ａ メモリ
６１ 第１の演算回路
６２ 第２の演算回路
６３ 第３の演算回路
６４ アップカウンタ
６５ 余りラッチ
６６ 商ラッチ
６７，６８，６９ マルチプレクサ
７０ 除算回路
７１ 剰余演算回路
７２，７３比較回路
７４ 加算回路
７４ａ フリップフロップ
【技術分野】
【０００１】
本発明は、ビデオデータの再生に必要なピクセルクロックを送信装置から受信装置に送信するシステムにおける受信装置に関し、より特定的には、オーディオデータの再生に必要なオーディオ参照クロックを生成することができる受信装置に関する。
【背景技術】
【０００２】
近年、ディスプレイ・インターフェースの標準規格として、ＤＶＩ（Ｄｉｇｉｔａｌ Ｖｉｓｕａｌ Ｉｎｔｅｒｆａｃｅ）やＨＤＭＩ（Ｈｉｇｈ Ｄｅｆｉｎｉｔｉｏｎ Ｍｕｌｔｉｍｅｄｉａ Ｉｎｔｅｒｆａｃｅ）、ＬＶＤＳ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）と呼ばれる規格が利用されている。これらの規格において、送信装置は、デジタル信号のままビデオデータ及びピクセルクロックを受信装置に送信する。受信装置は、送られてきたピクセルクロックを利用して、ビデオデータを再生する。
【０００３】
図１９は、上記のような規格を利用して送信側電子機器９００から受信側電子機器９０３にデータが送信されるときの一般的なシステム概念を示すブロック図である。図１９において、送信側電子機器９００は、データ源９０１と、送信装置９０２とを含む。データ源９０１が出力したビデオデータ及びオーディオデータは、送信装置９０２に入力され、シリアルのデジタル信号Ｔｘ０、Ｔｘ１、及びＴｘ２に変換される。送信装置９０２は、シリアルのデジタル信号Ｔｘ０、Ｔｘ１、及びＴｘ２を受信装置９０４に送信すると共に、データ源９０１から出力されたピクセルクロックＴｘｃも受信装置９０４に送信する。デジタル信号Ｔｘ０、Ｔｘ１、及びＴｘ２並びにピクセルクロックＴｘＣは、専用のケーブル９０６を介して、受信装置９０４に転送される。受信装置９０４は、デジタル信号Ｔｘ０、Ｔｘ１、及びＴｘ２及びピクセルクロックＴｘＣを利用して、データ源９０１が出力したビデオデータ及びオーディオデータを再生して、出力部９０５に送る。出力部９０５は、受信装置９０４からのデジタルデータに基づいて、画像及び音声を出力する。
【０００４】
図２０は、ＨＤＭＩ規格で用いられるシステムの内、オーディオデータを再生するために必要なオーディオ参照クロックを生成するための構成を示すブロック図である（特許文献１の図１５及び段落０２６８〜０２７２参照）。図２０において、送信装置９０２は、レジスタ９０７と、分周器９０８と、サイクルタイムカウンタ９０９と、送信部９１０とを含む。送信装置９０２には、ピクセルクロック、１２８×Ｆｓの周波数を有するオーディオ参照クロック、及び自然数Ｎが入力される。Ｆｓは、４４．１ｋＨｚや４８．０ｋＨｚ等のサンプリング周波数である。レジスタ９０７は、自然数Ｎを一時記憶する。分周器９０８は、レジスタ９０７に一時記憶されている自然数Ｎに基づいて、オーディオ参照クロックを分周比１／Ｎで分周して、中間クロックを生成し、当該中間クロックをサイクルタイムカウンタ９０９に入力する。サイクルタイムカウンタ９０９は、当該中間クロックの各サイクル期間中におけるピクセルクロックの数を計数し、計数結果をＣＴＳ（Ｃｙｃｌｅ Ｔｉｍｅ Ｓｔａｍｐ：サイクルタイムスタンプ）として出力する。送信部９１０は、物理層で、ピクセルクロックを受信装置９０４に送信すると共に、適宜、ＣＴＳ及びＮをパケットに格納して受信装置９０４に送信する。
【０００５】
このような送信装置９０２におけるアーキテクチャを用いることによって、ピクセルクロックとオーディオ参照クロックとの間には、有理数の関係が成立する。ピクセルクロックの周波数（ｆＴＭＤＳ＿ｃｌｏｃｋ）をオーディオ参照クロックの周波数（１２８×Ｆｓ）で割ったときの分母がＮとなり、分子がＣＴＳとなる。
すなわち、
１２８×Ｆｓ＝（ｆＴＭＤＳ＿ｃｌｏｃｋ×Ｎ）／ＣＴＳ
の関係が成立する。
また、サイクルタイムカウンタ９０９は、中間クロックの各サイクル期間中に、ピクセルクロックの数を計数した値をＣＴＳとしているので、ｆＴＭＤＳ＿ｃｌｏｃｋは、ＣＴＳで割り切れることとなる。
【０００６】
受信装置９０４は、受信部９１１と、分周器９１２と、逓倍器９１３とを含む。受信装置９１１は、ピクセルクロック、ＣＴＳ、及びＮを再生する。分周器９１２は、ピクセルクロックを分周比１／ＣＴＳで分周して、中間クロックを再生し、逓倍器９１３に入力する。図２１は、受信装置９０４における逓倍器９１３の詳細な機能的構成を示すブロック図である。逓倍器９１３は、位相比較器９１４と、ローパスフィルタ９１５と、電圧制御発振器９１６と、分周器９１７とを含む。電圧制御発振器９１６の発振周波数は、分周器９１２から出力される中間クロックの周波数のＮ倍となるように設定されている。１／Ｎの分周比を有する分周器９１７は、電圧制御発振器９１６の出力を分周して、帰還させる。このように形成されたＰＬＬ（ｐｈａｓｅ−ｌｏｃｋｅｄ ｌｏｏｐ）回路によって、中間クロックの周波数がＮ倍される。これによって、逓倍器９１３は、周波数が１２８×Ｆｓのオーディオ参照クロックを出力することができる。このように、ＨＤＭＩ規格では、ピクセルクロックに基づいて、オーディオ参照クロックを生成することが可能となるアーキテクチャを採用している。
【０００７】
なお、特許文献２に記載の拡散型分数分周器は、入力周波数と出力周波数との比で定義される分周数がＭとＭ＋１との２つの状態を持つ分周器において、分数数がＭ＋１となるタイムポイントを乱数若しくは乱数に近い数列に基づいて制御する。これにより、特許文献２に記載の拡散型分数分周器は、分数分周器の出力信号に含まれるスプリアスを低減することができる。
【０００８】
また、特許文献３に記載の周波数シンセサイザは、ΔΣ変調回路の出力信号に周期性がないことを利用した帰還回路を含むフラクショナル−Ｎ方式の周波数シンセサイザである。その他、ΔΣ変調回路を用いて分周比を調整する従来技術として、特許文献４や特許文献５に記載の技術がある。
【０００９】
また、特許文献６、特許文献７、及び非特許文献１には、ＨＤＭＩ規格におけるオーディオ参照クロックの再生に関する一般的事項が記載されている。
【特許文献１】特表２００５−５１４８３６号公報
【特許文献２】特開平１０−２３３６８０号公報
【特許文献３】特開２００５−３３５８１号公報
【特許文献４】米国特許第６０４４１２４号明細書
【特許文献５】米国特許第７０４９８５２号明細書
【特許文献６】特開２００７−１３８５３号公報
【特許文献７】特開２００７−１５０８５５号公報
【非特許文献１】”High-Definition Multimedia Interface Specification Version 1.3a”98頁〜111頁、2006年11月10日、Hitachi, Ltd.、Matsushita Electric Industrial Co., Ltd.、PhilipsConsumer Electronics, International B.V.、Silicon Image,Inc.、Sony Corporation、ThomsonInc.、Toshiba Corporation
【発明の開示】
【発明が解決しようとする課題】
【００１０】
たとえば、ピクセルクロックの周波数を７４．２５ＭＨｚとし、サンプリング周波数を４８．０ｋＨｚとし、オーディオ参照クロックの周波数を１２８×４８．０ｋＨｚとし、Ｎを６１４４とし、ＣＴＳを７４２５０とした場合を考える。この場合、分周器９１２から出力される中間クロックの周波数は、１ｋＨｚとなる。このように、従来のＨＤＭＩ規格上のアーキテクチャを用いると、中間クロック、すなわち、ＰＬＬ回路のリファレンス信号が低周波となってしまう。そのため、リファレンス信号のノイズを除去するために、ＰＬＬ回路内のローパスフィルタのカットオフ周波数を低くする必要がある。ローパスフィルタのカットオフ周波数が低い場合、フィルタの乗数が大きくなり、ローパスフィルタをオンチップ化するのが困難になる。
【００１１】
また、製造段階において、オーディオの試験は、１ｋＨｚ付近で行うことが多い。リファレンス周波数が１ｋＨｚ付近であると、試験中、リファレンス信号のノイズがオーディオ出力されてしまう可能性があり、試験が正確に行われない可能性があり、好ましくない。さらに、１ｋＨｚ付近だけではなく、ノイズがオーディオ帯域（たとえば、２０Ｈｚ〜２０ｋＨｚ）内に存在することは好ましくない。したがって、リファレンス周波数を高くして、ノイズをオーディオ帯域外にし、オーディオ帯域より高いカットオフ周波数を用いて、ノイズをカットする必要がある。
【００１２】
また、リファレンス周波数が１ｋＨｚ付近であり、リファレンス信号のノイズが適切に除去できないと、オーディオ参照クロックのジッタが大きくなり、オーディオデータが正確に再生できない可能性がある。
【００１３】
それゆえ、本発明の目的は、ビデオデータの再生に必要なピクセルクロックを送信装置から受信装置に送信するＨＤＭＩなどのシステムにおいて、オーディオデータの再生に必要なオーディオ参照クロックを生成する際、ＰＬＬ回路に入力されるリファレンス周波数を高くすることができる受信装置を提供することである。
【課題を解決するための手段】
【００１４】
上記課題を解決するために、本発明は、以下のような特徴を有する。本発明は、ビデオデータの再生に必要なピクセルクロックの周波数をオーディオ参照クロックの周波数で除算したときの有理関係における分子の値を第１の自然数とし、分母の値を第２の自然数とした場合、ピクセルクロックに付随させて、サンプリング周波数、第１の自然数、及び第２の自然数が、送信装置から受信装置に送信されるシステムにおいて用いられる受信装置であって、ピクセルクロック又はピクセルクロックの整数倍の周波数を有する信号を第１の自然数の１以上の整数倍の逆数で分周して、第１の信号として出力する第１の分周器と、第１の自然数の一以上の整数倍の値を第２の自然数と同一又は異なる第３の自然数で除算したときの商と余りについて、商の値に対応する周期を第３の自然数から余りを減算した第１の値に対応する回数分第１の信号の周期内に含み、かつ、商の値に１を加えた第２の値に対応する周期を余りに対応する回数分第１の信号の周期内に含むようにした第２の信号を、ピクセルクロックの周期を制御することによって出力する周期制御部とを備え、周期制御部は、余りの和を随時計算し、当該和がしきい値をオーバーフローするときに応じて、第２の信号の周期を制御する。
【００１５】
好ましくは、周期制御部は、第１の値に対応する回数分、商の値をカウント数として出力し、余りに対応する回数分、第２の値をカウント数として出力するカウント数出力部と、カウント数出力部が出力したカウント数をカウントして、前記ピクセルクロックの周期を制御するプログラマブルカウンタとを含むとよい。
【００１６】
好ましくは、カウント数出力部は、ラッチに余りの値を順次加算し、加算後の値が、しきい値以上の場合、商の値をカウント数として出力し、加算後の値が、しきい値未満の場合、第２の値をカウント数として出力するとよい。
【００１７】
一実施形態として、カウント数出力部は、商を計算する第１の演算回路と、第２の値を計算する第２の演算回路と、余りを計算する第３の演算回路と、第１の分周器から出力される第１の信号のリップルキャリー間で、第３の自然数を繰り返しカウントするカウンタと、余りラッチと、商ラッチと、商ラッチの値に応じて、第１又は第２の演算回路による出力を選択して、カウント数として出力するマルチプレクサとを含む。余りラッチは、カウンタによって最初に第３の自然数がカウントされたとき、第３の自然数を２で割ったときの値の小数点以下を切り捨てた値を保持し、カウンタによって最初に第３の自然数がカウントされたとき以外の場合、余りラッチに保持されている値に第３の演算回路で演算された余りを加算した値に対して、しきい値を引いた値を除算したときの余りを保持する。商ラッチは、余りラッチに保持されている値に第３の演算回路で演算された余りを加算した値に対して、しきい値を除算したときの商を保持し、マルチプレクサは、商ラッチに保持されている値が１のとき、第２の演算回路の出力を選択し、商ラッチに保持されている値が１以外のとき、第１の演算回路の出力を選択する。
【００１８】
好ましくは、カウント数出力部は、ラッチに余りの値を加算し、加算後の値が、しきい値以上の場合、第２の値をカウント数として出力し、加算後の値が、しきい値未満の場合、商の値をカウント数として出力するとよい。
【００１９】
一実施形態として、カウント数出力部は、商を計算する第１の演算回路と、第２の値を計算する第２の演算回路と、余りを計算する第３の演算回路と、第１の分周器から出力される第１の信号のリップルキャリー間で、第３の自然数を繰り返しカウントするカウンタと、余りラッチと、商ラッチと、商ラッチの値に応じて、第１又は第２の演算回路による出力を選択して、カウント数として出力するマルチプレクサとを含む。余りラッチは、カウンタによって最初に第３の自然数がカウントされたとき、第３の自然数を２で割ったときの値の小数点以下を切り捨てた値を保持し、カウンタによって最初に第３の自然数がカウントされたとき以外の場合、余りラッチに保持されている値に第３の演算回路で演算された余りを加算した値に対して、しきい値を引いた値を除算したときの余りを保持する。商ラッチは、余りラッチに保持されている値に第３の演算回路で演算された余りを加算した値に対して、しきい値を除算したときの商を保持し、マルチプレクサは、商ラッチに保持されている値が１のとき、第１の演算回路の出力を選択し、商ラッチに保持されている値が１以外のとき、第２の演算回路の出力を選択する。
【００２０】
好ましくは、受信装置は、周期制御部から出力される第２の信号によって得られるリファレンス信号に基づいて、所望の周波数にロックされた信号を出力するＰＬＬ回路をさらに備え、ＰＬＬ回路は、サンプリング周波数を整数倍した所望周波数の整数倍の周波数を発振する電圧制御発振器を含み、ＰＬＬ回路の後段に、ＰＬＬ回路から出力される第３の信号を分周して、所望周波数の信号を出力する第２の分周器をさらに備えるとよい。
【００２１】
好ましくは、電圧制御発振器は、複数の所望周波数の公倍数を有する周波数を発振し、第２の分周器は、所望周波数に応じて、分周比を切り替えるとよい。
【００２２】
好ましくは、電圧制御発振器は、相異なる第１及び第２の周波数の公倍数を有する周波数を発振することができ、分周比は、第１の周波数の倍数及び第２の周波数の倍数に対応して、予め決められているとよい。
【００２３】
好ましくは、第３の自然数は、第２の自然数と同一であり、第１の分周器は、送信クロックを第１の自然数の逆数で分周するとよい。
【００２４】
好ましくは、周期制御部から出力される第２の信号を分周して、リファレンス信号として出力する第３の分周器をさらに備えるとよい。
【００２５】
好ましくは、ＰＬＬ回路は、電圧制御発振器から出力される信号を分周する第４の分周器と、第４の分周器から出力される信号を、第３の分周器の分周比と同一の分周比によって分周してフィードバックさせる第５の分周器とを含むとよい。
【００２６】
好ましくは、第１の分周器は、ピクセルクロックを第１の自然数の逆数で分周し、周期制御は、ピクセルクロックを、第２の自然数を割り切ることができる値で割った値で、第１の自然数を割った値の逆数で分周し、ピクセルクロックが分周されたタイミングに同期して、第２の信号を出力するとよい。
【００２７】
好ましくは、第３の自然数は、第２の自然数を割り切ることができる値であり、第１の分周器は、送信クロックを第１の自然数の逆数で分周し、周期制御部から出力される第２の信号が、ＰＬＬ回路に入力されるリファレンス信号となり、ＰＬＬ回路は、電圧制御発振器から出力される信号を分周する第４の分周器と、第４の分周器から出力される信号を、第２の自然数を第３の自然数で除算したときの商の逆数によって分周してフィードバックさせる第７の分周器とを含むとよい。
【００２８】
好ましくは、第３の自然数は、第２の自然数と同一であり、周期制御部から出力される第２の信号が、ＰＬＬ回路に入力されるリファレンス信号となり、ＰＬＬ回路は、電圧制御発振器から出力される信号を分周してフィードバックさせる第４の分周回路を含むとよい。
【００２９】
好ましくは、第３の自然数は、第２の自然数と同一であり、周期制御部から出力される第２の信号が、ＰＬＬ回路に入力されるリファレンス信号となり、第１の分周器は、第１の自然数をａ（ａは２以上の整数）倍した数の逆数でピクセルクロックを分周し、ＰＬＬ回路は、電圧制御発振器から出力される信号を分周する第４の分周器と、第４の分周器から出力される信号を、１／ａで分周してフィードバックさせる第８の分周器とを含むとよい。
【００３０】
好ましくは、第３の自然数は、第２の自然数と同一であり、周期制御部から出力される第２の信号が、ＰＬＬ回路に入力されるリファレンス信号となり、第１の分周器は、第１の自然数をａ（ａは２以上の整数倍）した数の逆数でピクセルクロックを分周し、ＰＬＬ回路は、電圧制御発振器から出力される信号を、１／ｂ（ｂは、ａの倍数）で分周してフィードバックさせる第９の分周器とを含むとよい。
【００３１】
好ましくは、第３の自然数は、第２の自然数と同一であり、ＰＬＬ回路は、電圧制御発振器から出力される信号をフィードバックさせて、発振周波数をロックするとよい。
【００３２】
好ましくは、第３の自然数は、第２の自然数と同一であり、ＰＬＬ回路は、電圧制御発振器から出力される信号を、１／ｄで分周してフィードバックさせる第１０の分周器とを含むとよい。
【００３３】
また、本発明の他の局面は、ビデオデータの再生に必要なピクセルクロックの周波数をオーディオ参照クロックの周波数で除算したときの有理関係における分子の値を第１の自然数とし、分母の値を第２の自然数とした場合、ピクセルクロックに付随させて、サンプリング周波数、第１の自然数、及び第２の自然数が、送信側電子機器から受信側電子機器に送信されるシステムにおいて用いられる受信側電子機器であって、ピクセルクロック又はピクセルクロックの整数倍の周波数を有する信号を第１の自然数の１以上の整数倍の逆数で分周して、第１の信号として出力する第１の分周器と、第１の自然数の一以上の整数倍の値を第２の自然数と同一又は異なる第３の自然数で除算したときの商と余りについて、商の値に対応する周期を第３の自然数から余りを減算した第１の値に対応する回数分第１の信号の周期内に含み、かつ、商の値に１を加えた第２の値に対応する周期を余りに対応する回数分第１の信号の周期内に含むようにした第２の信号を、ピクセルクロックの周期を制御することによって出力する周期制御部とを備え、周期制御部は、余りの和を随時計算し、当該和がしきい値をオーバーフローするときに応じて、第２の信号の周期を制御する。
【００３４】
また、本発明の他の局面は、ビデオデータ及びオーディオデータを送受信するためのシステムであって、ビデオデータの再生に必要なピクセルクロックの周波数をオーディオ参照クロックの周波数で除算したときの有理関係における分子の値を第１の自然数とし、分母の値を第２の自然数とした場合、ピクセルクロックに付随させて、サンプリング周波数、第１の自然数、及び第２の自然数を送信する送信装置と、送信装置から送信されるピクセルクロック、サンプリング周波数、第１の自然数、及び第２の自然数を受信する受信装置とを備え、受信装置は、ピクセルクロック又はピクセルクロックの整数倍の周波数を有する信号を第１の自然数の１以上の整数倍の逆数で分周して、第１の信号として出力する第１の分周器と、第１の自然数の一以上の整数倍の値を第２の自然数と同一又は異なる第３の自然数で除算したときの商と余りについて、商の値に対応する周期を第３の自然数から余りを減算した第１の値に対応する回数分第１の信号の周期内に含み、かつ、商の値に１を加えた第２の値に対応する周期を余りに対応する回数分第１の信号の周期内に含むようにした第２の信号を、ピクセルクロックの周期を制御することによって出力する周期制御部とを備え、周期制御部は、余りの和を随時計算し、当該和がしきい値をオーバーフローするときに応じて、第２の信号の周期を制御する。
【００３５】
また、本発明の他の局面は、ビデオデータの再生に必要なピクセルクロックの周波数をオーディオ参照クロックの周波数で除算したときの有理関係における分子の値を第１の自然数とし、分母の値を第２の自然数とした場合、ピクセルクロックに付随させて、サンプリング周波数、第１の自然数、及び第２の自然数が、送信装置から受信装置に送信されるシステムにおいて用いられる受信装置に含まれる得る半導体回路であって、ピクセルクロック又はピクセルクロックの整数倍の周波数を有する信号を第１の自然数の１以上の整数倍の逆数で分周して、第１の信号として出力する第１の分周器と、第１の自然数の一以上の整数倍の値を第２の自然数と同一又は異なる第３の自然数で除算したときの商と余りについて、商の値に対応する周期を第３の自然数から余りを減算した第１の値に対応する回数分第１の信号の周期内に含み、かつ、商の値に１を加えた第２の値に対応する周期を余りに対応する回数分第１の信号の周期内に含むようにした第２の信号を、ピクセルクロックの周期を制御することによって出力する周期制御部とを備え、周期制御部は、余りの和を随時計算し、当該和がしきい値をオーバーフローするときに応じて、第２の信号の周期を制御する。
【００３６】
また、本発明の他の局面は、ビデオデータの再生に必要なピクセルクロックの周波数をオーディオ参照クロックの周波数で除算したときの有理関係における分子の値を第１の自然数とし、分母の値を第２の自然数とした場合、ピクセルクロックに付随させて、サンプリング周波数、第１の自然数、及び第２の自然数が、送信装置から受信装置に送信されるシステムにおいて用いられる受信装置に含まれる得る半導体回路で用いられるマクロであって、ピクセルクロック又はピクセルクロックの整数倍の周波数を有する信号を第１の自然数の１以上の整数倍の逆数で分周して、第１の信号として出力する第１の分周部と、第１の自然数の一以上の整数倍の値を第２の自然数と同一又は異なる第３の自然数で除算したときの商と余りについて、商の値に対応する周期を第３の自然数から余りを減算した第１の値に対応する回数分第１の信号の周期内に含み、かつ、商の値に１を加えた第２の値に対応する周期を余りに対応する回数分第１の信号の周期内に含むようにした第２の信号を、ピクセルクロックの周期を制御することによって出力する周期制御部とを備え、周期制御部は、余りの和を随時計算し、当該和がしきい値をオーバーフローするときに応じて、第２の信号の周期を制御する。
【００３７】
また、本発明の他の局面は、ビデオデータの再生に必要なピクセルクロックの周波数をオーディオ参照クロックの周波数で除算したときの有理関係における分子の値を第１の自然数とし、分母の値を第２の自然数とした場合、ピクセルクロックに付随させて、サンプリング周波数、第１の自然数、及び第２の自然数が、送信装置から受信装置に送信されるシステムにおいて受信装置側で用いられる所望のオーディオ参照クロックを生成するための方法であって、ピクセルクロック又はピクセルクロックの整数倍の周波数を有する信号を第１の自然数の１以上の整数倍の逆数で分周して、第１の信号として出力し、第１の自然数の一以上の整数倍の値を第２の自然数と同一又は異なる第３の自然数で除算したときの商と余りについて、商の値に対応する周期を第３の自然数から余りを減算した第１の値に対応する回数分第１の信号の周期内に含み、かつ、商の値に１を加えた第２の値に対応する周期を余りに対応する回数分第１の信号の周期内に含むようにした第２の信号を、ピクセルクロックの周期を制御することによって出力し、第２の信号を出力する際、余りの和を随時計算し、当該和がしきい値をオーバーフローするときに応じて、第２の信号の周期を制御する。
【００３８】
また、本発明の他の局面は、クロック信号、第１の自然数、及び第２の自然数が与えられる分周器であって、ピクセルクロック又はピクセルクロックの整数倍の周波数を有する信号を第１の自然数の１以上の整数倍の逆数で分周して、第１の信号として出力する第１の分周器と、第１の自然数の一以上の整数倍の値を第２の自然数と同一又は異なる第３の自然数で除算したときの商と余りについて、商の値に対応する周期を第３の自然数から余りを減算した第１の値に対応する回数分第１の信号の周期内に含み、かつ、商の値に１を加えた第２の値に対応する周期を余りに対応する回数分第１の信号の周期内に含むようにした第２の信号を、ピクセルクロックの周期を制御することによって出力する周期制御部とを備え、周期制御部は、余りの和を随時計算し、当該和がしきい値をオーバーフローするときに応じて、第２の信号の周期を制御する。
【００３９】
また、本発明の他の局面は、ビデオデータの再生に必要なピクセルクロックの周波数をオーディオ参照クロックの周波数で除算したときの有理関係における分子の値を第１の自然数とし、分母の値を第２の自然数とした場合、ピクセルクロックに付随させて、サンプリング周波数、第１の自然数、及び第２の自然数が、送信装置から受信装置に送信されるシステムにおいて用いられるコンピュータ装置上で実行されるプログラムであって、コンピュータ装置に、ピクセルクロック又はピクセルクロックの整数倍の周波数を有する信号を第１の自然数の１以上の整数倍の逆数で分周させ、第１の自然数の一以上の整数倍の値を第２の自然数と同一又は異なる第３の自然数で除算したときの商と余りについて、商の値に対応する周期を第３の自然数から余りを減算した第１の値に対応する回数分分周後の周期内に含ませ、かつ、商の値に１を加えた第２の値に対応する周期を余りに対応する回数分分周後の周期内に含ませるように、ピクセルクロックの周期を制御させ、ピクセルクロックの周期を制御させる際、余りの和を随時計算させ、当該和がしきい値をオーバーフローするときに応じて、ピクセルクロックの周期を制御させる。
【００４０】
本発明は、プログラムカウンタや演算回路、フリップフロップなどを組み合わせてゲートレベルで設計することによって実現されてもよいし、ＶＨＤＬ等のハードウエア記述言語でＲＴＬ記述することによって実現されてもよいし、ステートマシンを使ったシーケンサによって実現されてもよいし、各種プログラミング言語を用いてプログラミングされたプログラムをメモリに格納しておき、マイコンやＤＳＰ、ＣＰＵなどのコンピュータ装置が当該プログラムを読み込んで実現されてもよい。
【発明の効果】
【００４１】
本発明によれば、ピクセルクロックを、第１の自然数又は第１の自然数の倍数を第２の自然数又は第３の自然数で割った値の逆数によって分周することができる。たとえば、第１の自然数をＣＴＳとし、第２の自然数をＮとした場合、ピクセルクロックの周波数は、Ｎ／ＣＴＳ倍に分周される。また、第３の自然数をＮｄｉｖとした場合、ピクセルクロックの周波数は、Ｎｄｉｖ／ＣＴＳ倍に分周される。その他、第１の自然数をＣＴＳ×ａとした場合、ピクセルクロックの周波数は、たとえば、Ｎ／（ＣＴＳ×ａ）倍となる。したがって、従来のように、ピクセルクロックの周波数を１／ＣＴＳ倍することによって、低周波のリファレンス信号を生成する場合に比べて、高いリファレンス周波数を得ることができる。したがって、従来の課題であった、オンチップ化の困難さ、試験の正確性向上、及びオーディオ参照クロックのジッタの問題が解消されることとなる。さらに、本発明では、余りの和を随時計算して、当該和がしきい値をオーバーフローするときに応じて、ピクセルクロックの周期を制御している。したがって、ピクセルクロックが分周されて生じるノイズを高周波にすることができるので、容易に当該高周波を除去することができ、より正確にオーディオ参照クロックを生成することができる。また、上記のような周期を制御する構造は、既存のプログラマブルカウンタや演算回路などを組み合わせることで実現することができ、本発明の受信装置、電子機器、システム、半導体回路、マクロ、及び分周器を低コストに提供することが可能となる。また、コンピュータ装置を動作させるプログラムとして提供することもできる。
【００４２】
また、本発明では、電圧制御発振器の発振周波数が所望周波数の整数倍に設定されているので、分周比を適宜調整可能な第２の分周器を用いることによって、簡単に、所望のオーディオ参照クロックを生成することができる。加えて、電圧制御発振器の発振周波数を所望周波数の公倍数にすることによって、ＰＬＬ回路のロックレンジを狭くすることができる。したがって、ＰＬＬ回路の構成を簡易にすることができる。
【００４３】
また、第３の分周器を用いることによって、リファレンス周波数を少し下げることができる。そのため、ＰＬＬ回路の設計が容易となる。リファレンス周波数が高い程、位相雑音の比が大きくなるので、第３の分周器を設けることによって、位相雑音の比を小さくすることが可能となる。さらに、ＰＬＬ回路に入力されるリファレンス信号の周波数が所望周波数の最大公約数となるように、第３の分周器の分周比の分母を決定すれば、リファレンス周波数のバラツキを抑えることができる。なお、所望周波数が変動する場合、第３の分周器の分周比に関する情報は、所望周波数に関する情報と関連づけてメモリに格納されていて、第３の分周器は、適切な分周比を用いて第２の信号を分周するようにするとよい。
【００４４】
また、ピクセルクロックの周波数が所望周波数の２倍未満であったとしても、所望のオーディオ参照クロックを生成することが可能となる。
【００４５】
本発明のこれらおよび他の目的、特徴、局面、効果は、添付図面と照合して、以下の詳細な説明から一層明らかになるであろう。
【発明を実施するための最良の形態】
【００４６】
本実施形態では、図１９に示したように、ビデオデータ及びオーディオデータが、送信装置からピクセルクロックと共に送信されてくる。また、図２０に示したように、ＣＴＳ及びＮが送信装置から送信されてくる。さらに、送信装置で用いたサンプリング周波数Ｆｓも、送信装置から受信装置に送信される。
【００４７】
本実施形態において、ピクセルクロックの周波数をｆＴＭＤＳ＿ｃｌｏｃｋと表記する。送信装置で用いられたオーディオ参照クロックの周波数をＭＣＬＫ０と表記する。受信装置で要求されている所望のオーディオ参照クロックの周波数をＭＣＬＫ（所望周波数という）と表記する。受信装置は、ＭＣＬＫに関する情報を記憶している。ＭＣＬＫ０とＭＣＬＫとが同一の場合もあれば、異なる場合もある。オーディオ参照クロックの周波数ＭＣＬＫ０及びＭＣＬＫは、サンプリング周波数Ｆｓの整数倍を有している。すなわち、ＭＣＬＫ０＝Ｚ×Ｆｓ、及び、ＭＣＬＫ＝Ｚ×Ｆｓ（Ｚは、整数）となる。なお、典型的には、Ｚは、１２８の倍数である。すなわち、Ｚ＝１２８，２５６，３８４，５１２，…である。その他、Ｚ＝４の場合もある。また、典型的には、サンプリング周波数Ｆｓは、４４．１ｋＨｚの整数倍の系列か、又は、４８．０ｋＨｚの整数倍の系列である。たとえば、Ｆｓ＝４４．１ｋＨｚ，８８．２ｋＨｚ，１７６．４ｋＨｚ、又はＦｓ＝４８．０ｋＨｚ，９６．０ｋＨｚ，１９２．０ｋＨｚ，７６８．０ｋＨｚとなる。その他、Ｆｓ＝３２．０ｋＨｚの場合もある。
【００４８】
ｆＴＭＤＳ＿ｃｌｏｃｋをＭＣＬＫ０で除算した場合、有理関係が成立する。すなわち、ｆＴＭＤＳ＿ｃｌｏｃｋ／ＭＣＬＫ０は、分数表記が可能である。当該分数表記としては、複数のパターンが存在する。当該分数表記のある一つを選び、当該分数表記の分子をＣＴＳとし、分母をＮとする。本実施形態において、ＣＴＳを第１の自然数という。また、Ｎを第２の自然数という。ｆＴＭＤＳ＿ｃｌｏｃｋ及び／又はＭＣＬＫ０は、固定されている場合もあれば、動的に変動する場合もある。そのため、送信側では、オーディオ参照クロックを１／Ｎで分周して得られた中間クロックについて、当該中間クロックの各サイクル間でピクセルクロックを随時計数し、当該計数値をＣＴＳとして算出して、受信側に送信する。したがって、ＣＴＳは、静的であれば、動的に変化する場合もある。ＣＴＳの算出方法から理解できるように、ｆＴＭＤＳ＿ｃｌｏｃｋは、ＣＴＳで割り切れることとなる。なお、このようなＣＴＳ及びＮの送信方法は、一実施形態に過ぎず本発明を限定するものではない。すなわち、本発明の受信装置においては、ＣＴＳ及びＮが何らかの方法で送信側から送られてくればよい。本実施形態におけるシステムでは、ＭＣＬＫ０＝（ｆＴＭＤＳ＿ｃｌｏｃｋ×Ｎ）／ＣＴＳの関係が成立すればよい。受信装置は、ピクセルクロック、ＣＴＳ、Ｎ、及びＦｓ並びに記憶しているＭＣＬＫに関する情報を利用して、オーディオ参照クロックを生成する。上記の前提の下、本発明の実施形態について、具体的に説明する。
【００４９】
（第１の実施形態）
図１は、本発明の第１の実施形態における受信装置１の機能的構成を示すブロック図である。図１において、受信装置１は、第１の分周器１１と、第２の分周器１２と、第３の分周器１３と、周期制御部２１と、ＰＬＬ回路３１と、メモリ５１とを備える。ＰＬＬ回路３１は、第４の分周器１４と、第５の分周器１５と、位相比較器４１と、チャージポンプ４２と、ローパスフィルタ４３と、電圧制御発振器４４とを含む。受信装置１には、送信側から、第１の自然数ＣＴＳ、ピクセルクロック、第２の自然数Ｎ、及びサンプリング周波数Ｆｓが入力される。受信装置１は、第１の自然数ＣＴＳ、ピクセルクロック、第２の自然数Ｎ、及びサンプリング周波数Ｆｓに基づいて、周波数がＭＣＬＫのオーディオ参照クロックを生成する。
【００５０】
まず、受信装置１の動作の概略を説明する。第１の分周器１１は、ピクセルクロックを分周比１／ＣＴＳで分周して、ｆＴＭＤＳ＿ｃｌｏｃｋ／ＣＴＳの周波数を有する第１の信号を出力する。
【００５１】
周期制御部２１は、入力された第１の信号及びピクセルクロックに基づいて、第２の信号を出力する。周期制御部２１は、ピクセルクロックの周期を制御することによって、第２の信号を出力する。第２の信号は、第１の自然数ＣＴＳを第２の自然数Ｎで除算したときの商ＣＴＳｑｕｏと余りＣＴＳｒｅｍについて、商ＣＴＳｑｕｏの値に対応する周期を第２の自然数Ｎから余りＣＴＳｒｅｍを減算した第１の値Ｎ−ＣＴＳｒｅｍに対応する回数分第１の信号の周期内に含み、かつ、商ＣＴＳｑｕｏの値に１を加えた第２の値ＣＴＳｑｕｏ＋１に対応する周期を余りＣＴＳｒｅｍに対応する回数分第１の信号の周期内に含む。周期制御部２１は、商ＣＴＳｑｕｏの値に対応する周期と第２の値ＣＴＳｑｕｏ＋１に対応する周期とが、第１の信号の周期内で拡散するように、第２の信号を出力する。具体的には、周期制御部２１は、余りＣＴＳｒｅｍの和を随時計算して、当該和がしきい値をオーバーフローするときに応じて、第２の値ＣＴＳｑｕｏ＋１に対応する周期を有する信号を出力し、当該和がしきい値をオーバーフローしていない時は、商ＣＴＳｑｕｏの値に対応する周期を有する信号を出力する。第１の分周器１１及び周期制御部２１の機能によって、分周比が１／（ＣＴＳ／Ｎ）の分数分周器１０が、あたかも得られたかのようになる。したがって、周期制御部２１から出力される第２の信号の周波数は、従来の中間クロックの周波数に比べて、高くなる。
【００５２】
第３の分周器１３は、第２の信号を１／ｃで分周して、ＰＬＬ回路３１に入力するリファレンス信号を生成する。ｃは、ＭＣＬＫ０を割り切ることができる値である。ｃは、リファレンス周波数が従来のように低くなり過ぎず、かつＰＬＬ回路３１の設計が容易になる程度の値である。好ましくは、ＰＬＬ回路１３に入力されるリファレンス信号の周波数が所望周波数ＭＣＬＫの最大公約数となるように、ｃが決められているとよい。第３の分周器１３によって、リファレンス周波数が下げられる。
【００５３】
位相比較器４１は、リファレンス信号と第５の分周器１５からの分周クロックとの位相を比較して、チャージポンプ４２に入力する。チャージポンプ４２は、位相比較器４１から出力されるパルス信号を電流に変換する。ローパスフィルタ４３は、チャージポンプ４２からの電流を電圧に変換する。
【００５４】
電圧制御発振器４４は、ローパスフィルタ４３からの電圧を制御電圧として、当該制御電圧に応じた発振周波数を有する発振信号を出力する。電圧制御発振器４４の発振周波数ＶＣＯＣＬＫは、所望周波数ＭＣＬＫの整数倍であり、好ましくは、受信装置側で要求される可能性のある複数のオーディオ参照クロックの周波数ＭＣＬＫの公倍数である。サンプリング周波数Ｆｓは、４４．１ｋＨｚの系列と、４８．０ｋＨｚの系列に分かれ、Ｚは１２８の倍数であるので、電圧制御発振器４４の発振周波数ＶＣＯＣＬＫは、たとえば、５８９．８２４ＭＨｚ及び５４１．９００８ＭＨｚとなる。すなわち、電圧制御発振器４４は、第１の周波数である４４．１ｋＨｚの倍数と第２の周波数である４８．０ｋＨｚの倍数との公倍数を有する周波数を発振することができる。このように、電圧制御発振器４４の発振周波数として、たとえば、５８９．８２４ＭＨｚ及び５４１．９００８ＭＨｚを用いるだけで、想定し得るＭＣＬＫを生成することができる。したがって、ＰＬＬ回路３１のロックレンジを狭くすることができ、迅速に、所望周波数ＭＣＬＫを有するオーディオ参照クロックを生成することができる。
【００５５】
第４の分周器１４は、電圧制御発振器からの出力を分周するプリスケーラである。第４の分周器１４の分周比は、１／Ｎｐｒｅである。ここで、Ｎｐｒｅは、発振周波数ＶＣＯＣＬＫを割り切ることができる値である。発振周波数ＶＣＯＣＬＫをＮｐｒｅで割った値は、ＭＣＬＫ０と等しくなる。なお、上記周波数は例示であって、電圧制御発振器４４は、相異なる第１及び第２の周波数の公倍数を有する周波数を発振することができればよい。その上で、第４の分周器１４の分周比は、第１の周波数の倍数及び第２の周波数の倍数に対応して、予め決められていればよい。
【００５６】
メモリ５１は、Ｆｓ及びＭＣＬＫに関する情報（たとえば、Ｚ）に対応させて、Ｎｐｒｅの値を定義したテーブルを格納している。第４の分周器１４は、送信装置から送られてくるＦｓ及びＭＣＬＫに関する情報（たとえば、Ｚ）に基づいて、メモリ５１に格納されている当該テーブルを参照して、所望のＭＣＬＫに対応したＮｐｒｅを読み出して、分周する。ＭＣＬＫに関する情報は、受信装置１内に記憶されている。ＭＣＬＫに関する情報が第４の分周器１４に伝達される経路は、図１上省略している（以下同様）。
【００５７】
第５の分周器１４は、第３の分周器と同一の分周比１／ｃを有し、第４の分周器１４から出力される信号を分周して、分周クロックを位相比較器４１に入力する。
【００５８】
ＰＬＬ回路３１は、ロックされた信号（第３の信号という）を第２の分周器１２に入力する。第２の分周器１２は、分周比１／Ｎｐｏｓｔｄｉｖを有し、ＰＬＬ回路３１からの出力信号を分周する。Ｎｐｏｓｔｄｉｖは、電圧制御発振器の発振周波数ＶＣＯＣＬＫをＭＣＬＫで割った値である。これにより、第２の分周器１２は、想定し得るＭＣＬＫを有するオーディオ参照クロックを生成することができる。第２の分周器１２の分周比は、４４．１ｋＨｚの倍数及び４８．０ｋＨｚの倍数に対応して、予め決められている。メモリ５１は、Ｆｓ及びＭＣＬＫに関する情報に対応させて、Ｎｐｏｓｔｄｉｖの値を定義したテーブルを格納している。第２の分周器１２は、送信装置から送信されてくるＦｓ及びＭＣＬＫに関する情報（たとえば、Ｚ）に基づいて、メモリ５１に格納されている当該テーブルを参照して、所望のＭＣＬＫに対応したＮｐｓｔｄｉｖを読み出して、Ｍｐｏｓｔｄｉｖの値を切り替えて、分周する。これにより、第２の分周器１２から、所望の周波数ＭＣＬＫを有するオーディオ参照クロックが出力されることとなる。
【００５９】
図２は、第１の分周器１１及び周期制御部２１の詳細な回路構成を示した受信装置１のブロック図である。図２において、図１と同様の部分については、同一の参照符号を付し、説明を省略する。図３は、第１の分周器１１及び周期制御部２１における動作の一例を示すタイミングチャートである。なお、図３において、ラッチなどによって生じる遅延は無視して記載している。以下、図２及び図３を参照しながら、第１の分周器１１及び周期制御部２１の動作について説明する。
【００６０】
図２において、第１の分周器１１は、フリップフロップ１１ａと、アップカウンタ１１ｂとを含む。周期制御部２１は、カウント数出力部２１ａと、プログラマブルカウンタ２１ｂと、フリップフロップ７４ａとを含む。カウント数出力部２１ａは、第１の演算回路６１と、第２の演算回路６２と、第３の演算回路６３と、アップカウンタ６４と、余りラッチ６５と、商ラッチ６６と、マルチプレクサ６７，６８，６９と、除算回路７０と、剰余演算回路７１と、比較回路７２と、比較回路７３と、加算回路７４とを含む。
【００６１】
フリップフロップ１１ａは、ピクセルクロックが立ち上がる瞬間におけるＣＴＳをラッチする。フリップフロップ１１ａから出力されるＣＴＳは、アップカウンタ１１ｂ、第１の演算回路６１、第２の演算回路６２、及び第３の演算回路６３に入力される。アップカウンタ１１ｂは、プログラマブルカウンタであり、ＣＴＳの値に応じてカウント数を調整する。アップカウンタ１１ｂは、ピクセルクロックをＣＴＳだけカウントしたら、リップルキャリーを出力する。図３では、アップカウンタ１１ｂのカウントコードとして、“０”〜“ＣＴＳ−１”が示されている。また、ＣＴＳのカウントによって、アップカンタ１１ｂから、リップルキャリーが出力されていることが示されている。アップカウンタ１１ｂから出力されるＣＴＳがカウントされたリップルキャリーが第１の信号となる。第１の信号は、アップカウンタ１１ｂのロード端子、フリップフロップ１１ａ、フリップフロップ７４ａ、第１の演算回路６１、第２の演算回路６２、第３の演算回路６３、及びアップカウンタ６４に入力される。
【００６２】
フリップフロップ１１ａは、第１の信号のリップルキャリーが立ち上がった瞬間に、ラッチしていたＣＴＳを出力し、次のＮをラッチする。なお、図３に示すタイミングチャートでは、既に、第１の信号のリップルキャリーが立ち上がっており、フリップフロップ１１ａはＣＴＳを出力していたこととしている。ＣＴＳが動的に変化していない場合は、常に同一のＣＴＳがフリップフロップ１１ａから出力されることとなる。逆に、ＣＴＳが動的に変化している場合は、最新のＣＴＳがフリップフロップ１１ａから出力されることとなる。アップカウンタ１１ｂは、第１の信号のリップルキャリーが立ち上がった瞬間に、カウントコードをリセットして、カウントを開始する。したがって、アップカウンタ１１ｂは、最新のＣＴＳに関する第１の信号を出力することとなる。
【００６３】
フリップフロップ７４ａは、ピクセルクロックが立ち上がる瞬間におけるＮをラッチする。フリップフロップ７４ａは、第１の信号のリップルキャリーが立ち上がった瞬間に、ラッチしているＮを出力し、次のＮをラッチする。なお、図３に示すタイミングチャートでは、既に、第１の信号のリップルキャリーが立ち上がっており、フリップフロップ７４ａはＮを出力していたこととしている。Ｎが動的に変化していない場合は、常に同一のＮがフリップフロップ７４ａから出力されることとなる。逆に、Ｎが動的に変化している場合は、最新のＮがフリップフロップ７４ａから出力されることとなる。フリップフロップ７４ａから出力されるＮは、第１の演算回路６１、第２の演算回路６２、第３の演算回路６３、アップカウンタ６４、除算回路７０、剰余演算回路７１、及び比較回路７２に入力される。
【００６４】
第１の演算回路６１は、ピクセルクロックに同期して、ＣＴＳをＮで割ったときの商ＣＴＳｑｕｏを計算してラッチする。第２の演算回路６２は、ピクセルクロックに同期して、ＣＴＳをＮで割ったときの商ＣＴＳｑｕｏに１を加えたＣＴＳｑｕｏ＋１を計算してラッチする。第３の演算回路６３は、ＣＴＳをＮで割ったときの余りＣＴＳｒｅｍを計算してラッチする。第３の演算回路６３の演算結果は、加算器７４に入力される。図３において、ＣＴＳ及び／又はＮが動的に変化しなければ、ＣＴＳｑｕｏ［０］、ＣＴＳｑｕｏ＋１［０］、及びＣＴＳｒｅｍ［０］は、それぞれ、ＣＴＳｑｕｏ［１］、ＣＴＳｑｕｏ＋１［１］、及びＣＴＳｒｅｍ［１］と同一となる。一方、ＣＴＳ及び／又はＮが動的に変化する場合、ＣＴＳｑｕｏ［０］、ＣＴＳｑｕｏ＋１［０］、及びＣＴＳｒｅｍ［０］は、それぞれ、ＣＴＳｑｕｏ［１］、ＣＴＳｑｕｏ＋１［１］、及びＣＴＳｒｅｍ［１］と異なる可能性がある。第１〜第３の演算回路６１〜６３のイネーブル端子には、アップカウンタ１１ｂからの出力が入力されている。したがって、第１〜第３の演算回路６１〜６３は、アップカウンタ１１ｂの出力にリップルキャリーが発生すると、ラッチしていた演算結果を出力し、次のＣＴＳ及びＮを用いて演算して演算結果をラッチする。なお、図３に示すタイミングチャートでは、既に、第１の信号のリップルキャリーが立ち上がっており、第１〜第３の演算回路６１〜６３は、演算結果を出力していたこととしている。
【００６５】
アップカウンタ６４は、プログラマブルカウンタであり、Ｎの値に応じてカウント数を調整する。アップカウンタ６４は、ピクセルクロックをＮだけカウントする。アップカンタ６４は、Ｎのカウントが終了する毎にカウントコードを１ずつ増加させて、当該カウントコードをラッチする。アップカウンタ６４には、プログラマブルカウンタ２１ｂからの出力信号がイネーブル端子に入力されている。アップカウンタ６４は、イネーブル端子にリップルキャリーが入力される毎に、ラッチしているカウントコードを出力し、比較回路７３に入力する。すなわち、図３に示すように、アップカウンタ６４の出力は、プログラマブルカウンタ２１ｂから出力されるリップルキャリーに同期している。アップカンタ６４は、ＬＯＡＤ端子にアップカウンタ１１ｂからのリップルキャリーが入力されると、カウントコードをリセットして、カウントコード“０”を出力し、Ｎのカウントを再開する。なお、図３に示すタイミングチャートでは、既に、第１の信号のリップルキャリーが立ち上がっており、アップカウンタ１１ｂは、カウントを開始しているものとしている。図３に示すように、アップカウンタ１１ｂからのリップルキャリーが入力された段階で、アップカウンタ６４のカウントコードは、“Ｎ−１”になる。なお、第１の実施形態のアーキテクチャを用いる場合、ＣＴＳ＞２Ｎでなければならない。もし、ＣＴＳ≦２Ｎであれば、アップカウンタ６４のイネーブル端子にリップルキャリーが入力されて、次のＮがカウントされるまでの間に、ＬＯＡＤ端子に第１の信号のリップルキャリーが入力されてしまい、アップカウンタ６４の後段に接続された回路の計算が完了しないからである。
【００６６】
比較回路７３は、アップカウンタ６４から出力されるカウントコードの２進表示した全てのビットが０であれば、０を一時記憶する。一方、比較回路７３は、アップカウンタ６４から出力されるカウントコードの２進表示した全てのビットが０でなければ、１を一時記憶する。
【００６７】
除算回路７０は、Ｎの２進ビットを右に１ビットシフトすることによって、Ｎを２で割ったときの値を計算すると共に、Ｎ／２の小数点以下を切り捨てた値を一時記憶する。加算回路７４は、第３の演算回路６３から出力される余りＣＴＳｒｅｍと、余りラッチ６５に一時記憶されている値とを加算して、剰余演算回路７１及び比較回路７３に入力する。剰余演算回路７１は、加算回路７４から入力される値をＮ−１で割ったときの余りを計算し、一時記憶する。比較回路７２は、加算回路７４から入力される値とＮ−１との値を比較して、加算回路７４から入力される値がＮ−１よりも大きければ１を一時記憶し、加算回路７４から入力される値がＮ−１以下であれば０を一時記憶する。
【００６８】
マルチプレクサ６８は、比較回路７３に一時記憶されている値が０の場合、除算回路７０に一時記憶されている値を出力して、余りラッチ６５に入力する。一方、マルチプレクサ６８は、比較回路７３に一時記憶されている値が１の場合、剰余演算回路７１に一時記憶されている値を出力して、余りラッチ６５に入力する。したがって、図３に示すように、余りラッチの値は、アップカウンタ６４の出力カウントコードが０の場合、ｉｎｔ（Ｎ／２）となり、アップカウンタ６４の出力カウントコードが０以外の場合、ｍｏｄ（（余りラッチ＋ＣＴＳｒｅｍ），Ｎ−１）となる。ここで、ｉｎｔ（ｘ）は、ｘの小数点を切り捨てた値を示す。ｍｏｄ（ｘ，ｙ）は、ｘをｙで割ったときの余りを示す。Ｎ−１は、余りラッチ６５に格納される値を決定するためのしきい値となる。ｍｏｄ（（余りラッチ＋ＣＴＳｒｅｍ），Ｎ−１）の計算によって、余りラッチ６５に格納されている値に、余りＣＴＳｒｅｍを加えた値がしきい値Ｎ−１をオーバーフローすると、オーバーフローしただけの値が余りラッチ６５に格納されることとなる。
【００６９】
マルチプレクサ６９は、比較回路７３に一時記憶されている値が０の場合、０を出力し、商ラッチ６６に入力する。一方、マルチプレクサ６９は、比較回路７３に一時記憶されている値が１の場合、比較回路７２に一時記憶されている値を出力して、商ラッチ６６に入力する。したがって、図３に示すように、商ラッチの値は、ｑｕｏｔｉｅｎｔ（（余りラッチ＋ＣＴＳｒｅｍ），Ｎ−１）となる。ここで、ｑｕｏｔｉｅｎｔ（ｘ，ｙ）は、ｘをｙで割ったときの商を示す。したがって、余りラッチ６５の値と余りＣＴＳｒｅｍとの和が、しきい値Ｎ−１をオーバーフローすると、商ラッチ６６の値が１となり、それ以外は０となる。
【００７０】
余りラッチ６５は、ピクセルクロックに同期して動作し、プログラマブルカウンタ２１ｂからのリップルキャリーがイネーブル端子に入力される毎に、一時記憶されている値を出力して、加算回路７４に入力する。商ラッチ６６は、ピクセルクロックに同期して動作し、プログラマブルカウンタ２１ｂからのリップルキャリーがイネーブル端子に入力される毎に、一時記憶されている値を出力して、マルチプレクサ６７に入力する。
【００７１】
マルチプレクサ６７は、商ラッチ６６から入力される値が０であれば、第１の演算回路６１によって演算された商ＣＴＳｑｕｏをカウント数として出力し、商ラッチ６６から入力される値が１であれば、第２の演算回路６２によって演算された商ＣＴＳｑｕｏ＋１をカウント数として出力し、プログラマブルカウンタ２１ｂに入力する。
【００７２】
プログラマブルカウンタ２１ｂは、入力されるカウンタ数に基づいて、ピクセルクロックをカウントする。カウント数がＣＴＳｑｕｏであれば、プログラマブルカウンタ２１ｂは、ＣＴＳｑｕｏ分カウントしたら、ＣＴＳｑｕｏに対応する値の周期を有する信号である第１のリップルキャリー（図３上Ｒｃ１と表記する）を発生させる。カウント数がＣＴＳｑｕｏ＋１であれば、プログラマブルカウンタ２１ｂは、ＣＴＳｑｕｏ＋１分カウントしたら、ＣＴＳｑｕｏ＋１に対応する値の周期を有する信号である第２のリップルキャリー（図３上Ｒｃ２と表記する）を発生させる。プログラマブルカウンタ２１ｂから出力されるリップルキャリーは、第２の信号として、第３の分周器１３に入力される。ＣＴＳ＝ＣＴＳｑｕｏ×Ｎ＋ＣＴＳｒｅｍ＝ＣＴＳｑｕｏ×（Ｎ−ＣＴＳｒｅｍ）＋（ＣＴＳｑｕｏ＋１）×ＣＴＳｒｅｍとなるので、プログラマブルカウンタ２１ｂから出力されるリップルキャリーは、Ｎ個となる。図３から分かるように、アップカウンタ１１ｂの出力である第１の信号の周期内に、ＣＴＳｑｕｏの値に対応する周期がＮ−ＣＴＳｒｅｍ回含まれ、かつ、ＣＴＳｑｕｏ＋１の値に対応する周期がＣＴＳｒｅｍ回含まれることが分かる。
【００７３】
図４は、余りラッチ６５と商ラッチ６６とに格納されている値の変化を模式的に示した図である。図４では、理解を容易にするために、Ｎ＝１２とし、ＣＴＳｒｅｍ＝４としている。アップカウンタ６４の出力カウントコードが０のとき、余りラッチ６５には、ｉｎｔ（Ｎ／２）の値である６が入力される。その後、余りラッチ６５に余りＣＴＳｒｅｍがアップカウンタ６４の出力カウントコードが増加する毎に加算される。たとえば、カウントコードが２のとき、加算後の値が１３となるので、しきい値１１をオーバーフローした３が、余りラッチ６５の値となる。このとき、商ラッチ１１の値は１となる。よって、プログラマブルカウンタ２１ｂのカウント数は、ＣＴＳｑｕｏからＣＴＳｑｕｏ＋１に遷移する。図４に示すように、プログラマブルカウンタ２１ｂのコード値について、ＣＴＳｑｕｏとＣＴＳｑｕｏ＋１とは分散されていることが分かる。これは、余りＣＴＳｒｅｍの和を随時計算して、当該和がしきい値（ここでは、Ｎ−１＝１１）をオーバーフローするのに応じて、プログラマブルカウンタ２１ｂのカウント数を切り替えるようにしているからである。ＣＴＳｑｕｏとＣＴＳｑｕｏ＋１とが分散されることによって、ＣＴＳｑｕｏとＣＴＳｑｕｏ＋１との切り替えによって発生する成分を高周波とすることができ、当該成分をローパスフィルタ４３で容易に除去することが可能となる。
【００７４】
ＣＴＳｑｕｏとＣＴＳｑｕｏ＋１とが分散される現象についてもう少し詳しく説明する。ＣＴＳをＮで除算すると、ＣＴＳ＝ＣＴＳｑｕｏ×Ｎ＋ＣＳＴｒｅｍの関係式が成立する。図５は、ＣＴＳをＮで除算したときの関係式を模式的に示した図である。ＣＴＳのサイクル内で、ＣＴＳｑｕｏに対応する周期を有するリップルキャリーをＮ個出力し、ＣＴＳｒｅｍに対応する周期を有するリップルキャリーをＮ＋１番目に出力すると、リップルキャリーがＮ＋１個出力されることとなる。これでは、分周比１／（ＣＴＳ／Ｎ）で分周したとは言えない。
【００７５】
関係式ＣＴＳ＝ＣＴＳｑｕｏ×Ｎ＋ＣＳＴｒｅｍは、ＣＴＳ＝ＣＴＳｑｕｏ×（Ｎ−ＣＴＳｒｅｍ）＋（ＣＴＳｑｕｏ＋１）×ＣＴＳｒｅｍという関係式に変換することができる。図６は、当該関係式を模式的に示した図である。ＣＴＳｑｕｏに対応する周期を有するリップルキャリーを第１の値Ｎ−ＣＴＳｒｅｍ個出力し、第２の値ＣＴＳｑｕｏ＋１に対応する周期を有するリップルキャリーを余りＣＴＳｒｅｍ個出力すれば、リップルキャリーがＮ個出力されたこととなる。したがって、一応、分周比ＣＴＳ／Ｎで分周したと言える。しかし、第２の値ＣＴＳｑｕｏ＋１に対応する周期を有するリップルキャリーがある期間に固まっていると、リファレンス信号に低周波が乗ることとなり、当該低周波を除去するのが困難となる。したがって、第２の値ＣＴＳｑｕｏ＋１に対応する周期を有するリップルキャリーは、分散されなければならない。そこで、本発明では、余りＣＴＳｒｅｍの和を随時計算して、当該和がしきい値をオーバーフローするときに応じて、第２のリップルキャリーを出力するようにすれば、第２の値ＣＴＳｑｕｏ＋１に対応する周期を有するリップルキャリーは、分散されて出力されることなる。
【００７６】
したがって、カウント数出力部２１ａは、第１の値Ｎ−ＣＴＳｒｅｍに対応する回数分商ＣＴＳｑｕｏの値をカウント数として出力し、余りＣＴＳｒｅｍに対応する回数分第２の値ＣＴＳｑｕｏ＋１をカウント数として出力する。さらに、カウント数出力部２１ａは、余りラッチ６５に余りＣＴＳｒｅｍの値を随時加算し、加算後の値が、しきい値Ｎ−１以上の場合、商ＣＴＳｑｕｏの値をカウント数として出力し、加算後の値が、しきい値Ｎ−１未満の場合、第２の値ＣＴＳｑｕｏ＋１をカウント数として出力する。
【００７７】
図７は、Ｎ＝１３とし、余りを０〜１２に遷移させたときの余りラッチ６５の値を計算した表である。図８は、Ｎ＝１３とし、余りを０〜１２に遷移させたときの商ラッチ６６の値を計算した表である。図８において、ある一つの余りの値に着目して、横に並ぶ商ラッチの値の遷移を見ると、１と０とが分散して表れていることが分かる。たとえば、余り５に着目すれば、余りラッチ６６の値が、０、０、１、０、１、０、１、０、０、１、０、１、０の順に分散して遷移していることが分かる。なお、余りの値が大きければ、０の出現率は少なくなる（たとえば、余りが１２や１１の場合を参照）。しかし、０の出現率は少なくなるが、出現した０は、分散されていることが分かる。逆に、余りの値が大きければ、１の出現率は小さくなる（たとえば、あまりが１や２の場合を参照）。しかし、１の出現率は少なくなるが、出現した１は分散されていることが分かる。このように、余りの和を随時計算して、当該和がしきい値をオーバールローする毎に商ラッチ６６の値を変化させ、商ラッチ６６の値に応じて、リップルキャリーの周期を選択すれば、ＣＴＳｑｕｏとＣＴＳｑｕｏ＋１との切り替えによって発生する成分を高周波とすることができる。
【００７８】
このように、第１の実施形態によれば、ピクセルクロックを分周比１／ＣＴＳではなく、分周比１／（ＣＴＳ／Ｎ）で分周するので、周期制御部２１から出力される信号の周波数を従来に比べて高くすることができる。第１の実施形態では、周期制御部２１から出力された第２の信号は、第３の分周器１３によって、分周比１／ｃで分周されているが、ｃは、ＭＣＬＫ０を割り切ることができる値であり、リファレンス周波数が従来のように低くなり過ぎず、かつＰＬＬ回路３１の設計が容易になる程度の値である。後述の図１６に示すように、たとえば、ｃ＝１６である。したがって、第３の分周器１３から出力されるリファレンス信号の周波数も、従来に比べて高くすることができる。これにより、従来の課題であった、オンチップ化の困難さ、試験の正確性向上、及びオーディオ参照クロックのジッタの問題が解消されることとなる。
【００７９】
さらに、第１の実施形態では、余りの和を随時計算して、当該和がしきい値をオーバーフローするときに応じて、周期が異なるリップルキャリーを発生させて、分周比１／（ＣＴＳ／Ｎ）での分周を実現している。したがって、ピクセルクロックが分周されて生じるノイズを高周波にすることができるので、容易に当該高周波を除去することができ、より正確にオーディオ参照クロックを生成することができる。
【００８０】
また、第１の実施形態では、電圧制御発振器４４の発振周波数ＶＣＯＣＬＫが所望周波数ＭＣＬＫの公倍数に設定されているので、分周比を適宜調整可能な第２の分周器１２を用いることによって、簡単に、所望のオーディオ参照クロックを生成することができる。加えて、電圧制御発振器４４の発振周波数ＶＣＯＣＬＫを所望周波数ＭＣＬＫの公倍数にすることによって、ＰＬＬ回路３１のロックレンジを狭くすることができる。したがって、ＰＬＬ回路３１の構成を簡易にすることができる。
【００８１】
第３の分周器１３によって、リファレンス周波数が下げられている。リファレンス周波数が高い程、位相雑音の比が大きくなるので、第３の分周器１３を設けることによって、位相雑音の比を小さくすることが可能となる。さらに、ＰＬＬ回路１３に入力されるリファレンス信号の周波数が所望周波数ＭＣＬＫの最大公約数となるように、ｃを決定すれば、リファレンス周波数のバラツキを抑えることができる。なお、所望周波数ＭＣＬＫが変動する場合、ｃに関する情報は、ＭＣＬＫに関する情報と関連づけてメモリ５１に格納されていて、第３の分周器１３は、適切なｃを用いて第２の信号を分周するようにしてもよい。
【００８２】
なお、プリスケーラである第４の分周器１４は、第５の分周器１５による動作周波数の制限によって設けられているのであって、本発明においては、必須の構成ではない。
【００８３】
なお、第１の実施形態では、カウント数出力部２１ａは、商ラッチ６６が１の場合にカウント数として第２の値ＣＴＳｑｕｏ＋１を出力し、商ラッチ６６が０の場合にカウント数として商ＣＴＳｑｕｏを出力することとした。しかし、これは、逆であってもよい。すなわち、カウント数出力部２１ａは、商ラッチ６６が０の場合にカウント数として第２の値ＣＴＳｑｕｏ＋１を出力し、商ラッチ６６が１の場合にカウント数として商ＣＴＳｑｕｏを出力することとしてもよい。この場合、マルチプレクサ６７の動作が逆になる以外は、上記第１の実施形態と同様である。この変形により、周期制御部２１は、余りの和がしきい値をオーバーフローするときに応じて、第２の信号の周期を制御すると言える。当該逆の変形は、以下に説明する第２〜第８の実施形態全てにおいても適用可能である。
【００８４】
（第２の実施形態）
第１の実施形態の構成を用いる場合、ＣＴＳ＞２×Ｎでなければならないので、ピクセルクロックの周波数ｆＴＭＤＳ＿ｃｌｏｃｋは、所望周波数ＭＣＬＫの２倍よりも大きくなければならない。すなわち、ｆＴＭＤＳ＿ｃｌｏｃｋ＞２×ＭＣＬＫでなければならない。したがって、ｆＴＭＤＳ＿ｃｌｏｃｋ＝２７．０ＭＨｚで、ＭＣＬＫ＝２４．５７６ＭＨｚの場合、第１の実施形態の構成を用いた場合、適切に、所望のオーディオ参照クロックを生成することができない可能性がある。
【００８５】
図９は、本発明の第２の実施形態に係る受信装置２の機能的構成を示すブロック図である。図９において、第１の実施形態と同様の機能を有する部分については、同一の参照符号を付し、説明を省略する。以下、第１の実施形態と異なる点を中心に説明する。
【００８６】
図９に示すように、受信装置２は、分数分周器１０ａと、第３の分周器１３ａとを備える。分数分周器１０ａは、周期制御部２１ｃを含む。分数分周器１０ａは、分周比１／（ＣＴＳ／（Ｎ／Ｙ））で分周する。第３の分周器１３ａは、周期制御部２１ｃから出力される信号を分周比Ｙ／ｃで分周する。これら以外は、第１の実施形態と同様である。Ｙは、Ｎ及びｃを割り切ることができる自然数である。
【００８７】
周期制御部２１ｃの動作説明に、図２を援用する。第１〜３の演算回路６１〜６３及びアップカウンタ６４には、Ｎ／Ｙの値が入力される。Ｎ／Ｙが第３の自然数となる。第１の演算回路６１は、ＣＴＳ／（Ｎ／Ｙ）の商ＣＴＳｑｕｏを出力する。第２の演算回路６２は、ＣＴＳ／（Ｎ／Ｙ）の商ＣＴＳｑｕｏに１を加えたＣＴＳｑｕｏ＋１を出力する。第３の演算回路６３は、ＣＴＳ／（Ｎ／Ｙ）の余りＣＴＳｒｅｍを出力する。アップカウンタ６４は、ピクセルクロックを分周比１／（Ｎ／Ｙ）で分周する。プログラムカウンタ２１ｂは、第１の信号の周期内で、（Ｎ／Ｙ）個のリップルキャリーを出力し、第３の分周器１３ａに入力する。すなわち、周期制御部２１ｃは、ピクセルクロックを、第２の自然数Ｎを割り切ることができる値Ｙで割った第３の自然数Ｎ／Ｙで、第１の自然数ＣＴＳを割ったＣＴＳ／（Ｎ／Ｙ）の逆数で分周し、ピクセルクロックが分周されたタイミングに同期して、第２の信号を出力する。図９において、ＭＣＬＫ０＝ｆＴＭＤＳ＿ｃｌｏｃｋ／（ＣＴＳ／（Ｎ／Ｙ））×（Ｙ／ｃ）／（１／ｃ）であるので、通分して、ＭＣＬＫ０＝ｆＴＭＤＳ＿ｃｌｏｃｋ×Ｎ／ＣＴＳとなり、定義通りとなる。ここで、Ｎ／Ｙを第３の自然数Ｎｙとすると、ＣＴＳ≦２×Ｎであったとしても、ＣＴＳ＞２×ＮｙとなるＹを選択することができる。
【００８８】
よって、第２の実施形態に係る受信装置２を用いれば、ｆＴＭＤＳ＿ｃｌｏｃｋ＞２×ＭＣＬＫであったとしても、ｆＴＭＤＳ＿ｃｌｏｃｋとＭＣＬＫ０との条件緩和に役立ち、所望のオーディオ参照クロックを生成することが可能となる。
【００８９】
なお、第２の実施形態の変形は、以下で説明する第３〜第８の実施形態全てに適用することができる。
【００９０】
（第３の実施形態）
図１０は、本発明の第３の実施形態に係る受信装置３の機能的構成を示すブロック図である。図１０において、第１の実施形態と同様の機能を有する部分については、同一の参照符号を付し、説明を省略する。以下、第１の実施形態と異なる点を中心に説明する。
【００９１】
図１０に示すように、受信装置３は、分数分周器１０ｂと、ＰＬＬ回路３１ａと、メモリ５１ａとを備える。分数分周器１０ｂは、周期制御部２１ｄを含む。ＰＬＬ回路３１ａは、第７の分周器１７を含む。メモリ５１ａは、Ｎを割り切ることができる第３の自然数Ｎｄｉｖを、ＭＣＬＫに対応させて記憶している。周期制御部２１ｄ及び第７の分周器１７は、所望のＭＣＬＫに対応するＮｄｉｖをメモリ５１ａから読み出す。Ｎｄｉｖは、Ｎを割り切ることができる値であるので、第７の分周器１７は、分数分周器である必要はなく、通常のプログラマブルカウンタでよい。
【００９２】
周期制御部２１ｄは、Ｎｄｉｖを用いて、演算を行う。第１の実施形態との相違点を図２を用いて説明する。まず、フリップフロップ７４ａの後段に、ＮをＮｄｉｖで割ったときの商Ｎ／Ｎｄｉｖを演算して一時記憶する回路が配置される。第１〜第３の演算回路６１〜６３、アップカウンタ６４、除算回路７０、剰余演算回路７１、及び比較回路７２には、Ｎ／Ｎｄｉｖが入力される。第１〜第３の演算回路６１〜６３、アップカウンタ６４、除算回路７０、剰余演算回路７１、及び比較回路７２は、それぞれ、Ｎに変わって、Ｎ／Ｎｄｉｖを用いた演算を行う。したがって、周期制御部２１ｄは、第１の自然数ＣＴＳを第２の自然数Ｎを割り切る第３の自然数Ｎｄｉｖで除算したときの商ＣＴＳｑｕｏと余りＣＴＳｒｅｍについて、商ＣＴＳｑｕｏの値に対応する周期を第３の自然数Ｎｄｉｖから余りＣＴＳｒｅｍを減算した第１の値Ｎｄｉｖ−ＣＴＳｒｅｍに対応する回数分第１の信号の周期内に含み、かつ、商ＣＴＳｑｕｏの値に１を加えた第２の値ＣＴＳｑｕｏ＋１に対応する周期を余りＣＴＳｒｅｍに対応する回数分第１の信号の周期内に含む第２の信号を出力することとなる。
【００９３】
このように、第２の自然数Ｎとは異なる第３の自然数Ｎｄｉｖを用いてもよい。周期制御部２１ｄから出力されるリファレンス信号の周波数は、従来に比べて高くなっているので、第３の実施形態において、第１の実施形態と同様の効果が得られる。
【００９４】
なお、特許請求の範囲上の第３の自然数は、第２の自然数と同一である場合も含む用語として使用している。
【００９５】
（第４の実施形態）
図１１は、本発明の第４の実施形態に係る受信装置４の機能的構成を示すブロック図である。図１１において、第１の実施形態と同様の機能を有する部分については、同一の参照符号を付し、説明を省略する。以下、第１の実施形態と異なる点を中心に説明する。
【００９６】
図１１に示すように、第４の実施形態では、第１の実施形態と異なり、第３の分周器１３と、第５の分周器１５とが省略されている。周期制御部２１から出力される第２の信号は、直接、リファレンス信号となって、ＰＬＬ回路３１ｂに入力される。リファレンス周波数は、ＭＣＬＫ０となる。第４の分周器１４で用いられる分周比は、ＭＣＬＫ０を得ることができるように設定されている。これにより、ＰＬＬ回路３１ｂは、周波数がＶＣＯＣＬＫの信号を出力することができる。第１の実施形態と同様に、第２の分周器１２を用いて、所望周波数ＭＣＬＫを有するオーディオ参照クロックが生成される。
【００９７】
このように、第４の実施形態においても、周期制御部２１から出力されるリファレンス信号の周波数は、従来に比べて高くなっているので、第４の実施形態において、第１の実施形態と同様の効果が得られる。
【００９８】
（第５の実施形態）
図１２は、本発明の第５の実施形態に係る受信装置５の機能的構成を示すブロック図である。図１２において、第１の実施形態と同様の機能を有する部分については、同一の参照符号を付し、説明を省略する。以下、第１の実施形態と異なる点を中心に説明する。
【００９９】
図１２に示すように、第５の実施形態では、第４の実施形態と異なり、第１の分周器１１ｃは、分周比１／（ＣＴＳ×ａ）でピクセルクロックを分周している。ａは、ＭＣＬＫ０を割り切ることができる整数である。分数分周器１０ｃは、ピクセルクロックを分周比１／（（ＣＴＳ×ａ）／Ｎ）で分周しているととらえることができる。第８の分周器１８は、第４の分周器１４から出力される信号（周波数がＭＣＬＫ０）を分周比１／ａで分周している。これにより、ＰＬＬ回路３１ｃは、周波数がＶＣＯＣＬＫの信号を出力することができる。第１の実施形態と同様に、第２の分周器１２を用いて、所望周波数ＭＣＬＫを有するオーディオ参照クロックが生成される。
【０１００】
このように、第５の実施形態においても、周期制御部２１から出力されるリファレンス信号の周波数は、従来に比べて高くなっているので、第５の実施形態において、第１の実施形態と同様の効果が得られる。
【０１０１】
（第６の実施形態）
図１３は、本発明の第６の実施形態に係る受信装置６の機能的構成を示すブロック図である。図１３において、第１及び第５の実施形態と同様の機能を有する部分については、同一の参照符号を付し、説明を省略する。以下、第１及び第５の実施形態と異なる点を中心に説明する。
【０１０２】
ＰＬＬ回路３１ｄは、第９の分周器１９を含む。第５の実施形態と異なり、ＰＬＬ回路３１ｄは、第４の分周器１４を含まない。第９の分周器１９は、電圧制御発振器４４から出力される信号を分周比１／ｂで分周している。ｂは、ＶＣＯＣＫＬを割り切ることができる値で、ａの倍数である。これにより、ＰＬＬ回路３１ｄは、周波数がＶＣＯＣＬＫの信号を出力することができる。第１の実施形態と同様に、第２の分周器１２を用いて、所望周波数ＭＣＬＫを有するオーディオ参照クロックが生成される。
【０１０３】
このように、第６の実施形態においても、周期制御部２１から出力されるリファレンス信号の周波数は、従来に比べて高くなっているので、第６の実施形態において、第１の実施形態と同様の効果が得られる。
【０１０４】
（第７の実施形態）
図１４は、本発明の第７の実施形態に係る受信装置７の機能的構成を示すブロック図である。図１４において、第１の実施形態と同様の機能を有する部分については、同一の参照符号を付し、説明を省略する。以下、第１の実施形態と異なる点を中心に説明する。
【０１０５】
第１の実施形態と異なり、ＰＬＬ回路３１ｅは、第４の分周器１４及び第５の分周器１５を含まない。電圧制御発振器４４からの出力は、そのまま位相比較器に入力される。このようにしても、ＰＬＬ回路３１ｅは、周波数をＶＣＯＣＬＫにロックすることができる。
【０１０６】
（第８の実施形態）
図１５は、本発明の第８の実施形態に係る受信装置８の機能的構成を示すブロック図である。図１５において、第１の実施形態と同様の機能を有する部分については、同一の参照符号を付し、説明を省略する。以下、第１の実施形態と異なる点を中心に説明する。
【０１０７】
第１０の分周器１１０は、電圧制御発振器４４から出力される信号を、分周比１／ｄで分周して、フィードバックさせる。ｄは、ＶＣＯＣＬＫを割り切ることができる値である。このようにしても、ＰＬＬ回路３１ｆは、周波数をＶＣＯＣＬＫにロックすることができる。第１の実施形態と同様に、第２の分周器１２を用いて、所望周波数ＭＣＬＫを有するオーディオ参照クロックが生成される。
【０１０８】
このように、第８の実施形態においても、第３の分周器１３から出力されるリファレンス信号の周波数は、従来に比べて高くなっているので、第８の実施形態において、第１の実施形態と同様の効果が得られる。
【０１０９】
なお、上記実施形態における受信装置は、受信側電子機器の中に組み込まれていても良い。また、上記実施形態における受信装置は、ビデオデータ及びオーディオデータを送受信するためのシステムの中に組み込まれていても良い。また、上記実施形態における受信装置は、あらゆる周知の手段を用いて半導体回路として提供されても良い。また、上記実施形態における受信装置は、半導体設計の際に使用されるマクロとして提供されてもよい。また、上記実施形態における受信装置で用いられるオーディオ参照クロックの生成方法は、上記システムの中で、ハードウエア的手段及び／又はソフトウエア的手段によって、実行され得る。また、上記実施形態で用いられた周期制御部を含む装置自体は、余りの和を随時計算し、当該和がしきい値をオーバーフローするときに応じて、第１又は第２のリップルキャリーのいずれか一方を出力することができる分周器としても提供可能である。
【０１１０】
なお、本発明は、プログラムカウンタや演算回路、フリップフロップなどを組み合わせてゲートレベルで設計することによって実現されてもよいし、ＶＨＤＬ等のハードウエア記述言語でＲＴＬ記述することによって実現されてもよいし、ステートマシンを使ったシーケンサによって実現されてもよいし、各種プログラミング言語を用いてプログラミングされたプログラムをメモリに格納しておき、マイコンやＤＳＰ、ＣＰＵなどのコンピュータ装置が当該プログラムを読み込んで実現されてもよい。
【０１１１】
なお、上記全ての実施形態において、受信装置内にＰＬＬ回路を設けることとしたが、周期制御部から出力される信号の周波数がＭＣＬＫ０を有している場合もあり、ジッタ特性を問わないのであれば、周期制御部から出力される信号を使用することができるので、本発明において、ＰＬＬ回路は、必須の構成ではない。また、周波数制御部から出力される信号の周波数がＭＣＬＫ０でなかったとしても、周期制御部から出力される信号を使用することができる場合もあるので、やはり、この場合においても、ＰＬＬ回路は、必須の構成ではない。
【０１１２】
なお、上記全ての実施形態において、第１の分周器に入力される信号はピクセルクロックであるとした。しかし、ＭＣＬＫ０＝（ｆＴＭＤＳ＿ｃｌｏｃｋ×Ｎ）／ＣＴＳの関係が成立しているので、ピクセルクロックの整数倍の周波数を有する信号が第１の分周器に入力されたとしても、上記全ての実施形態の受信装置は、上記で説明した動作に準じて動作し、所望の周波数を有するオーディオ参照クロックを出力することができる。たとえば、図３を参照した場合、ピクセルクロックの周波数が整数倍になったとしても、アップカウンタ１１ｂの出力は、ＣＴＳをカウントできる。したがって、ピクセルクロックの整数倍の周波数を有する信号が第１の分周器に入力されたとしても、受信装置は、適切に動作することが分かる。
【０１１３】
（数値例）
図１６は、第１〜第８の実施形態における受信装置１〜８で用いられた数値の一例を示す表である。図１７及び図１８は、サンプリング周波数Ｆｓ及び整数Ｚ（すなわち、ＭＣＬＫ）に対して、如何なるＮｐｏｓｔｄｉｖが用いられるかを示した表である。図１７は、４８．０ｋＨｚ系列のＮｐｏｓｔｄｉｖを示す。図１８は、４４．１ｋＨｚ系列のＮｐｏｓｔｄｉｖを示す。図１６〜図１８に示すように、各実施形態において、適切な分周比を用いれば、ＶＣＯＣＬＫを５８９．８２４ＭＨｚ又は５４１．９００８ＭＨｚにすることによって、想定し得るＭＣＬＫを生成することができる受信装置が提供されることが分かる。
【０１１４】
以上、本発明を詳細に説明してきたが、前述の説明はあらゆる点において本発明の例示にすぎず、その範囲を限定しようとするものではない。本発明の範囲を逸脱することなく種々の改良や変形を行うことができることは言うまでもない。
【産業上の利用可能性】
【０１１５】
本発明によれば、オーディオ参照クロックを生成することができる受信装置が提供され、産業上利用可能である。
【図面の簡単な説明】
【０１１６】
【図１】本発明の第１の実施形態における受信装置１の機能的構成を示すブロック図
【図２】第１の分周器１１及び周期制御部２１の詳細な回路構成を示した受信装置１のブロック図
【図３】第１の分周器１１及び周期制御部２１における動作の一例を示すタイミングチャート
【図４】余りラッチ６５と商ラッチ６６とに格納されている値の変化を模式的に示した図
【図５】ＣＴＳをＮで除算したときの関係式を模式的に示した図
【図６】関係式を模式的に示した図
【図７】Ｎ＝１３とし、余りを０〜１２に遷移させたときの余りラッチ６５の値を計算した表
【図８】Ｎ＝１３とし、余りを０〜１２に遷移させたときの商ラッチ６６の値を計算した表
【図９】本発明の第２の実施形態に係る受信装置２の機能的構成を示すブロック図
【図１０】本発明の第３の実施形態に係る受信装置３の機能的構成を示すブロック図
【図１１】本発明の第４の実施形態に係る受信装置４の機能的構成を示すブロック図
【図１２】本発明の第５の実施形態に係る受信装置５の機能的構成を示すブロック図
【図１３】本発明の第６の実施形態に係る受信装置６の機能的構成を示すブロック図
【図１４】本発明の第７の実施形態に係る受信装置７の機能的構成を示すブロック図
【図１５】本発明の第８の実施形態に係る受信装置８の機能的構成を示すブロック図
【図１６】第１〜第８の実施形態における受信装置１〜８で用いられた数値の一例を示す表
【図１７】サンプリング周波数Ｆｓ及び整数Ｚに対して、如何なるＮｐｏｓｔｄｉｖが用いられるかを示した表
【図１８】サンプリング周波数Ｆｓ及び整数Ｚに対して、如何なるＮｐｏｓｔｄｉｖが用いられるかを示した表
【図１９】送信側電子機器９００から受信側電子機器９０３にデータが送信されるときの一般的なシステム概念を示すブロック図
【図２０】ＨＤＭＩ規格で用いられるシステムの内、オーディオデータを再生するために必要なオーディオ参照クロックを生成するための構成を示すブロック図
【図２１】受信装置９０４における逓倍器９１３の詳細な機能的構成を示すブロック図
【符号の説明】
【０１１７】
１，２，３，４，５，６，７，８ 受信装置
１１，１１ｃ 第１の分周器
１１ａ フリップフロップ
１１ｂ アップカウンタ
１２ 第２の分周器
１３ 第３の分周器
１３ａ 第３の分周器
１４ 第４の分周器
１５ 第５の分周器
１７ 第７の分周器
１８ 第８の分周器
１９ 第９の分周器
１１０ 第１０の分周器
１０ａ，１０ｂ，１０ｃ 分数分周器
２１，２１ｃ，２１ｄ 周期制御部
２１ａ カウント数出力部
２１ｂ プログラマブルカウンタ
３１，３１ａ，３１ｃ，３１ｅ，３１ｄ，３１ｆ ＰＬＬ回路
４１ 位相比較器
４２ チャージポンプ
４３ ローパスフィルタ
４４ 電圧制御発振器
５１，５１ａ メモリ
６１ 第１の演算回路
６２ 第２の演算回路
６３ 第３の演算回路
６４ アップカウンタ
６５ 余りラッチ
６６ 商ラッチ
６７，６８，６９ マルチプレクサ
７０ 除算回路
７１ 剰余演算回路
７２，７３比較回路
７４ 加算回路
７４ａ フリップフロップ
【特許請求の範囲】
【請求項１】
ビデオデータの再生に必要なピクセルクロックの周波数をオーディオ参照クロックの周波数で除算したときの有理関係における分子の値を第１の自然数とし、分母の値を第２の自然数とした場合、前記ピクセルクロックに付随させて、サンプリング周波数、前記第１の自然数、及び前記第２の自然数が、送信装置から受信装置に送信されるシステムにおいて用いられる受信装置であって、
前記ピクセルクロック又は前記ピクセルクロックの整数倍の周波数を有する信号を前記第１の自然数の１以上の整数倍の逆数で分周して、第１の信号として出力する第１の分周器と、
前記第１の自然数の一以上の整数倍の値を前記第２の自然数と同一又は異なる第３の自然数で除算したときの商と余りについて、前記商の値に対応する周期を前記第３の自然数から前記余りを減算した第１の値に対応する回数分前記第１の信号の周期内に含み、かつ、前記商の値に１を加えた第２の値に対応する周期を前記余りに対応する回数分前記第１の信号の周期内に含むようにした第２の信号を、前記ピクセルクロックの周期を制御することによって出力する周期制御部とを備え、
前記周期制御部は、前記余りの和を随時計算し、当該和がしきい値をオーバーフローするときに応じて、前記第２の信号の周期を制御することを特徴とする、受信装置。
【請求項２】
前記周期制御部は、
前記第１の値に対応する回数分、前記商の値をカウント数として出力し、前記余りに対応する回数分、前記第２の値をカウント数として出力するカウント数出力部と、
前記カウント数出力部が出力した前記カウント数をカウントして、前記ピクセルクロックの周期を制御するプログラマブルカウンタとを含む、請求項１に記載の受信装置。
【請求項３】
前記カウント数出力部は、
ラッチに前記余りの値を順次加算し、
加算後の値が、前記しきい値以上の場合、前記商の値をカウント数として出力し、
加算後の値が、前記しきい値未満の場合、前記第２の値をカウント数として出力することを特徴とする、請求項２に記載の受信装置。
【請求項４】
前記カウント数出力部は、
前記商を計算する第１の演算回路と、
前記第２の値を計算する第２の演算回路と、
前記余りを計算する第３の演算回路と、
前記第１の分周器から出力される前記第１の信号のリップルキャリー間で、前記第３の自然数を繰り返しカウントするカウンタと、
余りラッチと、
商ラッチと、
前記商ラッチの値に応じて、前記第１又は第２の演算回路による出力を選択して、前記カウント数として出力するマルチプレクサとを含み、
前記余りラッチは、
前記カウンタによって最初に前記第３の自然数がカウントされたとき、前記第３の自然数を２で割ったときの値の小数点以下を切り捨てた値を保持し、
前記カウンタによって最初に前記第３の自然数がカウントされたとき以外の場合、前記余りラッチに保持されている値に前記第３の演算回路で演算された前記余りを加算した値に対して、前記しきい値を引いた値を除算したときの余りを保持し、
前記商ラッチは、
前記余りラッチに保持されている値に前記第３の演算回路で演算された前記余りを加算した値に対して、前記しきい値を除算したときの商を保持し、
前記マルチプレクサは、前記商ラッチに保持されている値が１のとき、前記第２の演算回路の出力を選択し、前記商ラッチに保持されている値が１以外のとき、前記第１の演算回路の出力を選択することを特徴とする、請求項３に記載の受信装置。
【請求項５】
前記カウント数出力部は、
ラッチに前記余りの値を加算し、
加算後の値が、前記しきい値以上の場合、前記第２の値をカウント数として出力し、
加算後の値が、前記しきい値未満の場合、前記商の値をカウント数として出力することを特徴とする、請求項２に記載の受信装置。
【請求項６】
前記カウント数出力部は、
前記商を計算する第１の演算回路と、
前記第２の値を計算する第２の演算回路と、
前記余りを計算する第３の演算回路と、
前記第１の分周器から出力される前記第１の信号のリップルキャリー間で、前記第３の自然数を繰り返しカウントするカウンタと、
余りラッチと、
商ラッチと、
前記商ラッチの値に応じて、前記第１又は第２の演算回路による出力を選択して、前記カウント数として出力するマルチプレクサとを含み、
前記余りラッチは、
前記カウンタによって最初に前記第３の自然数がカウントされたとき、前記第３の自然数を２で割ったときの値の小数点以下を切り捨てた値を保持し、
前記カウンタによって最初に前記第３の自然数がカウントされたとき以外の場合、前記余りラッチに保持されている値に前記第３の演算回路で演算された前記余りを加算した値に対して、前記しきい値を引いた値を除算したときの余りを保持し、
前記商ラッチは、
前記余りラッチに保持されている値に前記第３の演算回路で演算された前記余りを加算した値に対して、前記しきい値を除算したときの商を保持し、
前記マルチプレクサは、前記商ラッチに保持されている値が１のとき、前記第１の演算回路の出力を選択し、前記商ラッチに保持されている値が１以外のとき、前記第２の演算回路の出力を選択することを特徴とする、請求項５に記載の受信装置。
【請求項７】
前記周期制御部から出力される前記第２の信号によって得られるリファレンス信号に基づいて、所望の周波数にロックされた信号を出力するＰＬＬ回路をさらに備え、
前記ＰＬＬ回路は、前記サンプリング周波数を整数倍した所望周波数の整数倍の周波数を発振する電圧制御発振器を含み、
前記ＰＬＬ回路の後段に、前記ＰＬＬ回路から出力される第３の信号を分周して、前記所望周波数の信号を出力する第２の分周器をさらに備える、請求項１〜６のいずれかに記載の受信装置。
【請求項８】
前記電圧制御発振器は、複数の前記所望周波数の公倍数を有する周波数を発振し、
前記第２の分周器は、前記所望周波数に応じて、分周比を切り替えることを特徴とする、請求項７に記載の受信装置。
【請求項９】
前記電圧制御発振器は、相異なる第１及び第２の周波数の公倍数を有する周波数を発振することができ、
前記分周比は、前記第１の周波数の倍数及び前記第２の周波数の倍数に対応して、予め決められていることを特徴とする、請求項８に記載の受信装置。
【請求項１０】
前記第３の自然数は、前記第２の自然数と同一であり、
前記第１の分周器は、前記送信クロックを前記第１の自然数の逆数で分周することを特徴とする、請求項７に記載の受信装置。
【請求項１１】
前記周期制御部から出力される前記第２の信号を分周して、前記リファレンス信号として出力する第３の分周器をさらに備える、請求項１０に記載の受信装置。
【請求項１２】
前記ＰＬＬ回路は、
前記電圧制御発振器から出力される信号を分周する第４の分周器と、
前記第４の分周器から出力される信号を、前記第３の分周器の分周比と同一の分周比によって分周してフィードバックさせる第５の分周器とを含む、請求項１１に記載の受信装置。
【請求項１３】
前記第１の分周器は、前記ピクセルクロックを前記第１の自然数の逆数で分周し、
前記周期制御部は、前記ピクセルクロックを、前記第２の自然数を割り切ることができる値で割った値で、前記第１の自然数を割った値の逆数で分周し、前記ピクセルクロックが分周されたタイミングに同期して、前記第２の信号を出力することを特徴とする、請求項７に記載の受信装置。
【請求項１４】
前記第３の自然数は、前記第２の自然数を割り切ることができる値であり、
前記第１の分周器は、前記送信クロックを前記第１の自然数の逆数で分周し、
前記周期制御部から出力される前記第２の信号が、前記ＰＬＬ回路に入力されるリファレンス信号となり、
前記ＰＬＬ回路は、
前記電圧制御発振器から出力される信号を分周する第４の分周器と、
前記第４の分周器から出力される信号を、前記第２の自然数を前記第３の自然数で除算したときの商の逆数によって分周してフィードバックさせる第７の分周器とを含む、請求項７に記載の受信装置。
【請求項１５】
前記第３の自然数は、前記第２の自然数と同一であり、
前記周期制御部から出力される前記第２の信号が、前記ＰＬＬ回路に入力されるリファレンス信号となり、
前記ＰＬＬ回路は、前記電圧制御発振器から出力される信号を分周してフィードバックさせる第４の分周回路を含む、請求項７に記載の受信装置。
【請求項１６】
前記第３の自然数は、前記第２の自然数と同一であり、
前記周期制御部から出力される前記第２の信号が、前記ＰＬＬ回路に入力されるリファレンス信号となり、
前記第１の分周器は、前記第１の自然数をａ（ａは２以上の整数）倍した数の逆数で前記ピクセルクロックを分周し、
前記ＰＬＬ回路は、
前記電圧制御発振器から出力される信号を分周する第４の分周器と、
前記第４の分周器から出力される信号を、１／ａで分周してフィードバックさせる第８の分周器とを含む、請求項７に記載の受信装置。
【請求項１７】
前記第３の自然数は、前記第２の自然数と同一であり、
前記周期制御部から出力される前記第２の信号が、前記ＰＬＬ回路に入力されるリファレンス信号となり、
前記第１の分周器は、前記第１の自然数をａ（ａは２以上の整数倍）した数の逆数で前記ピクセルクロックを分周し、
前記ＰＬＬ回路は、
前記電圧制御発振器から出力される信号を、１／ｂ（ｂは、ａの倍数）で分周してフィードバックさせる第９の分周器とを含む、請求項７に記載の受信装置。
【請求項１８】
前記第３の自然数は、前記第２の自然数と同一であり、
前記ＰＬＬ回路は、前記電圧制御発振器から出力される信号をフィードバックさせて、発振周波数をロックすることを特徴とする、請求項７に記載の受信装置。
【請求項１９】
前記第３の自然数は、前記第２の自然数と同一であり、
前記ＰＬＬ回路は、前記電圧制御発振器から出力される信号を、１／ｄで分周してフィードバックさせる第１０の分周器とを含むことを特徴とする、請求項７に記載の受信装置。
【請求項２０】
ビデオデータの再生に必要なピクセルクロックの周波数をオーディオ参照クロックの周波数で除算したときの有理関係における分子の値を第１の自然数とし、分母の値を第２の自然数とした場合、前記ピクセルクロックに付随させて、サンプリング周波数、前記第１の自然数、及び前記第２の自然数が、送信側電子機器から受信側電子機器に送信されるシステムにおいて用いられる受信側電子機器であって、
前記ピクセルクロック又は前記ピクセルクロックの整数倍の周波数を有する信号を前記第１の自然数の１以上の整数倍の逆数で分周して、第１の信号として出力する第１の分周器と、
前記第１の自然数の一以上の整数倍の値を前記第２の自然数と同一又は異なる第３の自然数で除算したときの商と余りについて、前記商の値に対応する周期を前記第３の自然数から前記余りを減算した第１の値に対応する回数分前記第１の信号の周期内に含み、かつ、前記商の値に１を加えた第２の値に対応する周期を前記余りに対応する回数分前記第１の信号の周期内に含むようにした第２の信号を、前記ピクセルクロックの周期を制御することによって出力する周期制御部とを備え、
前記周期制御部は、前記余りの和を随時計算し、当該和がしきい値をオーバーフローするときに応じて、前記第２の信号の周期を制御することを特徴とする、受信側電子機器。
【請求項２１】
ビデオデータ及びオーディオデータを送受信するためのシステムであって、
前記ビデオデータの再生に必要なピクセルクロックの周波数をオーディオ参照クロックの周波数で除算したときの有理関係における分子の値を第１の自然数とし、分母の値を第２の自然数とした場合、前記ピクセルクロックに付随させて、サンプリング周波数、前記第１の自然数、及び前記第２の自然数を送信する送信装置と、
前記送信装置から送信される前記ピクセルクロック、前記サンプリング周波数、前記第１の自然数、及び前記第２の自然数を受信する受信装置とを備え、
前記受信装置は、
前記ピクセルクロック又は前記ピクセルクロックの整数倍の周波数を有する信号を前記第１の自然数の１以上の整数倍の逆数で分周して、第１の信号として出力する第１の分周器と、
前記第１の自然数の一以上の整数倍の値を前記第２の自然数と同一又は異なる第３の自然数で除算したときの商と余りについて、前記商の値に対応する周期を前記第３の自然数から前記余りを減算した第１の値に対応する回数分前記第１の信号の周期内に含み、かつ、前記商の値に１を加えた第２の値に対応する周期を前記余りに対応する回数分前記第１の信号の周期内に含むようにした第２の信号を、前記ピクセルクロックの周期を制御することによって出力する周期制御部とを備え、
前記周期制御部は、前記余りの和を随時計算し、当該和がしきい値をオーバーフローするときに応じて、前記第２の信号の周期を制御することを特徴とする、システム。
【請求項２２】
ビデオデータの再生に必要なピクセルクロックの周波数をオーディオ参照クロックの周波数で除算したときの有理関係における分子の値を第１の自然数とし、分母の値を第２の自然数とした場合、前記ピクセルクロックに付随させて、サンプリング周波数、前記第１の自然数、及び前記第２の自然数が、送信装置から受信装置に送信されるシステムにおいて用いられる前記受信装置に含まれる得る半導体回路であって、
前記ピクセルクロック又は前記ピクセルクロックの整数倍の周波数を有する信号を前記第１の自然数の１以上の整数倍の逆数で分周して、第１の信号として出力する第１の分周器と、
前記第１の自然数の一以上の整数倍の値を前記第２の自然数と同一又は異なる第３の自然数で除算したときの商と余りについて、前記商の値に対応する周期を前記第３の自然数から前記余りを減算した第１の値に対応する回数分前記第１の信号の周期内に含み、かつ、前記商の値に１を加えた第２の値に対応する周期を前記余りに対応する回数分前記第１の信号の周期内に含むようにした第２の信号を、前記ピクセルクロックの周期を制御することによって出力する周期制御部とを備え、
前記周期制御部は、前記余りの和を随時計算し、当該和がしきい値をオーバーフローするときに応じて、前記第２の信号の周期を制御することを特徴とする、半導体回路。
【請求項２３】
ビデオデータの再生に必要なピクセルクロックの周波数をオーディオ参照クロックの周波数で除算したときの有理関係における分子の値を第１の自然数とし、分母の値を第２の自然数とした場合、前記ピクセルクロックに付随させて、サンプリング周波数、前記第１の自然数、及び前記第２の自然数が、送信装置から受信装置に送信されるシステムにおいて用いられる前記受信装置に含まれる得る半導体回路で用いられるマクロであって、
前記ピクセルクロック又は前記ピクセルクロックの整数倍の周波数を有する信号を前記第１の自然数の１以上の整数倍の逆数で分周して、第１の信号として出力する第１の分周部と、
前記第１の自然数の一以上の整数倍の値を前記第２の自然数と同一又は異なる第３の自然数で除算したときの商と余りについて、前記商の値に対応する周期を前記第３の自然数から前記余りを減算した第１の値に対応する回数分前記第１の信号の周期内に含み、かつ、前記商の値に１を加えた第２の値に対応する周期を前記余りに対応する回数分前記第１の信号の周期内に含むようにした第２の信号を、前記ピクセルクロックの周期を制御することによって出力する周期制御部とを備え、
前記周期制御部は、前記余りの和を随時計算し、当該和がしきい値をオーバーフローするときに応じて、前記第２の信号の周期を制御することを特徴とする、マクロ。
【請求項２４】
ビデオデータの再生に必要なピクセルクロックの周波数をオーディオ参照クロックの周波数で除算したときの有理関係における分子の値を第１の自然数とし、分母の値を第２の自然数とした場合、前記ピクセルクロックに付随させて、サンプリング周波数、前記第１の自然数、及び前記第２の自然数が、送信装置から受信装置に送信されるシステムにおいて前記受信装置側で用いられる所望のオーディオ参照クロックを生成するための方法であって、
前記ピクセルクロック又は前記ピクセルクロックの整数倍の周波数を有する信号を前記第１の自然数の１以上の整数倍の逆数で分周して、第１の信号として出力し、
前記第１の自然数の一以上の整数倍の値を前記第２の自然数と同一又は異なる第３の自然数で除算したときの商と余りについて、前記商の値に対応する周期を前記第３の自然数から前記余りを減算した第１の値に対応する回数分前記第１の信号の周期内に含み、かつ、前記商の値に１を加えた第２の値に対応する周期を前記余りに対応する回数分前記第１の信号の周期内に含むようにした第２の信号を、前記ピクセルクロックの周期を制御することによって出力し、
前記第２の信号を出力する際、前記余りの和を随時計算し、当該和がしきい値をオーバーフローするときに応じて、前記第２の信号の周期を制御することを特徴とする、方法。
【請求項２５】
クロック信号、第１の自然数、及び第２の自然数が与えられる分周器であって、
前記ピクセルクロック又は前記ピクセルクロックの整数倍の周波数を有する信号を前記第１の自然数の１以上の整数倍の逆数で分周して、第１の信号として出力する第１の分周器と、
前記第１の自然数の一以上の整数倍の値を前記第２の自然数と同一又は異なる第３の自然数で除算したときの商と余りについて、前記商の値に対応する周期を前記第３の自然数から前記余りを減算した第１の値に対応する回数分前記第１の信号の周期内に含み、かつ、前記商の値に１を加えた第２の値に対応する周期を前記余りに対応する回数分前記第１の信号の周期内に含むようにした第２の信号を、前記ピクセルクロックの周期を制御することによって出力する周期制御部とを備え、
前記周期制御部は、前記余りの和を随時計算し、当該和がしきい値をオーバーフローするときに応じて、前記第２の信号の周期を制御することを特徴とする、分周器。
【請求項２６】
ビデオデータの再生に必要なピクセルクロックの周波数をオーディオ参照クロックの周波数で除算したときの有理関係における分子の値を第１の自然数とし、分母の値を第２の自然数とした場合、前記ピクセルクロックに付随させて、サンプリング周波数、前記第１の自然数、及び前記第２の自然数が、送信装置から受信装置に送信されるシステムにおいて用いられるコンピュータ装置上で実行されるプログラムであって、
前記コンピュータ装置に、
前記ピクセルクロック又は前記ピクセルクロックの整数倍の周波数を有する信号を前記第１の自然数の１以上の整数倍の逆数で分周させ、
前記第１の自然数の一以上の整数倍の値を前記第２の自然数と同一又は異なる第３の自然数で除算したときの商と余りについて、前記商の値に対応する周期を前記第３の自然数から前記余りを減算した第１の値に対応する回数分前記分周後の周期内に含ませ、かつ、前記商の値に１を加えた第２の値に対応する周期を前記余りに対応する回数分前記分周後の周期内に含ませるように、前記ピクセルクロックの周期を制御させ、
前記ピクセルクロックの周期を制御させる際、前記余りの和を随時計算させ、当該和がしきい値をオーバーフローするときに応じて、前記ピクセルクロックの周期を制御させることを特徴とする、プログラム。
【請求項１】
ビデオデータの再生に必要なピクセルクロックの周波数をオーディオ参照クロックの周波数で除算したときの有理関係における分子の値を第１の自然数とし、分母の値を第２の自然数とした場合、前記ピクセルクロックに付随させて、サンプリング周波数、前記第１の自然数、及び前記第２の自然数が、送信装置から受信装置に送信されるシステムにおいて用いられる受信装置であって、
前記ピクセルクロック又は前記ピクセルクロックの整数倍の周波数を有する信号を前記第１の自然数の１以上の整数倍の逆数で分周して、第１の信号として出力する第１の分周器と、
前記第１の自然数の一以上の整数倍の値を前記第２の自然数と同一又は異なる第３の自然数で除算したときの商と余りについて、前記商の値に対応する周期を前記第３の自然数から前記余りを減算した第１の値に対応する回数分前記第１の信号の周期内に含み、かつ、前記商の値に１を加えた第２の値に対応する周期を前記余りに対応する回数分前記第１の信号の周期内に含むようにした第２の信号を、前記ピクセルクロックの周期を制御することによって出力する周期制御部とを備え、
前記周期制御部は、前記余りの和を随時計算し、当該和がしきい値をオーバーフローするときに応じて、前記第２の信号の周期を制御することを特徴とする、受信装置。
【請求項２】
前記周期制御部は、
前記第１の値に対応する回数分、前記商の値をカウント数として出力し、前記余りに対応する回数分、前記第２の値をカウント数として出力するカウント数出力部と、
前記カウント数出力部が出力した前記カウント数をカウントして、前記ピクセルクロックの周期を制御するプログラマブルカウンタとを含む、請求項１に記載の受信装置。
【請求項３】
前記カウント数出力部は、
ラッチに前記余りの値を順次加算し、
加算後の値が、前記しきい値以上の場合、前記商の値をカウント数として出力し、
加算後の値が、前記しきい値未満の場合、前記第２の値をカウント数として出力することを特徴とする、請求項２に記載の受信装置。
【請求項４】
前記カウント数出力部は、
前記商を計算する第１の演算回路と、
前記第２の値を計算する第２の演算回路と、
前記余りを計算する第３の演算回路と、
前記第１の分周器から出力される前記第１の信号のリップルキャリー間で、前記第３の自然数を繰り返しカウントするカウンタと、
余りラッチと、
商ラッチと、
前記商ラッチの値に応じて、前記第１又は第２の演算回路による出力を選択して、前記カウント数として出力するマルチプレクサとを含み、
前記余りラッチは、
前記カウンタによって最初に前記第３の自然数がカウントされたとき、前記第３の自然数を２で割ったときの値の小数点以下を切り捨てた値を保持し、
前記カウンタによって最初に前記第３の自然数がカウントされたとき以外の場合、前記余りラッチに保持されている値に前記第３の演算回路で演算された前記余りを加算した値に対して、前記しきい値を引いた値を除算したときの余りを保持し、
前記商ラッチは、
前記余りラッチに保持されている値に前記第３の演算回路で演算された前記余りを加算した値に対して、前記しきい値を除算したときの商を保持し、
前記マルチプレクサは、前記商ラッチに保持されている値が１のとき、前記第２の演算回路の出力を選択し、前記商ラッチに保持されている値が１以外のとき、前記第１の演算回路の出力を選択することを特徴とする、請求項３に記載の受信装置。
【請求項５】
前記カウント数出力部は、
ラッチに前記余りの値を加算し、
加算後の値が、前記しきい値以上の場合、前記第２の値をカウント数として出力し、
加算後の値が、前記しきい値未満の場合、前記商の値をカウント数として出力することを特徴とする、請求項２に記載の受信装置。
【請求項６】
前記カウント数出力部は、
前記商を計算する第１の演算回路と、
前記第２の値を計算する第２の演算回路と、
前記余りを計算する第３の演算回路と、
前記第１の分周器から出力される前記第１の信号のリップルキャリー間で、前記第３の自然数を繰り返しカウントするカウンタと、
余りラッチと、
商ラッチと、
前記商ラッチの値に応じて、前記第１又は第２の演算回路による出力を選択して、前記カウント数として出力するマルチプレクサとを含み、
前記余りラッチは、
前記カウンタによって最初に前記第３の自然数がカウントされたとき、前記第３の自然数を２で割ったときの値の小数点以下を切り捨てた値を保持し、
前記カウンタによって最初に前記第３の自然数がカウントされたとき以外の場合、前記余りラッチに保持されている値に前記第３の演算回路で演算された前記余りを加算した値に対して、前記しきい値を引いた値を除算したときの余りを保持し、
前記商ラッチは、
前記余りラッチに保持されている値に前記第３の演算回路で演算された前記余りを加算した値に対して、前記しきい値を除算したときの商を保持し、
前記マルチプレクサは、前記商ラッチに保持されている値が１のとき、前記第１の演算回路の出力を選択し、前記商ラッチに保持されている値が１以外のとき、前記第２の演算回路の出力を選択することを特徴とする、請求項５に記載の受信装置。
【請求項７】
前記周期制御部から出力される前記第２の信号によって得られるリファレンス信号に基づいて、所望の周波数にロックされた信号を出力するＰＬＬ回路をさらに備え、
前記ＰＬＬ回路は、前記サンプリング周波数を整数倍した所望周波数の整数倍の周波数を発振する電圧制御発振器を含み、
前記ＰＬＬ回路の後段に、前記ＰＬＬ回路から出力される第３の信号を分周して、前記所望周波数の信号を出力する第２の分周器をさらに備える、請求項１〜６のいずれかに記載の受信装置。
【請求項８】
前記電圧制御発振器は、複数の前記所望周波数の公倍数を有する周波数を発振し、
前記第２の分周器は、前記所望周波数に応じて、分周比を切り替えることを特徴とする、請求項７に記載の受信装置。
【請求項９】
前記電圧制御発振器は、相異なる第１及び第２の周波数の公倍数を有する周波数を発振することができ、
前記分周比は、前記第１の周波数の倍数及び前記第２の周波数の倍数に対応して、予め決められていることを特徴とする、請求項８に記載の受信装置。
【請求項１０】
前記第３の自然数は、前記第２の自然数と同一であり、
前記第１の分周器は、前記送信クロックを前記第１の自然数の逆数で分周することを特徴とする、請求項７に記載の受信装置。
【請求項１１】
前記周期制御部から出力される前記第２の信号を分周して、前記リファレンス信号として出力する第３の分周器をさらに備える、請求項１０に記載の受信装置。
【請求項１２】
前記ＰＬＬ回路は、
前記電圧制御発振器から出力される信号を分周する第４の分周器と、
前記第４の分周器から出力される信号を、前記第３の分周器の分周比と同一の分周比によって分周してフィードバックさせる第５の分周器とを含む、請求項１１に記載の受信装置。
【請求項１３】
前記第１の分周器は、前記ピクセルクロックを前記第１の自然数の逆数で分周し、
前記周期制御部は、前記ピクセルクロックを、前記第２の自然数を割り切ることができる値で割った値で、前記第１の自然数を割った値の逆数で分周し、前記ピクセルクロックが分周されたタイミングに同期して、前記第２の信号を出力することを特徴とする、請求項７に記載の受信装置。
【請求項１４】
前記第３の自然数は、前記第２の自然数を割り切ることができる値であり、
前記第１の分周器は、前記送信クロックを前記第１の自然数の逆数で分周し、
前記周期制御部から出力される前記第２の信号が、前記ＰＬＬ回路に入力されるリファレンス信号となり、
前記ＰＬＬ回路は、
前記電圧制御発振器から出力される信号を分周する第４の分周器と、
前記第４の分周器から出力される信号を、前記第２の自然数を前記第３の自然数で除算したときの商の逆数によって分周してフィードバックさせる第７の分周器とを含む、請求項７に記載の受信装置。
【請求項１５】
前記第３の自然数は、前記第２の自然数と同一であり、
前記周期制御部から出力される前記第２の信号が、前記ＰＬＬ回路に入力されるリファレンス信号となり、
前記ＰＬＬ回路は、前記電圧制御発振器から出力される信号を分周してフィードバックさせる第４の分周回路を含む、請求項７に記載の受信装置。
【請求項１６】
前記第３の自然数は、前記第２の自然数と同一であり、
前記周期制御部から出力される前記第２の信号が、前記ＰＬＬ回路に入力されるリファレンス信号となり、
前記第１の分周器は、前記第１の自然数をａ（ａは２以上の整数）倍した数の逆数で前記ピクセルクロックを分周し、
前記ＰＬＬ回路は、
前記電圧制御発振器から出力される信号を分周する第４の分周器と、
前記第４の分周器から出力される信号を、１／ａで分周してフィードバックさせる第８の分周器とを含む、請求項７に記載の受信装置。
【請求項１７】
前記第３の自然数は、前記第２の自然数と同一であり、
前記周期制御部から出力される前記第２の信号が、前記ＰＬＬ回路に入力されるリファレンス信号となり、
前記第１の分周器は、前記第１の自然数をａ（ａは２以上の整数倍）した数の逆数で前記ピクセルクロックを分周し、
前記ＰＬＬ回路は、
前記電圧制御発振器から出力される信号を、１／ｂ（ｂは、ａの倍数）で分周してフィードバックさせる第９の分周器とを含む、請求項７に記載の受信装置。
【請求項１８】
前記第３の自然数は、前記第２の自然数と同一であり、
前記ＰＬＬ回路は、前記電圧制御発振器から出力される信号をフィードバックさせて、発振周波数をロックすることを特徴とする、請求項７に記載の受信装置。
【請求項１９】
前記第３の自然数は、前記第２の自然数と同一であり、
前記ＰＬＬ回路は、前記電圧制御発振器から出力される信号を、１／ｄで分周してフィードバックさせる第１０の分周器とを含むことを特徴とする、請求項７に記載の受信装置。
【請求項２０】
ビデオデータの再生に必要なピクセルクロックの周波数をオーディオ参照クロックの周波数で除算したときの有理関係における分子の値を第１の自然数とし、分母の値を第２の自然数とした場合、前記ピクセルクロックに付随させて、サンプリング周波数、前記第１の自然数、及び前記第２の自然数が、送信側電子機器から受信側電子機器に送信されるシステムにおいて用いられる受信側電子機器であって、
前記ピクセルクロック又は前記ピクセルクロックの整数倍の周波数を有する信号を前記第１の自然数の１以上の整数倍の逆数で分周して、第１の信号として出力する第１の分周器と、
前記第１の自然数の一以上の整数倍の値を前記第２の自然数と同一又は異なる第３の自然数で除算したときの商と余りについて、前記商の値に対応する周期を前記第３の自然数から前記余りを減算した第１の値に対応する回数分前記第１の信号の周期内に含み、かつ、前記商の値に１を加えた第２の値に対応する周期を前記余りに対応する回数分前記第１の信号の周期内に含むようにした第２の信号を、前記ピクセルクロックの周期を制御することによって出力する周期制御部とを備え、
前記周期制御部は、前記余りの和を随時計算し、当該和がしきい値をオーバーフローするときに応じて、前記第２の信号の周期を制御することを特徴とする、受信側電子機器。
【請求項２１】
ビデオデータ及びオーディオデータを送受信するためのシステムであって、
前記ビデオデータの再生に必要なピクセルクロックの周波数をオーディオ参照クロックの周波数で除算したときの有理関係における分子の値を第１の自然数とし、分母の値を第２の自然数とした場合、前記ピクセルクロックに付随させて、サンプリング周波数、前記第１の自然数、及び前記第２の自然数を送信する送信装置と、
前記送信装置から送信される前記ピクセルクロック、前記サンプリング周波数、前記第１の自然数、及び前記第２の自然数を受信する受信装置とを備え、
前記受信装置は、
前記ピクセルクロック又は前記ピクセルクロックの整数倍の周波数を有する信号を前記第１の自然数の１以上の整数倍の逆数で分周して、第１の信号として出力する第１の分周器と、
前記第１の自然数の一以上の整数倍の値を前記第２の自然数と同一又は異なる第３の自然数で除算したときの商と余りについて、前記商の値に対応する周期を前記第３の自然数から前記余りを減算した第１の値に対応する回数分前記第１の信号の周期内に含み、かつ、前記商の値に１を加えた第２の値に対応する周期を前記余りに対応する回数分前記第１の信号の周期内に含むようにした第２の信号を、前記ピクセルクロックの周期を制御することによって出力する周期制御部とを備え、
前記周期制御部は、前記余りの和を随時計算し、当該和がしきい値をオーバーフローするときに応じて、前記第２の信号の周期を制御することを特徴とする、システム。
【請求項２２】
ビデオデータの再生に必要なピクセルクロックの周波数をオーディオ参照クロックの周波数で除算したときの有理関係における分子の値を第１の自然数とし、分母の値を第２の自然数とした場合、前記ピクセルクロックに付随させて、サンプリング周波数、前記第１の自然数、及び前記第２の自然数が、送信装置から受信装置に送信されるシステムにおいて用いられる前記受信装置に含まれる得る半導体回路であって、
前記ピクセルクロック又は前記ピクセルクロックの整数倍の周波数を有する信号を前記第１の自然数の１以上の整数倍の逆数で分周して、第１の信号として出力する第１の分周器と、
前記第１の自然数の一以上の整数倍の値を前記第２の自然数と同一又は異なる第３の自然数で除算したときの商と余りについて、前記商の値に対応する周期を前記第３の自然数から前記余りを減算した第１の値に対応する回数分前記第１の信号の周期内に含み、かつ、前記商の値に１を加えた第２の値に対応する周期を前記余りに対応する回数分前記第１の信号の周期内に含むようにした第２の信号を、前記ピクセルクロックの周期を制御することによって出力する周期制御部とを備え、
前記周期制御部は、前記余りの和を随時計算し、当該和がしきい値をオーバーフローするときに応じて、前記第２の信号の周期を制御することを特徴とする、半導体回路。
【請求項２３】
ビデオデータの再生に必要なピクセルクロックの周波数をオーディオ参照クロックの周波数で除算したときの有理関係における分子の値を第１の自然数とし、分母の値を第２の自然数とした場合、前記ピクセルクロックに付随させて、サンプリング周波数、前記第１の自然数、及び前記第２の自然数が、送信装置から受信装置に送信されるシステムにおいて用いられる前記受信装置に含まれる得る半導体回路で用いられるマクロであって、
前記ピクセルクロック又は前記ピクセルクロックの整数倍の周波数を有する信号を前記第１の自然数の１以上の整数倍の逆数で分周して、第１の信号として出力する第１の分周部と、
前記第１の自然数の一以上の整数倍の値を前記第２の自然数と同一又は異なる第３の自然数で除算したときの商と余りについて、前記商の値に対応する周期を前記第３の自然数から前記余りを減算した第１の値に対応する回数分前記第１の信号の周期内に含み、かつ、前記商の値に１を加えた第２の値に対応する周期を前記余りに対応する回数分前記第１の信号の周期内に含むようにした第２の信号を、前記ピクセルクロックの周期を制御することによって出力する周期制御部とを備え、
前記周期制御部は、前記余りの和を随時計算し、当該和がしきい値をオーバーフローするときに応じて、前記第２の信号の周期を制御することを特徴とする、マクロ。
【請求項２４】
ビデオデータの再生に必要なピクセルクロックの周波数をオーディオ参照クロックの周波数で除算したときの有理関係における分子の値を第１の自然数とし、分母の値を第２の自然数とした場合、前記ピクセルクロックに付随させて、サンプリング周波数、前記第１の自然数、及び前記第２の自然数が、送信装置から受信装置に送信されるシステムにおいて前記受信装置側で用いられる所望のオーディオ参照クロックを生成するための方法であって、
前記ピクセルクロック又は前記ピクセルクロックの整数倍の周波数を有する信号を前記第１の自然数の１以上の整数倍の逆数で分周して、第１の信号として出力し、
前記第１の自然数の一以上の整数倍の値を前記第２の自然数と同一又は異なる第３の自然数で除算したときの商と余りについて、前記商の値に対応する周期を前記第３の自然数から前記余りを減算した第１の値に対応する回数分前記第１の信号の周期内に含み、かつ、前記商の値に１を加えた第２の値に対応する周期を前記余りに対応する回数分前記第１の信号の周期内に含むようにした第２の信号を、前記ピクセルクロックの周期を制御することによって出力し、
前記第２の信号を出力する際、前記余りの和を随時計算し、当該和がしきい値をオーバーフローするときに応じて、前記第２の信号の周期を制御することを特徴とする、方法。
【請求項２５】
クロック信号、第１の自然数、及び第２の自然数が与えられる分周器であって、
前記ピクセルクロック又は前記ピクセルクロックの整数倍の周波数を有する信号を前記第１の自然数の１以上の整数倍の逆数で分周して、第１の信号として出力する第１の分周器と、
前記第１の自然数の一以上の整数倍の値を前記第２の自然数と同一又は異なる第３の自然数で除算したときの商と余りについて、前記商の値に対応する周期を前記第３の自然数から前記余りを減算した第１の値に対応する回数分前記第１の信号の周期内に含み、かつ、前記商の値に１を加えた第２の値に対応する周期を前記余りに対応する回数分前記第１の信号の周期内に含むようにした第２の信号を、前記ピクセルクロックの周期を制御することによって出力する周期制御部とを備え、
前記周期制御部は、前記余りの和を随時計算し、当該和がしきい値をオーバーフローするときに応じて、前記第２の信号の周期を制御することを特徴とする、分周器。
【請求項２６】
ビデオデータの再生に必要なピクセルクロックの周波数をオーディオ参照クロックの周波数で除算したときの有理関係における分子の値を第１の自然数とし、分母の値を第２の自然数とした場合、前記ピクセルクロックに付随させて、サンプリング周波数、前記第１の自然数、及び前記第２の自然数が、送信装置から受信装置に送信されるシステムにおいて用いられるコンピュータ装置上で実行されるプログラムであって、
前記コンピュータ装置に、
前記ピクセルクロック又は前記ピクセルクロックの整数倍の周波数を有する信号を前記第１の自然数の１以上の整数倍の逆数で分周させ、
前記第１の自然数の一以上の整数倍の値を前記第２の自然数と同一又は異なる第３の自然数で除算したときの商と余りについて、前記商の値に対応する周期を前記第３の自然数から前記余りを減算した第１の値に対応する回数分前記分周後の周期内に含ませ、かつ、前記商の値に１を加えた第２の値に対応する周期を前記余りに対応する回数分前記分周後の周期内に含ませるように、前記ピクセルクロックの周期を制御させ、
前記ピクセルクロックの周期を制御させる際、前記余りの和を随時計算させ、当該和がしきい値をオーバーフローするときに応じて、前記ピクセルクロックの周期を制御させることを特徴とする、プログラム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【公開番号】特開２００９−２６７６５１（Ｐ２００９−２６７６５１Ａ）
【公開日】平成２１年１１月１２日（２００９．１１．１２）
【国際特許分類】
【出願番号】特願２００８−１１３１８８（Ｐ２００８−１１３１８８）
【出願日】平成２０年４月２３日（２００８．４．２３）
【特許番号】特許第４３１５４６２号（Ｐ４３１５４６２）
【特許公報発行日】平成２１年８月１９日（２００９．８．１９）
【出願人】（５０６２３１２４９）シリコンライブラリ株式会社 (5)
【Ｆターム（参考）】
【公開日】平成２１年１１月１２日（２００９．１１．１２）
【国際特許分類】
【出願日】平成２０年４月２３日（２００８．４．２３）
【特許番号】特許第４３１５４６２号（Ｐ４３１５４６２）
【特許公報発行日】平成２１年８月１９日（２００９．８．１９）
【出願人】（５０６２３１２４９）シリコンライブラリ株式会社 (5)
【Ｆターム（参考）】
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