電圧制御型可変周波数発振回路および信号処理回路
【課題】可変容量素子の容量可変域に応じた広い周波数可変域を確保することができる電圧制御型可変周波数発振回路を提供する。
【解決手段】コイルＬ１，Ｌ２および可変容量素子１１１，１１２を有する共振回路１０１と、負性抵抗回路１０２とを含む発振回路部１０３を備える電圧制御型可変周波数発振回路である。発振回路部１０３と電源電位ＶＤＤとの間に第１の抵抗３０１を設ける。また、発振回路部と接地電位端との間には第２の抵抗３０２を接続するとよい。
【解決手段】コイルＬ１，Ｌ２および可変容量素子１１１，１１２を有する共振回路１０１と、負性抵抗回路１０２とを含む発振回路部１０３を備える電圧制御型可変周波数発振回路である。発振回路部１０３と電源電位ＶＤＤとの間に第１の抵抗３０１を設ける。また、発振回路部と接地電位端との間には第２の抵抗３０２を接続するとよい。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電圧制御型可変周波数発振回路およびこの電圧制御型可変周波数発振回路からの発振周波数信号を用いて所定の信号処理を行なう信号処理回路に関する。
【背景技術】
【０００２】
電圧制御型可変周波数発振回路（以下、ＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｏｒｌｌｅｄ Ｏｓｃｉｌａｔｏｒ）という）として、共振回路にコイルと可変容量素子とを用いた、いわゆるＬＣ共振型のＶＣＯが広く用いられている。
【０００３】
従来のＬＣ共振型のＶＣＯの例を図１４に示す。この図１４の例のＶＣＯは、共振回路１０１と、負性抵抗回路１０２とにより、発振回路部１０３が構成されている。この発振回路部１０３は、直接、電源電位ＶＤＤが供給される電源ライン１０４に接続されると共に、負性抵抗回路１０２が電流源１０５によりバイアスされる構成となっている。
【０００４】
共振回路１０１は、コイルＬ１，Ｌ２および可変容量回路１１０からなる。可変容量回路１１０は、この例では、可変容量素子の例としての２個のバラクタ１１１，１１２からなる。
【０００５】
バラクタ１１１，１１２として用いられるバラクタの構成は、種々存在し、少なくとも２種類ある。図１５（Ａ）に示すものは、そのうちの１つのバラクタの構成例である。
【０００６】
この例の場合のバラクタ１１１，１１２のそれぞれは、図１５（Ａ）に示すように、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）１０６のソースおよびドレインが互いに接続される。そして、図１５（Ａ）に示すように、ＭＯＳＦＥＴ１０６のソースおよびドレインの接続点から一方の端子１０６ａが導出され、ＭＯＳＦＥＴ１０６のゲートから他方の端子１０６ｂが導出される。
【０００７】
バラクタの他の構成例としては、ＭＯＳ構造を用い、ゲート端子とウェル端子の２端子を用いるものがある。
【０００８】
ＬＣ共振回路には、いずれのバラクタも使用可能であるが、以下の説明においては、便宜上、図１５（Ａ）に示した構成例のものを例として説明する。
【０００９】
一方の端子１０６ａと他方の端子１０６ｂとの間に、制御電圧ＶＧが印加されると、バラクタは、図１５（Ｂ）に示すように、その印加電圧ＶＧに応じた容量値Ｃを呈する。したがって、印加電圧ＶＧを変化させることで、容量値Ｃを変化させることができ、この容量Ｃの変化により、ＶＣＯは、その発振出力周波数を変化させる。
【００１０】
図１４の例の可変容量回路１１０においては、バラクタ１１１および１１２の一方の端子（端子１０６ａ側）が互いに接続され、その接続点Ｐ０に、制御電圧ＶＣが印加される。また、バラクタ１１１の他方の端子（端子１０６ｂ側）は、コイルＬ１を介して電源ライン１０４に接続され、バラクタ１１２の他方の端子（端子１０６ｂ側）は、コイルＬ２を介して電源ライン１０４に接続されている。
【００１１】
負性抵抗回路１０２は、図１４の例では、ＭＯＳＦＥＴ１２１および１２２の差動構成回路からなる。すなわち、ＭＯＳＦＥＴ１２１および１２２のソースが互いに接続され、その接続点が電流源１０５を通じて接地されている。また、ＭＯＳＦＥＴ１２１のドレインと、ＭＯＳＦＥＴ１２２のゲートとが接続され、その接続点は、コイルＬ１と、バラクタ１１１との接続点Ｐ１に接続される。さらに、ＭＯＳＦＥＴ１２２のドレインと、ＭＯＳＦＥＴ１２１のゲートとが接続され、その接続点は、コイルＬ２と、バラクタ１１２との接続点Ｐ２に接続される。
【００１２】
この図１４の例のＶＣＯは、発振回路部１０３が電源電位ＶＤＤが供給される電源ライン１０４に直接接続される構成となっている。このため、可変容量回路１１０の両端（接続点Ｐ１およびＰ２）の直流電位が、ほぼ電源電位ＶＤＤとなって、バラクタ１１１，１１２による容量可変域を有効に用いることができない。その結果、ＶＣＯの周波数可変域を広くすることができないという問題がある。
【００１３】
図１５（Ａ）において、端子１０６ａ側の電位をＶａとし、端子１０６ｂ側の電位をＶｂとし、電位Ｖｂを基準にして、電位Ｖａを変えて、印加電圧ＶＧを変化させる場合を考える。この場合、電位Ｖａの値を、Ｖｂ−α＜Ｖａ＜Ｖｂ＋αの範囲で変更すると、印加電圧ＶＧは、図１５（Ｂ）に示すように、−α＜ＶＧ＜＋αとなり、容量Ｃは、最適な可変範囲Ｗ０となる。
【００１４】
しかしながら、図１４の構成のＶＣＯの場合、バラクタ１１１および１１２の他方の端子側（端子１０６ｂ側）の電位は、電源電位ＶＤＤとなっている。そのため、バラクタ１１１および１１２の一方の端子側（１０６ａ側）の電位を、制御電圧ＶＣで可変しようとしても、駆動回路の制約から制御電圧ＶＣは、容易に電源電圧ＶＤＤ以上にはできない。このときのバラクタの容量Ｃの制御電圧ＶＣに対する変化特性は、図１６の実線２０１で示すようなものとなる。この結果、可変容量回路１１０の容量Ｃの可変範囲は、図１６に示すように、最適な可変範囲Ｗ０（図１５（Ｂ）参照）に比べて、非常に狭い可変範囲Ｗ１となってしまう問題がある。
【００１５】
この問題に対して、特許文献１（特開２００４−１４７３１０号公報）には、可変容量回路１１０を図１７に示すような構成とすることにより、可変容量回路１１０の容量Ｃの可変範囲を、より広くするものが提案されている。
【００１６】
すなわち、この図１７の構成においては、バラクタ１１１と接続点Ｐ１との間に直流カット用のコンデンサ１１３を接続すると共に、バラクタ１１２と接続点Ｐ２との間に直流カット用のコンデンサ１１４を接続する。そして、バラクタ１１１とコンデンサ１１３との接続点を抵抗器１１５を介して直流バイアス電位ＶＢＩＡＳに接続し、また、バラクタ１１２とコンデンサ１１４との接続点を抵抗器１１６を介して直流バイアス電位ＶＢＩＡＳに接続する。
【００１７】
この図１７の構成によれば、バラクタ１１１および１１２の他方の端子側（１０６ｂ側）には、それぞれ抵抗器１１５および１１６を介してバイアス電圧が供給される。したがって、バラクタ１１１および１１２の他方の端子側（１０６ｂ側）の電位は、電源電位ＶＤＤよりも低くなり、理想的には、ＶＤＤ／２にすることができる。
【００１８】
したがって、バラクタ１１１，１１２の接続点Ｐ０に供給される制御電圧ＶＣを、電源電位ＶＤＤまで変化したときの、バラクタの容量Ｃの制御電圧ＶＣに対する変化特性は、図１６の実線２０２で示すようなものとなる。この結果、可変容量回路１１０の容量Ｃの可変範囲は、図１６に示すように、広い可変範囲Ｗ２となり、ＶＣＯとして、図１４の例よりも広い周波数可変域を得ることができる。
【００１９】
上記の特許文献は、次の通りである。
【特許文献１】特開２００４−１４７３１０号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
しかしながら、図１７に示す可変容量回路１１０を用いた場合、バラクタ１１１，１１２のそれぞれに対して、コンデンサ１１３，１１４が直列に接続される構成となる。このため、この直列のコンデンサ１１３，１１４の容量分だけ、可変容量回路の容量可変域が実効的に小さくなってしまう。
【００２１】
この結果、特許文献１に記載のものでは、ＶＣＯとして、可変容量素子の容量可変域に応じた広い周波数可変域を確保することができないという問題が、新たに生じる。
【００２２】
この発明は、以上の問題点にかんがみ、可変容量素子の容量可変域に応じた広い周波数可変域を確保することができる電圧制御型可変周波数発振回路を提供することを目的とする。
【課題を解決するための手段】
【００２３】
上記の課題を解決するために、この発明においては、
コイルおよび可変容量素子を有する共振回路と、負性抵抗回路とを含む発振回路部と、
前記発振回路部と電源の一方端との間に設けられる第１の抵抗と、
を備える電圧制御型可変周波数発振回路を提供することを特徴とする。
【００２４】
この発明の上記の構成によれば、発振回路部と電源の一方端との間に第１の抵抗が設けられているので、共振回路の可変容量素子には、この第１の抵抗を介して、電源電位が印加され、共振回路の可変容量素子の一端には、電源電位よりも低い電圧が印加される。
【００２５】
したがって、可変容量素子の他端に供給される制御電圧によって可変される可変容量素子の容量は、図１４の従来例よりも広い可変範囲となる。
【００２６】
そして、この発明においては、可変容量素子に対しては、従来のような直列の容量素子は設けないので、可変容量素子による容量可変域は、そのまま発振周波数の可変域に対応するものとなり、図１７を用いて説明した従来例よりも広い周波数可変域を確保することができる。
【発明の効果】
【００２７】
この発明によれば、可変容量回路の容量可変範囲を、可変容量素子の容量可変域に直に応じたものとするができ、広い周波数可変域を確保することができる電圧制御型可変周波数発振回路を提供できる。
【発明を実施するための最良の形態】
【００２８】
以下、この発明による電圧制御型可変周波数発振回路（ＶＣＯ）の幾つかの実施形態について、図を参照しながら説明する。なお、以下の実施形態の図において、説明の簡単のため、図１４を用いて示したＶＣＯと同一構成部分には、同一番号および記号を付して、その説明は省略する。
【００２９】
［第１の実施形態］
図１は、この発明によるＶＣＯの第１の実施形態を示す接続回路図である。
【００３０】
この実施形態のＶＣＯにおいては、発振回路部１０３と電源電位ＶＤＤが得られる電源ラインとの間には、第１の抵抗器３０１を設ける。すなわち、図１の例においては、コイルＬ１とコイルＬ２との接続点Ｐ３（電位ＶＢ）と、電源ライン１０４（電源の一方端または他方端）との間に、第１の抵抗器３０１を接続する。
【００３１】
また、発振回路部１０３と、接地電位端（電源の他方端または一方端）との間には、この実施形態では、第２の抵抗器３０２を設ける。すなわち、図１の例においては、ＭＯＳＦＥＴ１２１と１２２のソースの接続点と、接地端との間に、第２の抵抗器３０２が接続される。
【００３２】
この図１の第１の実施形態の構成によれば、バラクタ１１１および１１２の他方の端子側（端子１０６ｂ側）である接続点Ｐ１およびＰ２には、第１の抵抗器３０１を介してバイアス電圧が供給される。したがって、バラクタ１１１および１１２の他方の端子側（端子１０６ｂ側）の電位（接続点Ｐ３の電位ＶＢにほぼ等しい）は、電源電位ＶＤＤよりも低くなる。
【００３３】
特に、この第１の実施形態においては、接続点Ｐ１およびＰ２に供給される可変容量回路１１０のバイアス電位は、第１の抵抗器３０１の抵抗値と、第２の抵抗器３０２の抵抗値とに決まる。そして、この第１および第２の抵抗器３０１および３０２の抵抗値を適切に定めることにより、可変容量回路１１０のバイアス電圧を、ＶＤＤ／２、あるいはその近傍の値にすることができる。
【００３４】
したがって、バラクタ１１１，１１２の接続点Ｐ０に供給される制御電圧ＶＣを、電源電位ＶＤＤまで変化したときの、バラクタの容量Ｃの制御電圧ＶＣに対する変化特性は、図２の実線２０３で示すように、最大範囲とすることができる。可変容量回路１１０の容量Ｃの可変範囲は、バラクタ１１１，１１２の可変容量範囲に即したものであるので、これも広くなる。この結果、この実施形態のＶＣＯの周波数可変域を、最適な可変範囲Ｗ０に近い可変範囲Ｗ３とすることができる。
【００３５】
また、図１４の従来例の場合、電流源３０２が、ＭＯＳトランジスタで構成されているので、低周波のフリッカー雑音が非常に大きく、これがＶＣＯの発振周波数の位相雑音特性を著しく劣化させる。しかし、この実施形態では、電流源の代わりに、第２の抵抗器３０２を接続するようにしたので、位相雑音特性が改善されるものである。
【００３６】
［第２の実施形態］
ＬＣ共振型のＶＣＯにおいては、上述したように、可変容量回路１１０の容量を変化させることで、ＶＣＯの発振周波数を変化させる。しかし、この発振周波数の変化に応じて、共振回路１０１の共振インピーダンスが変動してしまう。このため、特に低周波の領域で、ＶＣＯからの発振出力信号の発振振幅が低下してしまい、位相雑音特性が劣化してしまうことがある。
【００３７】
第２の実施形態のＶＣＯは、この位相雑音特性の劣化の問題を解決できるように構成したものである。この第２の実施形態のＶＣＯの構成例を図３に示す。
【００３８】
すなわち、この第２の実施形態においては、第１の抵抗器３０１の代わりに可変抵抗回路４００を設けると共に、第２の抵抗器３０２の代わりに可変抵抗回路５００を設ける。そして、制御信号発生部７００から、可変容量回路１１０の制御電圧ＶＣに応じた制御信号ＶＲ１およびＶＲ２が、可変抵抗回路４００および５００に、抵抗値制御用としてそれぞれ供給される。その他は、前述の第１の実施形態と同様に構成する。
【００３９】
この第２の実施形態においては、制御信号発生部７００は、制御電圧ＶＣによりＶＣＯの発振周波数が変化したときに、その発振周波数の変化に応じて、可変抵抗回路４００および５００の抵抗値を制御する。これにより、ＶＣＯの発振周波数に応じて、可変容量回路１１０へのバイアス電流値が制御され、ＶＣＯからの発振出力信号の発振振幅が低下するのが防止される。
【００４０】
したがって、この第２の実施形態によれば、ＶＣＯの発振周波数の変化に応じた位相雑音特性の劣化を防止することができる。
【００４１】
可変抵抗回路４００および５００は、例えばＭＯＳＦＥＴを用いた可変抵抗素子により構成することができるし、あるいは、抵抗素子とスイッチ回路とを組み合わせたものにより構成することもできる。また、可変抵抗回路４００および５００は、例えばＭＯＳＦＥＴを用いた可変抵抗素子と、抵抗素子およびスイッチ回路を組み合わせたものとの両者を併用するように構成することもできる。
【００４２】
図４は、可変抵抗回路４００および５００を、抵抗素子とスイッチ回路とを組み合わせた構成した場合のＶＣＯの実施形態の一例である。
【００４３】
すなわち、可変抵抗回路４００は、スイッチ回路としての複数個のＭＯＳＦＥＴ４１１，４１２，・・・，４１ｎ（ｎは２以上の整数。以下同じ）と、それぞれのＭＯＳＦＥＴ４１１，４１２，・・・，４１ｎに直列に接続される抵抗器４２１，４２２，・・・，４２ｎとを備える。ＭＯＳＦＥＴ４１１，４１２，・・・，４１ｎと抵抗器４２１，４２２，・・・，４２ｎとの直列接続は、接続点Ｐ３と、電源ライン１０４との間に並列に接続される。
【００４４】
そして、制御信号発生部７００からは、ＭＯＳＦＥＴ４１１，４１２，・・・，４１ｎのゲートのそれぞれに供給されるオン・オフスイッチング制御信号が、抵抗値制御用の制御信号ＶＲ１として、可変抵抗回路４００に供給されるように構成されている。
【００４５】
同様に、可変抵抗回路５００は、スイッチ回路としての複数個のＭＯＳＦＥＴ５１１，５１２，・・・，５１ｎと、それぞれのＭＯＳＦＥＴ５１１，５１２，・・・，５１ｎに直列に接続される抵抗器５２１，５２２，・・・，５２ｎとを備える。ＭＯＳＦＥＴ５１１，５１２，・・・，５１ｎと抵抗器５２１，５２２，・・・，５２ｎとの直列接続は、負性抵抗回路１０２のＭＯＳＦＥＴ１２１および１２２のソースの接続点と、接地端との間に並列に接続される。
【００４６】
そして、制御信号発生部７００からは、ＭＯＳＦＥＴ５１１，５１２，・・・，５１ｎのゲートのそれぞれに供給されるオン・オフスイッチング制御信号が、抵抗値制御用の制御信号ＶＲ２として、可変抵抗回路５００に供給されるように構成されている。
【００４７】
可変抵抗回路４００では、ＭＯＳＦＥＴ４１１，４１２，・・・，４１ｎのうち、オンとされたものに直列に接続されている抵抗器が接続点Ｐ３と、電源ラインとの間に並列に接続される。したがって、ＭＯＳＦＥＴ４１１，４１２，・・・，４１ｎのオン・オフ制御により、並列に接続される抵抗数が可変され、可変抵抗回路４００全体の抵抗値が可変される。
【００４８】
同様に、可変抵抗回路５００では、ＭＯＳＦＥＴ５１１，５１２，・・・，５１ｎのうち、オンとされたものに直列に接続されている抵抗器が負性抵抗回路と接地端との間に並列に接続される。したがって、ＭＯＳＦＥＴ５１１，５１２，・・・，５１ｎのオン・オフ制御により、並列に接続される抵抗数が可変され、可変抵抗回路５００全体の抵抗値が可変される。
【００４９】
［第３の実施形態］
ＶＣＯの周波数可変域を、より広くする場合、図５の特性曲線７０１，７０２，７０３のように、ＶＣＯの発振中心周波数をシフトするようにすることが行なわれている。この場合も、シフトされた可変周波数範囲においても、ＶＣＯからの発振出力信号の発振振幅が低下してしまわないようにする必要がある。
【００５０】
この場合にも、可変抵抗回路４００および５００の抵抗値を制御することにより、ＶＣＯの発振周波数に応じて、可変容量回路１１０へのバイアス電流値を制御し、ＶＣＯからの発振出力信号の発振振幅が低下するのを防止することができる。
【００５１】
第３の実施形態は、以上の点を考慮したもので、図６に、この第３の実施形態のＶＣＯの構成例を示す。
【００５２】
この図６の例においては、共振回路１０１には、可変容量回路１１０と、コイルＬ１，Ｌ２との間において、可変容量回路１１０に並列に、発振中心周波数のシフト用の容量切替回路６００を設ける。
【００５３】
この容量切替回路６００は、スイッチ回路を構成するＭＯＳＦＥＴのソースと接続点Ｐ１との間、また、当該ＭＯＳＦＥＴのドレインと接続点Ｐ２との間、のそれぞれにコンデンサを接続した直列回路を、複数個、並列に接続したものからなる。
【００５４】
すなわち、ＭＯＳＦＥＴ６１１，６１２，・・・，６１ｎのそれぞれのソースと接続点Ｐ１との間に、コンデンサ６２１，６２２，・・・，６２ｎをそれぞれ接続すると共に、ＭＯＳＦＥＴ６１１，６１２，・・・，６１ｎのそれぞれのドレインと接続点Ｐ２との間に、コンデンサ６３１，６３２，・・・，６３ｎをそれぞれ接続する。
【００５５】
そして、制御信号発生部７００から、ＭＯＳＦＥＴ６１１，６１２，・・・，６１ｎのそれぞれのゲートに、オン・オフ切り替え用のスイッチング制御信号ＳＷが供給されるように構成されている。
【００５６】
この構成においては、ＭＯＳＦＥＴ６１１，６１２，・・・，６１ｎがスイッチング制御信号ＳＷによりオンとされると、その両側に接続されているコンデンサが接続点Ｐ１と接続点Ｐ２との間に直列に接続される。
【００５７】
したがって、ＭＯＳＦＥＴ６１１，６１２，・・・，６１ｎのうち、スイッチング制御信号によりオンとされているもののみの両側に接続されるコンデンサの直列回路が、可変容量回路１１０に並列に接続される。つまり、ＭＯＳＦＥＴ６１１，６１２，・・・，６１ｎのスイッチング制御信号ＳＷに応じて、接続点Ｐ１と接続点Ｐ２との間に並列に接続されるコンデンサの直列回路数が変更される。
【００５８】
これにより、ＶＣＯの発振中心周波数は、ＭＯＳＦＥＴ６１１，６１２，・・・，６１ｎのスイッチング制御信号ＳＷに応じてシフト制御がなされる。
【００５９】
この第３の実施形態では、制御信号発生部７００は、上述の第２の実施形態の動作に加えて、ＶＣＯの発振中心周波数のシフト制御に応じて可変抵抗回路４００および５００の抵抗値の可変制御を行なうように制御信号ＶＲ１およびＶＲ２を生成する。
【００６０】
以上の構成により、この第３の実施形態では、ＶＣＯの可変周波数範囲がシフトされたときにも、可変抵抗回路４００および５００の抵抗値が、そのシフトに応じて制御されるので、ＶＣＯからの発振出力信号の発振振幅は、低下しないようにされる。つまり、シフト可能な全ての可変周波数範囲において、ＶＣＯからの発振出力信号の発振振幅を、常にほぼ一定とするようにすることができる。
【００６１】
なお、図６の例では、可変抵抗回路４００および５００は、図４の例を用いている。しかし、この第３の実施形態においても、例えばＭＯＳＦＥＴを用いた可変抵抗素子により構成することができるし、あるいは、抵抗素子とスイッチ回路とを組み合わせたものにより構成することもできる。また、可変抵抗回路４００および５００は、例えばＭＯＳＦＥＴを用いた可変抵抗素子と、抵抗素子およびスイッチ回路を組み合わせたものとの両者を併用するように構成することもできる。
【００６２】
［第４の実施形態］
第４の実施形態は、この発明によるＶＣＯの実施形態を、テレビ放送信号受信用装置のチューナ部（フロントエンド回路）のＰＬＬ回路の可変周波数発振回路として使用するようにした場合の例である。そして、この第４の実施形態では、フロントエンド回路を１チップＩＣ化した場合の例である。
【００６３】
ＩＣ化回路では、その内部構成回路が抵抗素子を有するものであるとき、ＩＣ毎に、抵抗素子のばらつきがあることを考慮する必要がある。そこで、例えば第３の実施形態のＶＣＯを、フロントエンド回路ＩＣ内に設けた場合、可変抵抗回路４００や５００の抵抗４２１，４２２，・・・，４２ｎや、抵抗５２１，５２２，・・・，５２ｎのばらつきを、ＩＣ毎に調整することができることが好ましい。
【００６４】
フロントエンド回路ＩＣ毎の、ＶＣＯやその他の抵抗素子を使用する回路部用のばらつき調整データは、例えばテスターを用いて、工場出荷前に取得しておくことができる。この第４の実施形態では、フロントエンド回路ＩＣ内に、調整データを記憶しておく不揮発性メモリを内蔵しておき、前記のテスターを用いて取得した調整データを、その不揮発性メモリに記憶して、抵抗によるばらつきの調整を行なえるようにしている。
【００６５】
この第４の実施形態について、詳細に説明する。
【００６６】
図７は、この第４の実施形態のＶＣＯが適用されるテレビ放送受信機の要部の構成例を示すブロック図である。この実施形態のテレビ放送受信機は、ＩＣ化により簡略化した構成とされており、主要な構成部分として、フロントエンド回路ＩＣ１と、復調回路ＩＣ２とを備えると共に、マイクロコンピュータ（以下、マイコンと略称する）を備えて構成されるシステムコントローラ４とを備える。また、復調回路ＩＣ２は、マイコンからなる信号処理プロセッサ６１を備える。
【００６７】
システムコントローラ４には、リモコン受信部８が接続されている。リモコン受信部８は、リモコン送信機９からのリモコン信号を受信して、システムコントローラ４に転送する。システムコントローラ４は、受け取ったリモコン信号を解析し、電源オン／オフ操作、選局チャンネル切替操作などのユーザ操作を判定し、その判定結果に応じて制御を行なう。
【００６８】
テレビ放送信号受信アンテナ５で受信されたテレビ放送信号は、アンテナ端子ピンＴ11を通じてフロントエンド回路ＩＣ１に供給される。
【００６９】
この実施形態では、フロントエンド回路ＩＣ１は、調整データにより調整が可能な内部構成部の例としてのフロントエンド回路部１０と、事前取得調整データを記憶する不揮発性メモリ５１と、インターフェース部５２とを有する。
【００７０】
フロントエンド回路部１０は、この実施形態のＶＣＯを備えるＰＬＬ回路を含むと共に、ばらつきの調整が必要なその他の複数個の調整部を備える。不揮発性メモリ５１には、当該テレビ放送受信機の製造工場からの出荷前において、当該フロントエンド回路部１０の調整部の調整項目について予め求められた調整データが、事前取得調整データとして記憶される。
【００７１】
不揮発性メモリ５１は、インターフェース部５２に接続されている。インターフェース部５２は、フロントエンド回路ＩＣ１の端子ピンＴ14を通じて、復調回路ＩＣ２の後述する信号処理プロセッサ６１（マイコン）に接続されている。
【００７２】
この場合において、事前取得調整データの取得に当たっては、先ず、テスターを用いて、各調整部の調整項目について、変化するパラメータ、この実施形態では、選局するチャンネルに応じた周波数、の予め定めた値において最適状態となるように調整データを調整する。そして、その最適状態となったときの調整データを、事前取得調整データとして、対応するパラメータ値（周波数値）と対応させて、信号処理プロセッサ６１を介して、不揮発性メモリ５１に記憶する。
【００７３】
なお、信号処理プロセッサ６１を介することなく、テスターがインターフェース部５２を介して事前取得調整データを書き込むようにすることもできる。
【００７４】
この実施形態では、事前取得調整データを記憶するパラメータ値としては、選局するチャンネルの全てに対応する周波数について、事前取得調整データを得る必要はなく、離散的なパラメータ値とされている。後述するように、離散的なパラメータ値の間のパラメータ値に対応する調整データは、不揮発性メモリに記憶されている事前取得調整データから、補間処理により得ることが可能である。
【００７５】
例えば、ＶＣＯの前記の抵抗のばらつきが、当該ＶＣＯの発振周波数の変化に応じて変化する場合、その全ての受信チャンネル周波数などの多数個のデータを保持する必要はなく、飛び飛びの受信チャンネル周波数のときの調整データを保持するようにする。あるいは、ＶＣＯの前記の抵抗のばらつきが、当該ＶＣＯの発振周波数によらない場合には、その全ての受信チャンネル周波数などの多数個のデータを保持する必要はなく、あるひとつの調整データを保持するようにする。
【００７６】
なお、不揮発性メモリ５１に記憶される事前取得データは、エラー訂正エンコード処理がなされるている。
【００７７】
不揮発性メモリ５１に記憶される事前取得調整データは、周波数などのパラメータについて変化しない一部のものは、エラー訂正デコード処理をすれば、そのまま実調整データとして、フロントエンド回路部１０の調整部に供給されるものもある。
【００７８】
しかし、上述したように、チャンネル周波数をパラメータとする主要な調整データは、全てのパラメータ値について記憶しようとすると、記憶数が多数となってしまうので、上述したように、離散的なパラメータ値についてのみの少ない数の事前取得調整データとされる。したがって、その場合には、それらの事前取得調整データは、フロントエンド回路部１０の各調整部にそのまま供給される実調整データではなく、実調整データを、後述する復調回路ＩＣの信号処理プロセッサ（マイコン）６１が補間処理により生成する際の基本データとなるものである。
【００７９】
不揮発性メモリ５１に記憶されている事前取得調整データは、インターフェース部５２を介した、復調回路ＩＣ２の信号処理プロセッサ６１からの読み出し要求により読み出される。インターフェース部５２は、読み出し要求に応じて不揮発性メモリ５１から読み出された事前取得調整データを、信号処理プロセッサ６１に転送するようにする機能を備える。
【００８０】
後述するように、信号処理プロセッサ６１は、不揮発性メモリ５１から読み出した事前取得調整データから、実使用調整データを生成して、フロントエンド回路ＩＣ１に送ってくる。インターフェース部５２は、この信号処理プロセッサ６１からの実使用調整データを受け取って、内蔵するレジスタに保持し、フロントエンド回路部１０の各調整部に供給する機能を備える。
【００８１】
フロントエンド回路部１０では、受信したテレビ放送信号を中間周波信号に変換する。そして、フロントエンド回路部１０は、中間周波信号を、端子ピンＴ12を通じて復調回路ＩＣ２に送出する。
【００８２】
この実施形態では、復調回路ＩＣ２は、中間周波信号から映像出力信号を生成する復調回路部６０と、記述の信号処理プロセッサ（マイコン）６１とを有する。
【００８３】
復調回路部６０には、端子ピンＴ21を通じてフロントエンド回路ＩＣ１からの中間周波信号が供給される。復調回路部６０は、入力された中間周波信号を復調して、映像出力信号を生成し、その映像出力信号を端子ピンＴ22を通じて映像出力アンプに供給するようにする。
【００８４】
信号処理プロセッサ６１は、端子ピンＴ23を通じて、フロントエンド回路ＩＣ１のインターフェース部５２に接続されていると共に、端子ピンＴ24を通じてシステムコントローラ４にも接続されている。
【００８５】
信号処理プロセッサ６１は、不揮発性メモリ５１に対する書き込み／読み出しアクセスを行なう機能と、不揮発性メモリ５１から取得した事前取得調整データをエラー訂正デコードし、実使用調整データを生成する機能を備える。実使用調整データを生成する機能には、事前取得調整データから実使用調整データを補間により生成する機能が含まれる。
【００８６】
［フロントエンド回路ＩＣ１の具体回路例］
図８に、この実施形態におけるフロントエンド回路ＩＣ１の、特に、フロントエンド回路部１０の具体回路例について説明する。
【００８７】
テレビ放送に使用される周波数（チャンネル）は国によって様々であり、カラー方式にも、ＮＴＳＣ、ＰＡＬ、ＳＥＣＡＭなどがある。さらに、アナログ放送もあれば、デジタル放送もある。
【００８８】
そこで、テレビ放送の受信信号系を、テレビ放送を受信して中間周波信号を出力するフロントエンド回路と、そのフロントエンド回路の出力を処理してカラー映像信号および音声信号を出力するベースバンド処理回路とに分割することが考えられる。つまり、そのようにすることにより、テレビ放送の放送方式の違いに対処するものである。
【００８９】
図２は、各国のテレビ放送を、その放送形式にかかわらず受信できるように構成したフロントエンド回路の一例である。この例においては、それぞれの国のテレビ放送で使用されている周波数を、
（Ａ）４６〜１４７ＭＨｚ（ＶＨＦ−Ｌバンド）
（Ｂ）１４７〜４０１ＭＨｚ（ＶＨＦ−Ｈバンド）
（Ｃ）４０１〜８８７ＭＨｚ（ＵＨＦバンド）
の３バンドに分割し、それぞれの受信バンドにおいて、周波数を目的とするチャンネルに対応して変更できるようにしている。
【００９０】
すなわち、図８において、鎖線で囲った部分１が、フロントエンド回路を示し、これは前述したように、１チップＩＣにＩＣ化されている。
【００９１】
テレビ放送の放送波信号がアンテナにより受信され、その受信信号が、端子ピンＴ11からスイッチ回路１１を通じてアンテナ同調回路１２Ａ〜１２Ｃに選択的に供給される。この場合、アンテナ同調回路１２Ａ〜１２Ｃは、上記（Ａ）〜（Ｃ）項の受信バンドにそれぞれ対応するものである。そして、アンテナ同調回路１２Ａ〜１２Ｃのそれぞれは、同調用コンデンサの容量をデジタルデータにより変更して同調周波数を変更し、この結果、目的とする周波数（チャンネル）の受信信号に同調するように構成されている。
【００９２】
そして、これら同調回路１２Ａ〜１２Ｃからの受信信号が、高周波増幅回路１３Ａ〜１３Ｃを通じ、さらに、段間同調回路１４Ａ〜１４Ｃを通じてスイッチ回路１５に供給される。このスイッチ回路１５は、スイッチ回路１１と連動して切り換えられるものであり、したがって、スイッチ回路１５からは目的とする受信バンドの受信信号ＳRXが取り出される。そして、この取り出された受信信号ＳRXがミキサ回路２１Ｉ、２１Ｑに供給される。
【００９３】
なお、段間同調回路１４Ａ〜１４Ｃも同調回路１２Ａ〜１２Ｃと同様に構成されているものであるが、段間同調回路１４Ａは復同調回路とされている。また、後述するように、同調回路１２Ａ〜１２Ｃおよび１４Ａ〜１４Ｃの同調用コンデンサはＩＣ１０に内蔵され、同調用コイルはＩＣ１０に外付けとされている。
【００９４】
ＶＣＯ３１は、構成として、第３の実施形態のＶＣＯが適用されたものとされている。このＶＣＯ３１において、所定の周波数の発振信号が形成される。このＶＣＯ３１は、局部発振信号を形成するためのものであり、ＰＬＬ回路３０の一部を構成している。すなわち、ＶＣＯ３１の発振信号が可変分周回路３２に供給されて１／Ｎ（Ｎは正の整数）の周波数の信号に分周され、この分周信号が位相比較回路３３に供給される。さらに、外部から端子ピンＴ16を通じて信号形成回路３４にクロック（周波数は１〜２ＭＨｚ程度）が供給されて所定の周波数ｆ34の信号に分周され、この分周信号が位相比較回路３３に基準信号として供給される。
【００９５】
そして、位相比較回路３３の比較出力がループフィルタ３５に供給されて可変分周回路３２の出力信号と、形成回路３４の出力信号との位相差に対応してレベルの変化する直流電圧（制御電圧ＶＣ）が取り出され、この直流電圧（制御電圧ＶＣ）がＶＣＯ３１に発振周波数ｆ31の制御電圧として供給される。なお、フィルタ３５には、端子ピンＴ17を通じて平滑用のコンデンサＣ11が外付けされる。
【００９６】
したがって、ＶＣＯ３１の発振周波数ｆ31は、
ｆ31＝Ｎ・ｆ34 ・・・ （式２）
となるので、システムコントローラ４により、信号処理プロセッサ６１を介して、分周比Ｎを制御すれば、ＶＣＯ３１の発振周波数ｆ31を変更することができる。例えば、周波数ｆ31は、受信バンドおよび受信周波数（受信チャンネル）に対応して１．８〜３．６ＧＨｚとされる。
【００９７】
そして、このＶＣＯ３１の発振信号が可変分周回路３６に供給されて１／Ｍ（例えば、Ｍ＝２、４、８、１６、３２）の周波数に分周される。この可変分周回路３６の分周比Ｍも、システムコントローラ４により、信号処理プロセッサ６１を介して制御される。
【００９８】
そして、この可変分周回路３６からの分周信号が分周回路３７に供給されて、１／２の周波数で、かつ、位相が互いに直交する分周信号ＳLOI、ＳLOQに分周され、これら信号ＳLOI、ＳLOQがミキサ回路２１Ｉ、２１Ｑに局部発振信号として供給される。
【００９９】
ここで、
ｆLO：局部発振信号ＳLOI、ＳLOQの周波数
とすれば、
ｆLO＝ｆ31／（２Ｍ）
＝Ｎ・ｆ34／（２Ｍ）
＝ｆ34・Ｎ／（２Ｍ） ・・・ （式３）
となる。したがって、分周比Ｍ、Ｎを変更することにより、局部発振周波数ｆLOを、所定の周波数ステップで広い範囲にわたって変更することができる。
【０１００】
また、
ＳRX：受信を希望する受信信号
ＳUD：イメージ妨害信号
とし、簡単のため、
ＳRX＝ＥRX・sinωRXｔ
ＥRX：受信信号ＳRXの振幅
ωRX＝２πｆRX
ｆRX：受信信号ＳRXの中心周波数
ＳUD＝ＥUD・sinωUDｔ
ＥUD：イメージ妨害信号ＳUDの振幅
ωUD＝２πｆUD
ｆUD：イメージ妨害信号ＳUDの中心周波数
とする。
【０１０１】
さらに、局部発振信号ＳLOI、ＳLOQについて、
ＳLOI＝ＥLO・sinωLOｔ
ＳLOQ＝ＥLO・cosωLOｔ
ＥLO：信号ＳLOI、ＳLOQの振幅
ωLO＝２πｆLO
とする。
【０１０２】
ただし、このとき、
ωIF＝２πｆIF
ｆIF：中間周波数。例えば、４〜５．５ＭＨｚ（放送方式により変更する）
とすれば、アッパーヘテロダイン方式の場合には、
ｆRX＝ｆLO−ｆIF
ｆUD＝ｆLO＋ｆIF
である。
【０１０３】
したがって、ミキサ回路２１Ｉ、２１Ｑからは、次のような信号ＳIFI、ＳIFQが出力される。すなわち、
ＳIFI＝（ＳRX＋ＳUD）×ＳLOI
＝ＥRX・sinωRXｔ×ＥLO・sinωLOｔ
＋ＥUD・sinωUDｔ×ＥLO・sinωLOｔ
＝α｛cos（ωRX−ωLO）ｔ−cos（ωRX＋ωLO）ｔ｝
＋β｛cos（ωUD−ωLO）ｔ−cos（ωUD＋ωLO）ｔ｝
ＳIFQ＝（ＳRX＋ＳUD）×ＳLOQ
＝ＥRX・sinωRXｔ×ＥLO・cosωLOｔ
＋ＥUD・sinωUDｔ×ＥLO・cosωLOｔ
＝α｛sin（ωRX＋ωLO）ｔ＋sin（ωRX−ωLO）ｔ｝
＋β｛sin（ωUD＋ωLO）ｔ＋sin（ωUD−ωLO）ｔ｝
α＝ＥRX・ＥLO／２
β＝ＥUD・ＥLO／２
の信号ＳIFI、ＳIFQが取り出される。
【０１０４】
そして、これら信号ＳIFI、ＳIFQが、映像中間周波信号および音声中間周波信号の占有帯域幅（例えば、６〜８ＭＨｚ）に比べて広帯域のローパスフィルタ２２に供給される。この結果、ローパスフィルタ２２において、和の角周波数（ωRX＋ωLO）、（ωUD＋ωLO）の信号成分（および局部発振信号ＳLOI、ＳLOQ）が除去され、ローパスフィルタ２２からは、
ＳIFI＝α・cos（ωRX−ωLO）ｔ＋β・cos（ωUD−ωLO）ｔ
＝α・cosωIFｔ＋β・cosωIFｔ ・・・（式４）
ＳIFQ＝α・sin（ωRX−ωLO）ｔ＋β・sin（ωUD−ωLO）ｔ
＝−α・sinωIFｔ＋β・sinωIFｔ ・・・ （式５）
が取り出される。
【０１０５】
そして、これら信号ＳIFI、ＳIFQが、後述する振幅位相補正回路２３を通じて複素バンドパスフィルタ（ポリフェイズ・バンドパスフィルタ）２４に供給される。この複素バンドパスフィルタ２４は、以下の(a)〜(d)の特性を有するものである。
【０１０６】
(a) バンドパスフィルタの周波数特性を有する。
(b) 移相特性も有し、信号ＳIFIを値φ（φは任意の値）だけ移相する。
(c) 同じく、信号ＳIFQを値（φ−９０°）だけ移相する。
(d) 周波数軸上において、零周波数に対して対称の周波数ｆ0と周波数−ｆ0とを中心周波数とする２つのバンドパス特性を有するものであり、入力信号の相対位相によりこれを選択することができる。
したがって、複素バンドパスフィルタ２４において、上記(b)、(c)項により信号ＳIFQが信号ＳIFIに対して90°遅相され、
ＳIFI＝α・cosωIFｔ＋β・cosωIFｔ ・・・ （式６）
ＳIFQ＝−α・sin（ωIFｔ−90°）＋β・sin（ωIFｔ−90°）
＝α・cosωIFｔ−β・cocωIFｔ ・・・ （式７）
とされる。つまり、信号ＳIFIと、信号ＳIFQとの間では、信号成分α・cosωIFｔは互いに同相であり、信号成分β・cocωIFｔは互いに逆相である。
【０１０７】
そして、この信号ＳIFI、ＳIFQがレベル補正用のアンプ２５に供給されて信号ＳIFIと信号ＳIFQとが加算され、レベル補正アンプ２５からは以下のような信号ＳIFが取り出される。
【０１０８】
すなわち、
ＳIF＝ＳIFI＋ＳIFQ
＝２α・cosωIFｔ
＝ＥRX・ＥLO・cosωIFｔ ・・・ （式８）
が取り出される。この取り出された信号ＳIFは、信号ＳRXをアッパーヘテロダイン方式で受信したときの中間周波信号にほかならない。そして、この中間周波信号ＳIFには、イメージ妨害信号ＳUDは含まれていない。なお、振幅位相補正回路２３は、この（式８）が十分に成立するように、すなわち、イメージ妨害信号ＳUDが最小となるように、信号ＳIFI、ＳIFQの振幅および位相を補正するものである。
【０１０９】
さらに、このとき、レベル補正用のアンプ２５において、放送方式の違いにより信号ＳIFI、ＳIFQのレベルが異なっても、後述するＡＧＣ特性（特に、ＡＧＣの開始レベル）などが変化しないように、信号ＳIFのレベルが補正される。
【０１１０】
そして、この中間周波信号ＳIFが、ＡＧＣ用の可変利得アンプ２６を通じ、さらに、直流分のカット用およびエリアジング用のバンドパスフィルタ２７を通じて端子ピンＴ12に出力される。
【０１１１】
したがって、分周比Ｍ、Ｎを変更すれば、（式３）にしたがって目的とする周波数（チャンネル）を選択することができ、端子ピンＴ12に出力された中間周波信号ＳIFを放送方式に対応して復調すれば、目的とする放送を視聴することができることになる。
【０１１２】
こうして、このフロントエンド回路１０によれば、４６〜８８７ＭＨｚという広い周波数範囲に対して、１チップＩＣで対応できる。また、広い周波数範囲に対して妨害特性を低下させることなく、より少ない部品点数で、フロントエンド回路１０を実現できる。さらに、デジタル放送およびアナログ放送の放送方式の違いや、世界的な地域による放送方式の違いに対して、１つのフロントエンド回路１０で対応することができる。
【０１１３】
また、クロック信号の高調波などによる受信妨害が少なくなり、結果として受信感度が上昇する。さらに、ＰＬＬ３０は、コンデンサＣ11を除き、すべての回路部品のオンチップ化ができるので、外乱に強く、妨害発生の少ないＰＬＬとすることができる。また、高周波増幅回路１３Ａ〜１３Ｃには、同調回路１４Ａ〜１４Ｃがそれぞれ接続されるだけなので、負荷が軽く、高周波増幅回路１３Ａ〜１３Ｃを低歪みとすることができる。
【０１１４】
ＡＧＣ電圧ＶAGCが、フロントエンド回路ＩＣ１の後段の、前述した復調回路ＩＣ２のＡＧＣ電圧発生回路６３において形成され、このＡＧＣ電圧ＶAGCが端子ピンＴ13を通じてＡＧＣ用の可変利得アンプ２６にその利得の制御信号として供給される。したがって、これにより通常のＡＧＣ（中間周波数信号でのＡＧＣ）が行われる。
【０１１５】
また、例えば、目的とする受信信号ＳRXのレベルが大きすぎたり、受信信号ＳRXに大きなレベルの妨害波信号が混在したりしている場合には、上記の通常のＡＧＣでは対応しきれなくなる。そこで、ローパスフィルタ２２から出力される信号ＳIFI、ＳIFQがレベル検出回路４１に供給され、ＡＧＣ用アンプ２６においてＡＧＣを行う以前の信号ＳIFI、ＳIFQのレベルが所定値を越えたか否かが検出される。そして、この検出信号と、端子ピンＴ15のＡＧＣ電圧ＶAGCとが加算回路４２に供給され、その加算出力が遅延ＡＧＣ電圧形成回路４３に供給されて遅延ＡＧＣ電圧ＶDAGCが形成される。この遅延ＡＧＣ電圧ＶDAGCは、高周波増幅回路１３Ａ〜１３Ｃに利得の制御信号として供給され、遅延ＡＧＣが行われる。
【０１１６】
したがって、希望する受信信号の強さと、受信を希望しない多くの信号の強さとのＤ／Ｕから最適なＡＧＣ動作ができるので、デジタル放送とアナログ放送、あるいはそれらが混在していても、希望する放送を良好に受信することができる。
【０１１７】
ローパスフィルタ２２から出力される信号ＳIFI、ＳIFQがリニア検波回路４４に供給され、検波および平滑されることにより信号ＳIFI、ＳIFQのレベルを示す直流電圧Ｖ44とされ、この電圧Ｖ44が端子ピンＴ15に出力される。
【０１１８】
この端子ピンＴ15に出力された直流電圧Ｖ44は、フロントエンド回路ＩＣ１のテスト時や調整時などに使用される。例えば、入力信号（受信信号）のレベルを広い周波数範囲にわたってチェックするときに使用することができる。すなわち、狭帯域の中間周波フィルタを通した出力と違い、アンテナ端子ピンＴ11からミキサ回路２１Ｉ、２１Ｑまでの信号ラインについて広帯域の減衰特性を直接チェックすることができる。
【０１１９】
また、アンテナ同調回路１２Ａ〜１２Ｃおよび段間同調回路１４Ａ〜１４Ｃを調整する場合には、テスト信号をアンテナ端子ピンＴ11に加え、端子ピンＴ13に供給されるＡＧＣ電圧ＶAGCを所定値に固定すれば、直流電圧Ｖ44の変化からトラッキング調整を行うことができる。さらに、フロントエンド回路ＩＣ１の各機能の調整や特性の測定がデジタルデータにより行うことができ、自動調整および自動測定ができる。
【０１２０】
〔定電圧回路〕
この実施形態のフロントエンド回路ＩＣ１には、定電圧回路５３が設けられ、端子ピンＴ18から電源電圧＋ＶCCが供給される。この定電圧回路５３は、ＰＮ接合のバンドギャップを利用して電源電圧＋ＶCCから所定の値の定電圧を形成するものであり、その形成された定電圧はＩＣ１０のそれぞれの回路に供給される。なお、定電圧回路５３の出力電圧は微調整可能とされ、不揮発性メモリ５１にその調整データが記憶されている。信号処理プロセッサ６１は、その微調整用の調整データを不揮発性メモリ５１から取得して、実使用調整データを生成して、インターフェース部５２を通じて定電圧回路５３に供給するようにする。
【０１２１】
したがって、定電圧回路５３の出力電源電圧は、フロントエンド回路ＩＣ１毎に、微調整された定電圧となる。このため、各回路をＭＯＳ−ＦＥＴにより構成した場合でも、それらの回路に供給される電源電圧を高めに設定することができ、ＭＯＳ−ＦＥＴの性能を最大限に引き出すことができる。
【０１２２】
図８に示すフロントエンド回路ＩＣ１の構成によれば、（Ａ）〜（Ｃ）項に示すように、４６〜８８７ＭＨｚの周波数帯におけるテレビ放送を受信することができる。そして、そのとき、複素バンドパスフィルタ２４の中心周波数および通過帯域幅が可変とされているの、国内の地上デジタルテレビ放送や地上アナログテレビ放送だけでなく、国外のデジタルテレビ放送やアナログテレビ放送にも対応できる。
【０１２３】
図９は、この第４の実施形態におけるＶＣＯ３１についての制御部のみを抽出したブロックである。
【０１２４】
この第４の実施形態では、例えば、テレビ放送受信機に電源が投入されると、信号処理プロセッサ６１は、インタフェース５２を通じて不揮発性メモリ５１に事前取得調整データの取得要求を送り、不揮発性メモリ５１から事前取得調整データを読み出す。そして、信号処理プロセッサ６１は、不揮発性メモリ５１から読み出された事前取得調整データを、インタフェース５２を通じて受け取り、信号処理プロセッサ６１が内蔵するキャッシュメモリに保持する。このとき、信号処理プロセッサ６１は、読み出した調整データをエラー訂正デコード処理する。
【０１２５】
電源がオン状態である動作中には、信号処理プロセッサ６１は、キャッシュメモリに保持されている事前取得調整データを用いて実使用調整データを生成する。この際に、信号処理プロセッサ６１は、キャッシュメモリに保持されている事前取得調整データから補間処理により実使用調整データを生成する処理も行なう。
【０１２６】
そして、信号処理プロセッサ６１は、生成した実使用調整データを、インターフェース部５２を通じて、ＶＣＯ３１のほか、フロントエンド回路部１０の各調整対象部に供給する。
【０１２７】
図９に示すように、インターフェース部５２は、受け取った実使用調整データのうち、ＶＣＯ３１に対する調整データＶＲ１、ＶＲ２を、可変抵抗回路４００および５００に供給し、抵抗のばらつきを調整すると共に、可変容量回路１１０へのバイアス電流値を制御し、ＶＣＯからの発振出力信号の発振振幅の低下を防止する。また、インターフェース部５２は、信号処理プロセッサ６１から受け取った制御信号ＳＷを、容量切替回路６００に供給して、発振中心周波数を切り替えるようにする。
【０１２８】
この第４の実施形態によれば、事前に求められた、ばらつき調整データを可変抵抗回路４００および５００の各抵抗値を微調整することができるようになる。
【０１２９】
なお、図９に示すように、この第４の実施形態では、ＶＣＯ３１の電源電位ＶＤＤは、フロントエンド回路ＩＣ１内の定電圧回路５３により定電圧化された電位となる。
【０１３０】
電源電圧に混入する外来ノイズや熱雑音などにより、ＶＣＯのスプリアス特性や位相雑音特性が大きく影響を受けることがあるが、この実施形態では、前記定電圧回路５３により、電源電位ＶＤＤが定電圧化されているので、このような問題は軽減される。この場合、定電圧化回路５３は、低出力雑音かつ高ＰＳＲＲ（Ｐｏｗｅｒ Ｓｕｐｐｌｙ Ｒｅｊｅｃｔｉｏｎ Ｒａｔｉｏ）特性を持つものが望ましく、それにより、外来ノイズ等の影響を低減することが可能となる。
【０１３１】
なお、前述もしたように、可変抵抗回路４００および５００は、図６に示したスイッチ回路と抵抗素子とからなるものの構成に限られるものではなく、ＭＯＳＦＥＴを可変抵抗素子として用いるようにしてもよいし、このＭＯＳＦＥＴを可変抵抗素子として用いるものと、スイッチ回路と抵抗素子とからなるものとを併用するようにしても良い。ＭＯＳＦＥＴを可変抵抗素子として用いる構成とした場合には、抵抗値の微調整が容易である。
【０１３２】
［第５の実施形態］
第５の実施形態のＶＣＯの構成例を図１０に示す。この第５の実施形態のＶＣＯにおいては、接続点Ｐ１およびＰ２間、すなわち、ＭＯＳＦＥＴ１２１のドレインと、ＭＯＳＦＥＴ１２２のドレインとの間、に得られるＶＣＯの発振振幅が、振幅検出器８０１で検出される。そして、この振幅検出器８０１で検出されたＶＣＯの発振振幅の値が、制御部８０２に供給される。
【０１３３】
制御部８０２は、検出した発振振幅が一定となるように、可変抵抗回路４００および５００を制御する。
【０１３４】
これにより、この第５の実施形態によれば、発振周波数や抵抗素子などのばらつきに伴うＶＣＯの特性劣化を補正することができる。
【０１３５】
［第６の実施形態］
第６の実施形態のＶＣＯの構成例を、図１１に示す。第１の実施形態では、図１に示したように、負性抵抗回路１０２は、Ｎ型ＭＯＳＦＥＴ１２１および１２２で構成していた。これに対して、この第６の実施形態では、負性抵抗回路１０２をＰ型ＭＯＳＦＥＴ１２３および１２４で構成したものである。
【０１３６】
この第６の実施形態では、Ｎ型ＭＯＳＦＥＴ１２１および１２２と同様にして、差動構成とされたＰ型ＭＯＳＦＥＴ１２３および１２４の、互いのソース接続点が抵抗３０１を介して電源ライン１０４に接続される。また、共振回路１０１のコイルＬ１およびコイルＬ２の接続点が抵抗３０２を介して接地される。
【０１３７】
［第７の実施形態］
第７の実施形態のＶＣＯの構成例を、図１２に示す。
【０１３８】
この第７の実施形態では、負性抵抗回路を、Ｎ型ＭＯＳＦＥＴ１２１および１２２で構成した負性抵抗回路１０２Ａと、Ｐ型ＭＯＳＦＥＴ１２３および１２４で構成した負性抵抗回路１０２Ｂとからなるとして、ＣＭＯＳ構成としたものである。
【０１３９】
図１２に示すように、この第７の実施形態では、負性抵抗回路１０２ＢのＰ型ＭＯＳＦＥＴ１２３および１２４の、互いのソース接続点が抵抗３０１を介して電源ライン１０４に接続される。また、負性抵抗回路１０２ＡのＮ型ＭＯＳＦＥＴ１２１および１２２の、互いのソース接続点が抵抗３０２を介して接地される。
【０１４０】
そして、可変容量回路１１０を備える共振回路１０１は、負性抵抗回路１０２Ａと、負性抵抗回路１０２Ｂとの間に設けられる。
【０１４１】
［第８の実施形態］
上述した第１〜第７の実施形態では、発振回路部１０３と電源の一方端との間に第１の抵抗３０１を接続すると共に、発振回路部１０３と電源の他方端との間にも、第２の抵抗３０２を接続するようにした。
【０１４２】
しかし、可変容量回路を構成する可変容量素子に対するバイアス電圧を調整することにより、従来よりも可変容量域を大きくするようにするという目的からは、第２の抵抗３０２の代わりに、電流源を接続するようにしてもよい。
【０１４３】
図１３に、この第８の実施形態の一例を示す。この図１３の例は、第１の実施形態のＶＣＯにおいて、第２の抵抗３０２の代わりに、電流源３０３を設けるようにしたものである。
【０１４４】
［その他の実施形態および変形例］
上述した実施形態では、電圧制御型の可変容量素子としては、バラクタを用いるようにしたが、この発明が適用される可変容量素子としては、バラクタに限られるわけではない。
【０１４５】
また、上述の説明では、この発明による電圧制御型可変周波数発振回路を、テレビ放送受信機のフロントエンド回路のＰＬＬ回路のＶＣＯに用いて場合のみを説明したが、この発明のＶＣＯは、これに限らず、種々の信号処理回路に適用可能である。
【図面の簡単な説明】
【０１４６】
【図１】この発明による電圧制御型可変周波数発振回路の第１の実施形態を示す回路図である。
【図２】第１の実施形態の電圧制御型可変周波数発振回路の制御特性を説明するために用いる図である。
【図３】この発明による電圧制御型可変周波数発振回路の第２の実施形態を示す回路図である。
【図４】第２の実施形態の要部の具体構成例を説明するための接続図である。
【図５】この発明による電圧制御型可変周波数発振回路の第３の実施形態を説明するために用いる図である。
【図６】この発明による電圧制御型可変周波数発振回路の第３の実施形態を示す回路図である。
【図７】この発明の第４の実施形態が適用される処理回路例を説明するためのブロック図である。
【図８】この発明の第４の実施形態が適用される処理回路例を説明するためのブロック図である。
【図９】この発明の第４の実施形態の要部を説明するための図である。
【図１０】この発明による電圧制御型可変周波数発振回路の第５の実施形態の回路構成例を示す図である。
【図１１】この発明による電圧制御型可変周波数発振回路の第６の実施形態の回路構成例を示す図である。
【図１２】この発明による電圧制御型可変周波数発振回路の第７の実施形態の回路構成例を示す図である。
【図１３】この発明による電圧制御型可変周波数発振回路の第８の実施形態の回路構成例を示す図である。
【図１４】従来の電圧制御型可変周波数発振回路の回路構成例を示す図である。
【図１５】可変容量素子としてのバラクタの特性を説明するための図である。
【図１６】従来の電圧制御型可変周波数発振回路の特性を説明するための図である。
【図１７】改善された従来の電圧制御型可変周波数発振回路の要部の回路構成例を示す図である。
【符号の説明】
【０１４７】
１０１…共振回路、１０２…負性抵抗回路、１０３…発振回路部、１１０…可変容量回路、１１１，１１２…バラクタ、１２１，１２２…ＭＯＳＦＥＴ、３０１…第１の抵抗、３０２…第２の抵抗、４００，５００…可変抵抗回路、６００…容量切替回路、７００…制御信号発生部、５１…不揮発性メモリ、５３…定電圧回路、６１…信号処理プロセッサ、３０…ＰＬＬ回路、３１…ＶＣＯ
【技術分野】
【０００１】
この発明は、電圧制御型可変周波数発振回路およびこの電圧制御型可変周波数発振回路からの発振周波数信号を用いて所定の信号処理を行なう信号処理回路に関する。
【背景技術】
【０００２】
電圧制御型可変周波数発振回路（以下、ＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｏｒｌｌｅｄ Ｏｓｃｉｌａｔｏｒ）という）として、共振回路にコイルと可変容量素子とを用いた、いわゆるＬＣ共振型のＶＣＯが広く用いられている。
【０００３】
従来のＬＣ共振型のＶＣＯの例を図１４に示す。この図１４の例のＶＣＯは、共振回路１０１と、負性抵抗回路１０２とにより、発振回路部１０３が構成されている。この発振回路部１０３は、直接、電源電位ＶＤＤが供給される電源ライン１０４に接続されると共に、負性抵抗回路１０２が電流源１０５によりバイアスされる構成となっている。
【０００４】
共振回路１０１は、コイルＬ１，Ｌ２および可変容量回路１１０からなる。可変容量回路１１０は、この例では、可変容量素子の例としての２個のバラクタ１１１，１１２からなる。
【０００５】
バラクタ１１１，１１２として用いられるバラクタの構成は、種々存在し、少なくとも２種類ある。図１５（Ａ）に示すものは、そのうちの１つのバラクタの構成例である。
【０００６】
この例の場合のバラクタ１１１，１１２のそれぞれは、図１５（Ａ）に示すように、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）１０６のソースおよびドレインが互いに接続される。そして、図１５（Ａ）に示すように、ＭＯＳＦＥＴ１０６のソースおよびドレインの接続点から一方の端子１０６ａが導出され、ＭＯＳＦＥＴ１０６のゲートから他方の端子１０６ｂが導出される。
【０００７】
バラクタの他の構成例としては、ＭＯＳ構造を用い、ゲート端子とウェル端子の２端子を用いるものがある。
【０００８】
ＬＣ共振回路には、いずれのバラクタも使用可能であるが、以下の説明においては、便宜上、図１５（Ａ）に示した構成例のものを例として説明する。
【０００９】
一方の端子１０６ａと他方の端子１０６ｂとの間に、制御電圧ＶＧが印加されると、バラクタは、図１５（Ｂ）に示すように、その印加電圧ＶＧに応じた容量値Ｃを呈する。したがって、印加電圧ＶＧを変化させることで、容量値Ｃを変化させることができ、この容量Ｃの変化により、ＶＣＯは、その発振出力周波数を変化させる。
【００１０】
図１４の例の可変容量回路１１０においては、バラクタ１１１および１１２の一方の端子（端子１０６ａ側）が互いに接続され、その接続点Ｐ０に、制御電圧ＶＣが印加される。また、バラクタ１１１の他方の端子（端子１０６ｂ側）は、コイルＬ１を介して電源ライン１０４に接続され、バラクタ１１２の他方の端子（端子１０６ｂ側）は、コイルＬ２を介して電源ライン１０４に接続されている。
【００１１】
負性抵抗回路１０２は、図１４の例では、ＭＯＳＦＥＴ１２１および１２２の差動構成回路からなる。すなわち、ＭＯＳＦＥＴ１２１および１２２のソースが互いに接続され、その接続点が電流源１０５を通じて接地されている。また、ＭＯＳＦＥＴ１２１のドレインと、ＭＯＳＦＥＴ１２２のゲートとが接続され、その接続点は、コイルＬ１と、バラクタ１１１との接続点Ｐ１に接続される。さらに、ＭＯＳＦＥＴ１２２のドレインと、ＭＯＳＦＥＴ１２１のゲートとが接続され、その接続点は、コイルＬ２と、バラクタ１１２との接続点Ｐ２に接続される。
【００１２】
この図１４の例のＶＣＯは、発振回路部１０３が電源電位ＶＤＤが供給される電源ライン１０４に直接接続される構成となっている。このため、可変容量回路１１０の両端（接続点Ｐ１およびＰ２）の直流電位が、ほぼ電源電位ＶＤＤとなって、バラクタ１１１，１１２による容量可変域を有効に用いることができない。その結果、ＶＣＯの周波数可変域を広くすることができないという問題がある。
【００１３】
図１５（Ａ）において、端子１０６ａ側の電位をＶａとし、端子１０６ｂ側の電位をＶｂとし、電位Ｖｂを基準にして、電位Ｖａを変えて、印加電圧ＶＧを変化させる場合を考える。この場合、電位Ｖａの値を、Ｖｂ−α＜Ｖａ＜Ｖｂ＋αの範囲で変更すると、印加電圧ＶＧは、図１５（Ｂ）に示すように、−α＜ＶＧ＜＋αとなり、容量Ｃは、最適な可変範囲Ｗ０となる。
【００１４】
しかしながら、図１４の構成のＶＣＯの場合、バラクタ１１１および１１２の他方の端子側（端子１０６ｂ側）の電位は、電源電位ＶＤＤとなっている。そのため、バラクタ１１１および１１２の一方の端子側（１０６ａ側）の電位を、制御電圧ＶＣで可変しようとしても、駆動回路の制約から制御電圧ＶＣは、容易に電源電圧ＶＤＤ以上にはできない。このときのバラクタの容量Ｃの制御電圧ＶＣに対する変化特性は、図１６の実線２０１で示すようなものとなる。この結果、可変容量回路１１０の容量Ｃの可変範囲は、図１６に示すように、最適な可変範囲Ｗ０（図１５（Ｂ）参照）に比べて、非常に狭い可変範囲Ｗ１となってしまう問題がある。
【００１５】
この問題に対して、特許文献１（特開２００４−１４７３１０号公報）には、可変容量回路１１０を図１７に示すような構成とすることにより、可変容量回路１１０の容量Ｃの可変範囲を、より広くするものが提案されている。
【００１６】
すなわち、この図１７の構成においては、バラクタ１１１と接続点Ｐ１との間に直流カット用のコンデンサ１１３を接続すると共に、バラクタ１１２と接続点Ｐ２との間に直流カット用のコンデンサ１１４を接続する。そして、バラクタ１１１とコンデンサ１１３との接続点を抵抗器１１５を介して直流バイアス電位ＶＢＩＡＳに接続し、また、バラクタ１１２とコンデンサ１１４との接続点を抵抗器１１６を介して直流バイアス電位ＶＢＩＡＳに接続する。
【００１７】
この図１７の構成によれば、バラクタ１１１および１１２の他方の端子側（１０６ｂ側）には、それぞれ抵抗器１１５および１１６を介してバイアス電圧が供給される。したがって、バラクタ１１１および１１２の他方の端子側（１０６ｂ側）の電位は、電源電位ＶＤＤよりも低くなり、理想的には、ＶＤＤ／２にすることができる。
【００１８】
したがって、バラクタ１１１，１１２の接続点Ｐ０に供給される制御電圧ＶＣを、電源電位ＶＤＤまで変化したときの、バラクタの容量Ｃの制御電圧ＶＣに対する変化特性は、図１６の実線２０２で示すようなものとなる。この結果、可変容量回路１１０の容量Ｃの可変範囲は、図１６に示すように、広い可変範囲Ｗ２となり、ＶＣＯとして、図１４の例よりも広い周波数可変域を得ることができる。
【００１９】
上記の特許文献は、次の通りである。
【特許文献１】特開２００４−１４７３１０号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
しかしながら、図１７に示す可変容量回路１１０を用いた場合、バラクタ１１１，１１２のそれぞれに対して、コンデンサ１１３，１１４が直列に接続される構成となる。このため、この直列のコンデンサ１１３，１１４の容量分だけ、可変容量回路の容量可変域が実効的に小さくなってしまう。
【００２１】
この結果、特許文献１に記載のものでは、ＶＣＯとして、可変容量素子の容量可変域に応じた広い周波数可変域を確保することができないという問題が、新たに生じる。
【００２２】
この発明は、以上の問題点にかんがみ、可変容量素子の容量可変域に応じた広い周波数可変域を確保することができる電圧制御型可変周波数発振回路を提供することを目的とする。
【課題を解決するための手段】
【００２３】
上記の課題を解決するために、この発明においては、
コイルおよび可変容量素子を有する共振回路と、負性抵抗回路とを含む発振回路部と、
前記発振回路部と電源の一方端との間に設けられる第１の抵抗と、
を備える電圧制御型可変周波数発振回路を提供することを特徴とする。
【００２４】
この発明の上記の構成によれば、発振回路部と電源の一方端との間に第１の抵抗が設けられているので、共振回路の可変容量素子には、この第１の抵抗を介して、電源電位が印加され、共振回路の可変容量素子の一端には、電源電位よりも低い電圧が印加される。
【００２５】
したがって、可変容量素子の他端に供給される制御電圧によって可変される可変容量素子の容量は、図１４の従来例よりも広い可変範囲となる。
【００２６】
そして、この発明においては、可変容量素子に対しては、従来のような直列の容量素子は設けないので、可変容量素子による容量可変域は、そのまま発振周波数の可変域に対応するものとなり、図１７を用いて説明した従来例よりも広い周波数可変域を確保することができる。
【発明の効果】
【００２７】
この発明によれば、可変容量回路の容量可変範囲を、可変容量素子の容量可変域に直に応じたものとするができ、広い周波数可変域を確保することができる電圧制御型可変周波数発振回路を提供できる。
【発明を実施するための最良の形態】
【００２８】
以下、この発明による電圧制御型可変周波数発振回路（ＶＣＯ）の幾つかの実施形態について、図を参照しながら説明する。なお、以下の実施形態の図において、説明の簡単のため、図１４を用いて示したＶＣＯと同一構成部分には、同一番号および記号を付して、その説明は省略する。
【００２９】
［第１の実施形態］
図１は、この発明によるＶＣＯの第１の実施形態を示す接続回路図である。
【００３０】
この実施形態のＶＣＯにおいては、発振回路部１０３と電源電位ＶＤＤが得られる電源ラインとの間には、第１の抵抗器３０１を設ける。すなわち、図１の例においては、コイルＬ１とコイルＬ２との接続点Ｐ３（電位ＶＢ）と、電源ライン１０４（電源の一方端または他方端）との間に、第１の抵抗器３０１を接続する。
【００３１】
また、発振回路部１０３と、接地電位端（電源の他方端または一方端）との間には、この実施形態では、第２の抵抗器３０２を設ける。すなわち、図１の例においては、ＭＯＳＦＥＴ１２１と１２２のソースの接続点と、接地端との間に、第２の抵抗器３０２が接続される。
【００３２】
この図１の第１の実施形態の構成によれば、バラクタ１１１および１１２の他方の端子側（端子１０６ｂ側）である接続点Ｐ１およびＰ２には、第１の抵抗器３０１を介してバイアス電圧が供給される。したがって、バラクタ１１１および１１２の他方の端子側（端子１０６ｂ側）の電位（接続点Ｐ３の電位ＶＢにほぼ等しい）は、電源電位ＶＤＤよりも低くなる。
【００３３】
特に、この第１の実施形態においては、接続点Ｐ１およびＰ２に供給される可変容量回路１１０のバイアス電位は、第１の抵抗器３０１の抵抗値と、第２の抵抗器３０２の抵抗値とに決まる。そして、この第１および第２の抵抗器３０１および３０２の抵抗値を適切に定めることにより、可変容量回路１１０のバイアス電圧を、ＶＤＤ／２、あるいはその近傍の値にすることができる。
【００３４】
したがって、バラクタ１１１，１１２の接続点Ｐ０に供給される制御電圧ＶＣを、電源電位ＶＤＤまで変化したときの、バラクタの容量Ｃの制御電圧ＶＣに対する変化特性は、図２の実線２０３で示すように、最大範囲とすることができる。可変容量回路１１０の容量Ｃの可変範囲は、バラクタ１１１，１１２の可変容量範囲に即したものであるので、これも広くなる。この結果、この実施形態のＶＣＯの周波数可変域を、最適な可変範囲Ｗ０に近い可変範囲Ｗ３とすることができる。
【００３５】
また、図１４の従来例の場合、電流源３０２が、ＭＯＳトランジスタで構成されているので、低周波のフリッカー雑音が非常に大きく、これがＶＣＯの発振周波数の位相雑音特性を著しく劣化させる。しかし、この実施形態では、電流源の代わりに、第２の抵抗器３０２を接続するようにしたので、位相雑音特性が改善されるものである。
【００３６】
［第２の実施形態］
ＬＣ共振型のＶＣＯにおいては、上述したように、可変容量回路１１０の容量を変化させることで、ＶＣＯの発振周波数を変化させる。しかし、この発振周波数の変化に応じて、共振回路１０１の共振インピーダンスが変動してしまう。このため、特に低周波の領域で、ＶＣＯからの発振出力信号の発振振幅が低下してしまい、位相雑音特性が劣化してしまうことがある。
【００３７】
第２の実施形態のＶＣＯは、この位相雑音特性の劣化の問題を解決できるように構成したものである。この第２の実施形態のＶＣＯの構成例を図３に示す。
【００３８】
すなわち、この第２の実施形態においては、第１の抵抗器３０１の代わりに可変抵抗回路４００を設けると共に、第２の抵抗器３０２の代わりに可変抵抗回路５００を設ける。そして、制御信号発生部７００から、可変容量回路１１０の制御電圧ＶＣに応じた制御信号ＶＲ１およびＶＲ２が、可変抵抗回路４００および５００に、抵抗値制御用としてそれぞれ供給される。その他は、前述の第１の実施形態と同様に構成する。
【００３９】
この第２の実施形態においては、制御信号発生部７００は、制御電圧ＶＣによりＶＣＯの発振周波数が変化したときに、その発振周波数の変化に応じて、可変抵抗回路４００および５００の抵抗値を制御する。これにより、ＶＣＯの発振周波数に応じて、可変容量回路１１０へのバイアス電流値が制御され、ＶＣＯからの発振出力信号の発振振幅が低下するのが防止される。
【００４０】
したがって、この第２の実施形態によれば、ＶＣＯの発振周波数の変化に応じた位相雑音特性の劣化を防止することができる。
【００４１】
可変抵抗回路４００および５００は、例えばＭＯＳＦＥＴを用いた可変抵抗素子により構成することができるし、あるいは、抵抗素子とスイッチ回路とを組み合わせたものにより構成することもできる。また、可変抵抗回路４００および５００は、例えばＭＯＳＦＥＴを用いた可変抵抗素子と、抵抗素子およびスイッチ回路を組み合わせたものとの両者を併用するように構成することもできる。
【００４２】
図４は、可変抵抗回路４００および５００を、抵抗素子とスイッチ回路とを組み合わせた構成した場合のＶＣＯの実施形態の一例である。
【００４３】
すなわち、可変抵抗回路４００は、スイッチ回路としての複数個のＭＯＳＦＥＴ４１１，４１２，・・・，４１ｎ（ｎは２以上の整数。以下同じ）と、それぞれのＭＯＳＦＥＴ４１１，４１２，・・・，４１ｎに直列に接続される抵抗器４２１，４２２，・・・，４２ｎとを備える。ＭＯＳＦＥＴ４１１，４１２，・・・，４１ｎと抵抗器４２１，４２２，・・・，４２ｎとの直列接続は、接続点Ｐ３と、電源ライン１０４との間に並列に接続される。
【００４４】
そして、制御信号発生部７００からは、ＭＯＳＦＥＴ４１１，４１２，・・・，４１ｎのゲートのそれぞれに供給されるオン・オフスイッチング制御信号が、抵抗値制御用の制御信号ＶＲ１として、可変抵抗回路４００に供給されるように構成されている。
【００４５】
同様に、可変抵抗回路５００は、スイッチ回路としての複数個のＭＯＳＦＥＴ５１１，５１２，・・・，５１ｎと、それぞれのＭＯＳＦＥＴ５１１，５１２，・・・，５１ｎに直列に接続される抵抗器５２１，５２２，・・・，５２ｎとを備える。ＭＯＳＦＥＴ５１１，５１２，・・・，５１ｎと抵抗器５２１，５２２，・・・，５２ｎとの直列接続は、負性抵抗回路１０２のＭＯＳＦＥＴ１２１および１２２のソースの接続点と、接地端との間に並列に接続される。
【００４６】
そして、制御信号発生部７００からは、ＭＯＳＦＥＴ５１１，５１２，・・・，５１ｎのゲートのそれぞれに供給されるオン・オフスイッチング制御信号が、抵抗値制御用の制御信号ＶＲ２として、可変抵抗回路５００に供給されるように構成されている。
【００４７】
可変抵抗回路４００では、ＭＯＳＦＥＴ４１１，４１２，・・・，４１ｎのうち、オンとされたものに直列に接続されている抵抗器が接続点Ｐ３と、電源ラインとの間に並列に接続される。したがって、ＭＯＳＦＥＴ４１１，４１２，・・・，４１ｎのオン・オフ制御により、並列に接続される抵抗数が可変され、可変抵抗回路４００全体の抵抗値が可変される。
【００４８】
同様に、可変抵抗回路５００では、ＭＯＳＦＥＴ５１１，５１２，・・・，５１ｎのうち、オンとされたものに直列に接続されている抵抗器が負性抵抗回路と接地端との間に並列に接続される。したがって、ＭＯＳＦＥＴ５１１，５１２，・・・，５１ｎのオン・オフ制御により、並列に接続される抵抗数が可変され、可変抵抗回路５００全体の抵抗値が可変される。
【００４９】
［第３の実施形態］
ＶＣＯの周波数可変域を、より広くする場合、図５の特性曲線７０１，７０２，７０３のように、ＶＣＯの発振中心周波数をシフトするようにすることが行なわれている。この場合も、シフトされた可変周波数範囲においても、ＶＣＯからの発振出力信号の発振振幅が低下してしまわないようにする必要がある。
【００５０】
この場合にも、可変抵抗回路４００および５００の抵抗値を制御することにより、ＶＣＯの発振周波数に応じて、可変容量回路１１０へのバイアス電流値を制御し、ＶＣＯからの発振出力信号の発振振幅が低下するのを防止することができる。
【００５１】
第３の実施形態は、以上の点を考慮したもので、図６に、この第３の実施形態のＶＣＯの構成例を示す。
【００５２】
この図６の例においては、共振回路１０１には、可変容量回路１１０と、コイルＬ１，Ｌ２との間において、可変容量回路１１０に並列に、発振中心周波数のシフト用の容量切替回路６００を設ける。
【００５３】
この容量切替回路６００は、スイッチ回路を構成するＭＯＳＦＥＴのソースと接続点Ｐ１との間、また、当該ＭＯＳＦＥＴのドレインと接続点Ｐ２との間、のそれぞれにコンデンサを接続した直列回路を、複数個、並列に接続したものからなる。
【００５４】
すなわち、ＭＯＳＦＥＴ６１１，６１２，・・・，６１ｎのそれぞれのソースと接続点Ｐ１との間に、コンデンサ６２１，６２２，・・・，６２ｎをそれぞれ接続すると共に、ＭＯＳＦＥＴ６１１，６１２，・・・，６１ｎのそれぞれのドレインと接続点Ｐ２との間に、コンデンサ６３１，６３２，・・・，６３ｎをそれぞれ接続する。
【００５５】
そして、制御信号発生部７００から、ＭＯＳＦＥＴ６１１，６１２，・・・，６１ｎのそれぞれのゲートに、オン・オフ切り替え用のスイッチング制御信号ＳＷが供給されるように構成されている。
【００５６】
この構成においては、ＭＯＳＦＥＴ６１１，６１２，・・・，６１ｎがスイッチング制御信号ＳＷによりオンとされると、その両側に接続されているコンデンサが接続点Ｐ１と接続点Ｐ２との間に直列に接続される。
【００５７】
したがって、ＭＯＳＦＥＴ６１１，６１２，・・・，６１ｎのうち、スイッチング制御信号によりオンとされているもののみの両側に接続されるコンデンサの直列回路が、可変容量回路１１０に並列に接続される。つまり、ＭＯＳＦＥＴ６１１，６１２，・・・，６１ｎのスイッチング制御信号ＳＷに応じて、接続点Ｐ１と接続点Ｐ２との間に並列に接続されるコンデンサの直列回路数が変更される。
【００５８】
これにより、ＶＣＯの発振中心周波数は、ＭＯＳＦＥＴ６１１，６１２，・・・，６１ｎのスイッチング制御信号ＳＷに応じてシフト制御がなされる。
【００５９】
この第３の実施形態では、制御信号発生部７００は、上述の第２の実施形態の動作に加えて、ＶＣＯの発振中心周波数のシフト制御に応じて可変抵抗回路４００および５００の抵抗値の可変制御を行なうように制御信号ＶＲ１およびＶＲ２を生成する。
【００６０】
以上の構成により、この第３の実施形態では、ＶＣＯの可変周波数範囲がシフトされたときにも、可変抵抗回路４００および５００の抵抗値が、そのシフトに応じて制御されるので、ＶＣＯからの発振出力信号の発振振幅は、低下しないようにされる。つまり、シフト可能な全ての可変周波数範囲において、ＶＣＯからの発振出力信号の発振振幅を、常にほぼ一定とするようにすることができる。
【００６１】
なお、図６の例では、可変抵抗回路４００および５００は、図４の例を用いている。しかし、この第３の実施形態においても、例えばＭＯＳＦＥＴを用いた可変抵抗素子により構成することができるし、あるいは、抵抗素子とスイッチ回路とを組み合わせたものにより構成することもできる。また、可変抵抗回路４００および５００は、例えばＭＯＳＦＥＴを用いた可変抵抗素子と、抵抗素子およびスイッチ回路を組み合わせたものとの両者を併用するように構成することもできる。
【００６２】
［第４の実施形態］
第４の実施形態は、この発明によるＶＣＯの実施形態を、テレビ放送信号受信用装置のチューナ部（フロントエンド回路）のＰＬＬ回路の可変周波数発振回路として使用するようにした場合の例である。そして、この第４の実施形態では、フロントエンド回路を１チップＩＣ化した場合の例である。
【００６３】
ＩＣ化回路では、その内部構成回路が抵抗素子を有するものであるとき、ＩＣ毎に、抵抗素子のばらつきがあることを考慮する必要がある。そこで、例えば第３の実施形態のＶＣＯを、フロントエンド回路ＩＣ内に設けた場合、可変抵抗回路４００や５００の抵抗４２１，４２２，・・・，４２ｎや、抵抗５２１，５２２，・・・，５２ｎのばらつきを、ＩＣ毎に調整することができることが好ましい。
【００６４】
フロントエンド回路ＩＣ毎の、ＶＣＯやその他の抵抗素子を使用する回路部用のばらつき調整データは、例えばテスターを用いて、工場出荷前に取得しておくことができる。この第４の実施形態では、フロントエンド回路ＩＣ内に、調整データを記憶しておく不揮発性メモリを内蔵しておき、前記のテスターを用いて取得した調整データを、その不揮発性メモリに記憶して、抵抗によるばらつきの調整を行なえるようにしている。
【００６５】
この第４の実施形態について、詳細に説明する。
【００６６】
図７は、この第４の実施形態のＶＣＯが適用されるテレビ放送受信機の要部の構成例を示すブロック図である。この実施形態のテレビ放送受信機は、ＩＣ化により簡略化した構成とされており、主要な構成部分として、フロントエンド回路ＩＣ１と、復調回路ＩＣ２とを備えると共に、マイクロコンピュータ（以下、マイコンと略称する）を備えて構成されるシステムコントローラ４とを備える。また、復調回路ＩＣ２は、マイコンからなる信号処理プロセッサ６１を備える。
【００６７】
システムコントローラ４には、リモコン受信部８が接続されている。リモコン受信部８は、リモコン送信機９からのリモコン信号を受信して、システムコントローラ４に転送する。システムコントローラ４は、受け取ったリモコン信号を解析し、電源オン／オフ操作、選局チャンネル切替操作などのユーザ操作を判定し、その判定結果に応じて制御を行なう。
【００６８】
テレビ放送信号受信アンテナ５で受信されたテレビ放送信号は、アンテナ端子ピンＴ11を通じてフロントエンド回路ＩＣ１に供給される。
【００６９】
この実施形態では、フロントエンド回路ＩＣ１は、調整データにより調整が可能な内部構成部の例としてのフロントエンド回路部１０と、事前取得調整データを記憶する不揮発性メモリ５１と、インターフェース部５２とを有する。
【００７０】
フロントエンド回路部１０は、この実施形態のＶＣＯを備えるＰＬＬ回路を含むと共に、ばらつきの調整が必要なその他の複数個の調整部を備える。不揮発性メモリ５１には、当該テレビ放送受信機の製造工場からの出荷前において、当該フロントエンド回路部１０の調整部の調整項目について予め求められた調整データが、事前取得調整データとして記憶される。
【００７１】
不揮発性メモリ５１は、インターフェース部５２に接続されている。インターフェース部５２は、フロントエンド回路ＩＣ１の端子ピンＴ14を通じて、復調回路ＩＣ２の後述する信号処理プロセッサ６１（マイコン）に接続されている。
【００７２】
この場合において、事前取得調整データの取得に当たっては、先ず、テスターを用いて、各調整部の調整項目について、変化するパラメータ、この実施形態では、選局するチャンネルに応じた周波数、の予め定めた値において最適状態となるように調整データを調整する。そして、その最適状態となったときの調整データを、事前取得調整データとして、対応するパラメータ値（周波数値）と対応させて、信号処理プロセッサ６１を介して、不揮発性メモリ５１に記憶する。
【００７３】
なお、信号処理プロセッサ６１を介することなく、テスターがインターフェース部５２を介して事前取得調整データを書き込むようにすることもできる。
【００７４】
この実施形態では、事前取得調整データを記憶するパラメータ値としては、選局するチャンネルの全てに対応する周波数について、事前取得調整データを得る必要はなく、離散的なパラメータ値とされている。後述するように、離散的なパラメータ値の間のパラメータ値に対応する調整データは、不揮発性メモリに記憶されている事前取得調整データから、補間処理により得ることが可能である。
【００７５】
例えば、ＶＣＯの前記の抵抗のばらつきが、当該ＶＣＯの発振周波数の変化に応じて変化する場合、その全ての受信チャンネル周波数などの多数個のデータを保持する必要はなく、飛び飛びの受信チャンネル周波数のときの調整データを保持するようにする。あるいは、ＶＣＯの前記の抵抗のばらつきが、当該ＶＣＯの発振周波数によらない場合には、その全ての受信チャンネル周波数などの多数個のデータを保持する必要はなく、あるひとつの調整データを保持するようにする。
【００７６】
なお、不揮発性メモリ５１に記憶される事前取得データは、エラー訂正エンコード処理がなされるている。
【００７７】
不揮発性メモリ５１に記憶される事前取得調整データは、周波数などのパラメータについて変化しない一部のものは、エラー訂正デコード処理をすれば、そのまま実調整データとして、フロントエンド回路部１０の調整部に供給されるものもある。
【００７８】
しかし、上述したように、チャンネル周波数をパラメータとする主要な調整データは、全てのパラメータ値について記憶しようとすると、記憶数が多数となってしまうので、上述したように、離散的なパラメータ値についてのみの少ない数の事前取得調整データとされる。したがって、その場合には、それらの事前取得調整データは、フロントエンド回路部１０の各調整部にそのまま供給される実調整データではなく、実調整データを、後述する復調回路ＩＣの信号処理プロセッサ（マイコン）６１が補間処理により生成する際の基本データとなるものである。
【００７９】
不揮発性メモリ５１に記憶されている事前取得調整データは、インターフェース部５２を介した、復調回路ＩＣ２の信号処理プロセッサ６１からの読み出し要求により読み出される。インターフェース部５２は、読み出し要求に応じて不揮発性メモリ５１から読み出された事前取得調整データを、信号処理プロセッサ６１に転送するようにする機能を備える。
【００８０】
後述するように、信号処理プロセッサ６１は、不揮発性メモリ５１から読み出した事前取得調整データから、実使用調整データを生成して、フロントエンド回路ＩＣ１に送ってくる。インターフェース部５２は、この信号処理プロセッサ６１からの実使用調整データを受け取って、内蔵するレジスタに保持し、フロントエンド回路部１０の各調整部に供給する機能を備える。
【００８１】
フロントエンド回路部１０では、受信したテレビ放送信号を中間周波信号に変換する。そして、フロントエンド回路部１０は、中間周波信号を、端子ピンＴ12を通じて復調回路ＩＣ２に送出する。
【００８２】
この実施形態では、復調回路ＩＣ２は、中間周波信号から映像出力信号を生成する復調回路部６０と、記述の信号処理プロセッサ（マイコン）６１とを有する。
【００８３】
復調回路部６０には、端子ピンＴ21を通じてフロントエンド回路ＩＣ１からの中間周波信号が供給される。復調回路部６０は、入力された中間周波信号を復調して、映像出力信号を生成し、その映像出力信号を端子ピンＴ22を通じて映像出力アンプに供給するようにする。
【００８４】
信号処理プロセッサ６１は、端子ピンＴ23を通じて、フロントエンド回路ＩＣ１のインターフェース部５２に接続されていると共に、端子ピンＴ24を通じてシステムコントローラ４にも接続されている。
【００８５】
信号処理プロセッサ６１は、不揮発性メモリ５１に対する書き込み／読み出しアクセスを行なう機能と、不揮発性メモリ５１から取得した事前取得調整データをエラー訂正デコードし、実使用調整データを生成する機能を備える。実使用調整データを生成する機能には、事前取得調整データから実使用調整データを補間により生成する機能が含まれる。
【００８６】
［フロントエンド回路ＩＣ１の具体回路例］
図８に、この実施形態におけるフロントエンド回路ＩＣ１の、特に、フロントエンド回路部１０の具体回路例について説明する。
【００８７】
テレビ放送に使用される周波数（チャンネル）は国によって様々であり、カラー方式にも、ＮＴＳＣ、ＰＡＬ、ＳＥＣＡＭなどがある。さらに、アナログ放送もあれば、デジタル放送もある。
【００８８】
そこで、テレビ放送の受信信号系を、テレビ放送を受信して中間周波信号を出力するフロントエンド回路と、そのフロントエンド回路の出力を処理してカラー映像信号および音声信号を出力するベースバンド処理回路とに分割することが考えられる。つまり、そのようにすることにより、テレビ放送の放送方式の違いに対処するものである。
【００８９】
図２は、各国のテレビ放送を、その放送形式にかかわらず受信できるように構成したフロントエンド回路の一例である。この例においては、それぞれの国のテレビ放送で使用されている周波数を、
（Ａ）４６〜１４７ＭＨｚ（ＶＨＦ−Ｌバンド）
（Ｂ）１４７〜４０１ＭＨｚ（ＶＨＦ−Ｈバンド）
（Ｃ）４０１〜８８７ＭＨｚ（ＵＨＦバンド）
の３バンドに分割し、それぞれの受信バンドにおいて、周波数を目的とするチャンネルに対応して変更できるようにしている。
【００９０】
すなわち、図８において、鎖線で囲った部分１が、フロントエンド回路を示し、これは前述したように、１チップＩＣにＩＣ化されている。
【００９１】
テレビ放送の放送波信号がアンテナにより受信され、その受信信号が、端子ピンＴ11からスイッチ回路１１を通じてアンテナ同調回路１２Ａ〜１２Ｃに選択的に供給される。この場合、アンテナ同調回路１２Ａ〜１２Ｃは、上記（Ａ）〜（Ｃ）項の受信バンドにそれぞれ対応するものである。そして、アンテナ同調回路１２Ａ〜１２Ｃのそれぞれは、同調用コンデンサの容量をデジタルデータにより変更して同調周波数を変更し、この結果、目的とする周波数（チャンネル）の受信信号に同調するように構成されている。
【００９２】
そして、これら同調回路１２Ａ〜１２Ｃからの受信信号が、高周波増幅回路１３Ａ〜１３Ｃを通じ、さらに、段間同調回路１４Ａ〜１４Ｃを通じてスイッチ回路１５に供給される。このスイッチ回路１５は、スイッチ回路１１と連動して切り換えられるものであり、したがって、スイッチ回路１５からは目的とする受信バンドの受信信号ＳRXが取り出される。そして、この取り出された受信信号ＳRXがミキサ回路２１Ｉ、２１Ｑに供給される。
【００９３】
なお、段間同調回路１４Ａ〜１４Ｃも同調回路１２Ａ〜１２Ｃと同様に構成されているものであるが、段間同調回路１４Ａは復同調回路とされている。また、後述するように、同調回路１２Ａ〜１２Ｃおよび１４Ａ〜１４Ｃの同調用コンデンサはＩＣ１０に内蔵され、同調用コイルはＩＣ１０に外付けとされている。
【００９４】
ＶＣＯ３１は、構成として、第３の実施形態のＶＣＯが適用されたものとされている。このＶＣＯ３１において、所定の周波数の発振信号が形成される。このＶＣＯ３１は、局部発振信号を形成するためのものであり、ＰＬＬ回路３０の一部を構成している。すなわち、ＶＣＯ３１の発振信号が可変分周回路３２に供給されて１／Ｎ（Ｎは正の整数）の周波数の信号に分周され、この分周信号が位相比較回路３３に供給される。さらに、外部から端子ピンＴ16を通じて信号形成回路３４にクロック（周波数は１〜２ＭＨｚ程度）が供給されて所定の周波数ｆ34の信号に分周され、この分周信号が位相比較回路３３に基準信号として供給される。
【００９５】
そして、位相比較回路３３の比較出力がループフィルタ３５に供給されて可変分周回路３２の出力信号と、形成回路３４の出力信号との位相差に対応してレベルの変化する直流電圧（制御電圧ＶＣ）が取り出され、この直流電圧（制御電圧ＶＣ）がＶＣＯ３１に発振周波数ｆ31の制御電圧として供給される。なお、フィルタ３５には、端子ピンＴ17を通じて平滑用のコンデンサＣ11が外付けされる。
【００９６】
したがって、ＶＣＯ３１の発振周波数ｆ31は、
ｆ31＝Ｎ・ｆ34 ・・・ （式２）
となるので、システムコントローラ４により、信号処理プロセッサ６１を介して、分周比Ｎを制御すれば、ＶＣＯ３１の発振周波数ｆ31を変更することができる。例えば、周波数ｆ31は、受信バンドおよび受信周波数（受信チャンネル）に対応して１．８〜３．６ＧＨｚとされる。
【００９７】
そして、このＶＣＯ３１の発振信号が可変分周回路３６に供給されて１／Ｍ（例えば、Ｍ＝２、４、８、１６、３２）の周波数に分周される。この可変分周回路３６の分周比Ｍも、システムコントローラ４により、信号処理プロセッサ６１を介して制御される。
【００９８】
そして、この可変分周回路３６からの分周信号が分周回路３７に供給されて、１／２の周波数で、かつ、位相が互いに直交する分周信号ＳLOI、ＳLOQに分周され、これら信号ＳLOI、ＳLOQがミキサ回路２１Ｉ、２１Ｑに局部発振信号として供給される。
【００９９】
ここで、
ｆLO：局部発振信号ＳLOI、ＳLOQの周波数
とすれば、
ｆLO＝ｆ31／（２Ｍ）
＝Ｎ・ｆ34／（２Ｍ）
＝ｆ34・Ｎ／（２Ｍ） ・・・ （式３）
となる。したがって、分周比Ｍ、Ｎを変更することにより、局部発振周波数ｆLOを、所定の周波数ステップで広い範囲にわたって変更することができる。
【０１００】
また、
ＳRX：受信を希望する受信信号
ＳUD：イメージ妨害信号
とし、簡単のため、
ＳRX＝ＥRX・sinωRXｔ
ＥRX：受信信号ＳRXの振幅
ωRX＝２πｆRX
ｆRX：受信信号ＳRXの中心周波数
ＳUD＝ＥUD・sinωUDｔ
ＥUD：イメージ妨害信号ＳUDの振幅
ωUD＝２πｆUD
ｆUD：イメージ妨害信号ＳUDの中心周波数
とする。
【０１０１】
さらに、局部発振信号ＳLOI、ＳLOQについて、
ＳLOI＝ＥLO・sinωLOｔ
ＳLOQ＝ＥLO・cosωLOｔ
ＥLO：信号ＳLOI、ＳLOQの振幅
ωLO＝２πｆLO
とする。
【０１０２】
ただし、このとき、
ωIF＝２πｆIF
ｆIF：中間周波数。例えば、４〜５．５ＭＨｚ（放送方式により変更する）
とすれば、アッパーヘテロダイン方式の場合には、
ｆRX＝ｆLO−ｆIF
ｆUD＝ｆLO＋ｆIF
である。
【０１０３】
したがって、ミキサ回路２１Ｉ、２１Ｑからは、次のような信号ＳIFI、ＳIFQが出力される。すなわち、
ＳIFI＝（ＳRX＋ＳUD）×ＳLOI
＝ＥRX・sinωRXｔ×ＥLO・sinωLOｔ
＋ＥUD・sinωUDｔ×ＥLO・sinωLOｔ
＝α｛cos（ωRX−ωLO）ｔ−cos（ωRX＋ωLO）ｔ｝
＋β｛cos（ωUD−ωLO）ｔ−cos（ωUD＋ωLO）ｔ｝
ＳIFQ＝（ＳRX＋ＳUD）×ＳLOQ
＝ＥRX・sinωRXｔ×ＥLO・cosωLOｔ
＋ＥUD・sinωUDｔ×ＥLO・cosωLOｔ
＝α｛sin（ωRX＋ωLO）ｔ＋sin（ωRX−ωLO）ｔ｝
＋β｛sin（ωUD＋ωLO）ｔ＋sin（ωUD−ωLO）ｔ｝
α＝ＥRX・ＥLO／２
β＝ＥUD・ＥLO／２
の信号ＳIFI、ＳIFQが取り出される。
【０１０４】
そして、これら信号ＳIFI、ＳIFQが、映像中間周波信号および音声中間周波信号の占有帯域幅（例えば、６〜８ＭＨｚ）に比べて広帯域のローパスフィルタ２２に供給される。この結果、ローパスフィルタ２２において、和の角周波数（ωRX＋ωLO）、（ωUD＋ωLO）の信号成分（および局部発振信号ＳLOI、ＳLOQ）が除去され、ローパスフィルタ２２からは、
ＳIFI＝α・cos（ωRX−ωLO）ｔ＋β・cos（ωUD−ωLO）ｔ
＝α・cosωIFｔ＋β・cosωIFｔ ・・・（式４）
ＳIFQ＝α・sin（ωRX−ωLO）ｔ＋β・sin（ωUD−ωLO）ｔ
＝−α・sinωIFｔ＋β・sinωIFｔ ・・・ （式５）
が取り出される。
【０１０５】
そして、これら信号ＳIFI、ＳIFQが、後述する振幅位相補正回路２３を通じて複素バンドパスフィルタ（ポリフェイズ・バンドパスフィルタ）２４に供給される。この複素バンドパスフィルタ２４は、以下の(a)〜(d)の特性を有するものである。
【０１０６】
(a) バンドパスフィルタの周波数特性を有する。
(b) 移相特性も有し、信号ＳIFIを値φ（φは任意の値）だけ移相する。
(c) 同じく、信号ＳIFQを値（φ−９０°）だけ移相する。
(d) 周波数軸上において、零周波数に対して対称の周波数ｆ0と周波数−ｆ0とを中心周波数とする２つのバンドパス特性を有するものであり、入力信号の相対位相によりこれを選択することができる。
したがって、複素バンドパスフィルタ２４において、上記(b)、(c)項により信号ＳIFQが信号ＳIFIに対して90°遅相され、
ＳIFI＝α・cosωIFｔ＋β・cosωIFｔ ・・・ （式６）
ＳIFQ＝−α・sin（ωIFｔ−90°）＋β・sin（ωIFｔ−90°）
＝α・cosωIFｔ−β・cocωIFｔ ・・・ （式７）
とされる。つまり、信号ＳIFIと、信号ＳIFQとの間では、信号成分α・cosωIFｔは互いに同相であり、信号成分β・cocωIFｔは互いに逆相である。
【０１０７】
そして、この信号ＳIFI、ＳIFQがレベル補正用のアンプ２５に供給されて信号ＳIFIと信号ＳIFQとが加算され、レベル補正アンプ２５からは以下のような信号ＳIFが取り出される。
【０１０８】
すなわち、
ＳIF＝ＳIFI＋ＳIFQ
＝２α・cosωIFｔ
＝ＥRX・ＥLO・cosωIFｔ ・・・ （式８）
が取り出される。この取り出された信号ＳIFは、信号ＳRXをアッパーヘテロダイン方式で受信したときの中間周波信号にほかならない。そして、この中間周波信号ＳIFには、イメージ妨害信号ＳUDは含まれていない。なお、振幅位相補正回路２３は、この（式８）が十分に成立するように、すなわち、イメージ妨害信号ＳUDが最小となるように、信号ＳIFI、ＳIFQの振幅および位相を補正するものである。
【０１０９】
さらに、このとき、レベル補正用のアンプ２５において、放送方式の違いにより信号ＳIFI、ＳIFQのレベルが異なっても、後述するＡＧＣ特性（特に、ＡＧＣの開始レベル）などが変化しないように、信号ＳIFのレベルが補正される。
【０１１０】
そして、この中間周波信号ＳIFが、ＡＧＣ用の可変利得アンプ２６を通じ、さらに、直流分のカット用およびエリアジング用のバンドパスフィルタ２７を通じて端子ピンＴ12に出力される。
【０１１１】
したがって、分周比Ｍ、Ｎを変更すれば、（式３）にしたがって目的とする周波数（チャンネル）を選択することができ、端子ピンＴ12に出力された中間周波信号ＳIFを放送方式に対応して復調すれば、目的とする放送を視聴することができることになる。
【０１１２】
こうして、このフロントエンド回路１０によれば、４６〜８８７ＭＨｚという広い周波数範囲に対して、１チップＩＣで対応できる。また、広い周波数範囲に対して妨害特性を低下させることなく、より少ない部品点数で、フロントエンド回路１０を実現できる。さらに、デジタル放送およびアナログ放送の放送方式の違いや、世界的な地域による放送方式の違いに対して、１つのフロントエンド回路１０で対応することができる。
【０１１３】
また、クロック信号の高調波などによる受信妨害が少なくなり、結果として受信感度が上昇する。さらに、ＰＬＬ３０は、コンデンサＣ11を除き、すべての回路部品のオンチップ化ができるので、外乱に強く、妨害発生の少ないＰＬＬとすることができる。また、高周波増幅回路１３Ａ〜１３Ｃには、同調回路１４Ａ〜１４Ｃがそれぞれ接続されるだけなので、負荷が軽く、高周波増幅回路１３Ａ〜１３Ｃを低歪みとすることができる。
【０１１４】
ＡＧＣ電圧ＶAGCが、フロントエンド回路ＩＣ１の後段の、前述した復調回路ＩＣ２のＡＧＣ電圧発生回路６３において形成され、このＡＧＣ電圧ＶAGCが端子ピンＴ13を通じてＡＧＣ用の可変利得アンプ２６にその利得の制御信号として供給される。したがって、これにより通常のＡＧＣ（中間周波数信号でのＡＧＣ）が行われる。
【０１１５】
また、例えば、目的とする受信信号ＳRXのレベルが大きすぎたり、受信信号ＳRXに大きなレベルの妨害波信号が混在したりしている場合には、上記の通常のＡＧＣでは対応しきれなくなる。そこで、ローパスフィルタ２２から出力される信号ＳIFI、ＳIFQがレベル検出回路４１に供給され、ＡＧＣ用アンプ２６においてＡＧＣを行う以前の信号ＳIFI、ＳIFQのレベルが所定値を越えたか否かが検出される。そして、この検出信号と、端子ピンＴ15のＡＧＣ電圧ＶAGCとが加算回路４２に供給され、その加算出力が遅延ＡＧＣ電圧形成回路４３に供給されて遅延ＡＧＣ電圧ＶDAGCが形成される。この遅延ＡＧＣ電圧ＶDAGCは、高周波増幅回路１３Ａ〜１３Ｃに利得の制御信号として供給され、遅延ＡＧＣが行われる。
【０１１６】
したがって、希望する受信信号の強さと、受信を希望しない多くの信号の強さとのＤ／Ｕから最適なＡＧＣ動作ができるので、デジタル放送とアナログ放送、あるいはそれらが混在していても、希望する放送を良好に受信することができる。
【０１１７】
ローパスフィルタ２２から出力される信号ＳIFI、ＳIFQがリニア検波回路４４に供給され、検波および平滑されることにより信号ＳIFI、ＳIFQのレベルを示す直流電圧Ｖ44とされ、この電圧Ｖ44が端子ピンＴ15に出力される。
【０１１８】
この端子ピンＴ15に出力された直流電圧Ｖ44は、フロントエンド回路ＩＣ１のテスト時や調整時などに使用される。例えば、入力信号（受信信号）のレベルを広い周波数範囲にわたってチェックするときに使用することができる。すなわち、狭帯域の中間周波フィルタを通した出力と違い、アンテナ端子ピンＴ11からミキサ回路２１Ｉ、２１Ｑまでの信号ラインについて広帯域の減衰特性を直接チェックすることができる。
【０１１９】
また、アンテナ同調回路１２Ａ〜１２Ｃおよび段間同調回路１４Ａ〜１４Ｃを調整する場合には、テスト信号をアンテナ端子ピンＴ11に加え、端子ピンＴ13に供給されるＡＧＣ電圧ＶAGCを所定値に固定すれば、直流電圧Ｖ44の変化からトラッキング調整を行うことができる。さらに、フロントエンド回路ＩＣ１の各機能の調整や特性の測定がデジタルデータにより行うことができ、自動調整および自動測定ができる。
【０１２０】
〔定電圧回路〕
この実施形態のフロントエンド回路ＩＣ１には、定電圧回路５３が設けられ、端子ピンＴ18から電源電圧＋ＶCCが供給される。この定電圧回路５３は、ＰＮ接合のバンドギャップを利用して電源電圧＋ＶCCから所定の値の定電圧を形成するものであり、その形成された定電圧はＩＣ１０のそれぞれの回路に供給される。なお、定電圧回路５３の出力電圧は微調整可能とされ、不揮発性メモリ５１にその調整データが記憶されている。信号処理プロセッサ６１は、その微調整用の調整データを不揮発性メモリ５１から取得して、実使用調整データを生成して、インターフェース部５２を通じて定電圧回路５３に供給するようにする。
【０１２１】
したがって、定電圧回路５３の出力電源電圧は、フロントエンド回路ＩＣ１毎に、微調整された定電圧となる。このため、各回路をＭＯＳ−ＦＥＴにより構成した場合でも、それらの回路に供給される電源電圧を高めに設定することができ、ＭＯＳ−ＦＥＴの性能を最大限に引き出すことができる。
【０１２２】
図８に示すフロントエンド回路ＩＣ１の構成によれば、（Ａ）〜（Ｃ）項に示すように、４６〜８８７ＭＨｚの周波数帯におけるテレビ放送を受信することができる。そして、そのとき、複素バンドパスフィルタ２４の中心周波数および通過帯域幅が可変とされているの、国内の地上デジタルテレビ放送や地上アナログテレビ放送だけでなく、国外のデジタルテレビ放送やアナログテレビ放送にも対応できる。
【０１２３】
図９は、この第４の実施形態におけるＶＣＯ３１についての制御部のみを抽出したブロックである。
【０１２４】
この第４の実施形態では、例えば、テレビ放送受信機に電源が投入されると、信号処理プロセッサ６１は、インタフェース５２を通じて不揮発性メモリ５１に事前取得調整データの取得要求を送り、不揮発性メモリ５１から事前取得調整データを読み出す。そして、信号処理プロセッサ６１は、不揮発性メモリ５１から読み出された事前取得調整データを、インタフェース５２を通じて受け取り、信号処理プロセッサ６１が内蔵するキャッシュメモリに保持する。このとき、信号処理プロセッサ６１は、読み出した調整データをエラー訂正デコード処理する。
【０１２５】
電源がオン状態である動作中には、信号処理プロセッサ６１は、キャッシュメモリに保持されている事前取得調整データを用いて実使用調整データを生成する。この際に、信号処理プロセッサ６１は、キャッシュメモリに保持されている事前取得調整データから補間処理により実使用調整データを生成する処理も行なう。
【０１２６】
そして、信号処理プロセッサ６１は、生成した実使用調整データを、インターフェース部５２を通じて、ＶＣＯ３１のほか、フロントエンド回路部１０の各調整対象部に供給する。
【０１２７】
図９に示すように、インターフェース部５２は、受け取った実使用調整データのうち、ＶＣＯ３１に対する調整データＶＲ１、ＶＲ２を、可変抵抗回路４００および５００に供給し、抵抗のばらつきを調整すると共に、可変容量回路１１０へのバイアス電流値を制御し、ＶＣＯからの発振出力信号の発振振幅の低下を防止する。また、インターフェース部５２は、信号処理プロセッサ６１から受け取った制御信号ＳＷを、容量切替回路６００に供給して、発振中心周波数を切り替えるようにする。
【０１２８】
この第４の実施形態によれば、事前に求められた、ばらつき調整データを可変抵抗回路４００および５００の各抵抗値を微調整することができるようになる。
【０１２９】
なお、図９に示すように、この第４の実施形態では、ＶＣＯ３１の電源電位ＶＤＤは、フロントエンド回路ＩＣ１内の定電圧回路５３により定電圧化された電位となる。
【０１３０】
電源電圧に混入する外来ノイズや熱雑音などにより、ＶＣＯのスプリアス特性や位相雑音特性が大きく影響を受けることがあるが、この実施形態では、前記定電圧回路５３により、電源電位ＶＤＤが定電圧化されているので、このような問題は軽減される。この場合、定電圧化回路５３は、低出力雑音かつ高ＰＳＲＲ（Ｐｏｗｅｒ Ｓｕｐｐｌｙ Ｒｅｊｅｃｔｉｏｎ Ｒａｔｉｏ）特性を持つものが望ましく、それにより、外来ノイズ等の影響を低減することが可能となる。
【０１３１】
なお、前述もしたように、可変抵抗回路４００および５００は、図６に示したスイッチ回路と抵抗素子とからなるものの構成に限られるものではなく、ＭＯＳＦＥＴを可変抵抗素子として用いるようにしてもよいし、このＭＯＳＦＥＴを可変抵抗素子として用いるものと、スイッチ回路と抵抗素子とからなるものとを併用するようにしても良い。ＭＯＳＦＥＴを可変抵抗素子として用いる構成とした場合には、抵抗値の微調整が容易である。
【０１３２】
［第５の実施形態］
第５の実施形態のＶＣＯの構成例を図１０に示す。この第５の実施形態のＶＣＯにおいては、接続点Ｐ１およびＰ２間、すなわち、ＭＯＳＦＥＴ１２１のドレインと、ＭＯＳＦＥＴ１２２のドレインとの間、に得られるＶＣＯの発振振幅が、振幅検出器８０１で検出される。そして、この振幅検出器８０１で検出されたＶＣＯの発振振幅の値が、制御部８０２に供給される。
【０１３３】
制御部８０２は、検出した発振振幅が一定となるように、可変抵抗回路４００および５００を制御する。
【０１３４】
これにより、この第５の実施形態によれば、発振周波数や抵抗素子などのばらつきに伴うＶＣＯの特性劣化を補正することができる。
【０１３５】
［第６の実施形態］
第６の実施形態のＶＣＯの構成例を、図１１に示す。第１の実施形態では、図１に示したように、負性抵抗回路１０２は、Ｎ型ＭＯＳＦＥＴ１２１および１２２で構成していた。これに対して、この第６の実施形態では、負性抵抗回路１０２をＰ型ＭＯＳＦＥＴ１２３および１２４で構成したものである。
【０１３６】
この第６の実施形態では、Ｎ型ＭＯＳＦＥＴ１２１および１２２と同様にして、差動構成とされたＰ型ＭＯＳＦＥＴ１２３および１２４の、互いのソース接続点が抵抗３０１を介して電源ライン１０４に接続される。また、共振回路１０１のコイルＬ１およびコイルＬ２の接続点が抵抗３０２を介して接地される。
【０１３７】
［第７の実施形態］
第７の実施形態のＶＣＯの構成例を、図１２に示す。
【０１３８】
この第７の実施形態では、負性抵抗回路を、Ｎ型ＭＯＳＦＥＴ１２１および１２２で構成した負性抵抗回路１０２Ａと、Ｐ型ＭＯＳＦＥＴ１２３および１２４で構成した負性抵抗回路１０２Ｂとからなるとして、ＣＭＯＳ構成としたものである。
【０１３９】
図１２に示すように、この第７の実施形態では、負性抵抗回路１０２ＢのＰ型ＭＯＳＦＥＴ１２３および１２４の、互いのソース接続点が抵抗３０１を介して電源ライン１０４に接続される。また、負性抵抗回路１０２ＡのＮ型ＭＯＳＦＥＴ１２１および１２２の、互いのソース接続点が抵抗３０２を介して接地される。
【０１４０】
そして、可変容量回路１１０を備える共振回路１０１は、負性抵抗回路１０２Ａと、負性抵抗回路１０２Ｂとの間に設けられる。
【０１４１】
［第８の実施形態］
上述した第１〜第７の実施形態では、発振回路部１０３と電源の一方端との間に第１の抵抗３０１を接続すると共に、発振回路部１０３と電源の他方端との間にも、第２の抵抗３０２を接続するようにした。
【０１４２】
しかし、可変容量回路を構成する可変容量素子に対するバイアス電圧を調整することにより、従来よりも可変容量域を大きくするようにするという目的からは、第２の抵抗３０２の代わりに、電流源を接続するようにしてもよい。
【０１４３】
図１３に、この第８の実施形態の一例を示す。この図１３の例は、第１の実施形態のＶＣＯにおいて、第２の抵抗３０２の代わりに、電流源３０３を設けるようにしたものである。
【０１４４】
［その他の実施形態および変形例］
上述した実施形態では、電圧制御型の可変容量素子としては、バラクタを用いるようにしたが、この発明が適用される可変容量素子としては、バラクタに限られるわけではない。
【０１４５】
また、上述の説明では、この発明による電圧制御型可変周波数発振回路を、テレビ放送受信機のフロントエンド回路のＰＬＬ回路のＶＣＯに用いて場合のみを説明したが、この発明のＶＣＯは、これに限らず、種々の信号処理回路に適用可能である。
【図面の簡単な説明】
【０１４６】
【図１】この発明による電圧制御型可変周波数発振回路の第１の実施形態を示す回路図である。
【図２】第１の実施形態の電圧制御型可変周波数発振回路の制御特性を説明するために用いる図である。
【図３】この発明による電圧制御型可変周波数発振回路の第２の実施形態を示す回路図である。
【図４】第２の実施形態の要部の具体構成例を説明するための接続図である。
【図５】この発明による電圧制御型可変周波数発振回路の第３の実施形態を説明するために用いる図である。
【図６】この発明による電圧制御型可変周波数発振回路の第３の実施形態を示す回路図である。
【図７】この発明の第４の実施形態が適用される処理回路例を説明するためのブロック図である。
【図８】この発明の第４の実施形態が適用される処理回路例を説明するためのブロック図である。
【図９】この発明の第４の実施形態の要部を説明するための図である。
【図１０】この発明による電圧制御型可変周波数発振回路の第５の実施形態の回路構成例を示す図である。
【図１１】この発明による電圧制御型可変周波数発振回路の第６の実施形態の回路構成例を示す図である。
【図１２】この発明による電圧制御型可変周波数発振回路の第７の実施形態の回路構成例を示す図である。
【図１３】この発明による電圧制御型可変周波数発振回路の第８の実施形態の回路構成例を示す図である。
【図１４】従来の電圧制御型可変周波数発振回路の回路構成例を示す図である。
【図１５】可変容量素子としてのバラクタの特性を説明するための図である。
【図１６】従来の電圧制御型可変周波数発振回路の特性を説明するための図である。
【図１７】改善された従来の電圧制御型可変周波数発振回路の要部の回路構成例を示す図である。
【符号の説明】
【０１４７】
１０１…共振回路、１０２…負性抵抗回路、１０３…発振回路部、１１０…可変容量回路、１１１，１１２…バラクタ、１２１，１２２…ＭＯＳＦＥＴ、３０１…第１の抵抗、３０２…第２の抵抗、４００，５００…可変抵抗回路、６００…容量切替回路、７００…制御信号発生部、５１…不揮発性メモリ、５３…定電圧回路、６１…信号処理プロセッサ、３０…ＰＬＬ回路、３１…ＶＣＯ
【特許請求の範囲】
【請求項１】
コイルおよび可変容量素子を有する共振回路と、負性抵抗回路とを含む発振回路部と、
前記発振回路部と電源の一方端との間に設けられる第１の抵抗と、
を備える電圧制御型可変周波数発振回路。
【請求項２】
請求項１において、
前記発振回路部と電源の他方端との間には第２の抵抗を接続する
電圧制御型可変周波数発振回路。
【請求項３】
請求項１において、
前記第１の抵抗は、抵抗値が可変制御可能である
電圧制御型可変周波数発振回路。
【請求項４】
請求項２において、
前記第１の抵抗または前記第２の抵抗の一方または双方は、抵抗値が可変制御可能である
電圧制御型可変周波数発振回路。
【請求項５】
請求項３において、
前記第１の抵抗は、制御信号により抵抗値が可変制御される可変抵抗素子からなる
電圧制御型可変周波数発振回路。
【請求項６】
請求項３において、
前記第１の抵抗は、複数個の抵抗素子と複数のスイッチ回路とからなり、複数のスイッチ回路のそれぞれがオン・オフ制御されることにより、抵抗値が可変制御される
電圧制御型可変周波数発振回路。
【請求項７】
請求項４において、
前記第１の抵抗または前記第２の抵抗の一方または双方は、それぞれ、制御信号により抵抗値が可変制御される可変抵抗素子からなる
電圧制御型可変周波数発振回路。
【請求項８】
請求項４において、
前記第１の抵抗または前記第２の抵抗の一方または双方は、それぞれ、複数個の抵抗素子と複数のスイッチ回路とからなり、複数のスイッチ回路のそれぞれがオン・オフ制御されることにより、抵抗値が可変制御される
電圧制御型可変周波数発振回路。
【請求項９】
請求項３において、
前記共振回路は、発振周波数に応じて容量が可変制御される容量可変回路を備え、
前記第１の抵抗の抵抗値は、前記発振周波数に応じた容量の可変制御に応じて可変される
電圧制御型可変周波数発振回路。
【請求項１０】
請求項４において、
前記共振回路は、発振周波数に応じて容量が可変制御される容量可変回路を備え、
前記第１の抵抗または前記第２の抵抗の一方または双方の抵抗値は、前記発振周波数に応じた容量の可変制御に応じて可変される
電圧制御型可変周波数発振回路。
【請求項１１】
請求項３において、
前記発振回路部の発振出力信号の振幅を検出し、検出した振幅に応じて、前記第１の抵抗の抵抗値を可変制御するための検出回路を備える
電圧制御型可変周波数発振回路。
【請求項１２】
請求項４において、
前記発振回路部の発振出力信号の振幅を検出し、検出した振幅に応じて、前記第１の抵抗または前記第２の抵抗の一方または双方の抵抗値を可変制御するための検出回路を備える
電圧制御型可変周波数発振回路。
【請求項１３】
請求項１において、
前記電源は、定電圧回路により定電圧化されている
電圧制御型可変周波数発振回路。
【請求項１４】
コイルおよび可変容量素子を有する共振回路と、負性抵抗回路とを含む発振回路部と、
前記発振回路部と電源の一方端との間に設けられる第１の抵抗と、
を有する電圧制御型可変周波数発振回路と、
前記電圧制御型可変周波数発振回路からの発振周波数信号を用いて所定の信号処理を行なう処理回路部と、
を備える信号処理回路。
【請求項１５】
請求項１４において、
前記電圧制御型可変周波数発振回路の前記発振回路部と電源の他方端との間には第２の抵抗を接続した信号処理回路。
【請求項１６】
請求項１４または請求項１５において、
ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路である信号処理回路。
【請求項１７】
請求項１４において、
前記第１の抵抗は、抵抗値が調整データにより可変制御可能であり、
前記第１の抵抗の抵抗値のばらつきの調整データを記憶する記憶手段と、
前記記憶手段に記憶された前記調整データを用いて前記第１の抵抗の抵抗値を制御する回路部と、
を備える信号処理回路。
【請求項１８】
請求項１５において、
前記第１の抵抗または前記第２の抵抗の一方または双方は、抵抗値が調整データにより可変制御可能であり、
前記第１の抵抗または前記第２の抵抗の一方または双方の抵抗値のばらつきの調整データを記憶する記憶手段と、
前記記憶手段に記憶された前記調整データを用いて前記第１の抵抗または前記第２の抵抗の一方または双方の抵抗値を制御する回路部と、
を備える信号処理回路。
【請求項１９】
請求項１７または請求項１８において、
前記電圧制御型可変周波数発振回路の前記電源は、定電圧回路により定電圧化されている信号処理回路。
【請求項１】
コイルおよび可変容量素子を有する共振回路と、負性抵抗回路とを含む発振回路部と、
前記発振回路部と電源の一方端との間に設けられる第１の抵抗と、
を備える電圧制御型可変周波数発振回路。
【請求項２】
請求項１において、
前記発振回路部と電源の他方端との間には第２の抵抗を接続する
電圧制御型可変周波数発振回路。
【請求項３】
請求項１において、
前記第１の抵抗は、抵抗値が可変制御可能である
電圧制御型可変周波数発振回路。
【請求項４】
請求項２において、
前記第１の抵抗または前記第２の抵抗の一方または双方は、抵抗値が可変制御可能である
電圧制御型可変周波数発振回路。
【請求項５】
請求項３において、
前記第１の抵抗は、制御信号により抵抗値が可変制御される可変抵抗素子からなる
電圧制御型可変周波数発振回路。
【請求項６】
請求項３において、
前記第１の抵抗は、複数個の抵抗素子と複数のスイッチ回路とからなり、複数のスイッチ回路のそれぞれがオン・オフ制御されることにより、抵抗値が可変制御される
電圧制御型可変周波数発振回路。
【請求項７】
請求項４において、
前記第１の抵抗または前記第２の抵抗の一方または双方は、それぞれ、制御信号により抵抗値が可変制御される可変抵抗素子からなる
電圧制御型可変周波数発振回路。
【請求項８】
請求項４において、
前記第１の抵抗または前記第２の抵抗の一方または双方は、それぞれ、複数個の抵抗素子と複数のスイッチ回路とからなり、複数のスイッチ回路のそれぞれがオン・オフ制御されることにより、抵抗値が可変制御される
電圧制御型可変周波数発振回路。
【請求項９】
請求項３において、
前記共振回路は、発振周波数に応じて容量が可変制御される容量可変回路を備え、
前記第１の抵抗の抵抗値は、前記発振周波数に応じた容量の可変制御に応じて可変される
電圧制御型可変周波数発振回路。
【請求項１０】
請求項４において、
前記共振回路は、発振周波数に応じて容量が可変制御される容量可変回路を備え、
前記第１の抵抗または前記第２の抵抗の一方または双方の抵抗値は、前記発振周波数に応じた容量の可変制御に応じて可変される
電圧制御型可変周波数発振回路。
【請求項１１】
請求項３において、
前記発振回路部の発振出力信号の振幅を検出し、検出した振幅に応じて、前記第１の抵抗の抵抗値を可変制御するための検出回路を備える
電圧制御型可変周波数発振回路。
【請求項１２】
請求項４において、
前記発振回路部の発振出力信号の振幅を検出し、検出した振幅に応じて、前記第１の抵抗または前記第２の抵抗の一方または双方の抵抗値を可変制御するための検出回路を備える
電圧制御型可変周波数発振回路。
【請求項１３】
請求項１において、
前記電源は、定電圧回路により定電圧化されている
電圧制御型可変周波数発振回路。
【請求項１４】
コイルおよび可変容量素子を有する共振回路と、負性抵抗回路とを含む発振回路部と、
前記発振回路部と電源の一方端との間に設けられる第１の抵抗と、
を有する電圧制御型可変周波数発振回路と、
前記電圧制御型可変周波数発振回路からの発振周波数信号を用いて所定の信号処理を行なう処理回路部と、
を備える信号処理回路。
【請求項１５】
請求項１４において、
前記電圧制御型可変周波数発振回路の前記発振回路部と電源の他方端との間には第２の抵抗を接続した信号処理回路。
【請求項１６】
請求項１４または請求項１５において、
ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路である信号処理回路。
【請求項１７】
請求項１４において、
前記第１の抵抗は、抵抗値が調整データにより可変制御可能であり、
前記第１の抵抗の抵抗値のばらつきの調整データを記憶する記憶手段と、
前記記憶手段に記憶された前記調整データを用いて前記第１の抵抗の抵抗値を制御する回路部と、
を備える信号処理回路。
【請求項１８】
請求項１５において、
前記第１の抵抗または前記第２の抵抗の一方または双方は、抵抗値が調整データにより可変制御可能であり、
前記第１の抵抗または前記第２の抵抗の一方または双方の抵抗値のばらつきの調整データを記憶する記憶手段と、
前記記憶手段に記憶された前記調整データを用いて前記第１の抵抗または前記第２の抵抗の一方または双方の抵抗値を制御する回路部と、
を備える信号処理回路。
【請求項１９】
請求項１７または請求項１８において、
前記電圧制御型可変周波数発振回路の前記電源は、定電圧回路により定電圧化されている信号処理回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２００９−２５３５１５（Ｐ２００９−２５３５１５Ａ）
【公開日】平成２１年１０月２９日（２００９．１０．２９）
【国際特許分類】
【出願番号】特願２００８−９７０６４（Ｐ２００８−９７０６４）
【出願日】平成２０年４月３日（２００８．４．３）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２１年１０月２９日（２００９．１０．２９）
【国際特許分類】
【出願日】平成２０年４月３日（２００８．４．３）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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