半導体集積回路
【課題】制御電圧対発振周波数特性が調整可能なＶＣＯを含む半導体集積回路を提供する。
【解決手段】この半導体集積回路は、リング状に直列に接続された複数のインバータと、バイアス電圧ＶＢＰ１に従って電源電位ＶＤＤから複数のインバータに向けてそれぞれ電源電流を流す第１群のＰチャネルトランジスタＱＰ１１等と、バイアス電圧ＶＢＮ１に従って複数のインバータから電源電位ＶＳＳに向けてそれぞれ電源電流を流す第１群のＮチャネルトランジスタＱＮ１１等と、バイアス電圧ＶＢＰ２に従って電源電位ＶＤＤから複数のインバータに向けてそれぞれ電源電流を流す第２群のＰチャネルトランジスタＱＰ２１等と、バイアス電圧ＶＢＮ２に従って複数のインバータから電源電位ＶＳＳに向けてそれぞれ電源電流を流す第２群のＮチャネルトランジスタＱＮ２１等とを具備する。
【解決手段】この半導体集積回路は、リング状に直列に接続された複数のインバータと、バイアス電圧ＶＢＰ１に従って電源電位ＶＤＤから複数のインバータに向けてそれぞれ電源電流を流す第１群のＰチャネルトランジスタＱＰ１１等と、バイアス電圧ＶＢＮ１に従って複数のインバータから電源電位ＶＳＳに向けてそれぞれ電源電流を流す第１群のＮチャネルトランジスタＱＮ１１等と、バイアス電圧ＶＢＰ２に従って電源電位ＶＤＤから複数のインバータに向けてそれぞれ電源電流を流す第２群のＰチャネルトランジスタＱＰ２１等と、バイアス電圧ＶＢＮ２に従って複数のインバータから電源電位ＶＳＳに向けてそれぞれ電源電流を流す第２群のＮチャネルトランジスタＱＮ２１等とを具備する。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電圧制御発振回路（ＶＣＯ：Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）を含む半導体集積回路に関する。
【０００２】
【従来の技術】
半導体集積回路に組み込み可能な電圧制御発振回路（ＶＣＯ）としては、図４に示すように、奇数段のインバータをリング状に直列接続することにより構成されるリングオシレータ形式のものが使用されることが多い。１つのインバータから出力された信号は、遅延を伴ってリングを１周して、同じインバータに逆相で入力される。従って、ＶＣＯは、これらのインバータの遅延時間で定まる周波数で発振する。
【０００３】
図４に示すＶＣＯは、ｎを自然数として、リング状に直列接続された（２ｎ＋１）段のインバータＩＮＶ１、ＩＮＶ２、・・・と、これらのインバータに電流を供給する電流源としてのＰチャネルＭＯＳトランジスタＱＰ１、ＱＰ２、・・・及びＮチャネルＭＯＳトランジスタＱＮ１、ＱＮ２、・・・とを含んでいる。
【０００４】
電流源のＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタは、それぞれのゲート・ソース間に供給されるバイアス電圧ＶＢＰ及びＶＢＮに従って、インバータに流れる電源電流を制御する。ここで、バイアス電圧ＶＢＰ及びＶＢＮの絶対値が大きくなるほど、インバータに流れる電源電流が増加して、ＶＣＯの発振周波数ｆＯＵＴが高くなる。
【０００５】
【発明が解決しようとする課題】
このような従来のリングオシレータ形式のＶＣＯにおいては、目標とする発振周波数の中心値を、インバータの段数によって合わせ込んでいた。しかしながら、電流源の各トランジスタの電流供給能力には限界があるため、ＶＣＯの制御電圧対発振周波数特性（Ｖ−ｆ特性）の自由度が狭く、様々なアプリケーションに対して柔軟に対応できないという問題があった。
【０００６】
そこで、上記の点に鑑み、本発明は、制御電圧対発振周波数特性が調整可能なＶＣＯを含む半導体集積回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】
以上の課題を解決するため、本発明に係る半導体集積回路は、リング状に直列に接続された複数のインバータと、ゲート・ソース間に供給される第１のバイアス電圧に従って、第１の電源電位から複数のインバータに向けてそれぞれ電源電流を流す第１群のＰチャネルトランジスタと、ゲート・ソース間に供給される第２のバイアス電圧に従って、複数のインバータから第２の電源電位に向けてそれぞれ電源電流を流す第１群のＮチャネルトランジスタと、ゲート・ソース間に供給される第３のバイアス電圧に従って、第１の電源電位から複数のインバータに向けてそれぞれ電源電流を流す第２群のＰチャネルトランジスタと、ゲート・ソース間に供給される第４のバイアス電圧に従って、複数のインバータから第２の電源電位に向けてそれぞれ電源電流を流す第２群のＮチャネルトランジスタとを具備する。
【０００８】
ここで、第１群又は第２群のＰチャネルトランジスタの各々が、並列接続された複数のＰチャネルトランジスタによって構成され、第１群又は第２群のＮチャネルトランジスタの各々が、並列接続された複数のＮチャネルトランジスタによって構成されるようにしても良い。
【０００９】
また、半導体集積回路が、複数のインバータにおける発振周波数を制御するために用いられる制御電圧に基づいて、第１〜第４のバイアス電圧を生成するバイアス電圧生成回路をさらに具備するようにしても良い。このバイアス電圧生成回路において、第１群のＰチャネルトランジスタと第１群のＮチャネルトランジスタとを活性化する第１のモードと、第２群のＰチャネルトランジスタと第２群のＮチャネルトランジスタとを活性化する第２のモードと、第１群及び第２群のＰチャネルトランジスタと第１群及び第２群のＮチャネルトランジスタとを活性化する第３のモードとが設定可能であることが望ましい。
【００１０】
このように構成した本発明によれば、電流源の第１群のトランジスタと第２群のトランジスタとを選択的に活性化することにより、同一の制御電圧に対するインバータの遅延時間を変化させて、制御電圧対発振周波数特性が調整可能なＶＣＯを提供することができる。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の一実施形態に係る半導体集積回路に含まれている電圧制御発振回路（ＶＣＯ）の構成を示す図である。図１に示すように、ＶＣＯ１０は、ｎを自然数として、リング状に直列接続された（２ｎ＋１）段のインバータＩＮＶ１、ＩＮＶ２、・・・と、ゲート・ソース間に供給されるバイアス電圧ＶＢＰ１に従って、電源電位ＶＤＤから複数のインバータに向けてそれぞれ電源電流を流す第１群のＰチャネルトランジスタＱＰ１１、ＱＰ１２、・・・と、ゲート・ソース間に供給されるバイアス電圧ＶＢＮ１に従って、複数のインバータから電源電位ＶＳＳに向けてそれぞれ電源電流を流す第１群のＮチャネルトランジスタＱＮ１１、ＱＮ１２、・・・とを含んでいる。
【００１２】
さらに、ＶＣＯ１０は、ゲート・ソース間に供給されるバイアス電圧ＶＢＰ２に従って、電源電位ＶＤＤから複数のインバータに向けてそれぞれ電源電流を流す第２群のＰチャネルトランジスタＱＰ２１、ＱＰ２２、・・・と、ゲート・ソース間に供給されるバイアス電圧ＶＢＮ２に従って、複数のインバータから電源電位ＶＳＳに向けてそれぞれ電源電流を流す第２群のＮチャネルトランジスタＱＮ２１、ＱＮ２２、・・・と、制御電圧ＶＣに基づいて、バイアス電圧ＶＢＰ１、ＶＢＮ１、ＶＢＰ２、ＶＢＮ２を生成するバイアス電圧生成回路１と、最終段のインバータの出力に接続されたバッファ回路２とを含んでいる。
【００１３】
バイアス電圧生成回路１は、モード切換信号に従って、第１群のＰチャネル及びＮチャネルトランジスタを活性化する第１のモードと、第２群のＰチャネル及びＮチャネルトランジスタを活性化する第２のモードと、第１群及び第２群のＰチャネル及びＮチャネルトランジスタを活性化する第３のモードとの内のいずれかを設定する。
【００１４】
ここで、ＭＯＳトランジスタにおけるバイアス電圧とドレイン電流との関係について説明する。ＭＯＳトランジスタが飽和動作する場合と不飽和動作する場合におけるトランジスタの形状とドレイン電流ＩＤとの関係は、それぞれ、式（１）、及び、式（２）で表される。
【数１】
【数２】
但し、βは次式（３）で表されるＭＯＳトランジスタの利得係数であり、ＶＧＳはゲート・ソース間電圧、ＶＴＨはしきい電圧、ＶＤＳはドレイン・ソース間電圧である。
【数３】
式（３）において、μは電子易動度（ＮチャネルＭＯＳトランジスタの場合）若しくは正孔易動度（ＰチャネルＭＯＳトランジスタの場合）、Ｃは単位面積当たりのゲート絶縁膜の容量、ＷはＭＯＳトランジスタのチャネル幅、ＬはＭＯＳトランジスタのチャネル長である。
【００１５】
２個のＭＯＳトランジスタを並列接続することは、式（３）においてＭＯＳトランジスタのチャネル幅Ｗを２倍に変化させることに相当する。式（３）により、利得係数βはチャネル幅Ｗに比例して変化するので、利得係数βも２倍となり、式（１）、又は、式（２）に従って、ドレイン電流が２倍となる。
【００１６】
例えば、第１群のトランジスタＱＰ１１、ＱＰ１２、・・・及びＱＮ１１、ＱＮ１２、・・・の各々を１個の単位トランジスタによって構成し、第２群のトランジスタＱＰ２１、ＱＰ２２、・・・及びＱＮ２１、ＱＮ２２、・・・の各々を並列接続された２個の単位トランジスタによって構成することにより、第１のモード〜第３のモードにおいて、各段のドレイン電流を１：２：３の３段階に変化させることができる。
【００１７】
さらに多くの群のトランジスタを設ける場合には、それぞれの群に含まれる各々のトランジスタを構成する単位トランジスタの数を１：２：４：８のように２ｍ個とすると（ｍ＝０、１、２、・・・）、Ｍビットのモード切換信号を用いることにより、同一のバイアス電圧に対して（２Ｍ−１）種類のドレイン電流を設定することができる。
【００１８】
ＶＣＯ１０における各段のドレイン電流と発振周波数とは、ほぼ比例関係にある。従って、図２に示すように、第１のモードにおけるバイアス電圧と発振周波数との比をμ１とし、第２のモードにおけるバイアス電圧と発振周波数との比をμ２とすると、第３のモードにおけるバイアス電圧と発振周波数との比は、約（μ１＋μ２）となる。上記のように、第１群のトランジスタＱＰ１１、ＱＰ１２、・・・及びＱＮ１１、ＱＮ１２、・・・の各々を１個の単位トランジスタによって構成し、第２群のトランジスタＱＰ２１、ＱＰ２２、・・・及びＱＮ２１、ＱＮ２２、・・・の各々を並列接続された２個の単位トランジスタによって構成した場合には、μ１：μ２：（μ１＋μ２）≒１：２：３の関係が成立する。
【００１９】
次に、図１に示すＶＣＯを用いたＰＬＬ回路について説明する。
図３は、図１に示すＶＣＯを用いたＰＬＬ回路の構成を示すブロック図である。このＰＬＬ回路は、周波数ｆＩＮを有する入力信号が供給されて、その入力信号と位相同期し、周波数ｆＩＮの整数倍の周波数ｆＯＵＴを有する出力信号を生成する。
【００２０】
ＶＣＯ１０の出力信号は、分周回路２０によって、周波数ｆＯＵＴの整数分の１の周波数を有するように分周される。位相比較回路３０は、この分周信号の位相と周波数ｆＩＮを有する入力信号の位相とを比較する。例えば、位相比較回路３０は、入力信号の位相が進んでいる場合には、その位相差に応じたパルス幅を有するパルス信号ＰＵを生成し、逆に、入力信号の位相が遅れている場合には、その位相差に応じたパルス幅を有するパルス信号ＰＤを生成する。
【００２１】
ループフィルタ４０は、ローパス特性を有しており、パルス信号ＰＵ及びＰＤに応じた制御電圧ＶＣを生成する。例えば、ループフィルタ４０は、パルス信号ＰＵが供給された場合には、そのパルス幅の期間において一定電流により負荷容量を充電し、制御電圧ＶＣをそのパルス幅に応じた電位差だけ上昇させる。一方、ループフィルタ４０は、パルス信号ＰＤが供給された場合には、そのパルス幅の期間において一定電流により負荷容量を放電し、制御電圧ＶＣをそのパルス幅に応じた電位差だけ下降させる。
【００２２】
ＶＣＯ１０は、制御電圧ＶＣに応じた周波数ｆＯＵＴで発振する。これにより、入力信号の位相が分周信号の位相よりも進んでいる場合には、制御電圧ＶＣが上昇し、インバータに流れる電流が大きくなり、ＶＣＯ１０の出力信号の位相が進む。一方、入力信号の位相が分周信号の位相よりも遅れている場合には、制御電圧ＶＣが下降し、インバータに流れる電流が小さくなり、ＶＣＯ１０の出力信号の位相が遅れる。
【００２３】
このようにして、ＰＬＬ回路は、入力信号の位相と分周信号の位相とが一致した状態でロックするように動作するのであるが、ＶＣＯ１０において制御電圧に対する発振周波数の比が小さい場合には、入力信号に対する分周信号の位相ずれが大きくなってしまう。そこで、入力信号に対する分周信号の位相ずれを小さくする必要がある場合には、モード切換信号によりＶＣＯ１０の動作モードを切り換えて、制御電圧に対する発振周波数の比を大きくすることにより、ＰＬＬ回路の周波数追従性（ロック精度）を向上させることが可能である。
【００２４】
【発明の効果】
以上述べたように、本発明によれば、電流源の第１群のトランジスタと第２群のトランジスタとを選択的に活性化することにより、同一の制御電圧に対するインバータの遅延時間を変化させて、制御電圧対発振周波数特性が調整可能なＶＣＯを提供することができる。さらに、このようなＶＣＯを用いてＰＬＬ回路を構成することにより、ＰＬＬ回路の周波数追従性を必要に応じて調整することが可能となる。
【００２５】
なお、このＶＣＯにおいては、インバータの段数が固定されているので、インバータの段数を変更するタイプと異なり、電源投入から発振開始までの時間が長くなることはない。また、電流源は重み付け設定も可能であり、設計の自由度が大きいという利点がある。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体集積回路に含まれている電圧制御発振回路（ＶＣＯ）の構成を示す図である。
【図２】図１に示すＶＣＯにおけるバイアス電圧と発振周波数との関係を示す図である。
【図３】図１に示すＶＣＯを用いたＰＬＬ回路の構成を示すブロック図である。
【図４】従来の電圧制御発振回路の構成を示す図である。
【符号の説明】
１ バイアス電圧生成回路
２ バッファ回路
１０ 電圧制御発振回路（ＶＣＯ）
２０ 分周回路
３０ 位相比較回路
４０ ループフィルタ
ＱＰ１１、ＱＰ１２、ＱＰ２１、ＱＰ２２、・・・ Ｐチャネルトランジスタ
ＱＮ１１、ＱＮ１２、ＱＮ２１、ＱＮ２２、・・・ Ｎチャネルトランジスタ
ＩＮＶ１、ＩＮＶ２、・・・ インバータ
【０００１】
【発明の属する技術分野】
本発明は、電圧制御発振回路（ＶＣＯ：Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）を含む半導体集積回路に関する。
【０００２】
【従来の技術】
半導体集積回路に組み込み可能な電圧制御発振回路（ＶＣＯ）としては、図４に示すように、奇数段のインバータをリング状に直列接続することにより構成されるリングオシレータ形式のものが使用されることが多い。１つのインバータから出力された信号は、遅延を伴ってリングを１周して、同じインバータに逆相で入力される。従って、ＶＣＯは、これらのインバータの遅延時間で定まる周波数で発振する。
【０００３】
図４に示すＶＣＯは、ｎを自然数として、リング状に直列接続された（２ｎ＋１）段のインバータＩＮＶ１、ＩＮＶ２、・・・と、これらのインバータに電流を供給する電流源としてのＰチャネルＭＯＳトランジスタＱＰ１、ＱＰ２、・・・及びＮチャネルＭＯＳトランジスタＱＮ１、ＱＮ２、・・・とを含んでいる。
【０００４】
電流源のＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタは、それぞれのゲート・ソース間に供給されるバイアス電圧ＶＢＰ及びＶＢＮに従って、インバータに流れる電源電流を制御する。ここで、バイアス電圧ＶＢＰ及びＶＢＮの絶対値が大きくなるほど、インバータに流れる電源電流が増加して、ＶＣＯの発振周波数ｆＯＵＴが高くなる。
【０００５】
【発明が解決しようとする課題】
このような従来のリングオシレータ形式のＶＣＯにおいては、目標とする発振周波数の中心値を、インバータの段数によって合わせ込んでいた。しかしながら、電流源の各トランジスタの電流供給能力には限界があるため、ＶＣＯの制御電圧対発振周波数特性（Ｖ−ｆ特性）の自由度が狭く、様々なアプリケーションに対して柔軟に対応できないという問題があった。
【０００６】
そこで、上記の点に鑑み、本発明は、制御電圧対発振周波数特性が調整可能なＶＣＯを含む半導体集積回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】
以上の課題を解決するため、本発明に係る半導体集積回路は、リング状に直列に接続された複数のインバータと、ゲート・ソース間に供給される第１のバイアス電圧に従って、第１の電源電位から複数のインバータに向けてそれぞれ電源電流を流す第１群のＰチャネルトランジスタと、ゲート・ソース間に供給される第２のバイアス電圧に従って、複数のインバータから第２の電源電位に向けてそれぞれ電源電流を流す第１群のＮチャネルトランジスタと、ゲート・ソース間に供給される第３のバイアス電圧に従って、第１の電源電位から複数のインバータに向けてそれぞれ電源電流を流す第２群のＰチャネルトランジスタと、ゲート・ソース間に供給される第４のバイアス電圧に従って、複数のインバータから第２の電源電位に向けてそれぞれ電源電流を流す第２群のＮチャネルトランジスタとを具備する。
【０００８】
ここで、第１群又は第２群のＰチャネルトランジスタの各々が、並列接続された複数のＰチャネルトランジスタによって構成され、第１群又は第２群のＮチャネルトランジスタの各々が、並列接続された複数のＮチャネルトランジスタによって構成されるようにしても良い。
【０００９】
また、半導体集積回路が、複数のインバータにおける発振周波数を制御するために用いられる制御電圧に基づいて、第１〜第４のバイアス電圧を生成するバイアス電圧生成回路をさらに具備するようにしても良い。このバイアス電圧生成回路において、第１群のＰチャネルトランジスタと第１群のＮチャネルトランジスタとを活性化する第１のモードと、第２群のＰチャネルトランジスタと第２群のＮチャネルトランジスタとを活性化する第２のモードと、第１群及び第２群のＰチャネルトランジスタと第１群及び第２群のＮチャネルトランジスタとを活性化する第３のモードとが設定可能であることが望ましい。
【００１０】
このように構成した本発明によれば、電流源の第１群のトランジスタと第２群のトランジスタとを選択的に活性化することにより、同一の制御電圧に対するインバータの遅延時間を変化させて、制御電圧対発振周波数特性が調整可能なＶＣＯを提供することができる。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の一実施形態に係る半導体集積回路に含まれている電圧制御発振回路（ＶＣＯ）の構成を示す図である。図１に示すように、ＶＣＯ１０は、ｎを自然数として、リング状に直列接続された（２ｎ＋１）段のインバータＩＮＶ１、ＩＮＶ２、・・・と、ゲート・ソース間に供給されるバイアス電圧ＶＢＰ１に従って、電源電位ＶＤＤから複数のインバータに向けてそれぞれ電源電流を流す第１群のＰチャネルトランジスタＱＰ１１、ＱＰ１２、・・・と、ゲート・ソース間に供給されるバイアス電圧ＶＢＮ１に従って、複数のインバータから電源電位ＶＳＳに向けてそれぞれ電源電流を流す第１群のＮチャネルトランジスタＱＮ１１、ＱＮ１２、・・・とを含んでいる。
【００１２】
さらに、ＶＣＯ１０は、ゲート・ソース間に供給されるバイアス電圧ＶＢＰ２に従って、電源電位ＶＤＤから複数のインバータに向けてそれぞれ電源電流を流す第２群のＰチャネルトランジスタＱＰ２１、ＱＰ２２、・・・と、ゲート・ソース間に供給されるバイアス電圧ＶＢＮ２に従って、複数のインバータから電源電位ＶＳＳに向けてそれぞれ電源電流を流す第２群のＮチャネルトランジスタＱＮ２１、ＱＮ２２、・・・と、制御電圧ＶＣに基づいて、バイアス電圧ＶＢＰ１、ＶＢＮ１、ＶＢＰ２、ＶＢＮ２を生成するバイアス電圧生成回路１と、最終段のインバータの出力に接続されたバッファ回路２とを含んでいる。
【００１３】
バイアス電圧生成回路１は、モード切換信号に従って、第１群のＰチャネル及びＮチャネルトランジスタを活性化する第１のモードと、第２群のＰチャネル及びＮチャネルトランジスタを活性化する第２のモードと、第１群及び第２群のＰチャネル及びＮチャネルトランジスタを活性化する第３のモードとの内のいずれかを設定する。
【００１４】
ここで、ＭＯＳトランジスタにおけるバイアス電圧とドレイン電流との関係について説明する。ＭＯＳトランジスタが飽和動作する場合と不飽和動作する場合におけるトランジスタの形状とドレイン電流ＩＤとの関係は、それぞれ、式（１）、及び、式（２）で表される。
【数１】
【数２】
但し、βは次式（３）で表されるＭＯＳトランジスタの利得係数であり、ＶＧＳはゲート・ソース間電圧、ＶＴＨはしきい電圧、ＶＤＳはドレイン・ソース間電圧である。
【数３】
式（３）において、μは電子易動度（ＮチャネルＭＯＳトランジスタの場合）若しくは正孔易動度（ＰチャネルＭＯＳトランジスタの場合）、Ｃは単位面積当たりのゲート絶縁膜の容量、ＷはＭＯＳトランジスタのチャネル幅、ＬはＭＯＳトランジスタのチャネル長である。
【００１５】
２個のＭＯＳトランジスタを並列接続することは、式（３）においてＭＯＳトランジスタのチャネル幅Ｗを２倍に変化させることに相当する。式（３）により、利得係数βはチャネル幅Ｗに比例して変化するので、利得係数βも２倍となり、式（１）、又は、式（２）に従って、ドレイン電流が２倍となる。
【００１６】
例えば、第１群のトランジスタＱＰ１１、ＱＰ１２、・・・及びＱＮ１１、ＱＮ１２、・・・の各々を１個の単位トランジスタによって構成し、第２群のトランジスタＱＰ２１、ＱＰ２２、・・・及びＱＮ２１、ＱＮ２２、・・・の各々を並列接続された２個の単位トランジスタによって構成することにより、第１のモード〜第３のモードにおいて、各段のドレイン電流を１：２：３の３段階に変化させることができる。
【００１７】
さらに多くの群のトランジスタを設ける場合には、それぞれの群に含まれる各々のトランジスタを構成する単位トランジスタの数を１：２：４：８のように２ｍ個とすると（ｍ＝０、１、２、・・・）、Ｍビットのモード切換信号を用いることにより、同一のバイアス電圧に対して（２Ｍ−１）種類のドレイン電流を設定することができる。
【００１８】
ＶＣＯ１０における各段のドレイン電流と発振周波数とは、ほぼ比例関係にある。従って、図２に示すように、第１のモードにおけるバイアス電圧と発振周波数との比をμ１とし、第２のモードにおけるバイアス電圧と発振周波数との比をμ２とすると、第３のモードにおけるバイアス電圧と発振周波数との比は、約（μ１＋μ２）となる。上記のように、第１群のトランジスタＱＰ１１、ＱＰ１２、・・・及びＱＮ１１、ＱＮ１２、・・・の各々を１個の単位トランジスタによって構成し、第２群のトランジスタＱＰ２１、ＱＰ２２、・・・及びＱＮ２１、ＱＮ２２、・・・の各々を並列接続された２個の単位トランジスタによって構成した場合には、μ１：μ２：（μ１＋μ２）≒１：２：３の関係が成立する。
【００１９】
次に、図１に示すＶＣＯを用いたＰＬＬ回路について説明する。
図３は、図１に示すＶＣＯを用いたＰＬＬ回路の構成を示すブロック図である。このＰＬＬ回路は、周波数ｆＩＮを有する入力信号が供給されて、その入力信号と位相同期し、周波数ｆＩＮの整数倍の周波数ｆＯＵＴを有する出力信号を生成する。
【００２０】
ＶＣＯ１０の出力信号は、分周回路２０によって、周波数ｆＯＵＴの整数分の１の周波数を有するように分周される。位相比較回路３０は、この分周信号の位相と周波数ｆＩＮを有する入力信号の位相とを比較する。例えば、位相比較回路３０は、入力信号の位相が進んでいる場合には、その位相差に応じたパルス幅を有するパルス信号ＰＵを生成し、逆に、入力信号の位相が遅れている場合には、その位相差に応じたパルス幅を有するパルス信号ＰＤを生成する。
【００２１】
ループフィルタ４０は、ローパス特性を有しており、パルス信号ＰＵ及びＰＤに応じた制御電圧ＶＣを生成する。例えば、ループフィルタ４０は、パルス信号ＰＵが供給された場合には、そのパルス幅の期間において一定電流により負荷容量を充電し、制御電圧ＶＣをそのパルス幅に応じた電位差だけ上昇させる。一方、ループフィルタ４０は、パルス信号ＰＤが供給された場合には、そのパルス幅の期間において一定電流により負荷容量を放電し、制御電圧ＶＣをそのパルス幅に応じた電位差だけ下降させる。
【００２２】
ＶＣＯ１０は、制御電圧ＶＣに応じた周波数ｆＯＵＴで発振する。これにより、入力信号の位相が分周信号の位相よりも進んでいる場合には、制御電圧ＶＣが上昇し、インバータに流れる電流が大きくなり、ＶＣＯ１０の出力信号の位相が進む。一方、入力信号の位相が分周信号の位相よりも遅れている場合には、制御電圧ＶＣが下降し、インバータに流れる電流が小さくなり、ＶＣＯ１０の出力信号の位相が遅れる。
【００２３】
このようにして、ＰＬＬ回路は、入力信号の位相と分周信号の位相とが一致した状態でロックするように動作するのであるが、ＶＣＯ１０において制御電圧に対する発振周波数の比が小さい場合には、入力信号に対する分周信号の位相ずれが大きくなってしまう。そこで、入力信号に対する分周信号の位相ずれを小さくする必要がある場合には、モード切換信号によりＶＣＯ１０の動作モードを切り換えて、制御電圧に対する発振周波数の比を大きくすることにより、ＰＬＬ回路の周波数追従性（ロック精度）を向上させることが可能である。
【００２４】
【発明の効果】
以上述べたように、本発明によれば、電流源の第１群のトランジスタと第２群のトランジスタとを選択的に活性化することにより、同一の制御電圧に対するインバータの遅延時間を変化させて、制御電圧対発振周波数特性が調整可能なＶＣＯを提供することができる。さらに、このようなＶＣＯを用いてＰＬＬ回路を構成することにより、ＰＬＬ回路の周波数追従性を必要に応じて調整することが可能となる。
【００２５】
なお、このＶＣＯにおいては、インバータの段数が固定されているので、インバータの段数を変更するタイプと異なり、電源投入から発振開始までの時間が長くなることはない。また、電流源は重み付け設定も可能であり、設計の自由度が大きいという利点がある。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体集積回路に含まれている電圧制御発振回路（ＶＣＯ）の構成を示す図である。
【図２】図１に示すＶＣＯにおけるバイアス電圧と発振周波数との関係を示す図である。
【図３】図１に示すＶＣＯを用いたＰＬＬ回路の構成を示すブロック図である。
【図４】従来の電圧制御発振回路の構成を示す図である。
【符号の説明】
１ バイアス電圧生成回路
２ バッファ回路
１０ 電圧制御発振回路（ＶＣＯ）
２０ 分周回路
３０ 位相比較回路
４０ ループフィルタ
ＱＰ１１、ＱＰ１２、ＱＰ２１、ＱＰ２２、・・・ Ｐチャネルトランジスタ
ＱＮ１１、ＱＮ１２、ＱＮ２１、ＱＮ２２、・・・ Ｎチャネルトランジスタ
ＩＮＶ１、ＩＮＶ２、・・・ インバータ
【特許請求の範囲】
【請求項１】
リング状に直列に接続された複数のインバータと、
ゲート・ソース間に供給される第１のバイアス電圧に従って、第１の電源電位から前記複数のインバータに向けてそれぞれ電源電流を流す第１群のＰチャネルトランジスタと、
ゲート・ソース間に供給される第２のバイアス電圧に従って、前記複数のインバータから第２の電源電位に向けてそれぞれ電源電流を流す第１群のＮチャネルトランジスタと、
ゲート・ソース間に供給される第３のバイアス電圧に従って、第１の電源電位から前記複数のインバータに向けてそれぞれ電源電流を流す第２群のＰチャネルトランジスタと、
ゲート・ソース間に供給される第４のバイアス電圧に従って、前記複数のインバータから第２の電源電位に向けてそれぞれ電源電流を流す第２群のＮチャネルトランジスタと、
を具備する半導体集積回路。
【請求項２】
前記第１群又は第２群のＰチャネルトランジスタの各々が、並列接続された複数のＰチャネルトランジスタによって構成されており、
前記第１群又は第２群のＮチャネルトランジスタの各々が、並列接続された複数のＮチャネルトランジスタによって構成されている、
請求項１記載の半導体集積回路。
【請求項３】
前記複数のインバータにおける発振周波数を制御するために用いられる制御電圧に基づいて、第１〜第４のバイアス電圧を生成するバイアス電圧生成回路をさらに具備する請求項１又は２記載の半導体集積回路。
【請求項４】
前記バイアス電圧生成回路において、前記第１群のＰチャネルトランジスタと前記第１群のＮチャネルトランジスタとを活性化する第１のモードと、前記第２群のＰチャネルトランジスタと前記第２群のＮチャネルトランジスタとを活性化する第２のモードと、前記第１群及び第２群のＰチャネルトランジスタと前記第１群及び第２群のＮチャネルトランジスタとを活性化する第３のモードとが設定可能である、請求項３記載の半導体集積回路。
【請求項１】
リング状に直列に接続された複数のインバータと、
ゲート・ソース間に供給される第１のバイアス電圧に従って、第１の電源電位から前記複数のインバータに向けてそれぞれ電源電流を流す第１群のＰチャネルトランジスタと、
ゲート・ソース間に供給される第２のバイアス電圧に従って、前記複数のインバータから第２の電源電位に向けてそれぞれ電源電流を流す第１群のＮチャネルトランジスタと、
ゲート・ソース間に供給される第３のバイアス電圧に従って、第１の電源電位から前記複数のインバータに向けてそれぞれ電源電流を流す第２群のＰチャネルトランジスタと、
ゲート・ソース間に供給される第４のバイアス電圧に従って、前記複数のインバータから第２の電源電位に向けてそれぞれ電源電流を流す第２群のＮチャネルトランジスタと、
を具備する半導体集積回路。
【請求項２】
前記第１群又は第２群のＰチャネルトランジスタの各々が、並列接続された複数のＰチャネルトランジスタによって構成されており、
前記第１群又は第２群のＮチャネルトランジスタの各々が、並列接続された複数のＮチャネルトランジスタによって構成されている、
請求項１記載の半導体集積回路。
【請求項３】
前記複数のインバータにおける発振周波数を制御するために用いられる制御電圧に基づいて、第１〜第４のバイアス電圧を生成するバイアス電圧生成回路をさらに具備する請求項１又は２記載の半導体集積回路。
【請求項４】
前記バイアス電圧生成回路において、前記第１群のＰチャネルトランジスタと前記第１群のＮチャネルトランジスタとを活性化する第１のモードと、前記第２群のＰチャネルトランジスタと前記第２群のＮチャネルトランジスタとを活性化する第２のモードと、前記第１群及び第２群のＰチャネルトランジスタと前記第１群及び第２群のＮチャネルトランジスタとを活性化する第３のモードとが設定可能である、請求項３記載の半導体集積回路。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２００４−５６４３４（Ｐ２００４−５６４３４Ａ）
【公開日】平成１６年２月１９日（２００４．２．１９）
【国際特許分類】
【出願番号】特願２００２−２１０７０８（Ｐ２００２−２１０７０８）
【出願日】平成１４年７月１９日（２００２．７．１９）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成１６年２月１９日（２００４．２．１９）
【国際特許分類】
【出願日】平成１４年７月１９日（２００２．７．１９）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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