【課題】シリアル伝送されるデータにノイズが混入しても、そのノイズの影響を少なくすることができるクロックリカバリ回路を提供する。
【解決手段】基準クロックから多相クロック生成部５で生成された多位相クロックのうち、入力されたシリアルデータの変化点の中間（真中）に立ち上がりがあるクロックを選択して出力するクロックリカバリ回路１において、入力データのエッジを検出した後に、所定以下の信号幅のノイズ成分を除去するノイズキャンセル部３を設け、ノイズ成分によるクロックの切替えが起らないようにしてクロック選択部４へ出力する。 （もっと読む）

【課題】位相比較時のオフセットを少なくして高精度で高分解能の等位相多相クロックが生成されるとともに、小回路規模化および低消費電力化が図れる多相クロック生成回路およびシリアルデータ受信回路を提供する。
【解決手段】複数の電圧制御遅延回路２ａ〜２ｊを直列接続し、初段の電圧制御遅延回路２ａの差動出力から生成される信号Ｆ００と、最終段の前段の電圧制御遅延回路２ｉの差動出力から生成される信号Ｆ８８Ａの逆相の信号であるＦ００Ａとを、位相比較器３で比較し、比較結果をチャージポンプ４、ローパスフィルタ５を経由してバイアス回路から出力する制御電圧信号Ｐｎｃｔ，Ｎｃｎｔで信号Ｆ００とＦ００Ａとの位相差が無くなるように電圧制御遅延回路２ａ〜２ｊの遅延を調整し、電圧制御遅延回路２ａ〜２ｊの各差動出力信号からクロック生成部７でシングル信号に変換して等位相の多相クロックを生成する。 （もっと読む）

【課題】製造コスト上昇を抑える。
【解決手段】信号処理システムであって、制御端子に与えられた制御信号に応じた遅延を、入力端子に入力された信号に与えて出力端子から出力する第１の遅延回路と、前記第１の遅延回路と同様に構成され、入力端子と出力端子とが接続された第２の遅延回路を有し、発振信号を出力する発振器と、前記発振器の発振信号に応じた信号と基準となる信号との間の位相を比較し、比較結果を示す信号を出力する位相比較回路と、前記位相比較回路の出力信号の低周波成分を、前記第１及び第２の遅延回路の制御信号として用いられるように出力するフィルタ回路とを有する。前記第１の遅延回路の入力端子に与えられ、その出力端子から出力された遅延した信号が、前記基準となる信号として前記位相比較回路に与えられている。 （もっと読む）

【課題】遅延の可変量を所望の遅延範囲に設定でき、素子バラツキによる電流変化の影響を低減でき、ジッタ精度の良いクロックを生成できるアナログＤＬＬ回路を提供する。
【解決手段】ＤＬＬ回路を構成するバイアス回路は、第１乃至第３のＰＭＯＳトランジスタＱ１、Ｑ３、Ｑ５と、第１乃至第３のＮＭＯＳトランジスタＱ２、Ｑ４、Ｑ６と、定電流源Ｉと、抵抗Ｒとから構成されている。定電流源Ｉは、電源と第２のＰＭＯＳトランジスタＱ３のドレインとの間に接続されている。この定電流源Ｉによる定電流を加えてオフセットを持たせることにより、遅延の可変量を所望の遅延範囲に設定でき、ローパスフィルタ出力（Ｖｉ）の変化による遅延の変化を小さくすることにより、ジッタ精度の良いクロックを生成できる。 （もっと読む）

【課題】 簡易な手段で、ＰＬＬ回路の入力信号と出力信号との位相差（定常位相誤差）を小さくし、同期範囲を拡大すること。
【解決手段】 ＰＬＬ回路は、基準信号と比較信号との位相差を検出する位相比較器と、ループフィルタと、制御電圧に応じた周波数の出力信号を生成する電圧制御発振器と、出力信号から生成した比較信号を位相比較器にフィードバックする比較信号生成回路とを有している。さらに、ＰＬＬ回路は、基準信号と比較信号との周波数が同期しているときに、基準信号の位相に対する比較信号の位相の遅延量を検出する誤差検出回路を有している。例えば、比較信号生成回路は、誤差検出回路により検出された遅延量に応じて、出力信号を遅延させ、出力信号から遅延させた信号を比較信号として位相比較器にフィードバックする。 （もっと読む）

【課題】 ＰＶＴ変動に起因して周波数変調プロファイルが変化することを防止することができるスペクトラム拡散クロックジェネレータを提供する。
【解決手段】 入力クロックＣＬＫＩＮと出力クロックＣＬＫＯＵＴの位相を位相比較記３０で比較し、その比較結果信号ＰＯに基づいて制御回路２０で新たな遅延パターンを算出し、その新たな遅延パターンに従って１クロックパルス毎に遅延セル１１＿０，１１＿１，１１＿２，１１＿３，…，１１＿Ｎ−２，１１＿Ｎ−１，１１＿Ｎの段数を切替信号Ｓ[０]，Ｓ[１]，Ｓ[２]，Ｓ[３]，…，Ｓ[Ｎ−２]，Ｓ[Ｎ−１]，Ｓ[Ｎ]により切り替えながら入力クロックＣＬＫＩＮを入力させて周波数変調を行なう。 （もっと読む）

【課題】入力信号に対して小さな遅延時間の制御を行うことができる可変遅延回路、可変遅延装置及びＶＣＯ回路を提供する。
【解決手段】可変遅延回路は、入力信号を遅延させるトランスファゲートＴＧ１およびトランスファゲートＴＧ３と、トランスファゲートＴＧ１およびトランスファゲートＴＧ３と入力信号との間に設けられるトランスファゲートＴＧ２およびトランスファゲートＴＧ４と、を備えている。 （もっと読む）

【課題】遅延時間が短く、しかも、メタステーブルが起こった場合において確実に後段回路の誤動作を防ぐことができる位相比較回路を提供する。
【解決手段】D-F/F２１は外部クロック信号CLK1を制御クロック信号RCLKに基づいて読み込む。インバータINVA1、INVB1はスレショルドレベルが異なるインバータであり、インバータ２２の出力を反転して出力する。インバータINVA2、INVB2はヒステリシス特性を有するインバータであり、インバータINVA2、INVB2の出力を反転して出力する。EX-NOR回路３０、Dラッチ３１、アンドゲート３２は、インバータINVA2、INVB２の出力が一致している時、遅延回路３３の出力をD-FF23および遅延回路３４へ加え、一致していない時はオフとする。D-F/F２３はアンドゲート３２を介して供給される制御クロック信号RCLKの遅延信号に基づいてインバータ２２の出力を読み込み出力する。 （もっと読む）

【課題】プロセス条件、電源電圧、温度の変動によらず、微小な位相をプログラマブルに調整できる位相補間器を提供する。
【解決手段】ＰＬＬ回路のフィードバック信号（ＦＢＣＬＫ）に非等間隔なクロックを入力し、ＰＬＬ回路が本来備える位相合せ機能により、基準信号ＲＥＦＣＬＫとフィードバック信号ＦＢＣＬＫ間に微小な位相差を与え、かつ、アップ、ダウン電流が等しいチャージポンプ（ＣＰ）回路を用いてプロセス条件、電源電圧、温度依存性が無い位相差を実現する。 （もっと読む）

【課題】 ＶＣＯの出力に生じている周波数変動を動的に補正し、これによりロングタームジッタを削減することが可能な位相調整回路の提供。
【解決手段】 周波数比較部１２において、基準クロックＲＩＮ１の分周クロックＲＥＦ１の周波数とフィードバッククロックＦＩＮ１の分周クロックＦＢ１の周波数を測定および比較し、位相調整部１３において、周波数比較部１２の比較結果により、ＦＢ１の周波数がＲＥＦ１より高ければカウンタ１３−１をカウントアップして可変遅延回路１３−２の遅延量を増やし、ＦＢ１の周波数がＲＥＦ１より低ければカウンタ１３−１をカウントダウンして可変遅延回路１３−２の遅延量を減らす。 （もっと読む）

【課題】デューティ補正された遅延固定クロックを生成することができ、１つのＤＬＬだけでもデューティ補正が可能で、かつ、入力されるクロック信号のデューティ比を効率的に補正して出力することができる半導体メモリ装置を提供すること。
【解決手段】遅延固定動作により遅延固定クロックを生成するＤＬＬ回路と、前記遅延固定クロックと、その遅延固定クロックの偶数倍に分周したクロックとを用いて、前記遅延固定クロックのデューティ比を補正するデューティ補正回路とを備える半導体メモリ装置を提供する。 （もっと読む）

【課題】上位からのクロックに位相同期したクロックを供給するクロック供給装置に関し、現用系と予備系とのクロックの位相を一致させる。
【解決手段】システムクロックに位相同期した現用系クロックを出力する現用系システムクロック供給装置１ａと予備系クロックを出力する予備系システムクロック供給装置１ｂとを有し、システムクロックに位相同期したクロックを出力するＤＰＬＬ部２ａ，２ｂと、このＤＰＬＬ部２ａ，２ｂからのクロックを遅延制御する可変遅延回路４ａ，４ｂと、この可変遅延回路４ａ，４ｂを介して出力する現用系クロックと予備系クロックとの位相を比較する位相比較部７ａ，７ｂと、この位相比較部７ａ，７ｂによる現用系クロックと予備系クロックとの位相比較結果により、可変遅延回路４ａ，４ｂの遅延量を制御する位相比較判定部５ａ，５ｂとをそれぞれ備えている。 （もっと読む）

【課題】シフタ及び加算器を利用して遅延時間を調節する遅延固定ループを提供する。
【解決手段】第１入力クロックの１クロック周期に対応する第１デジタル値を出力するマスタ遅延固定ループと、第１デジタル値を受信し、第１入力クロックの１クロック周期より短い時間ほど第２入力クロックを遅延させて出力するスレーブ遅延固定ループとがある。該スレーブ遅延固定ループは、シフタ１３６、演算器１３８及び可変遅延回路１３２を備え、該シフタ１３６は、第１デジタル値をシフトして第２デジタル値として出力し、該演算器１３８は、第２デジタル値に、工程、電圧及び温度（ＰＶＴ）によって変化するオフセット値を加算または減算して第３デジタル値として出力し、該可変遅延回路１３２は、第３デジタル値に対応する時間ほど第２入力クロックを遅延させて出力する。 （もっと読む）

【課題】ＰＶＴ変動が発生しても安定して正確な遅延ロックおよびデューティサイクル補正を可能とする。
【解決手段】外部クロックが入力されて第１内部クロックを生成し、前記第１内部クロックを内部の遅延手段によって遅延して複数の第２内部クロックを出力した後にフィードバックを受けて、前記第１内部クロックとの位相差によって前記遅延手段の遅延時間を調整することにより、前記第２内部クロックの遅延ロックがなされるようにする遅延ロックループブロックと、前記複数の第２内部クロックのデューティサイクルを補正したデューティサイクル補正クロックを出力するデューティサイクル補正ブロックと、前記複数の第２内部クロックの位相比較結果に応じてデューティ補正エラーの発生を判断して、前記デューティサイクル補正クロック又は前記複数の第２内部クロックのうちの１つを前記遅延ロックループブロックにフィードバックするエラー判断部とを備える。 （もっと読む）

【課題】 サンプル毎にトランジスタなどの構成素子の特性がばらついたとしても、すべてのサンプルにおいて制御電圧―遅延時間特性がばらつきの影響を受け難い電圧制御遅延装置を提供する。
【解決手段】 本発明の電圧制御遅延装置は、入力された制御電圧を電流に変換する電圧電流変換部１０８を含み、該電圧電流変換部１０８により変換された電流に比例した制御電流を出力する制御手段と、入力信号を前記制御電流に応じた時間だけ遅延させて出力する遅延手段とを備え、前記電圧電流変換部１０８は、所定の入力電圧範囲において線形の電圧電流変換特性を有している。 （もっと読む）

【課題】 ＤＬＬ回路を用いたクロック発生回路においては、活性化される半導体装置が切り替わる場合に、ＤＬＬ回路のロック時間が長くなるという問題がある。
【解決手段】 ＤＬＬ回路の遅延調整回路を固定長遅延回路と、Ｎ個の可変長遅延回路で構成し、Ｎ個の半導体装置に内部クロックを供給する。Ｎ個の可変長遅延回路の遅延差をＮ個の半導体装置に対する遅延差と同じくする。選択された半導体装置に対し、遅延差がなくなるようにＮ個の可変長遅延回路からの遅延クロックを選択する。 （もっと読む）

【課題】単位遅延器の数を増やさなくとも広いロッキング範囲を有し、またロッキングサイクル時間を減らせる遅延同期ループ回路を提供する。
【解決手段】遅延ライン、位相検出器、制御回路を備える。遅延ラインは、直列連結された多数の単位遅延器を含んで制御信号に応答して選択される単位遅延器を通じて外部クロック信号を遅延させる。位相検出器は、前記外部クロック信号の位相と前記遅延ラインから出力される内部クロック信号の位相とを比較し、外部クロック信号と遅延ラインから出力される内部クロック信号間の位相差を検出する。制御回路は、前記位相検出器の出力信号に応答して前記制御信号を発して遅延制御信号に応答して前記遅延ラインのロッキング位相ステップを可変にする。 （もっと読む）

本開示は遅延ロックループ（ＤＬＬ）及びフェーズロックループ（ＰＬＬ）における移相処理に関する。ＤＬＬまたはＰＬＬにおけるチャージポンプは、出力ノードに並列に接続されたキャパシタを備える。一次電流スイッチング回路は、ソース電流でキャパシタを充電し、シンク電流でキャパシタを放電する。補助ソース回路は、大きさの範囲を有する正の位相生成電流をソースする。正の移相生成電流の大きさは、少なくとも１つのソース選択信号により決定される。補助シンク回路は、大きさの範囲を有する負の移相生成電流をソースする。前記負の移相生成電流の大きさは、少なくとも１つのシンク選択信号により決定される。
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【課題】本発明は、より向上したデューティ比特性を持つクロックを出力するＤＬＬ回路及びその制御方法を提供する。
【解決手段】本発明のＤＬＬ回路は、立ち上りクロックのデューティ比及び立ち下りクロックのデューティ比を感知して、デューティ比感知信号を出力するデューティ比感知ユニットと、デューティ比感知信号に応じて、補正制御信号を生成する補正制御ユニットと、補正制御信号に応じて、内部クロックのデューティ比を補正し、基準クロックを出力するデューティ比補正ユニットとを含むことを特徴とする。 （もっと読む）

【課題】プロセス条件、電源電圧、温度等の変動によらず、入力クロックの位相シフトの調整ができ、かつ、従来のＤＬＬ回路を用いた場合と比較して占有面積の小さいクロック位相シフト回路を提供する。
【解決手段】入力クロックを遅延させる遅延回路の遅延セルと同一の遅延セルで構成されたリングオシレータを用いて、入力クロックのｍ周期分の発振出力をカウントし、入力クロックの１周期分の遅延セル段数を計算して位相シフト量分の遅延セル段数を設定する。 （もっと読む）